KR20160072770A - 반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법 - Google Patents

반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법 Download PDF

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KR20160072770A
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겐이치 오노
미치아키 무라타
츠토무 오츠카
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후지제롯쿠스 가부시끼가이샤
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Abstract

기판의 절단 영역을 따른 전면(front surface)측의 홈, 및 상기 기판의 이면으로부터 상기 전면측의 홈을 따라 절단을 행하는 절단 부재를 위한 위치 결정용 마크로서 상기 전면측의 홈보다 깊은 오목부를 형성하는 공정, 상기 기판의 이면에서, 상기 오목부에는 도달하되, 상기 전면측의 홈까지는 도달하지 않도록, 상기 기판을 박형화하는 공정, 상기 기판의 이면에서 노출되는 상기 오목부를 상기 위치 결정용 마크로서 사용함으로써, 상기 기판의 이면으로부터 상기 절단 부재를 위치 결정하는 공정, 및 위치 결정된 상기 절단 부재를 이용하여, 상기 기판의 이면측으로부터 상기 기판의 전면측의 홈을 향해 절단을 행하는 공정을 포함하는 반도체 칩의 제조 방법이 제공된다.

Description

반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR CHIP AND METHOD FOR POSITIONING CUTTING MEMBER}
본 발명은 반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법에 관한 것이다.
일본국 특개 공보 제2003-124151호에는, 사파이어 기판의 표면측으로부터 제1 홈을 제1 블레이드로 형성하고, 그 후, 사파이어 기판의 이면측에서 제1 홈보다 넓고 깊은 제2 홈을 제2 블레이드로 형성함으로써, 1매의 기판으로부터 취출할 수 있는 칩 수를 줄이지 않고 수율을 향상시키는 것이 가능한 다이싱 방법이 제안되어 있다. 일본국 특개 공보 제2009-88252호에는, 웨이퍼 표면으로부터 웨이퍼의 도중까지 레이저로 홈을 형성하고, 그 후, 웨이퍼 이면으로부터 레이저에 의해 형성된 홈까지 블레이드로 웨이퍼를 절삭하여 절삭 가공함으로써, 웨이퍼에 형성 가능한 반도체 소자의 수량을 증가시키는 방법이 제안되어 있다.
또한, 기판의 표면에, 기판의 절단 영역을 따라 표면측의 홈을 형성하는 공정, 및 기판의 이면으로부터 기판의 표면측을 향해 이면측의 홈을 절단 부재로 형성하는 공정을 포함하는 반도체 칩의 제조 방법이 공지되어 있다. 이 제조 방법에서, 기판의 이면으로부터 절단 부재를 위치 결정하는 방법으로서, 기판의 표면측에 표면 패턴을 검출하는 카메라를 설치하고, 카메라에 의해 검출된 표면 패턴을 인식하면서 절단 부재의 위치 결정이 행해지는 방법이 예시되어 있다. 또한, 이면측에 적외선 카메라를 설치하고, 적외선 카메라로 이면측으로부터 표면 패턴을 인식하면서 절단 부재의 위치 결정이 행해지는 방법이 예시되어 있다.
그러나, 다이싱 장치 등의 일반적인 절단 장치에서는, 절단되는 면 측에는 패턴을 검출하는 검출 수단(예를 들면, 카메라 등)이 탑재되지만, 절단되는 면의 반대 측에는 패턴을 검출할 수 있는 검출 수단(예를 들면, 카메라 등)은 탑재되지 않는다. 이 때문에, 상기 제조 방법이 일반적인 절단 장치를 이용하여 적용될 경우, 기판의 이면측에서, 전면측의 홈에 대응하는 위치에서의 절단 부재의 위치 결정이 행해질 수 없다.
본 발명의 일 양태는, 절단 부재의 위치 결정 시에, 카메라 등의 검출 수단으로 표면측 패턴을 검출하지 않고 절단 부재의 위치 결정을 행할 수 있는 반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 양태에 따르면, 기판의 절단 영역을 따른 전면(front surface)측의 홈, 및 상기 기판의 이면으로부터 상기 전면측의 홈을 따라 절단을 행하는 절단 부재를 위한 위치 결정용 마크로서 상기 전면측의 홈보다 깊은 오목부를 형성하는 공정,
상기 기판의 이면에서, 상기 오목부에는 도달하되, 상기 전면측의 홈까지는 도달하지 않도록, 상기 기판을 박형화하는 공정,
상기 기판의 이면에서 노출되는 상기 오목부를 상기 위치 결정용 마크로서 사용함으로써, 상기 기판의 이면으로부터 상기 절단 부재를 위치 결정하는 공정, 및
위치 결정된 상기 절단 부재를 이용하여, 상기 기판의 이면측으로부터 상기 기판의 전면측의 홈을 향해 절단을 행하는 공정을 포함하는 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 2 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 동일한 공정에서 동일한 에칭 프로세스에 의해 형성되는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 3 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 동일한 에칭 프로세스에서 에칭 속도의 차이를 이용하여 형성되는 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 4 양태에 따르면, 에칭을 위한 보호막의 개구부의 폭은, 상기 오목부를 형성하기 위한 개구부의 폭이 상기 전면측의 홈을 형성하기 위한 개구부의 폭보다 큰 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 5 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 이방성 에칭에 의해 형성되는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 6 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 이방성 에칭에 의해 형성되는 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 7 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 이방성 드라이 에칭에 의해 형성되는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 8 양태에 따르면, 상기 전면측의 홈 및 상기 오목부는 이방성 드라이 에칭에 의해 형성되는 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 9 양태에 따르면, 상기 절단 부재는 다이싱 블레이드를 포함하며, 상기 다이싱 블레이드를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 10 양태에 따르면, 상기 절단 부재는 다이싱 블레이드를 포함하며, 상기 다이싱 블레이드를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 11 양태에 따르면, 상기 절단 부재는 레이저 유닛을 포함하며, 상기 레이저 유닛으로부터 출사되는 레이저를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 12 양태에 따르면, 상기 절단 부재는 레이저 유닛을 포함하며, 상기 레이저 유닛으로부터 출사되는 레이저를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 제 2 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 13 양태에 따르면, 복수의 상기 오목부가 상기 기판의 전면의 외주 영역에 형성되고, 상기 절단 부재는, 상기 복수의 오목부 중에서 선택되는 오목부를 이용하여 위치 결정되는 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 14 양태에 따르면, 상기 오목부의 형상은 십자 형상, T자 형상, 및 L자 형상 중 적어도 하나인 제 1 양태에 따른 반도체 칩의 제조 방법이 제공된다.
본 발명의 제 15 양태에 따르면, 기판의 절단 영역을 따른 전면측의 홈 및 상기 전면측의 홈보다 깊은 전면측의 오목부를 포함하는 기판의 이면에서, 상기 오목부에는 도달하되, 상기 전면측의 홈까지는 도달하지 않도록 기판을 박형화하는 공정, 및
상기 기판의 이면에서 노출되는 상기 오목부를 위치 결정용 마크로서 사용함으로써, 상기 기판의 이면으로부터 상기 기판의 전면측의 홈을 따라 이면측의 홈을 절단하는 절단 부재를 위치 결정하는 공정을 포함하는 절단 부재의 위치 결정 방법이 제공된다.
제 1 양태 및 제 15 양태에 따르면, 기판의 표면에 기판의 절단 영역을 따른 표면측의 홈을 형성하는 공정, 및 기판의 이면으로부터 기판의 전면측을 향해 절단 부재로 이면측의 홈을 형성하는 공정을 포함하는 반도체 칩의 제조 방법에서, 절단 부재의 위치 결정 시에, 절단 부재의 위치 결정이 카메라 등의 검출 수단으로 표면측의 패턴을 검출하지 않고 이면측으로부터 행해질 수 있다.
제 2 양태에 따르면, 전면측의 홈 및 오목부를 서로 다른 공정에서 형성하는 경우에 비해, 제조 프로세스를 단축할 수 있다.
제 3 양태에 따르면, 전면측의 홈의 깊이를 전면측의 오목부와 다르게 할 수 있다.
제 4 양태에 따르면, 전면측의 홈 및 오목부를 동일한 공정에서 형성할 경우에도 그 깊이를 서로 다르게 할 수 있다.
제 5 양태 내지 제 8 양태에 따르면, 전면측의 홈 및 오목부가 등방성 에칭으로만 형성될 경우와 비교해서, 전면측의 홈이 협소화될 수 있고, 박형화 공정에서, 두께가 균일하지 않을 경우에도, 위치 결정용 마크로서 사용되는 오목부의 크기가 변하지 않게 된다.
제 13 양태에 따르면, 절단 부재에 대한 2차원 위치 결정이 행해질 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩의 제조 공정의 일례를 나타내는 플로차트.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 칩의 제조 공정에서의 반도체 기판의 개략 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 칩의 제조 공정에서의 반도체 기판의 개략 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 칩의 제조 공정에서의 반도체 기판의 개략 단면도.
도 5는 회로 형성의 완료 시의 반도체 기판(웨이퍼)의 개략 평면도.
도 6a 및 도 6b는 다이싱 블레이드에 의해 행해지는 하프 다이싱를 나타내는 단면도이며, 도 6a는 다이싱 블레이드에 의해 형성된 이면 홈이 미세 홈에 도달하도록 형성되는 이면 홈의 깊이를 나타내는 예이고, 도 6b는 이면 홈이 다이싱 블레이드에 의해 미세 홈 앞에 형성되는 예를 나타내는 도면.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 정렬용 홈의 평면 형상의 예를 나타내는 도면.
도 8은 본 발명의 실시예에 따른 정렬용 홈 및 미세 홈의 형성 방법의 일례를 나타내는 플로차트.
도 9a 내지 도 9d는 도 8의 형성 방법에 대응하는 반도체 기판의 개략 단면도.
도 10a 및 도 10b는 도 8의 형성 방법에 대응하는 반도체 기판의 개략 단면도.
도 11은 개구부의 폭과 에칭 깊이 사이의 관계를 나타내는 그래프.
본 발명의 실시예를 도면에 의거하여 상세히 설명한다.
본 발명에 따른 반도체 칩의 제조 방법은, 예를 들면 복수의 반도체 소자가 형성된 반도체 웨이퍼 등의 기판 형상의 부재를 분할(다이싱)하는 방법 및 개개의 반도체 칩을 제조하는 방법에 적용된다. 기판 상에 형성되는 반도체 소자는 특정 소자로 제한되는 것은 아니며, 발광 소자, 수광 소자, 능동 소자, 수동 소자 등을 포함할 수 있다. 본 발명에 따른 제조 방법은, 예를 들면 발광 소자를 포함하는 반도체 칩을 기판으로부터 취출하는 방법에 적용되며, 발광 소자는, 예를 들면 면발광형 반도체 레이저, 발광 다이오드, 또는 발광 사이리스터일 수 있다. 또한, 본 발명에 따른 제조 방법은, 예를 들면 수광 소자를 포함하는 반도체 칩을 기판으로부터 취출하는 방법에 적용되며, 수광 소자는, 예를 들면 접촉형 이미지 센서 또는 라인 센서일 수 있다. 1개의 반도체 칩은 단일한 발광 소자를 포함하는 것이어도 되고, 복수의 발광 소자가 어레이 형상으로 배치된 것이어도 된다. 또한, 1개의 반도체 칩은 1개 또는 복수의 발광 소자를 구동시키는 구동 회로를 포함할 수도 있다. 또한, 기판은, 예를 들면 실리콘, SiC, 화합물 반도체, 사파이어 등으로 구성될 수 있다. 그러나, 기판이 이들로 한정되지 않으며 적어도 반도체를 포함하는 기판(이하, 총칭해서 반도체 기판이라 함)이면 다른 재료의 기판이어도 된다. 예를 들면, 접촉형 이미지 센서 등의 수광 소자는 실리콘 기판에 형성되며, 면발광형 반도체 레이저나 발광 다이오드 등의 발광 소자는 GaAs 등의 Ⅲ-Ⅴ족 화합물로 구성되는 반도체 기판에 형성될 수 있다.
이하의 설명에서는, 복수의 수광 소자가 형성되는 반도체 기판으로부터 개개의 반도체 칩을 취출하는 방법에 대해 첨부 도면을 참조해서 설명한다. 또, 도면의 스케일이나 형상은 발명의 특징을 알기 쉽게 하기 위해 강조하고 있으며, 반드시 실제 디바이스의 스케일이나 형상과 동일한 것은 아님에 유의해야 한다.
실시예
도 1은 본 발명의 실시예에 따른 반도체 칩의 제조 공정의 일례를 나타내는 플로차트이다. 도 1에 나타내는 바와 같이, 본 실시예에 따른 반도체 칩의 제조 방법은, 수광 소자를 형성하는 공정(S100), 레지스트 패턴을 형성하는 공정(S102), 반도체 기판의 전면(front surface)에 미세 홈 및 정렬용 홈을 형성하는 공정(S104), 레지스트 패턴을 제거하는 공정(S106), 반도체 기판의 전면에 다이싱용 테이프를 첩부하는 공정(S108), 기판의 이면을 가공 등을 통해 연삭하여 정렬용 홈을 노출시키는 공정(S110), 노출된 정렬용 홈을 마크로서 이용하여 다이싱 블레이드를 위치 결정하는 공정(S112), 다이싱 블레이드를 이용하여 반도체 기판의 이면을 다이싱하는 공정(S114), 가공 등을 통해 기판의 이면을 연삭하여 반도체 기판을 박형화하는 공정(S116), 다이싱용 테이프에 자외선(UV)을 조사하고 반도체 기판의 이면에 익스팬딩용 테이프를 첩부하는 공정(S118), 다이싱용 테이프를 제거하고 익스팬딩용 테이프에 자외선을 조사하는 공정(S120), 반도체 칩을 피킹하고, 회로 기판 등에 다이 마운팅하는 공정(S122) 등을 포함한다. 도 2a 내지 도 2c, 및 도 3a 내지 도 3d, 및 도 4a 내지 도 4e에 나타내는 반도체 기판의 단면도는 각각 스텝 S100 내지 S122의 각 공정에 대응한다.
수광 소자를 형성하는 공정(S100)에서는, 도 2a에 나타내는 바와 같이, 반도체 기판(W)의 전면의 소자 형성 영역에 복수의 수광 소자(100)를 형성한다. 여기에서, 예를 들면 반도체 기판(W)은 실리콘 기판으로 구성된다. 수광 소자(100)는, 예를 들면 포토 다이오드, 포토 트랜지스터 등을 포함한다. 수광 소자(100)는, 예를 들면 접촉형의 이미지 센서 등을 구성한다. 도면에는, 수광 소자(100)에 대해 1개의 영역을 나타내고 있지만, 1개의 수광 소자(100)는 다이싱되는 1개의 반도체 칩에 포함되는 소자를 예시하고 있으며, 1개의 수광 소자(100)의 영역에는 1개의 수광 소자뿐만 아니라 복수의 수광 소자나 그 밖의 회로 소자가 형성될 수 있음에 유의해야 한다. 또한, 기판에의 다이싱의 적용 시에, 정렬 마크로서 사용되는 정렬용 홈이 후술하는 바와 같이 반도체 기판(W)의 정렬 영역에 형성된다.
도 5는 수광 소자의 형성 공정이 완료되었을 때의 반도체 기판(W)의 일례를 나타내는 평면도이다. 도 5에는 편의상 중앙 부분의 수광 소자(100)만이 예시되어 있다. 반도체 기판(W)의 전면에는, 복수의 수광 소자(100)가 매트릭스 방향으로 어레이 형상으로 형성되어 있다. 수광 소자(100)의 평면적인 영역은 대략 직사각형 형상이며, 수광 소자(100)는 일정 간격(S)을 갖는 스크라이빙 라인 등으로 규정되는 절단 영역(120)에 의해 서로 이간되어 있다. 또한, 수광 소자가 형성되는 소자 형성 영역의 외측은 정렬 영역으로서 사용될 수 있다. 편의상, 원을 형성하는 일점쇄선은 소자 형성 영역과 정렬 영역 사이의 경계를 나타낸다.
수광 소자의 형성이 완료되면, 다음으로 반도체 기판(W)의 전면에 레지스트 패턴이 형성된다(S102). 도 2b에 나타내는 바와 같이, 레지스트 패턴(130)은, 반도체 기판(W)의 전면의 스크라이빙 라인 등으로 규정되는 절단 영역(120)이 노출되도록 가공된다. 레지스트 패턴(130)의 가공은 포토리소그래피 공정에 의해 행해진다.
다음으로, 반도체 기판(W)의 전면에 미세한 홈 및 정렬용 홈을 형성한다(S104). 도 2c에 나타내는 바와 같이, 반도체 기판(W)의 소자 형성 영역에 레지스트 패턴(130)을 마스크로 이용해 일정한 깊이의 미세한 홈(이하, 편의상 미세 홈 또는 전면측의 홈이라 함)(140)이 형성되고, 정렬 영역에 미세 홈보다 깊은 정렬용 홈(AM)이 형성된다. 미세 홈(140)은 절단 영역(120)을 따라 격자 형상으로 형성된다. 정렬용 홈(AM)은 미세 홈(140)보다 깊은 오목부이며, 기판 상의 임의의 기준점에 대해 미리 결정된 위치에 형성된다.
미세 홈(140)의 전면측의 폭(Sa)은 레지스트 패턴(130)에 형성된 개구부의 폭과 거의 동일하며, 미세 홈(140)의 폭(Sa)은 예를 들면 수 ㎛ 내지 수십 ㎛이다. 또한, 그 깊이(Da)는, 예를 들면 약 10㎛ 내지 약 100㎛이며, 적어도 수광 소자 등의 기능 소자보다 깊게 형성된다. 한편, 정렬용 홈(AM)의 전면측의 폭(Sb)은 레지스트 패턴(130)에 형성된 개구부의 폭과 거의 동일하며, 폭(Sb)은 예를 들면 미세 홈(140)의 폭(Sa)보다 크고, 수십 ㎛이다. 또한, 정렬용 홈(AM)의 기판의 전면으로부터의 깊이(Db)는, 기판의 전면으로부터의 미세 홈(140)의 깊이(Da)보다 깊도록 형성된다. 도 5에 나타내는 바와 같이, 예를 들면, 복수의 정렬용 홈(AM)이 소자 형성 영역 외측의 외주 영역, 즉 정렬 영역에 형성될 수 있다. 일반적으로, 정렬용 홈(AM-1, AM-2, AM-3, 및 AM-4)은, 반도체 기판(W)의 중심인 기준점을 통해 X 방향과 Y 방향으로 2개의 칩에 의해 각각 형성된다. 미세 홈(140) 및 정렬용 홈(AM)을 형성하는 방법에 대한 상세는 후술한다.
미세 홈(140)이 일반적인 다이싱 블레이드에 의해 형성될 경우, 절단 영역(120)의 간격(S)이, 치핑량을 고려하여 다이싱 블레이드의 마진 폭 및 홈 폭의 합계로서 약 40㎛ 내지 60㎛ 정도로 커진다. 한편, 미세 홈(140)을 반도체 공정으로 형성했을 경우에는, 홈 폭이 좁을 뿐만 아니라 절단을 위한 마진 폭도 다이싱 블레이드를 사용했을 경우의 마진 폭보다 좁아질 수 있다. 환언하면, 절단 영역(120) 사이의 간격(S)을 좁게 할 수 있고, 이 때문에, 수광 소자를 웨이퍼 상에 고밀도로 배치해서 반도체 칩의 취득 수를 증가시킬 수 있다. 본 실시예에 있어서의 "전면측"이란 수광 소자 등의 기능 소자가 형성되는 면측을 말하며, "이면측"이란 "전면측"과는 반대인 면측을 말한다.
다음으로, 레지스트 패턴을 제거한다(S106). 도 3a에 나타내는 바와 같이, 레지스트 패턴(130)을 반도체 기판의 전면으로부터 제거하면, 전면에는 절단 영역(120)을 따라 형성된 미세 홈(140)이 노출되고, 또 정렬 영역에는 정렬용 홈(AM)이 노출된다.
다음으로, 자외선 경화형의 다이싱용 테이프를 첩부한다(S108). 도 3b에 나타내는 바와 같이, 수광 소자측의 기판의 전면에 점착층을 갖는 다이싱용 테이프(150)가 첩부된다.
다음으로, 기판의 이면을 연삭함으로써 기판의 이면측에서 정렬용 홈(AM)이 노출된다(S110). 도 3c에 나타내는 바와 같이, 기판은, 기판 두께(Dc)이며 정렬용 홈(AM)에 도달하지만 미세 홈(140)에는 도달하지 않는 연삭 위치(C)까지 박형화된다. 즉, Da<Dc<Db의 관계가 만족된다. 기판은, 예를 들면 백 그라인딩(back grinding)(가공)에 의해 박형화되고, 회전하는 자석(160)을 수평 방향 또는 수직 방향으로 이동시킴으로써 일정한 두께로 형성될 수 있다. 기판은 화학 기계 연마(CMP)에 의해 박형화될 수 있다. 도 3d에 나타내는 바와 같이, 반도체 기판(W)을 연삭 위치(C)까지 박형화하면, 기판의 이면측에서 정렬용 홈(AM)이 노출된다.
다음으로, 노출된 정렬용 홈을 정렬 마크로 사용하여 절단 부재가 미세 홈(140)에 위치 결정된다(S112). 이 예에서는, 절단 부재로서 다이싱 블레이드가 사용된다. 기판의 이면측에 배치되는 다이싱 블레이드 또는 다이싱 블레이드 장치는, 기판의 이면측에서 노출되는 정렬용 홈(AM)을 정렬 마크로 사용하여 위치 결정된다. 위치 결정에는, 기판의 이면측에서 노출되는 정렬용 홈을 검지하는 검지부가 사용되고, 검지부의 검지 결과를 사용하여 대응하는 미세 홈에 대해 다이싱 블레이드가 위치 결정된다. 검지부는, 예를 들면 기판의 이면측을 이미지화하는 이미징 카메라이고, 정렬용 홈(AM)의 패턴 및 위치는, 이미징 카메라에 의해 촬영된 기판의 이면의 이미지에 의거하여 인식되고, 다이싱 블레이드는 인식 결과에 의거하여 대응하는 미세 홈에 위치 결정된다. 도 5에 나타내는 바와 같이, 예를 들면, 정렬용 홈(AM)이 반도체 기판(W)의 X 방향과 Y 방향으로 2개의 칩에 의해 각각 형성될 경우에, 촬영된 이미지로부터 4개의 정렬용 홈(AM-1 내지 AM-4)이 인식된다. 그 후, X 방향의 위치 결정은 정렬용 홈(AM-1, AM-2)을 사용하여 행해지고, Y 방향의 위치 결정은 정렬용 홈(AM-3, AM-4)을 사용하여 행해진다. 이렇게 함으로써, 다이싱 블레이드가 절단될 미세 홈에 대해 위치 결정된다. 다이싱 블레이드의 2차원 방향의 위치 결정이 완료되면, 다이싱 블레이드의 Z 방향의 위치 결정이 행해진다. Z 방향은 반도체 기판(W)의 두께 방향이며, Z 방향의 위치 결정에 의해, 이면측에 형성되는 홈(170)의 깊이가 결정된다.
위치 결정이 완료되면, 기판의 이면측으로부터, 미세 홈(140)을 따라 다이싱 블레이드에 의해 하프 다이싱이 행해진다(S112). 위치 결정된 다이싱 블레이드는 회전하면서 X 방향 또는 Y 방향으로 수평 이동된다. 그 결과, 도 4a에 나타내는 바와 같이, 이면측의 홈(170)이 미세 홈(140)을 향해 형성된다.
도 6a 및 도 6b는, 다이싱 블레이드에 의해 형성되는 이면측의 홈을 나타내는 개략 단면도이다. 다이싱 블레이드(300)는 회전하면서 이면으로부터 미세 홈(140)을 따라 반도체 기판(W)을 절단하고, 이에 의해 반도체 기판(W)에 홈(170)을 형성한다. 예를 들면, 다이싱 블레이드(300)는 디스크 형상의 절단 부재이다. 여기에서, 선단부가 일정한 두께를 갖는 예가 나타나 있지만, 테이퍼 형상의 선단부를 갖는 다이싱 블레이드를 채용해도 된다. 다이싱 블레이드(300)는, 기판의 이면에 노출되는 정렬용 홈(AM)을 마크로서 이용하여, 반도체 기판(W)의 외측에서 기판의 이면에 평행한 평면에 정렬되고, 또한 반도체 기판(W)의 이면에 수직인 방향으로 소정량만큼 이동시킴으로써 기판의 두께 방향으로 정렬된다. 정렬 후, 다이싱 블레이드(300)를 회전시킨 상태에서, 다이싱 블레이드(300) 또는 반도체 기판(W)의 적어도 한쪽을 반도체 기판(W)의 이면과 평행한 X 방향 또는 Y 방향으로 이동시킴으로써, 반도체 기판(W)에 홈(170)을 형성한다.
다이싱 블레이드(300)에 의해 형성되는 홈(170)(커프(kerf) 폭(Sc))은 다이싱 블레이드(300)의 두께와 거의 동일한 폭을 갖는다. 또한, 다이싱 블레이드(300)에 의해 형성되는 이면측의 홈(170)은 도 6a에 나타내는 바와 같이 미세 홈(140)에 도달하는 깊이를 가질 수 있고, 도 6b에 나타내는 바와 같이 미세 홈(140)에 도달하지 않는 깊이를 가질 수 있다. 즉, 후자의 경우에, 이면측의 홈(170)과 미세 홈(140) 사이에 존재하는 부분(310)의 거리가 소정의 값 이하일 경우, 홈(170)과 미세 홈(140) 사이의 영역이 쉽게 분할된다. 여기에서, 미세 홈(140)은 다이싱 블레이드에 의해 형성되는 이면측의 홈(170)의 폭(Sc)보다 좁은 폭(Sa)으로 형성되지만, 이는, 미세 홈(140)이 이면측의 홈(170)보다 좁은 폭으로 형성되는 경우, 하나의 웨이퍼에서 취득할 수 있는 반도체 칩의 수가, 반도체 기판이 다이싱 블레이드로만 분할되는 경우와 비교해서 증가되기 때문이다. 도 2c에 나타내는 바와 같이, 수 ㎛ 내지 약 10㎛의 길이를 갖는 미세 홈(140)이 반도체 기판의 전면으로부터 그 이면까지 형성될 경우, 우선 이면측에 다이싱 블레이드를 이용하여 홈을 형성할 필요는 없지만, 이러한 깊이를 갖는 미세 홈을 형성하는 것이 쉽지 않다. 이 때문에, 다이싱 블레이드에 의해 행해지는 이면으로부터의 하프 다이싱이 조합된다.
다이싱 블레이드(300)에 의해 하프 다이싱이 행해질 때, 절단되는 반도체 칩은 다이싱용 테이프(150)에 의해 유지된다. 다이싱용 테이프(160)는 테이프 기재(162) 및 그 위에 적층된 점착층을 포함한다. 점착층은 자외선 경화형 수지로 구성되며, 자외선이 조사되는 전까지는 일정한 점성을 갖는다. 자외선이 조사되면 점착층은 경화되어 그 점착성을 잃는다. 이 때문에, 점착층이 미세 홈(140) 및 정렬용 홈(AM)을 포함하는 기판의 전면에 접착되어, 다이싱 후에 반도체 칩이 이탈하지 않도록 반도체 칩을 유지한다.
이어서, 기판의 이면을 연삭하여 기판의 두께를 더 박형화한다(S116). 기판의 박형화는, 이전 공정(S110)의 경우와 마찬가지로, 백 그라인딩(가공)에 의해 행해진다. 도 4b에 나타내는 바와 같이, 기판의 이면측의 백 그라인딩을 행함으로써, 기판은 더 박형화되고, 이에 의해 기판은 원하는 두께를 갖는다. 그러나, 박형화 공정은 필수적인 것은 아니며, 예를 들면 이전 공정(S110)에서 기판이 원하는 두께에 도달할 경우 생략될 수 있다.
이어서, 다이싱용 테이프에 자외선(UV)을 조사하고, 기판의 이면에 자외선 경화형의 확장용 테이프를 첩부한다(S118). 도 4c에 나타내는 바와 같이, 다이싱용 테이프(150)에 자외선(180)을 조사하여 그 점착층이 경화된다. 그 후, 확장 용 테이프(190)를 반도체 기판(W)의 이면에 첩부한다
이어서, 다이싱용 테이프를 제거하고, 확장용 테이프에 자외선을 조사한다(S120). 도 4d에 나타내는 바와 같이, 다이싱용 테이프(150)를 반도체 기판의 전면에서 제거한다. 또한, 기판의 이면의 확장용 테이프(190)는 자외선(200)이 조사되어 그 점착층은 경화된다. 확장용 테이프(190)는 베이스 부재에 탄성을 가지며, 다이싱 후 다이싱된 반도체 칩의 픽업이 용이하게 행해지도록 스트레칭되어 수광 소자 사이의 간격이 확장된다.
이어서, 다이싱된 반도체 칩의 픽업 및 다이 마운팅이 행해진다(S122). 도 4e에 나타나는 바와 같이, 확장용 테이프(190)로부터 픽업된 반도체 칩(210)이 접착제 또는 솔더 등의 도전성 페이스트 등의 고정 부재(220)를 통해 회로 기판(230)에 탑재되고, 회로 기판(230)은 화상 형성 장치 등의 전자 장치에 탑재된다.
이어서, 단계(S104)(도 2c)에 기재되어 있는 미세 홈 및 정렬용 홈을 형성하는 방법을 설명한다. 상술한 바와 같이, 반도체 기판의 이면측으로부터 절단 부재에 의한 절단이 행해질 경우, 정렬용 홈(AM)이 정렬 마크로서 사용된다. 이러한 이유로, 정렬용 홈(AM)이 정렬 마크로서 사용될 경우, 정렬용 홈(AM)의 평면 형상은 특정 형상으로 한정되는 것은 아니다. 도 7a 내지 도 7c는 정렬용 홈의 평면 형상의 예이다. 도 7a는 십자 형상을 나타내고, 도 7b는 T자 형상을 나타내고, 도 7c는 L자 형상을 나타낸다. 이들의 공통점으로, 각 정렬용 홈은, X 방향과 Y 방향으로 연장되는 부분(E1 및 E2)을 갖고, 2개의 연장부(E1 및 E2)의 폭(Sb)이 서로 동일하다.
본 실시예에서는, 예를 들면, 미세 홈(140) 및 정렬용 홈(AM)이 동시에 동일한 공정에서 형성된다. 도 2c에 나타나는 바와 같이, 미세 홈(140)를 에칭하기 위한 개구부가 레지스트 패턴(130)에 형성되고, 개구부의 폭은 미세 홈(140)의 전면측의 폭(Sa)과 대략 동일하다. 또한, 정렬용 홈(AM)을 에칭하기 위한 개구부가 레지스트 패턴(130)에 형성되고, 개구부의 폭은, 정렬용 홈(AM)의 X 방향과 Y 방향으로 연장되는 부분(E1(E2))의 폭(Sb)과 대략 동일하다. 본 실시예에서, 동시에 동일한 공정에서 형성되는 미세 홈(140) 및 정렬용 홈(AM)의 깊이를 서로 다르게 하기 위해(Da<Db), 레지스트 패턴의 개구부의 폭에 의존한 에칭 속도간의 차이를 이용한다. 즉, 정렬용 홈(AM)을 형성하기 위한 개구부의 폭이 미세 홈(140)의 폭(Sa)을 형성하기 위한 레지스트 패턴(130)의 개구부의 폭보다 클 경우, 정렬용 홈(AM)의 에칭 속도가 미세 홈(140)의 에칭 속도보다 빠르고, 결과적으로 정렬용 홈(AM)의 에칭 깊이(Db)가 미세 홈(140)의 에칭 깊이(Da)보다 깊어진다. 에칭 깊이간의 차(Db-Da)는, 이면 연삭 시의 연삭 위치(C)가 설정될 수 있는 크기를 가질 수 있다.
도 8은 미세 홈 및 정렬용 홈이 동시에 동일한 공정에서 형성될 경우의 형성 방법의 일례이다. 본 형성 방법에서는, 반응성 이온 에칭(RIE) 장치를 이용하여, 에칭 공정 및 보호막 퇴적 공정을 한 번 이상 반복함으로써, 이방성 드라이 에칭에 의해 깊이가 깊은 홈, 즉 어스팩트비가 큰 홈을 형성할 수 있다. 에칭 공정 및 보호막 퇴적 공정의 전환은 RIE 장치에 공급되는 반응성 가스를 교환함으로써 이루어진다.
도 8의 각 공정에서 형성되는 홈의 개략 단면이 도 9a 내지 도 9d에 나타나 있고, 도 9a 내지 도 9d를 참조하여 형성 방법을 설명한다. 도 9a 내지 도 9d에 나타나 있는 홈의 형상 등은 이해를 쉽게 하기 위해 개략적으로 나타나 있다. 수광 소자가 실리콘 기판(W)에 형성된 후, 실리콘 기판의 전면은 포토레지스트로 도포되고, 그 후, 기판의 전면에는 포토리소그래피 공정을 통해 레지스트 패턴이 형성된다(S200). 도 9a에 나타나 있는 바와 같이, 실리콘 기판(W)의 전면에 레지스트 패턴(400)이 형성된다. 포토레지스트는, 예를 들면 점도가 100cpi인 i선 레지스트이고, 두께가 약 8㎛인 코팅을 갖는다. 포토레지스트에는, i선 스텝퍼 및 TMAH 2.38%의 현상액을 이용해서, 미세 홈(140)을 형성하기 위한 개구부(410) 및 정렬용 홈(AM)을 형성하기 위한 개구부(420)가 형성된다. 개구부(410)의 폭은 미세 홈(140)의 폭(Sa)과 거의 동일하며, 예를 들면 5㎛이다. 개구부(420)의 폭은 정렬용 홈(AM)의 폭(Sb)과 대략 동일하고, 예를 들면 10㎛이다.
이어서, 에칭에 의해 홈을 형성한다(S210). 본 형성 방법에서는, 예를 들면 유도 결합 플라즈마(ICP)가 반응성 이온 에칭(RIE) 장치로서 사용된다. 에칭 조건은 예를 들면 다음과 같다. 전력은 600W이고, 바이어스 전력은 23W이고, 반응성 가스는 SF6=170 sccm이고, 에칭 시간은 7초이다. 도 9b에 나타나 있는 바와 같이, 에칭에 의해, 개구부(410)에 의해 노출되는 실리콘 표면에 홈(430)이 형성되고, 홈(440)은 개구부(420)에 의해 노출되는 실리콘 표면에 형성된다. 반응성 가스의 플라즈마에 의해 발생되는 라디칼 및 이온에 의해 기판의 수평 및 수직 방향으로의 에칭 속도로 일정한 선택비에 의해 에칭이 행해진다. 또한, 개구부(420)의 폭이 개구부(410)보다 크기 때문에, 개구부(420)가 쉽게 에칭되고, 결과적으로 홈(440)의 에칭 깊이는 홈(430)보다 깊어진다.
이어서, 홈에 보호막이 퇴적된다(S220). 보호막의 퇴적 조건은 예를 들면 다음과 같다. 전력 및 바이어스 전력은 에칭시와 동일하지만, 반응성 가스는 SF6으로부터 C4F8로 전환된다. 예를 들면 120 sccm의 C4F8가 공급되고, 보호막의 퇴적 시간은 5초이다. 도 9c에 나타나는 바와 같이, 보호막을 퇴적시킴으로써, 보호막(430A 및 440A)이 홈(430) 및 홈(440) 내에 형성된다.
이어서, 에칭에 의해 홈을 형성한다(S230). 에칭 조건은 공정(S210) 시와 동일하다. 반응성 가스는 S4F8으로부터 SF6로 전환되고, 홈의 측벽은 반응성 가스의 플라즈마에 의해 발생되는 라디칼 및 이온 중에서 라디칼만으로 어택받지만, 홈은 보호막(430A 및 440A)이 있으므로 에칭되지 않는다. 한편, 도 9d에 나타나 있는 바와 같이, 홈의 저부는, 바이어스 전력에 의해 수직으로 입사되는 이온에 의해 보호막(430A 및 440A)이 제거되어, 홈의 저부(450 및 460)에는 실리콘이 노출된다. 이 이유로, 홈의 저부(450 및 460)에서 노출되는 실리콘이 에칭되고, 도 10a에 나타나는 바와 같이, 처음에 형성된 홈(430)의 저부(450)에 다른 홈(470)이 형성되고, 마찬가지로 처음에 형성된 홈(440)의 저부(460)에 다른 홈(480)이 형성된다.
다음으로, 홈 내에 보호막이 퇴적된다(S240). 이 공정은 공정(S220) 시와 동일하다. 반응성 가스는 SF6으로부터 C4F8로 전환된다. 도 10b에 나타나는 바와 같이, 보호막(470A 및 480A)은 홈 내에 퇴적된다. 보호막의 에칭 및 퇴적을 여러 번 반복함으로써, 이방성 드라이 에칭이 행해지고, 깊은 미세 홈(140) 및 깊은 정렬용 홈(AM)을 동시에 형성할 수 있다. 따라서, 개구부(410)에 의해 형성되는 홈의 깊이가 개구부(420)에 의해 형성되는 홈보다 얕기 때문에, 정렬용 홈의 에칭 깊이(Db)가 미세 홈의 에칭 깊이(Da)보다 깊어진다.
도 11은, 실리콘 기판에서, 도 7c에 나타나는 L자 형상의 정렬용 홈의 형성시의 개구부의 폭과 에칭 깊이 사이의 관계를 나타내는 그래프이다. 예를 들면, 미세 홈(140)의 폭(Sa)이 약 5㎛일 때, 정렬용 홈의 폭(Sb)이 70㎛일 경우, 및 미세 홈(140)의 에칭 깊이(Da)가 약 100㎛일 때, 정렬용 홈(AM)의 에칭 깊이(Db)는, 약 170㎛로 될 수 있다. 에칭 깊이의 차이(Db-Da)로서 약 70㎛가 얻어지고, 이에 의해 그 범위 내에서 도 3c에 나타내는 연삭 위치(C)를 설정할 수 있다.
상술한 에칭 조건 및 보호막 퇴적 조건은 일례뿐이며, 미세 홈(140) 및 정렬용 홈(AM)의 형태, 크기, 및 에칭 깊이에 의존하여 조건을 적절히 변경할 수 있다. 예를 들면, 에칭 공정 및 보호막 퇴적 공정의 반복 횟수를 늘림으로써, 미세 홈 및 정렬용 홈을 보다 높은 어스팩트비로 형성할 수 있다. 또한, 미세 홈(140) 및 정렬용 홈(AM)의 측벽은 기판의 전면으로부터 대략 수직으로 연장되게 형성될 수 있거나, 또는 측벽이 전방으로 경사져 홈의 폭이 점차 좁아지게 형성될 수 있다. 측벽의 경사는 에칭 조건 및 보호막 퇴적 조건을 적절히 변경함으로써 얻어진다.
상술한 바와 같이, 본 실시예에 따르면, 미세 홈 및 정렬용 홈은 기판의 전면측에 형성되고, 정렬용 홈은 기판의 이면을 박형화하여 기판의 이면측에서 노출되고, 이에 의해 기판의 이면측에서 절단 부재의 정렬 마크(위치 결정 마크)로서 정렬용 홈을 사용할 수 있고, 전면측에 대응하는 미세 홈에 절단 부재로서 다이싱 블레이드를 위치 결정할 수 있다. 또한, 본 발명의 실시예에 따르면, 기판의 전면측에 미세 홈의 위치를 검지하기 위한 검지 카메라 등을 배치할 필요가 없으므로, 기판의 전면측의 공간을 사용하는 자유도가 커진다. 또한, 기판의 이면측에서 미세 홈의 위치를 검지하기 위한 적외선 카메라 등이 필요 없다.
상술한 실시예에서, 기판이 기판의 이면측에서 다이싱 블레이드에 의해 절단되는 예를 설명했지만, 기판의 절단 시에 다이싱 블레이드 이외의 절단 부재가 사용될 수 있다. 예를 들면, 절단 부재는 레이저 조사를 이용하여 기판을 절단하는 레이저 유닛일 수 있고, 이 경우에도, 레이저의 조사 위치는 정렬용 홈을 마크로서 사용하여 대응하는 미세 홈에 위치 결정된다. 레이저 조사를 사용하는 절단 방법으로서, 레이저 조사에 의해 생성되는 열에 의해 기판을 용융하여 절단할 수 있고, 기판의 내부를 변형하여 기판을 분할할 수 있다. 레이저 유닛은 레이저를 출사하는 레이저 소자, 및 레이저 소자의 레이저 출사를 제어하는 제어부를 포함할 수 있다.
또한, 전술한 실시예에 따르면, 미세 홈 및 정렬용 홈이 동일한 공정에서 형성되는 예를 설명했지만, 미세 홈 및 정렬용 홈은 서로 다른 제조 공정에서 형성될 수 있다. 예를 들면, 미세 홈의 에칭 공정은 정렬용 홈의 에칭 공정과 별개로 행해진다. 별개의 공정에서 제조되는 경우, 정렬용 홈의 폭(Sb)이 미세 홈의 폭(Sa)보다 클 필요는 없고, 미세 홈의 폭(Sa)보다 작을 수도 있다. 그러나, 정렬용 홈의 깊이(Db)는 미세 홈의 깊이(Da)보다 깊을 필요는 있다.
또한, 상술한 실시예에 따르면, 미세 홈 및 정렬용 홈이 실리콘으로 구성되는 반도체 기판에 형성되는 예를 설명했지만, 반도체 기판은 다른 재료, 예를 들면 GaAs, 사파이어, SiC 등으로 구성되는 반도체 기판 또는 절연 기판일 수 있다. 또한, 이방성 드라이 에칭 시에 개구부의 폭의 차이에 의해 생기는 에칭 속도 또는 에칭 깊이의 차이를 만들어내는 재료로서 실리콘이 사용되는 예를 설명했지만, 실리콘 이외의 다른 재료를 사용할 수 있다.
또한, 상술한 예시적인 실시예에서, 정렬용 홈의 평면 형상이 도 7a 내지 도 7c에서와 같이 나타나 있지만, 이들은 예이며, 정렬용 홈의 평면 형상은, 정렬용 마크로서 사용될 수 있다면 임의의 형상, 예를 들면 다각형 또는 원형일 수 있다. 또한, 상술한 실시예에서, 정렬용 홈이 기판의 외주의 정렬 영역에 형성되는 예를 설명했지만, 정렬용 홈이 반드시 기판의 외주에 형성될 필요는 없고, 위치 결정용 마크로서 사용될 수 있다면, 기판의 중심부 또는 소자 형성 영역에 형성될 수 있다. 또한, 상술한 설명에서, 정렬용 마크가 X 방향 및 Y 방향으로 2개의 칩에 의해 각각 형성되지만, 정렬용 마크의 수는 임이이며, 4개 이상, 또는 4개 미만일 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 상세하게 설명했지만, 본 발명은 특정 실시예에 한정되는 것이 아니라, 청구범위에 기재된 본 발명의 요지를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다.
본 발명의 실시예의 전술한 설명은 예시 및 설명을 위해 제공된다. 모든 것을 기재한 것은 아니며 공개된 정확한 형태로 본 발명이 한정되는 것을 의도하는 것은 아니다. 많은 변경 및 변형이 통상의 기술자에게 명백함은 물론이다. 실시예는, 본 발명의 원리 및 실제 적용을 최선으로 설명하기 위해 선택 및 기술된 것이며, 이에 의해 다른 통상의 기술자가 고려되는 특정 사용에 적합하게 다양한 실시예 및 다양 변형예에 대해 본 발명을 이해할 수 있다. 본 발명의 범주는 다음의 청구범위 및 그 균등물에 의해 정의되는 것으로 한다.

Claims (15)

  1. 기판의 절단 영역을 따른 전면(front surface)측의 홈, 및 상기 기판의 이면으로부터 상기 전면측의 홈을 따라 절단을 행하는 절단 부재를 위한 위치 결정용 마크로서 상기 전면측의 홈보다 깊은 오목부를 형성하는 공정,
    상기 기판의 이면에서, 상기 오목부에는 도달하되, 상기 전면측의 홈까지는 도달하지 않도록, 상기 기판을 박형화하는 공정,
    상기 기판의 이면에서 노출되는 상기 오목부를 상기 위치 결정용 마크로서 사용함으로써, 상기 기판의 이면으로부터 상기 절단 부재를 위치 결정하는 공정, 및
    위치 결정된 상기 절단 부재를 이용하여, 상기 기판의 이면측으로부터 상기 기판의 전면측의 홈을 향해 절단을 행하는 공정을 포함하는 반도체 칩의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 동일한 공정에서 동일한 에칭 프로세스에 의해 형성되는 반도체 칩의 제조 방법.
  3. 제 2 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 동일한 에칭 프로세스에서 에칭 속도의 차이를 이용하여 형성되는 반도체 칩의 제조 방법.
  4. 제 2 항에 있어서,
    에칭을 위한 보호막의 개구부의 폭은, 상기 오목부를 형성하기 위한 개구부의 폭이 상기 전면측의 홈을 형성하기 위한 개구부의 폭보다 큰 반도체 칩의 제조 방법.
  5. 제 1 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 이방성 에칭에 의해 형성되는 반도체 칩의 제조 방법.
  6. 제 2 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 이방성 에칭에 의해 형성되는 반도체 칩의 제조 방법.
  7. 제 1 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 이방성 드라이 에칭에 의해 형성되는 반도체 칩의 제조 방법.
  8. 제 2 항에 있어서,
    상기 전면측의 홈 및 상기 오목부는 이방성 드라이 에칭에 의해 형성되는 반도체 칩의 제조 방법.
  9. 제 1 항에 있어서,
    상기 절단 부재는 다이싱 블레이드를 포함하며, 상기 다이싱 블레이드를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 반도체 칩의 제조 방법.
  10. 제 2 항에 있어서,
    상기 절단 부재는 다이싱 블레이드를 포함하며, 상기 다이싱 블레이드를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 반도체 칩의 제조 방법.
  11. 제 1 항에 있어서,
    상기 절단 부재는 레이저 유닛을 포함하며, 상기 레이저 유닛으로부터 출사되는 레이저를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 반도체 칩의 제조 방법.
  12. 제 2 항에 있어서,
    상기 절단 부재는 레이저 유닛을 포함하며, 상기 레이저 유닛으로부터 출사되는 레이저를 사용하여 상기 전면측의 홈보다 넓은 이면측의 홈을 상기 전면측의 홈을 향해 형성하는 반도체 칩의 제조 방법.
  13. 제 1 항에 있어서,
    복수의 상기 오목부가 상기 기판의 전면의 외주 영역에 형성되고,
    상기 절단 부재는, 상기 복수의 오목부 중에서 선택되는 오목부를 사용하여 위치 결정되는 반도체 칩의 제조 방법.
  14. 제 1 항에 있어서,
    상기 오목부의 형상은 십자 형상, T자 형상, 및 L자 형상 중 적어도 하나인 반도체 칩의 제조 방법.
  15. 기판의 절단 영역을 따른 전면측의 홈 및 상기 전면측의 홈보다 깊은 전면측의 오목부를 포함하는 기판의 이면에서, 상기 오목부에는 도달하되, 상기 전면측의 홈에는 도달하지 않도록 기판을 박형화하는 공정, 및
    상기 기판의 이면에서 노출되는 상기 오목부를 위치 결정용 마크로서 사용함으로써, 상기 기판의 이면으로부터 상기 기판의 전면측의 홈을 따라 이면측의 홈을 절단하는 절단 부재를 위치 결정하는 공정을 포함하는 절단 부재의 위치 결정 방법.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6467592B2 (ja) * 2016-02-04 2019-02-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体
DE102016109693B4 (de) * 2016-05-25 2022-10-27 Infineon Technologies Ag Verfahren zum Trennen von Halbleiterdies von einem Halbleitersubstrat und Halbleitersubstratanordnung
US9905466B2 (en) * 2016-06-28 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer partitioning method and device formed
CN106503151B (zh) * 2016-10-21 2019-12-13 北京源著智能科技有限公司 板材的处理方法和***
CN107086177B (zh) * 2017-03-20 2020-03-10 通富微电子股份有限公司 半导体圆片级封装方法及半导体圆片级封装方法用刀具
JP2018181929A (ja) * 2017-04-05 2018-11-15 株式会社ディスコ 加工方法
CN109216269A (zh) * 2017-06-30 2019-01-15 西安中车永电电气有限公司 一种用于高压igbt芯片的厚片双面划片方法
US11222851B2 (en) 2017-12-28 2022-01-11 Fuji Electric Co., Ltd. Method of manufacturing semiconductor device
JP7163577B2 (ja) * 2017-12-28 2022-11-01 富士電機株式会社 半導体装置の製造方法
CN109585369A (zh) * 2018-12-27 2019-04-05 苏州苏纳光电有限公司 半导体芯片的分片方法
CN113544818B (zh) * 2019-03-01 2024-05-24 京瓷株式会社 半导体装置以及半导体装置的制造方法
JP7287084B2 (ja) * 2019-04-17 2023-06-06 セイコーエプソン株式会社 電気光学装置の製造方法、および有機エレクトロルミネッセンス装置の製造方法
US10992103B1 (en) * 2019-12-02 2021-04-27 Sharp Fukuyama Laser Co., Ltd. Laser device
CN112002637A (zh) * 2020-07-16 2020-11-27 全球能源互联网研究院有限公司 一种大功率电力电子器件晶圆的裂片方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0775955A (ja) * 1993-06-17 1995-03-20 Disco Abrasive Syst Ltd 精密切削装置
JPH07183255A (ja) * 1993-12-24 1995-07-21 Nippondenso Co Ltd 接合基板の切断方法
US6528393B2 (en) 2000-06-13 2003-03-04 Advanced Semiconductor Engineering, Inc. Method of making a semiconductor package by dicing a wafer from the backside surface thereof
JP2003124151A (ja) 2001-10-17 2003-04-25 Disco Abrasive Syst Ltd サファイア基板のダイシング方法
US6794272B2 (en) * 2001-10-26 2004-09-21 Ifire Technologies, Inc. Wafer thinning using magnetic mirror plasma
JP4556158B2 (ja) * 2002-10-22 2010-10-06 株式会社Ｓｕｍｃｏ 貼り合わせｓｏｉ基板の製造方法および半導体装置
JP4354262B2 (ja) * 2003-12-08 2009-10-28 株式会社ディスコ レーザー加工された変質層の確認方法
US7420317B2 (en) 2004-10-15 2008-09-02 Fujifilm Dimatix, Inc. Forming piezoelectric actuators
JP2009088252A (ja) 2007-09-28 2009-04-23 Sharp Corp ウエハのダイシング方法および半導体チップ
US7824962B2 (en) * 2008-01-29 2010-11-02 Infineon Technologies Ag Method of integrated circuit fabrication
CN101958244A (zh) * 2009-07-21 2011-01-26 中微半导体设备(上海)有限公司 深反应离子刻蚀方法及其气体流量控制装置
KR101102658B1 (ko) 2009-11-27 2012-01-04 주식회사 하이닉스반도체 웨이퍼 및 그 형성 방법
US9299664B2 (en) 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
JP2011181618A (ja) * 2010-02-26 2011-09-15 Renesas Electronics Corp 半導体装置の製造方法、半導体装置の製造装置及びプログラム
US8039340B2 (en) * 2010-03-09 2011-10-18 Micron Technology, Inc. Methods of forming an array of memory cells, methods of forming a plurality of field effect transistors, methods of forming source/drain regions and isolation trenches, and methods of forming a series of spaced trenches into a substrate
JP2012064961A (ja) * 2011-11-08 2012-03-29 Panasonic Corp 電子部品の製造方法
US8748297B2 (en) * 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material
JP2013247175A (ja) * 2012-05-24 2013-12-09 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US8772126B2 (en) * 2012-08-10 2014-07-08 Infineon Technologies Ag Method of manufacturing a semiconductor device including grinding from a back surface and semiconductor device
US9385268B2 (en) * 2014-11-10 2016-07-05 Fuji Xerox Co., Ltd. Method of manufacturing semiconductor chips

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