KR20160057343A - 질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체 - Google Patents

질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체 Download PDF

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Abstract

게이트 보호층을 이용하는 고 전자이동도 트랜지스터(HEMT) 디바이스가 제공된다. 기판은 기판 위에 배열된 채널층을 가지며, 채널층 위에 배열된 장벽층을 갖는다. 채널층 및 장벽층은 이종접합을 규정하며, 게이트 구조체는 장벽층의 게이트 영역 위에 배열된다. 게이트 구조체는 캡 위에 배열된 게이트를 포함하며, 여기에서 캡은 장벽층 상에 배치된다. 게이트 보호층은 캡의 측벽들을 따라 배열되며, 게이트와 캡의 대향 표면들 사이에서 게이트 아래에 배열된다. 바람직하게는, 게이트 보호층이 게이트를 패시베이팅하며, 캡의 측벽들을 따른 누설 전류를 감소시키고, 디바이스 신뢰성 및 문턱 전압 균일성을 개선한다. HEMT 디바이스를 제조하기 위한 방법이 또한 제공된다.

Description

질화갈륨(GaN) 고 전자이동도 트랜지스터용 구조체{A STRUCTURE FOR A GALLIUM NITRIDE (GaN) HIGH ELECTRON MOBILITY TRANSISTOR}
실리콘에 기반하는 트랜지스터들 및 포토다이오드들과 같은 반도체 디바이스들은 지난 30년간 표준이었다. 그러나, 대안적인 재료들에 기반하는 반도체 디바이스들이 실리콘-기반 반도체 디바이스들을 뛰어 넘는 이점들에 대해 증가하는 관심을 받고 있다. 질화갈륨(GaN) 기반 반도체 디바이스들은 이러한 반도체 디바이스들의 일 예이다.
GaN-기반 반도체 디바이스들은 GaN의 넓은 밴드 갭에 기인하여 광전자 애플리케이션들(예를 들어, 발광 다이오드들)에서 광범위한 용법을 발견하였다. GaN-기반 반도체 디바이스들은 또한 (예를 들어, GaN 반도체 디바이스가 태양 광자들의 넓은 범위를 커버하는) 태양 전지들 및 (예를 들어, GaN의 고 전자이동도 및 저온 계수들이 이것이 큰 전류를 전달하고 고 전압들을 지원하도록 허용하는) 고 전력 애플리케이션들에서의 사용에 대한 잠재적인 이점을 제공한다.
본 발명의 측면들은 첨부된 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라, 다양한 특징부들이 축적이 맞추어져 도시되지 않는다는 것을 주의해야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 게이트 보호층을 이용하는 고 전자이동도 트랜지스터(high-electron mobility transistor; HEMT) 디바이스의 일부 실시예들의 단면도를 예시한다.
도 2는 게이트 보호층을 이용하는 HEMT 디바이스를 제조하기 위한 방법의 일부 실시예들의 순서도를 예시한다.
도 3 내지 도 10은 게이트 보호층을 이용하는 HEMT 디바이스의 일부 실시예들의 일련의 단면도들을 예시한다.
본 발명은, 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 발명을 간략화하기 위하여 컴포넌트들 및 배열들의 특정 실시예들이 이하에서 설명된다. 물론 단지 예들이 제공되며, 예들은 제한적으로 의도되지 않는다. 예를 들어, 다음의 설명에서 제2 특징부 상의 또는 그 위의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있으며, 제1 및 제2 특징부들이 직접 접촉하지 않을 수 있도록 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성되는 실시예들을 또한 포함할 수 있다. 이에 더하여, 본 발명은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 나타내지 않는다.
추가로, "바로 밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시된 바와 같은 다른 특징부(들) 또는 엘러먼트(들)에 대한 하나의 엘러먼트 또는 특징부의 관계를 설명하기 위하여 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 달리 배향(90도 회전된 또는 다른 배향들로)될 수 있으며, 본원에서 사용된 공간적으로 상대적인 기술자가 그에 따라 마찬가지로 해석될 수 있다.
전형적인 질화갈륨(GaN) 트랜지스터는 GaN층 위에 위치된 질화알루미늄 갈륨(AlGaN)의 얇은 층을 포함한다. AlGaN층 및 GaN층이 상이한 밴드갭들을 나타내기 때문에, 이들은 이종접합에서 만난다고 일컬어진다. 적절한 조건들 하에서, 2-차원 전자 가스(two-dimensional electron gas; 2-DEG)가 GaN층 및 AlGaN층의 이러한 이종접합 계면에서 형성된다. 2-EDG에서, 일부 전자들이 전자들에 결합되지 않고 자유롭게 움직인다. 이는 다른 유형의 트랜지스터들에 비해 더 높은 트랜지스터 이동도를 가능하게 한다. 따라서, GaN 트랜지스터들이 종종 고 전자이동도 트랜지스터(HEMT)로서 지칭되지만, HEMT들이 일반적으로, 예를 들어, GaAs/AlGaAs와 같은 다른 이종접합들로부터 또한 만들어질 수 있다는 것이 인식될 것이다. 소스로부터 드레인으로의 캐리어들의 흐름을 제어하기 위하여, 게이트 구조체가 AlGaN층의 상단 상에 직접적으로(즉, AlGaN층의 상단 표면과 직접 접촉하여) 형성될 수 있거나 또는 (예를 들어, 드레인 소스 전압의 범위를 개선하기 위하여) AlGaN층 내로 리세스(recess)될 수 있다.
HEMT 디바이스의 일 유형은 GaN 증가 모드 트랜지스터이지만, 공핍 모드 HEMT 디바이스가 또한 본 발명의 범위 내에 속하는 것으로서 고려된다. GaN 증가 모드 트랜지스터들은, 일반적으로 비-전도성 상태(즉, 일반적으로 오프)에 둠으로써 실리콘-기반 금속-산화물-반도체 전계-효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)들과 유사하게 동작한다. 추가로, GaN 증가 모드 트랜지스터들은 바이어스 전압에 대해 설계되며, AlGaN층 위에 배열된 게이트 구조체를 포함한다. 게이트 구조체는 전형적으로 높은 일 함수를 갖는 p-형 도핑 GaN 캡 및 p-GaN 캡 위에 배열된 금속 게이트를 포함한다. GaN 캡의 두께 및 금속 유형과 같은 속성들은 바어이스 전압을 달성하도록 채택된다.
전형적인 GaN 증가 모드 트랜지스터들의 도전들은 p-GaN 캡의 측벽 트랩(trap) 레벨에서 기인한다. p-GaN 캡의 측벽들은 고농도의 전자들을 트래핑(trap)하며, 이는 금속 게이트의 에지(edge)로부터 캡의 측벽들을 따라 채널 영역으로 전류 누설 경로를 형성한다. 전형적인 GaN 증가 모드 트랜지스터들의 추가적인 도전들은 금속 게이트의 형성 동안의 p-GaN 캡에 대한 손상으로부터 기인한다. p-GaN에 대한 손상 및 누설 전류는, 예를 들어, 고온 가스 바이어스(high temperature gas bias; HTGB) 테스트 및 고온 역 바이어스(high temperature reverse bias; HTRB) 테스트에 의해 결정되는 바와 같은, 문턱 전압 균일성 및 디바이스 신뢰성에 영향을 준다. 누설 전류를 감소시키기 위한 공지된 해법들은 캡 측벽들을 따라 배타적으로 배열되는 질화 실리콘(SiN) 패시베이션(passivation)층의 부가를 포함한다. 그러나, 이러한 해법들은 여전히 높은 측벽 트랩 레벨을 갖는다.
이상을 고려하여, 본 발명은, 금속 게이트를 패시베이팅하기 위한, p-GaN 캡의 측벽들을 따른 전류 누설 경로를 제거하기 위한, 문턱 전압 균일성을 개선하기 위한, 그리고 p-GaN 캡에 대한 손상을 방지하기 위한 게이트 보호층을 갖는 개선된 HEMT 디바이스에 관한 것이다. 게이트 보호층은 p-GaN 캡의 측벽들을 따라 그리고 금속 게이트와 p-GaN 캡 사이에 배열된다. 일부 실시예들에 있어, 게이트 보호층은 또한 측벽들 및 금속 게이트의 하단 표면을 따라 배열된다. 게이트 보호층은 전형적으로 질화알루미늄(AlN) 또는 산화알루미늄(AlO)과 같은 유전체 금속이지만, 다른 재료들이 이용가능할 수 있다. 본 발명은 또한 개선된 HEMT 디바이스를 제조하기 위한 개선된 방법에 관한 것이다.
도 1을 참조하면, HEMT 디바이스의 일부 실시예들의 단면도(100)가 제공된다. 예시된 바와 같이, 전형적으로 HEMT 디바이스는 일반적으로 오프(즉, 게이트 전압이 인가되지 않는 오프)인 GaN 증가 모드 트랜지스터이다. HEMT 디바이스는 그 위에 채널층(104)이 배열되는 기판(102)을 포함한다. 기판(102)은, 예를 들어, 탄화실리콘 기판, 실리콘 기판, 또는 사파이어 기판이다.
채널층(104)은 그 안에 전도성 채널이 선택적으로 형성되는 (점선에 의해 구별되는) 채널 영역(106)을 포함한다. 채널층(104)은 III-V족 반도체 재료와 같은 반도체 재료이거나 또는 이를 포함한다. 일부 실시예들에 있어, HEMT 디바이스가 GaN 증가 모드 트랜지스터인 경우, 채널층(104)은 GaN이거나 또는이를 포함하며 및/또는 약 10 나노미터 두께이다. 대안적인 실시예들에 있어, 채널층(104)는 예를 들어 질화 인듐 갈륨(InGaN)이거나 또는 이를 포함한다. 채널층(104)은 전형적으로 도핑되지 않지만, 이는 의도적으로 또는 비의도적으로(예를 들어, 프로세스 오염물질로부터 비의도적으로) 도핑될 수 있다. 추가로, 도핑되는 경우, 채널층(104)은 전형적으로 n-형 도펀트로 도핑된다.
일부 실시예들에 있어, 하나 이상의 버퍼층들(108, 110)이 기판(102)과 채널층(104) 사이에 배열된다. 예를 들어, AlN의 제1 버퍼층(108)은 기판(102) 위에 배열되며, AlGaN의 제2 버퍼층(110)이 제1 버퍼층(108) 위에 배열된다. 제2 버퍼층(110)은, 예를 들어, 5%의 알루미늄을 포함한다. 버퍼층들(108, 110)은, 기판(102)의 격자 상수와 채널층(104)의 격자 상수 사이에서 전이(transition)되는 격자 상수들을 갖는다.
장벽층(112)이 채널층(104)의 상단 바로 위에 위치되며, 그 결과 채널층(104)의 상단 층과 장벽층(112)의 하단 층이 서로 인접한다. 장벽층(112)은 채널층(104)의 밴드 갭과 동일하지 않은(예를 들어, 이보다 더 큰) 밴드 갭을 갖는 재료를 포함한다. 예를 들어, 장벽층(112)은 GaN의 박막을 갖는 채널층(104)의 밴드 갭보다 더 큰 밴드 갭을 갖는 AlGaN의 박막을 포함한다(AlGaN은 약 4 전자 볼트(eV)의 밴드 갭을 가지며, 반면 GaN은 약 3.4 eV의 밴드 갭을 갖는다). 일부 실시예들에 있어, 장벽층(112)은 의도적으로 n-형 도핑으로 도핑된다. 추가로, 일부 실시예들에 있어, 장벽층(112)은 23%의 알루미늄을 포함하며 및/또는 약 15 나노미터의 두께이다.
장벽층(112) 및 채널층(104)은 집합적으로 장벽층(112)과 채널층(104)의 계면에서 이종접합을 규정(define)한다. 이종접합은, 장벽층(112)이 선택적으로 채널층(104)과 장벽층(112) 사이의 계면을 따라 채널 영역(106) 내의 2-DEG로 전자들을 제공하거나 또는 이로부터 전자들을 제거하는 것을 허용한다. 2-DEG는 어떠한 전자들에도 결합되지 않으며 2-DEG 내에서 자유롭게 움직일 수 있는 고 이동도 전자들을 갖는다. 장벽층(112)으로부터의 고 농도의 전자들로, 2-DEG는 HEMT 디바이스에 대한 전도성 채널로서 역할한다.
게이트 구조체(116)의 캡(114)은 장벽층(112)의 게이트 영역 위에 위치된다. 일부 실시예들에 있어, 캡(114)은 장벽층(112)과 직접 접촉하도록 배열되어, 캡(114)의 하단 표면이 장벽층(112)의 상단 표면과 인접한다. 캡(114)에 대하여 선택된 도핑 및 재료는 (예를 들어, 페르미 준위 에너지까지 전도성 밴드를 감소시키고 전도성 밴드 에너지 EC를 상승시킴으로써) HEMT 디바이스의 문턱 전압을 부분적으로 설정한다. 예를 들어, 치수들 및 재료 속성들은 문턱 전압을 설정하기 위해 조정될 수 있다. 추가로, 캡(114)은 높은 일 함수를 갖는 III-V족 반도체 재료를 포함한다. 일부 실시예들에 있어, III-V족 반도체 재료는 도핑 유형을 갖는 GaN을 포함한다. 대안적인 실시예들에 있어, III-V족 반도체 재료는 도핑 유형을 갖는 AlGaN 또는 InGaN을 포함한다. 도핑 유형은, 예를 들어, p-형 도핑, n-형 도핑, 또는 p-형 및 n-형 도핑 둘 모두이다.
게이트 보호층(118) 및 패시베이션층(120)은, 장벽층(112) 및 캡(114)의 상단 표면들 및 측벽들을 위에 그리고 이를 따라 차례로 적층된다. 패시베이션층(120)은 전형적으로 게이트 보호층(118)과 접촉하도록 게이트 보호층(118) 위에 배열되어, 패시베이션층(120)의 하단 표면이 게이트 보호층(118)의 상단 표면에 인접한다. 패시베이션층(120)은 예를 들어 약 50 나노미터 내지 500 나노미터의 두께이며, 및/또는 예를 들어, 질화 실리콘 또는 산화 실리콘이거나 또는 이를 포함한다. 게이트 보호층(118)은 예를 들어 약 5 옹스트롬 내지 500 옹스트롬의 두께이며, 및/또는 예를 들어, 질화알루미늄, 산화알루미늄 및/또는 수산화 암모늄에 대한 저항성 재료이거나 또는 이를 포함한다.
제1 소스/드레인 접촉부(122) 및 제2 소스/드레인 접촉부(124)는 채널 영역(106) 위의 게이트 구조체(116)의 대향 측(side)들 위에 배열된다. 제1 및 제2 소스/드레인 접촉부들(122, 124)은 패시베이션층(120) 위로부터 패시베이션층(120) 및 게이트 보호층(118)을 통해 장벽층(112)까지 수직으로 연장한다. 일부 실시예들에 있어, 제1 및 제2 소스/드레인 접촉부들은 장벽층(112) 내로 및/또는 장벽층(112)을 통해 채널 영역(106) 내로 추가로 연장한다. 제1 및 제2 소스/드레인 접촉부들(122, 124)은 금속과 같은 전도성 재료이다. 제1 및 제2 소스/드레인 접촉부들(122, 124)에 사용하기에 적합한 금속들의 예들은 티타늄, 니켈, 알루미늄, 금 및 오믹(ohmic) 금속들을 포함한다. 일부 실시예들에 있어, 제1 및 제2 소스/드레인 접촉부들(122, 124)은, 제1 및 제2 소스/드레인 접촉부들(122, 124)의 상부 하단 표면들이 패시베이션층(120)의 상단 표면과 직접적으로 인접하고 소스 및 드레인 영역들의 하부 하단 표면들이 장벽층(112)의 상단 표면과 직접적으로 인접하는, T-형 프로파일을 갖는다.
캐핑(capping)층(126)은, 패시베이션층(120) 및 제1 및 제2 소스/드레인 접촉부들(122, 124)의 상단 표면들 위에 배열된다. 추가로, 캐핑층(126)은 제1 및 제2 소스/드레인 접촉부들(122, 124)의 측벽들을 따라 배열된다. 일부 실시예들에 있어, 캐핑층은 제1 및 제2 소스/드레인 접촉부들(122, 124) 및 패시베이션층(120)과 직접적으로 인접한다. 캐핑층(126)은 예를 들어 질화 실리콘 또는 산화 실리콘이거나 또는 이를 포함한다.
게이트 구조체(116)의 게이트(128)가 캡(114) 위에 배열된다. 게이트(128)는 캐핑층(126) 위로부터 캐핑층(126) 및 패시베이션층(120)을 통해 게이트 보호층(118) 내로 또는 게이트 보호층(118)까지 수직으로 연장한다. 일부 실시예들에 있어, 게이트(128) 및 캡(114)은 각기 게이트 보호층(118)의 대향하는 상단 및 하단 표면들과 인접한다. 게이트(128)와 캡(114) 사이의 게이트 보호층(118)의 두께는, 그렇지 않았다면 처리 동안 발생할 수 있었던 에칭 손상 또는 오염과 같은 손상으로부터 캡(114)을 보호하기에 충분하며, 이와 같이 최종 트랜지스터 내의 누설 전류를 방지하도록 도움을 주기에 충분하다. 그러나, 동시에, 게이트 보호층(118)은, 게이트 보호층(118)이 캡(114)에 대한 게이트(128)의 전기적 커플링(예를 들어, 오믹 커플링)을 방해하지 않도록 충분히 얇다. 추가로, 일부 실시예들에 있어, 게이트(128)는, 게이트(128)의 상부 하단 표면이 게이트 보호층(118)의 상단 표면과 직접적으로 인접하며 게이트(128)의 하부 하단 표면이 게이트 보호층(118)의 상단 표면과 직접적으로 인접하는, T-형 프로파일을 갖는다. 대안적으로, 게이트(128)는, 게이트(128)의 상부 하단 표면이 캐핑층(126)의 상단 표면과 직접적으로 인접하며 게이트(128)의 하부 하단 표면이 게이트 보호층(118)의 상단 표면과 직접적으로 인접하는, T-형 프로파일을 갖는다. 게이트(128)는 금속과 같은 전도성 재료이다. 게이트(128)에 사용하기에 적합한 금속들의 예들은 티타늄, 니켈, 알루미늄, 금 및 오믹 금속들을 포함한다.
일부 실시예들에 있어, 장벽층(112)의 상단 표면들 및 캡(114)의 상단 표면들 및 측벽들을 라이닝(line)하는 것에 더하여, 게이트 보호층(118)은 게이트(128)의 측벽들 및/또는 게이트(128)의 돌출부의 하부 표면을 라이닝한다. 예를 들어, 캐핑층(126) 및 게이트(128)는 각기 게이트 보호층(118)의 대향하는 상단 및 하단 표면들과 인접할 수 있다.
바람직하게는, 게이트 보호층(118)은 게이트가 더 제어가능하게 형성되는 것을 허용하기 위하여 게이트(128)의 형성 동안 캡(114)을 보호한다. 이상에서 논의된 바와 같이, 캡(114)은 결함(imperfection)들이 문턱 전압에 영향을 미치게 하여 HEMT 디바이스의 문턱 전압을 규정하기 위해 이용될 수 있다. 추가로, 게이트 보호층(118)은 바람직하게, 게이트(128)를 패시베이팅하기 위한 그리고 캡(114)의 측벽 트랩 레벨을 감소시키기 위한 장벽으로서 역할할 수 있으며, 이는 최종 제조 디바이스에서 누설 전류를 감소시킨다. 집합적으로, 이상의 것들이, 예를 들어, HTGB 및 HTRB 테스트들에 의해 결정되는 바와 같은, 개선된 문턱 전압 균일성 및 개선된 디바이스 신뢰성을 야기한다.
도 2를 참조하면, 순서도(200)는 증가 모드 트랜지스터와 같은 HEMT 디바이스를 제조하기 위한 방법의 일부 실시예들을 제공한다. 결과적인 HEMT 디바이스의 일 예는 도 1에 도시된다.
액션(202)에서, 기판 위에 차례로 적층된 채널층 및 장벽층을 가지며, 채널층과 장벽층 사이의 계면에서 기판 위에 에피택셜(epitaxial) 이종접합을 갖는 기판이 제공된다.
액션(204)에서, 캡이 장벽층의 게이트 영역 위에 형성된다.
액션(206)에서, 제1 게이트 보호층 및 패시베이션층이 장벽층 및 캡 위에 차례로 적층되어 형성된다.
액션(208)에서, 소스 접촉부 및 드레인 접촉부가 캡의 대향하는 측들 상에 형성된다. 소스 및 드레인 접촉부들은 패시베이션층 및 제1 게이트 보호층을 통해 장벽층 내로 또는 장벽층까지 연장한다.
액션(210)에서, 캐핑층은 소스 및 드레인 접촉부들 및 패시베이션층 위에 형성된다.
액션(212)에서, 게이트 개구부(opening)가 게이트 영역 위에 형성되며, 이는 캐핑층 및 패시베이션층을 통해 제1 게이트 보호층 내로 또는 이를 통해 연장하지만, 캡 내로 연장하지는 않는다.
액션(214)에서, 제2 게이트 보호층이 캐핑층 위에 형성되고 게이트 개구부를 라이닝한다. 대안적인 실시예들에 있어, 제2 게이트 보호층이 생략되거나 또는 게이트 개구부의 하단으로 한정된다.
액션(216)에서, 게이트가 게이트 개구부를 충진(fill)하면서 형성된다.
바람직하게는, 제1 게이트 보호층은, 게이트가 더 제어가능하게 형성되는 것을 허용하기 위하여 게이트의 형성 동안 캡을 보호한다. 게이트 개구부가 형성될 때, 개구부는, 캡 내로가 아니라, 제1 게이트 보호층 내로 또는 제1 게이트 보호층까지 연장한다. 추가로, 제1 및 제2 게이트 보호층들은 바람직하게는 게이트를 패시베이팅하기 위한 그리고 캡의 측벽 트랩 레벨을 감소시키기 위한 장벽으로서 역할한다. 집합적으로, 이상의 것들이 감소된 누설 전류, 개선된 문턱 전압 균일성 및 개선된 디바이스 신뢰성을 야기한다.
개시된 방법들(예를 들어, 순서도(200)에 의해 설명된 방법)은 일련의 행위들 또는 이벤트들로서 본원에서 설명되고 예시되지만, 이러한 행위들 또는 이벤트들의 예시된 순서가 제한적인 의미로 해석되지 않는다는 것이 인식될 것이다. 예를 들어, 일부 행위들은 본원에서 설명되고 및/또는 예시되는 순서들로부터 벗어나 상이한 순서들로 및/또는 다른 행위들 또는 이벤트들과 동시에 일어날 수 있다. 추가로, 본원의 설명의 하나 이상의 측면들 또는 실시예들을 구현하기 위한 모든 행위들이 예시되도록 요구되지 않을 수 있으며, 본원에서 묘사된 행위들 중 하나 이상이 개별적인 하나 이상의 행위들 및/또는 단계들에서 수행될 수 있다.
도 3 내지 도 10을 참조하면, 다양한 제조 단계들에서의 도 1의 HEMT 디바이스의 일부 실시예들의 단면도들이 도 2의 방법을 예시하기 위해 제공된다. 도 3 내지 도 10이 방법과 관련하여 설명되지만, 도 3 내지 도 10에 개시된 구조체들이 방법에 한정되는 것이 아니라 그 대신에 방법과 관계없는 구조체들로서 독립적일 수 있다는 것이 인식될 것이다. 유사하게, 방법이 도 3 내지 도 10과 관련하여 설명되지만, 방법이 도 3 내지 도 10에 개시된 구조체들에 한정되는 것이 아니라 그 대신에 도 3 내지 도 10에 개시된 구조체들과 관계없이 독립적일 수 있다는 것이 인식될 것이다.
도 3은 액션(202)에 대응하는 일부 실시예들의 단면도(300)를 예시한다.
도 3에 도시된 바와 같이, 채널층(104) 및 장벽층(112')이 기판(102) 위에 차례로 적층된다. 기판(102)은, 예를 들어 웨이퍼이거나, 및/또는 예를 들어 탄화실리콘 기판, 실리콘 기판, 또는 사파이어 기판이다. 장벽층(112')은 채널층(104)의 밴드 갭과 동일하지 않은(예를 들어, 이보다 더 큰) 밴드 갭을 갖는 재료를 포함한다. 예를 들어, 채널층(104)은 GaN이거나 또는 이를 포함하며, 장벽층(112')은 AlGaN층이거나 또는 이를 포함한다. 일부 실시예들에 있어, 채널층(104)은 기판(102) 위에 에피택셜적으로 성장되며, 장벽층(112')은 채널층(104) 위에 에피택셜적으로 성장된다. 채널층 및 장벽층(104, 112')은 그들 사이의 계면에서 이종접합을 규정한다. 이종접합은 채널층(104)의 채널 영역(106) 내의 계면에서의 2-차원 전자 가스(2-DEG) 형성을 야기한다. 동작 시, 2-DEG는 전도성 채널로서 역할한다.
일부 실시예들에 있어, 채널층(104) 및 장벽층(112')의 형성 이전에, 하나 이상의 버퍼층들(108, 110)이 기판(102) 위에 형성된다. 예를 들어, AlN의 제1 버퍼층(108)은 기판(102) 위에 배열되며, AlGaN의 제2 버퍼층(110)이 제1 버퍼층(108) 위에 배열된다. 버퍼층들(108, 110)은, 기판(102)의 격자 상수와 채널층(104)의 격자 상수 사이에서 전이되는 격자 상수들을 갖는다.
도 3 및 도 4는 액션(204)에 대응하는 일부 실시예들의 단면도들(300, 400)을 예시한다.
도 3에 도시된 바와 같이, 캡 층(302)이 장벽층(112') 위에 형성된다. 캡 층(302)은 높은 일 함수를 갖는 III-V족 반도체 재료를 포함한다. 일부 실시예들에 있어, III-V족 반도체 재료는 도핑 유형을 갖는 GaN을 포함한다. 대안적인 실시예들에 있어, III-V족 반도체 재료는 도핑 유형을 갖는 AlGaN 또는 InGaN을 포함한다. 도핑 유형은, 예를 들어, p-형 도핑, n-형 도핑, 또는 p-형 및 n-형 도핑 둘 모두이다.
도 4에 도시된 바와 같이, 제1 에칭이 (점선에 의해 구별되는) 장벽층(112')의 게이트 영역(402)을 둘러싸는 캡 층(302)의 영역들을 관통해 장벽층(112')까지 수행된다. 게이트 영역(402)은 그 위에 게이트 구조체가 형성되는 장벽층(112')의 일 영역에 대응된다. 제1 에칭은 게이트 영역(402) 위에 게이트 구조체의 캡(114)을 형성한다. 캡(114)은 전형적으로 HEMT 디바이스의 문턱 전압을 설정하기 위해 이용된다. 예를 들어, 캡(114)의 치수들 및 재료 속성들은 문턱 전압을 설정하기 위해 제어될 수 있다. 일부 실시예들에 있어, 제1 에칭을 위한 프로세스는, 캡 층(302) 위에 제1 포토레지스트 층을 형성하는 단계, 제1 포토레지스트 층을 패턴화하는 단계, 패턴화된 제1 포토레지스트 층 및 캡 층(302)에 에천트(etchant)를 도포하는 단계, 및 패턴화된 제1 포토레지스트 층을 제거하는 단계를 포함한다.
도 5는 액션(206)에 대응하는 일부 실시예들의 단면도(500)를 예시한다.
도 5에 도시된 바와 같이, 제1 게이트 보호층(502)이 장벽층(112') 및 캡(114) 위에 형성된다. 제1 게이트 보호층(502)은 이후 수행되는 액션들 동안 캡(114)을 보호하기 위하여 캡(114)의 상단 표면 및 측벽들을 라이닝한다. 일부 실시예들에 있어, 제1 게이트 보호층(502)은 약 5 옹스트롬 내지 500 옹스트롬의 두께이다. 추가로, 일부 실시예들에 있어, 제1 게이트 보호층(502)은, 질화알루미늄, 산화알루미늄 또는 수산화 암모늄에 대해 저항성인 다른 재료 중 하나이다. 제1 게이트 보호층(502)은 전형적으로 컨포멀하게(conformally) 형성되며, 전형적으로 물리 기상 증착(physical vapor deposition; PVD), 화학 기상 증착(chemical vapor deposition; CVD), 및 원자 층 증착(atomic layer deposition; ALD) 중 하나 이상에 의해 형성된다.
제1 게이트 보호층(502)은 바람직하게는 캡(114)의 측벽 트랩 레벨을 감소시키고, 그럼으로써 캡(114)의 측벽들을 따른 전도도를 감소시킨다. 이는, 결과적으로, 캡(114)의 측벽들을 따르는 전류 누설 경로를 제거하거나, 또는 이러한 경로를 따르는 누설 전류를 감소시킨다. 추가로, 누설 전류를 감소시킴으로써, 문턱 전압 균일성 및 디바이스 신뢰성이 개선된다.
도 5에 또한 도시된 바와 같이, 패시베이션층(120')이 제1 게이트 보호층(502) 위에 형성된다. 패시베이션층(120')은 이후 수행되는 액션들 동안 제1 게이트 보호층(502)을 보호한다. 일부 실시예들에 있어, 패시베이션층(120')은 약 50 나노미터 내지 약 500 나노미터의 두께이다. 패시베이션층(120')은 전형적으로 컨포멀하게 형성되며, 전형적으로 CVD, PVD 및 플라즈마-강화 CVD(plasma-enhanced CVD; PECVD) 중 하나에 의해 형성된다.
도 6 내지 도 8은 액션(208)에 대응하는 일부 실시예들의 단면도들(600, 700, 800)을 예시한다.
도 6에 도시된 바와 같이, 제2 에칭은, 장벽층(112')의 (점선들에 의해 구별되는) 제1 소스/드레인 영역(602) 및 (점선들에 의해 구별되는) 제2 소스/드레인 영역(604) 위의 패시베이션층(120') 및 제1 게이트 보호층(502)의 영역들을 관통해 장벽층(112')까지 수행된다. 일부 실시예들에 있어, 제2 에칭은 또한 장벽층(112') 내로 및/또는 채널 영역(106) 내로 수행된다. 제1 및 제2 소스/드레인 영역들(602, 604)은 그 위에 소스/드레인 접촉부들이 형성되는 장벽층(112')의 영역들에 대응한다. 제1 및 제2 소스/드레인 영역들(602, 604)은 게이트 영역(402)의 대향 측들 위에 배열되어, 제2 에칭이 캡(114)의 대향 측들 상에 제1 및 제2 소스/드레인 접촉 개구부들(606, 608)을 형성한다. 일부 실시예들에 있어, 제2 에칭을 위한 프로세스는, 패시베이션층(120') 위에 제2 포토레지스트 층을 형성하는 단계, 제2 포토레지스트 층을 패턴화하는 단계, 패턴화된 제2 포토레지스트 층 및 패시베이션층(120')에 에천트를 도포하는 단계, 및 패턴화된 제2 포토레지스트 층을 제거하는 단계를 포함한다.
도 7에 의해 도시되는 바와 같이, 제1 접촉 층(702)이 나머지 패시베이션층(120'') 위에 형성되며, 제1 및 제2 소스/드레인 접촉 개구부들(606, 608)을 충진한다. 제1 접촉 층(702)은 금속과 같은 전도성 재료이거나 또는 이를 포함한다. 적절한 금속들의 예들은 티타늄, 니켈, 알루미늄, 및 금을 포함한다. 일부 실시예들에 있어, 제1 접촉 층(702)은 오믹 금속이다.
도 8에 의해 도시되는 바와 같이, 제3 에칭이 제1 및 제2 소스/드레인 접촉 개구부들(606, 608)을 둘러싸는 제1 접촉 층(702)의 주변 영역들을 관통해 나머지 패시베이션층(120'')까지 수행된다. 일부 실시예들에 있어, 주변 영역들과 제1 및 제2 소스/드레인 접촉 개구부들(606, 608) 사이에 마진이 존재한다. 제3 에칭은 제1 및 제2 소스/드레인 접촉 영역들(606, 608) 내에 배열된 제1 소스/드레인 접촉부(122) 및 제2 소스/드레인 접촉부(124)를 야기한다. 일부 실시예들에 있어, 제3 에칭을 위한 프로세스는, 나머지 패시베이션층(120'') 위에 제3 포토레지스트 층을 형성하는 단계, 제3 포토레지스트 층을 패턴화하는 단계, 패턴화된 제3 포토레지스트 층 및 나머지 패시베이션층(120'')에 에천트를 도포하는 단계, 및 패턴화된 제3 포토레지스트 층을 제거하는 단계를 포함한다.
도 8은 액션(210)에 대응하는 일부 실시예들의 단면도(800)를 예시한다.
도 8에 의해 도시되는 바와 같이, 캐핑층(126')은 제1 및 제2 소스/드레인 접촉부들(122, 124) 위에 그리고 나머지 패시베이션층(120'') 위에 형성된다. 캐핑층(126')은 예를 들어 질화 실리콘 또는 산화 실리콘이거나 또는 이를 포함한다.
도 9는 액션(212)에 대응하는 일부 실시예들의 단면도(900)를 예시한다.
도 9에 의해 도시되는 바와 같이, 제4 에칭이 나머지 장벽층(112)의 게이트 영역(402) 위의 캐핑층(126') 및 나머지 패시베이션층(120'')을 관통해 나머지 제1 게이트 보호층(502')까지 수행된다. 일부 실시예들에 있어, 제4 에칭은 나머지 제1 게이트 보호층(502') 내로 또는 이를 관통해 추가로 연장하지만, 나머지 장벽층(112) 내로 연장하지 않는다. 제4 에칭은, 나머지 장벽층(112)의 게이트 영역(402) 위에 그리고 나머지 제1 게이트 보호층(502')에 의해 캡(114)으로부터 전기적으로 분리되는 게이트 개구부(902)를 형성한다. 제4 에칭은 전형적으로 건식 에칭에 의해 수행되지만, 다른 유형들의 에칭들이 이용가능할 수 있다. 예를 들어, 수산화 암모늄의 용액을 이용한 습식 에칭이 이용될 수 있다. 일부 실시예들에 있어, 제4 에칭을 위한 프로세스는, 캐핑층(126') 위에 제4 포토레지스트 층을 형성하는 단계, 제4 포토레지스트 층을 패턴화하는 단계, 패턴화된 제4 포토레지스트 층 및 캐핑층(126')에 에천트를 도포하는 단계, 및 패턴화된 제4 포토레지스트 층을 제거하는 단계를 포함한다.
나머지 제1 게이트 보호층(502')은 바람직하게 게이트 개구부(902)의 형성 동안 캡(114)을 보호하며, 이는 캡(114)에 대한 손상을 방지하고 캡(114)의 형태를 더 양호하게 제어한다. 캡(114)이 HEMT 디바이스의 문턱 전압에 영향을 주기 때문에, 나머지 제1 게이트 보호층(502')의 결과로서 더 균일한 문턱 전압이 달성된다. 추가로, 캡(114)에 대한 손상을 방지함으로써, 디바이스 신뢰성이 또한 개선된다.
도 9는 액션(214)에 대응하는 일부 실시예들의 단면도(900)를 예시한다.
도 9에 의해 도시되는 바와 같이, 제2 게이트 보호층(904)은 나머지 캐핑층(126) 위에 형성되며, 게이트 개구부(902)를 라이닝한다. 일부 실시예들에 있어, 제2 게이트 보호층(904)이 생략되거나 또는 게이트 개구부(902)의 하단으로 한정된다. 제2 게이트 보호층(904)은 전형적으로 약 5 옹스트롬 내지 500 옹스트롬의 두께이다. 추가로, 제2 게이트 보호층(904)은 전형적으로 컨포멀하게 형성되며, 전형적으로 PVD, CVD, 및 ALD 중 하나에 의해 형성된다. 일부 실시예들에 있어, 제2 게이트 보호층(904)은, 질화알루미늄, 산화알루미늄 또는 수산화 암모늄에 대해 저항성인 다른 재료 중 하나이다.
도 9 및 도 10은 액션(216)에 대응하는 일부 실시예들의 단면도들(900, 1000)을 예시한다.
도 9에 의해 도시되는 바와 같이, 제2 접촉 층(906)이 제2 게이트 보호층(904) 위에 형성되며, 게이트 개구부(902)를 충진한다. 제2 접촉 층(906)은 금속과 같은 전도성 재료이거나 또는 이를 포함한다. 적절한 금속들의 예들은 티타늄, 니켈, 알루미늄, 금을 포함한다. 일부 실시예들에 있어, 제2 접촉 층(906)은 오믹 금속이다.
도 10에 의해 도시되는 바와 같이, 제5 에칭은, 게이트 개구부(902)를 둘러싸는 제2 접촉 층(906)의 주변 영역들을 관통해 제2 게이트 보호층(904)까지 수행된다. 일부 실시예들에 있어, 주변 영역들과 게이트 개구부(902) 사이에 마진이 존재한다. 제5 에칭은 게이트 개구부(902) 내에 배열된 게이트(128)를 초래한다. 일부 실시예들에 있어, 제5 에칭을 위한 프로세스는, 제2 접촉 층(906) 위에 제5 포토레지스트 층을 형성하는 단계, 제5 포토레지스트 층을 패턴화하는 단계, 패턴화된 제5 포토레지스트 층 및 제2 접촉 층(906)에 에천트를 도포하는 단계, 및 패턴화된 제5 포토레지스트 층을 제거하는 단계를 포함한다.
나머지 제1 게이트 보호층(502'') 및 제2 게이트 보호층(904)이 바람직하게는 게이트(128)의 측벽들 및 하단 표면들을 라이닝한다. 이는 게이트(128)를 패시베이팅하고, 뿐만 아니라 게이트(128)로부터 캡(114)을 통한 및/또는 캡(114)의 측벽들을 따른 채널 영역(106)으로의 전류의 누설을 방지하거나 또는 감소시킨다. 누설 전류를 감소시킴으로써, 문턱 전압의 균일성이 개선되고 디바이스 신뢰성이 개선된다. 추가로, 캡(114)과 게이트(128) 사이의 나머지 제1 게이트 보호층(502'') 및 제2 게이트 보호층(904)의 결합된 두께는, 이것이 HEMT 디바이스의 바이어싱 동안 게이트(128)와 캡(114) 사이의 전도도를 방해하지 않도록 하는 두께이다.
따라서, 이상으로부터 이해될 수 있는 바와 같이, 본 발명은 HEMT 디바이스를 제공한다. 기판은 기판 위에 배열된 채널층을 가지며, 채널층 위에 배열된 장벽층을 갖는다. 채널층 및 장벽층은 이종접합을 규정하며, 게이트 구조체는 장벽층의 게이트 영역 위에 배열된다. 게이트 구조체는 캡 위에 배열된 게이트를 포함하며, 여기에서 캡은 장벽층 상에 배치된다. 게이트 보호층은 캡의 측벽들을 따라 배열되며, 게이트와 캡의 대향 표면들 사이에서 게이트 아래에 배열된다.
다른 실시예들에 있어, 본 발명은 HEMT 디바이스를 제조하기 위한 방법을 제공한다. 기판 위에 배열된 채널층을 가지며 채널층 위에 배열된 장벽층을 갖는 기판이 제공된다. 채널층 및 장벽층은 이종접합을 규정한다. 캡은 장벽층 위에 형성되고, 게이트 보호층은 캡 위에 그리고 캡의 측벽들을 따라 형성되며, 게이트는 캡 및 게이트 보호층 위에 형성된다. 게이트는 게이트 보호층 내로 연장하지만, 캡 내로 연장하지는 않는다.
또 다른 실시예들에 있어, 본 발명은 GaN 증가 모드 트랜지스터를 제공한다. 기판은 기판 위에 배열된 GaN층을 가지며, GaN층 위에 배열된 AlGaN층을 갖는다. GaN층 및 AlGaN층은 이종접합을 규정한다. 게이트 구조체는 AlGaN층의 게이트 영역 위에 배열된다. 게이트 구조체는 도핑된 GaN 캡 위에 배열된 금속 게이트를 포함한다. 질화알루미늄 또는 산화알루미늄 게이트 보호층이 도핑된 GaN 캡의 측벽들을 따라 배열되며, 금속 게이트와 도핑된 GaN 캡의 대향하는 표면들 사이에서 금속 게이트 아래에 배열된다.
이상의 내용은 당업자들이 본 발명의 범위들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개괄한다. 당업자들은, 당업자들이 본원에서 소개된 실시예들의 동일한 목적들을 수행하기 위하여 및/또는 이들의 동일한 이점들을 달성하기 위하여 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기준으로서 본 발명을 용이하게 사용할 수 있다는 것을 이해해야만 한다. 당업자들은, 균등한 이러한 구성들이 본 발명의 사상 및 범위로부터 벗어나지 않으며, 당업자들이 본 발명의 사상 및 범위로부터 벗어나지 않고 본원에 대한 다양한 변화들, 대체들, 및 변경들을 할 수 있다는 것을 또한 이해하여야만 한다.

Claims (10)

  1. 고 전자이동도 트랜지스터(high-electron mobility transistor; HEMT) 디바이스로서,
    기판 위에 배열된 채널층과, 상기 채널층 위에 배열된 장벽층을 갖는 기판으로서, 상기 채널층 및 장벽층은 이종접합을 규정(define)하는 것인 상기 기판;
    상기 장벽층의 게이트 영역 위에 배열되고 캡(cap) 위에 배열된 게이트를 갖는 게이트 구조체로서, 상기 캡은 상기 장벽층 상에 배치되는 것인 상기 게이트 구조체; 및
    상기 캡의 측벽들을 따라 배열되고 상기 게이트와 상기 캡의 대향 표면들 사이에서 상기 게이트 아래에 배열되는 게이트 보호층
    을 포함하는 고 전자이동도 트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 게이트 보호층은 또한 상기 게이트의 측벽들을 따라 배열되는 것인 고 전자이동도 트랜지스터 디바이스.
  3. 제1항에 있어서, 상기 게이트 보호층은 질화알루미늄 또는 산화알루미늄을 포함하는 것인 고 전자이동도 트랜지스터 디바이스.
  4. 제1항에 있어서, 상기 대향 표면들 사이에 배열된 상기 게이트 보호층의 영역들은 상기 측벽들을 따르는 상기 게이트 보호층의 영역들과 상이한 두께를 갖는 것인 고 전자이동도 트랜지스터 디바이스.
  5. 제1항에 있어서, 상기 채널층은 질화갈륨을 포함하는 것인 고 전자이동도 트랜지스터 디바이스.
  6. 제1항에 있어서, 상기 게이트 보호층 위에 배열된 패시베이션(passivation)층을 더 포함하고,
    상기 게이트는 상기 패시베이션층을 통해 수직으로 연장하는 것인 고 전자이동도 트랜지스터 디바이스.
  7. 제6항에 있어서, 상기 패시베이션층 위에 배열된 캐핑(capping)층을 더 포함하고,
    상기 게이트 보호층은 상기 캐핑층 위로 부분적으로 연장하며, 상기 게이트는 상기 캐핑층을 통해 수직으로 연장하는 것인 고 전자이동도 트랜지스터 디바이스.
  8. 제1항에 있어서, 상기 게이트 구조체의 양측에 배열된 제1 소스/드레인 접촉부 및 제2 소스/드레인 접촉부를 더 포함하고,
    상기 제1 및 제2 소스/드레인 접촉부들은 상기 장벽층으로, 또는 상기 장벽층 내로 수직으로 연장하는 것인 고 전자이동도 트랜지스터 디바이스.
  9. 고 전자이동도 트랜지스터(HEMT) 디바이스를 제조하는 방법으로서,
    기판 위에 배열된 채널층과 상기 채널층 위에 배열된 장벽층을 갖는 기판을 제공하는 단계로서, 상기 채널층 및 장벽층은 이종접합을 규정하는 것인 상기 기판을 제공하는 단계;
    상기 장벽층 위에 캡을 형성하는 단계;
    상기 캡 위에 그리고 상기 캡의 측벽들을 따라 게이트 보호층을 형성하는 단계; 및
    상기 캡 및 상기 게이트 보호층 위에 게이트를 형성하는 단계로서, 상기 게이트는 상기 게이트 보호층 내로 연장하지만 상기 캡 내로는 연장하지 않는, 상기 게이트를 형성하는 단계
    를 포함하는 고 전자이동도 트랜지스터 디바이스를 제조하는 방법.
  10. 질화갈륨(gallium nitride; GaN) 증가 모드 트랜지스터로서,
    기판 위에 배열된 GaN층과, 상기 GaN층 위에 배열된 질화알루미늄 갈륨(aluminum gallium nitride; AlGaN)층을 갖는 기판으로서, 상기 GaN층 및 AlGaN층은 이종접합을 규정하는 것인 상기 기판;
    상기 AlGaN층의 게이트 영역 위에 배열되고, 도핑된 GaN 캡 위에 배열된 금속 게이트를 갖는 게이트 구조체; 및
    상기 도핑된 GaN 캡의 측벽들을 따라 배열되고 상기 금속 게이트와 상기 도핑된 GaN 캡의 대향 표면들 사이에서 상기 금속 게이트 아래에 배열된 질화알루미늄 또는 산화알루미늄 게이트 보호층
    을 포함하는 질화갈륨 증가 모드 트랜지스터.
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