CN113169228A - 包括垂直栅极模块的横向iii族氮化物器件 - Google Patents

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乌梅什·米什拉
戴维德·比西
吉塔克·古普塔
卡尔·约瑟夫·诺伊费尔德
布赖恩·L·斯文森
拉柯许·K·拉尔
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Abstract

一种横向III‑N器件具有垂直栅极模块，该垂直栅极模块含取向为N极型或III族极型取向的III‑N材料。III‑N材料结构具有III‑N缓冲层、III‑N势垒层和III‑N沟道层。III‑N势垒层与III‑N沟道层之间的组分差异造成在III‑N沟道层中诱发2DEG沟道。p型III‑N本体层设置在源极侧接入区中的III‑N沟道层上方，而不在漏极侧接入区上方。n型III‑N覆盖层在p型III‑N本体层上方。接触n型III‑N覆盖层的源电极电连接到p型III‑N本体层，并且当栅电极以比阈值电压低的电压相对于源电极偏置时，与2DEG沟道电隔离。

Description

包括垂直栅极模块的横向III族氮化物器件
技术领域
所公开的技术涉及半导体器件，具体地，涉及III族氮化物晶体管和开关。
背景技术
当前，包括诸如晶体管、二极管、功率MOSFET和绝缘栅双极型晶体管(IGBT)之类的器件的一般的功率半导体器件是用硅(Si)半导体材料制造的。最近，宽带隙材料(SiC、III-NIII-O、金刚石)由于其优异的性能已被考虑用于功率器件。诸如氮化镓(GaN)器件的III-氮化物或III-N半导体器件现在成为新兴的用于承载大电流、支持高电压并提供非常低的导通电阻和快速切换时间的吸引人的候选。尽管高电压III-N二极管、晶体管和开关已开始商业化，但为了提高这些器件的性能、效率、可靠性和成本而需要进一步改进。当不需要将它们区分开时，术语“器件”一般将被用于任何晶体管或开关或二极管。
在图1A和图1B中分别图示了III族极型(polar)横向III-N器件100A和N极型横向III-N器件100B的截面图。器件100A和100B各自包括源极接触21、漏极接触22、栅极接触23和接入区82和83。如本文中使用的，器件的“接入区”是指器件的源极接触与栅极接触之间以及栅极接触与漏极接触之间的两个区域，即，分别在图1A和图1B中的区域82和83。区域82(栅极的源极侧的接入区)通常被称为源极侧接入区域，并且区域83(栅极的漏极侧的接入区)通常被称为漏极侧接入区域。如本文中使用的，器件的“栅极区”81是指在图1A和图1B中的晶体管的在两个接入区82和83之间的部分。器件的栅极模块是指器件的层和材料的处于器件的栅极区中或与栅极区相邻的部分，并且在其内通过施加栅极电压而调制电场以便调制器件的栅极区中的沟道导电率。器件沟道是指当器件在导通(ON)状态下被偏置时在源极接触和漏极接触之间充当器件电流路径的导电区域。源极接触21和漏极接触22电连接到横向二维电子气(2DEG)沟道19(由图1A中的虚线指示)，该二维电子气沟道19是在与III-N势垒层14和III-N沟道层16之间的界面相邻的III-N沟道层16中引入的，并且用作器件沟道。图1A和图1B的器件的栅极区81中的器件沟道是从2DEG沟道的在栅极接触23下方的部分在横向方向上形成的。
一般的III-N高电子迁移率晶体管(HEMT)和相关器件形成在以诸如[0 0 0 1](C平面)取向之类的III族极型(例如，Ga极型)取向生长的III族氮化物材料上，如图1A中所示。也就是说，HEMT的源极接触、栅极接触和漏极接触形成在III-N材料层的III族面(例如，[0 0 0 1]面)上，该III-N面通常在III-N材料层的与其上形成有III-N层的衬底相反的一侧。替选地，III-N HEMT可以形成在以诸如[000-1]取向之类的N极型(即，N面)取向生长的III族氮化物材料上，如图1B中所示。在这种情况下，HEMT的源极接触、栅极接触和漏极接触形成在III-N材料层的N面(例如，[0 0 0 -1]面)上方。N极型III-N材料具有与III族极型III-N材料相反的方向的偏振场，因此可以使得能够实现不可以使用III族极型结构制造的III-N器件。在某些情况下，N极型III-N器件与III族极型器件相比可以表现出优异的特性，包括较低的静态和动态导通电阻，具有较高的电流密度、较高的功率密度和较高的可靠性。
此外，III-N HEMT通常是耗尽模式(D模式)器件，这意味着它们是常导通的，即，当相对于源极向栅极施加零电压而相对于源极向漏极施加正电压时，它们传导电流。然而，在功率电子器件中，更期望的是没有在零栅极电压下导通大量电流并需要为了导通而相对于源极向栅极施加的足够正的电压的、被称为增强模式(E模式)器件的常关断器件。在功率电子器件中，E模式器件的使用可以通过防止万一电路故障器件意外导通，有助于增加安全性并减少器件、其它电路部件或整个功率***受损的可能性。然而，仍需要改进E模式器件的电气性能，以进一步提高市场适应性。
发明内容
本文中描述的是具有垂直栅极模块的横向III-N(例如，GaN)器件，其III-N材料的取向为N极型或III族极型取向。器件结构可以被配置为具有稳定的阈值电压、低漏电流和高击穿电压，同时在栅极与漏极之间保持小的间距从而确保低导通电阻。在附图和以下描述中阐述了本说明书中描述的主题的实施例中的一个或更多个的细节。根据说明书、附图和权利要求书，主题的其它特征、方面和优点将变得清楚。
在第一方面，描述了一种III-N器件。III-N器件包括在衬底上方的III-N材料结构。III-N材料结构包括III-N缓冲层、III-N势垒层和III-N沟道层，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导2DEG沟道。III-N器件还包括：p型III-N本体层，其在器件的源极侧接入区中的III-N沟道层上方，而不在器件的漏极侧接入区中的III-N沟道层上方；n型III-N覆盖层，其在p型III-N本体层上方。III-N器件还包括源电极、栅电极和漏电极。源电极接触n型III-N覆盖层并电连接到p型III-N本体层，并且漏电极接触III-N沟道层，其中，当栅电极以比器件的阈值电压低的电压相对于源电极被偏置时，源电极与2DEG沟道电隔离。
在第二方面，描述了一种III-N晶体管。晶体管包括：III-N材料结构；以及漏电极，其连接到III-N材料结构中的横向2DEG沟道。III-N晶体管还包括：源电极，其通过电流阻挡层与横向2DEG沟道分开。III-N晶体管还包括：栅电极，其被配置为调制流入源电极和横向2DEG沟道之间的倾斜或垂直的沟道中的电流，其中，晶体管的阈值电压大于0V。
在第三方面，描述了一种电子器件。电子器件包括N极型III-N材料结构。III-N材料结构包括III-N沟道层、p型GaN本体层和n型GaN覆盖层。器件还包括：栅极接触，其在源极接触和漏极接触之间，其中，p型GaN本体层在源极接触和III-N沟道层之间并且漏极接触直接接触III-N沟道层。器件还包括：III-N层结构，其在栅极接触和p型GaN本体层的侧壁之间，其中，III-N层结构接触在源极接触和栅极接触之间的第一区域中的n型GaN覆盖层，并且接触栅极接触和漏极接触之间的第二区域中的III-N沟道层。
在第四方面，描述了一种电子器件。器件包括：N极型III-N材料结构，其包括具有第一掺杂密度的第一n型GaN层，在具有第二掺杂密度的第一p型GaN层上方。器件还包括：电极，其至少部分在n型GaN层上方，其中，电极通过隧道结电连接到p型层。隧道结在p型GaN层和n型GaN层之间的界面中包括AlyGa1-yN层，其中，0<y≤1。
在第五方面，描述了一种操作III-N器件的方法。方法包括将栅极接触以比阈值电压大的电压相对于源极接触被偏置，其中，在栅极绝缘体层与p型III-N层之间的垂直边界处形成反转沟道，由此将源极接触电连接到横向2DEG沟道。方法还包括将漏极接触相对于源极接触以正电压偏置，其中，电子从源极接触开始，通过反转沟道，流入横向2DEG沟道中，并且在源极接触和漏极接触之间形成连续的器件沟道。
在第六方面，描述了一种电子器件。器件包括衬底和在衬底上方的III-N材料结构。器件还包括栅电极和栅极绝缘层，其中，栅极绝缘层在III-N材料结构和栅电极之间。器件还包括源电极和漏电极，源电极包括接触III-N材料结构的一部分。源电极和漏电极在III-N材料结构的与衬底相反的一侧，其中，源电极的与III-N材料结构接触的一部分形成在栅电极和漏电极之间。
在第七方面，描述了一种电子器件。器件包括在衬底上方的III-N材料结构。III-N材料结构包括：III-N沟道层，其在III-N缓冲层上方。III-N材料结构还包括：III-N势垒层，其在III-N沟道层上方，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导横向2DEG沟道。器件还包括：源极接触、栅极接触和漏极接触，其在与衬底相反的一侧的III-N材料结构上方。器件还包括：p型III-N本体层，其在源极侧接入区中的III-N势垒层上方，而不在漏极侧接入区中的III-N势垒层上方；以及n型III-N覆盖层，其在p型III-N本体层上方。源极接触接触n型覆盖层并电连接到p型III-N本体层，其中，漏极电连接到2DEG沟道，并且漏极电连接到2DEG沟道，并且当器件被偏置到阈值电压以下时，源极与2DEG沟道电隔离。
在第八方面，描述了一种电子器件。电子器件包括在衬底上方的III-N材料结构。III-N材料结构包括III-N缓冲层以及在源极侧接入区中的III-N缓冲层上方而不在漏极侧接入区中的III-N缓冲层上方的p型层。器件还包括：源极接触、栅极接触和漏极接触，其在与衬底相反的一侧的III-N缓冲层上方。器件还包括：III-N沟道层和III-N势垒层，其形成在在源极接触和漏极接触之间延伸的III-N材料结构上方，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导2DEG沟道，源极接触连接到p型层，并且p型层的侧壁角度形成在栅极接触下方的区域中的III-N沟道层的半极型晶体取向。
在第九方面，描述了一种N极型III-N器件。III-N器件包括在衬底上方的III-N材料结构。III-N材料结构包括：在III-N缓冲层上方的III-N势垒层；以及III-N沟道层，其在III-N势垒层上方，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导横向2DEG沟道。器件还包括：p型III-N本体层，其在源极侧接入区中的III-N沟道层上方，p型III-N本体层具有以相对于III-N沟道层的顶表面的非零角度的侧壁。器件还包括：n型III-N覆盖层，其在p型III-N本体层上方。源极接触接触n型III-N覆盖层。漏极接触接触III-N沟道层。栅极绝缘体层接触栅极接触，并且栅极绝缘体层以非零角度接触p型III-N本体层的侧壁。
本文中描述的电子器件和晶体管中的每个可以包括以下特征中的一个或更多个。器件可以是N极型器件，其中，III-N势垒层在III-N沟道层和III-N缓冲层之间。器件可以包括栅极绝缘体层，其中，栅极绝缘体形成在p型层的垂直或倾斜的侧壁上方。器件可以被配置为使得当栅电极以比器件的阈值电压大的电压相对于源电极被偏置时，在与栅极绝缘体层相邻的p型III-N本体层或III-N层结构中形成反转沟道。器件可以包括在栅极绝缘体层和III-N本体层之间的III-N层结构，其中，III-N层结构接触源极侧接入区中的III-N覆盖层并接触漏极侧接入区中的III-N沟道层。III-N本体层的垂直或倾斜的侧壁与III-N材料结构之间的角度在20°和80°之间。器件可以包括在源电极和p型III-N本体层之间的隧道结，其中，隧道结还包括在第一n型GaN层和AlyGa1-yN层之间的第二n型GaN层以及在第一p型GaN层和AlyGa1-yN层之间的第二p型GaN层，其中，第二n型GaN层和第二p型GaN层的掺杂密度大于第一掺杂密度和第二掺杂密度。
如本文中使用的，术语III族氮化物或III-N族材料、层、器件等是指由根据化学计量式BwAlxInyGazN的化合物半导体材料构成的材料或器件，其中，w+x+y+z约为1并且0≤w≤1，0≤x≤1，0≤y≤1且0≤z≤1。III-N材料、层或器件可以通过要么直接生长在合适的衬底上(例如，通过金属有机化学气相沉积)要么生长在合适的衬底上，脱离原始衬底并结合到其它衬底来形成或制备。
如本文中使用的，两个或多个接触或者诸如导电沟道或部件之类的其它物品据称被“电连接”，前提是它们通过足够导电以确保接触或其它物品中的每个旨在在任何偏置条件下总是相同的(例如，大致相同)的材料连接。
如本文中使用的，“阻挡电压”是指晶体管、器件或部件防止显著电流(诸如，比常规导电期间的操作电流大0.001倍的电流)在跨晶体管、器件或部件施加电压时流过晶体管、器件或部件的能力。换句话说，当晶体管、器件或部件正阻挡跨其施加的电压时，穿过晶体管、器件或部件的总电流将不比规则导电期间的操作电流大0.001倍。关断状态电流比该值大的器件表现出高损耗和低效率，通常并不适于许多应用，尤其是功率开关应用。
如本文中使用的，“高电压器件”例如高电压开关晶体管、HEMT、双向开关或四象限开关(FQS)是针对高电压应用优化的电子器件。也就是说，当器件关断时，它能够阻挡诸如约300V或更高、约600V或更高或约1200V或更高之类的高电压，并且当器件导通时，它具有针对使用它的应用足够低的导通电阻(RON)，例如，当显著的电流经过器件时，它遭遇足够低的导通损失。高电压器件至少可以在其使用的电路中阻挡等于高电压电源的电压或最大电压。高电压器件可能能够阻挡300V、600V、1200V、1700V、2500V、3300V或应用所需的其它合适的阻挡电压。换句话说，高电压器件可以阻挡0V和至少Vmax之间的所有电压，其中，Vmax是电路或电源可以供应的最大电压，并且Vmax可以例如是300V、600V、1200V、1700V、2500V、3300V或应用所需的其它合适的阻挡电压。对于双向或四象限开关，当开关关断时，阻挡电压可以具有小于某个最大值(诸如±300V或±600V、±1200V等之类的±Vmax)的任何极性，并且当开关导通时，电流可以在任一方向上。
如本文中使用的，“III-N器件”是基于或基本上包括III-N材料的器件，该III-N材料包括III-N异质结构。III-N器件可以被设计为作为其中器件的状态受栅极端子控制的晶体管或开关操作，或者在没有栅极端子的情况下作为其中阻挡在一个方向上的电流流动而在另一个方向上导通的两端子器件操作。III-N器件可以是适于高电压应用的高电压器件。在这样的高电压器件中，当器件被偏置为关断(例如，栅极上相对于源极的电压小于器件阈值电压)时，它至少能够支持小于或等于在使用器件的应用中的高电压的所有源极-漏极电压，该电压例如可以是100V、300V、600V、1200V、1700V、2500V或更高。当高电压器件被偏置为导通时(例如，栅极上相对于源极或关联电力端子的电压大于器件阈值电压)，它能够以低导通电压(即，在源极端子和漏极端子之间或者在相对的电力端子之间的低电压)传导显著电流。最大允许导通电压是在使用器件的应用中可以承受的最大导通状态电压。
如本文中使用的，“III极型”或“III族极型”III-N材料是其III族面(即[0 0 0 1]面)与其上生长有该材料的衬底相反的III-N材料。在“III极型”或“III族极型”横向III-N器件中，器件接触(例如，源极和/或漏极接触)中的至少一些通常形成在III-N材料的[0 00 1]面上(例如，在与[0 0 0 1]面相反的一侧)。
如本文中使用的，“N极型”III-N材料是其氮面(即，[0 0 0 -1]面)与在其上生长有该材料的衬底相反的III-N材料。在“N极型”横向III-N器件中，器件接触(例如，源极和/或漏极接触)中的至少一些通常形成在III-N材料的[0 0 0 -1]面上(例如，在与[0 0 0 1]面相反的一侧)。
如本文中使用的，“再生长的”III-N层结构或III-N材料结构是指在先前的材料沉积处理之后执行的附加材料沉积处理。在后续的生长处理和再生长处理之间，可以从沉积工具中卸载器件，并且可以中断真空环境。如此，再生长的III-N材料结构可以需要与初始的III-N材料结构***分开地***III-N材料结构沉积设备中。例如，可以在去除初始III-N材料结构的至少一部分之后沉积再生长的III-N层。去除初始III-N材料结构的一部分通常出现在主III-N材料结构沉积设备之外的环境中。
如本文中使用的术语“在...上”、“在...下方”、“在...之间”和“在...上”是指一层相对于其它层的相对位置。如此，例如，设置在另一层上方或下方的一层可以与该另一层直接接触，或者可以具有一个或更多个中间层。此外，设置在这两层之间的一层可以与这两层直接接触，或者可以具有一个或更多个中间层。相比之下，在第二层“上”的第一层与该第二层接触。另外，假定在不考虑衬底的绝对取向的情况下相对于衬底执行操作，提供一层相对于其它层的相对位置。
在附图和以下描述中阐述了本说明书中描述的主题的一个或更多个公开的实现方式的细节。附加特征和变形形式也可以被包括在实现方式中。根据说明书、附图和权利要求书，其它特征、方面和优点将变得清楚。
附图说明
图1A和图1B是现有技术的III-N器件的截面图。
图2是具有N极型取向和垂直栅极沟道的III-N器件的截面图。
图3图示了当栅极被偏置在导通(ON)状态时图2的III-N器件的电流传导沟道。
图4是具有N极型取向和栅极区中的再生长的III-N材料层结构的III-N器件的截面图。
图5是具有N极型取向和栅极区中的倾斜的III-N材料层结构的III-N器件的截面图。
图6是图5的III-N器件的替选实施例。
图7是具有III族极型取向和栅极-源极-漏极(G-S-D)配置的III-N器件的截面图。
图8是具有III族极型取向和多个III-N沟道层的III-N器件的截面图。
图9是具有III族极型取向和垂直栅极沟道的III-N器件的截面图。
图10是具有III族极型取向和再生长的III-N沟道层的耗尽模式III-N器件的截面图。
图11A和图11B是混合III-N器件的两个不同实施例的截面图，在每种情况下，该混合III-N器件结合了低电压增强模式III-N模块和高电压耗尽模式III-N模块。
图12是图2至图6的器件的第一布局的俯视图。
图13A至图13E示出了图2至图6的器件的第二布局的俯视图。
图14A至图14B示出了图2至图6的器件的第三布局的俯视图。
图14C至图14D示出了与图14A至图14B中示出的第三布局相比旋转了90°的第四布局的俯视图。
图15A是形成隧道结的材料层结构的详细截面图。
图15B至图15D示出了详述隧道结接触的特性的电流-电压曲线。
图16A至图16C示出了详述迁移率增强层的特性的电流-电压曲线。
图17A至图17C示出了详述替选栅极布局结构的特性的电流-电压曲线。
图18是具有高阈值电压稳定性的器件的电流-电压传输曲线。
图19详述了器件在时间上的正阈值电压稳定性。
图20详述了器件在时间上的负阈值电压稳定性。
具体实施方式
本文中描述的是具有垂直栅极模块的横向III-N器件，具体是增强模式(E模式)III-N器件，该E模式III-N器件的III-N材料的取向为N极型或III族极型(例如，Ga极性)取向。具体地，当器件被偏置为导通时，在接入区中的器件的沟道在横向方向上传导电流，而在栅极区中的器件的沟道在基本上垂直的方向上传导电流。
可以通过以共源共栅配置连接低电压E型FET和高电压D型FET来实现用作常关型高电压晶体管的器件。低电压E模式FET可以要么是引线键合到高电压D模式III-N FET的分立部件(例如，基于硅的MOSFET)，要么是与高电压D模式III-N器件单片集成以创建集成III-N器件的低电压E模式III-N器件。在某些情况下，为了提高设计灵活性、封装、成本和可扩展性以实现非常高功率的操作，可以优选的是在单个芯片上的单片集成器件。
在D模式和E模式III-N器件中，栅极模块的设计对于器件性能和可靠性而言是至关重要的。本文中描述的器件结合了可以确保低导通电阻、稳定的阈值电压(VTH)、低栅极泄漏、高击穿电压和高短路生存能力的栅极模块。目前，对于常规的III族极型横向III-N器件架构，这些要求无法满足商业满足度。在常规的横向III-N器件架构中，栅极模块形成在厚的(>500nm)无意掺杂(UID)的GaN沟道层和绝缘或半绝缘的III-N(例如，GaN)缓冲层(>2μm)上方。在这些架构中，通过在图1A中被表示为电容9的从器件顶侧看的栅极接触与器件沟道的电容耦合来控制器件沟道的电势。这种耦合可能不足以确保在高电压和/或高温条件下可靠的器件操作。在高电压和/或高温操作下，器件的III-N材料结构易受到高电场效应的影响，这是常规场板结构(field-plating structure)不能控制的并会导致器件的栅极区受损。这些高电场效应可以包括漏极诱导势垒降低(DIBL)、碰撞电离和空穴产生以及快速或缓慢的电荷俘获。这些高电场效应会导致诸如阈值电压不稳定性、过大漏电流和过早器件击穿之类的不期望效应。
减弱高电场效应的一种方式是在器件沟道的背面附近引入掩埋栅极区中的附加场板结构。该掩埋的场板结构被称为“本体”层，并在下面参考图2进一步描述。由于本体层与器件沟道之间的电容耦合非常高，因此可以改善栅极区的场板，从而减少了高电压操作带来的影响。为了维持漏极与源极之间的低电容以及良好的开关性能，本体层只可以位于严格必需的地方，例如，仅位于垂直栅极模块中。
图2至图10图示了此后可以被称为横向沟槽MOSFET(即，LT-MOS)的、将常规的横向高电压栅极模块(低电容)与采用保护体层(例如，电流阻挡层)的垂直(或半垂直或倾斜)的栅极模块集成的混合III-N器件。参照图2，示出了N极型III-N增强模式器件200。III-N器件200包括在合适的衬底10上生长的III-N缓冲层12(例如，GaN或AlGaN)，衬底10可以例如是硅(Si)、碳化硅(SiC)、蓝宝石、AlN或GaN。衬底可以是导电的(例如，p型Si)、电半绝缘的(例如，SiC)或电绝缘的(例如，蓝宝石)。衬底可以具有高导热率(例如，SiC)或低导热率(例如，蓝宝石)；在后一种情况下，可以使衬底变薄，以改善散热。衬底可以具有与III-N结构的任何材料层的晶格常数和/或热膨胀系数相似或不同的晶格常数和/或热膨胀系数。当在衬底与III-N层之间存在晶格常数和/或热膨胀系数不同时，可以在衬底10与缓冲层12(未示出)之间引入成核和/或应力消除管理层。衬底10可以是浮置的(即，没有固定电势)或接地的(即，衬底的电势被固定在与源极相同的电压上)。在一些实现方式中，可以省略衬底10。
通过在层中包括位错或点缺陷，或者通过用诸如Fe、C和/或Mg之类的补偿元素掺杂该层，可以使缓冲层12绝缘或基本上不含无意的n型移动载流子。缓冲层可以各处具有基本均匀的组分，或者组分可以有所不同。例如，在一些实现方式中，诸如通过沿着缓冲层中的垂直轴线对铝组分进行阶变来对缓冲层进行组分阶变。缓冲层12可以比该结构中的其它III族氮化物层中的任一个明显更厚。例如，缓冲层12的厚度可以是缓冲层12与栅极23之间的III-N层的组合厚度的至少10倍，但通常是至少30倍。
III-N器件200还包括在III-N缓冲层12上方的III-N背势垒层14(例如，AlxGa1-xN)以及在III-N背势垒层14上方的III-N沟道层16(例如，无意掺杂(UID)GaN)。III-N背势垒层14的带隙大于III-N沟道层16的带隙。III-N沟道层16具有与III-N背势垒层14不同的组分，并且III-N背势垒层14和III-N沟道层16中的每个的厚度和组分被选择为使得在III-N沟道层16中感应出电子的导电层。III-N背势垒层14与III-N沟道层16之间的界面可以是突变的。在那种情况下，在与层14与16之间的界面相邻的III-N沟道层16中感应出导电的二维电子气(2DEG)沟道19(由图2中的虚线指示)。III-N背势垒层14和III-N沟道层16的组分可以是恒定的，或者可以各处有所不同。例如，层14可以具有作为具有增加的Al浓度的阶变AlGaN部分(例如，在最接近衬底的一侧具有最低的Al浓度)的第一部分和具有恒定的Al浓度的第二AlGaN部分。在另一示例中，III-N背势垒层具有作为n型GaN或AlGaN的第一部分以及作为未掺杂的AlGaN的第二部分。III-N背势垒层14可以包括作为n型III-N部分的第一部分(在衬底附近)、在作为阶变III-N部分(例如，铝组分是阶变的)的第一部分上方的第二部分以及在具有恒定组分的第二部分上方的第三部分。此外，III-N背势垒层14的阶变部分或n型部分可以被掺杂有Si或阻碍空穴形成的任何其它掺杂物。每单位面积的掺杂浓度可以在1e11个供体/cm2至1e14个供体/cm2的范围内。优选地，掺杂浓度被选定为使得大小与III-N背势垒层14中的面极化电荷浓度相近(例如，在其50％之内)。
III-N背势垒层14的不同部分可以起到防止在背势垒层的底部附近形成寄生二维空穴气的作用。例如，如果空穴积聚在背势垒底部附近，则器件会由于空穴俘获而遭受寄生漏电流和阈值电压不稳定性。如果该层的掺杂太低，则可以出现寄生空穴积聚；然而，如果掺杂太高，则在背势垒层14的底部附近可以出现寄生电子积累。
背势垒层14的厚度可以在5nm和50nm之间。背势垒层14的厚度可以大于20nm。沟道层16的厚度可以在2nm和300nm之间。沟道层16的厚度可以大于20nm。另外，可以在势垒层14和沟道层16之间设置0.5-5nm的AlN中间层(未示出)。该AlN中间层可以有助于增加极化电荷并减少在III-N背势垒层14与III-N沟道层16之间的界面处的电子散射，从而改善2DEG沟道薄层电阻。
在另一个示例中，III-N沟道层16的一部分可以具有通过杂质掺杂(例如，掺入硅)和/或极化掺杂而产生的体块n型导电性。为了实现极化掺杂的n型导电性，使III-N沟道层16的组分阶变，使得极化场的梯度在[000-1]方向上为负。例如，III-N器件200中的III-N沟道层16可以由AlyGa1-yN(0≤y≤1)形成，其中，y等于III-N背势垒层中的y并且从与III-N背势垒层14的一侧到与III-N背势垒层14相反的一侧地减小(例如，连续减小)。替选地，III-N沟道层16可以由InzGa1-zN(0≤z≤1)形成，其中，z从与III-N背势垒层14相邻的一侧到与III-N背势垒层14相反的一侧地增大(例如，连续增大)。
在III-N沟道层16的至少一部分上方形成III-N本体层17。如图2中所示，III-N本体层17可以在栅极接触23和源极接触21之间而不在栅极接触23和漏极接触22之间的横向延伸区域中的沟道上方。结果，III-N本体层17至少在源极侧接入区82中的III-N沟道层16上方，而不在漏极侧接入区83中的III-N沟道层上方。例如，可以在整个III-N沟道层上方形成III-N本体层17，然后，除了后续沉积栅极接触23和源极接触21之间外的任何地方(例如，通过干和/或湿蚀刻)去除它。
III-N本体层17可以是p型掺杂的III-N层(例如，p-GaN)。可以以大于1×1016cm-3且小于2×1020cm-3(例如，大于1×1018/cm-3)的活性受体浓度密度掺杂p型掺杂的III-N本体层17，使得它在漏极被偏置为等于或低于器件的最大额定电压时未完全耗尽。如果III-N本体层17是掺杂有Mg的p型GaN，则可以利用高温退火对该器件进行处理，以使Mg掺杂物具有电活性，并且其具有比2×1019cm-3低的p型掺杂浓度，以避免杂质(诸如，碳和氢)过量掺入并减少电子散射。另外，可以在III-N本体层17和沟道层16之间设置0.5-5nm的AlGaN或AlN中间层(未示出)。该AlGaN或AlN中间层可以有助于防止从p型III-N本体层的Mg掺杂到III-N沟道层16中的不期望的Mg扩散。该AlGaN或AlN中间层还可以用作选择性蚀刻停止层，以改善用于去除漏极侧接入区域的III-N本体层17的蚀刻处理的控制和精度。III-N本体层17可以具有在20nm和5μm之间的厚度。III-N本体层17可以具有大于50nm的厚度。III-N本体层17可以具有大于200nm的厚度。
另外，尽管在某些情况下整个层17是p型掺杂的，但在其它情况下，仅层的一部分是p型掺杂的。例如，层17可以在垂直方向上包括一系列p掺杂部分，各p掺杂部分通过未掺杂部分分开。当III-N本体层17被p型掺杂时，本体层将耗尽栅极区81中的垂直沟道中的电子，从而致使器件的阈值电压为正。必须向栅极接触施加正电压(相对于源极接触)，以便将源极接触连接到2DEG沟道，因此实现E模式操作模式。另外，当p型掺杂本体层电连接到源极接触21时，源极电势(即，地平面)可以非常接近(例如，小于20nm)垂直沟道。这样，本体层17用作掩埋的源极连接的场板结构，因此使栅极区免受高电压应力的影响，从而减轻了诸如漏极诱导势垒降低(即，DIBL)之类的短沟道效应并抑制了VTH不稳定性。p型本体可以收集在III-N器件的高电压部分中产生的空穴，从而防止它们被俘获在栅极下方从而减少了VTH的不稳定性。p型本体还可以实现静电放电(ESD)保护结构的设计和集成，这可以提高器件可靠性。
替选地，可以通过极化诱导掺杂(例如，通过在不引入任何掺杂物杂质的情况下使III-N本体层17的带隙阶变)来实现III-N本体层17的p型。在这种情况下，III-N本体层17的铝或铟组分阶变以引起可吸引空穴的体块负极化电荷，从而使III-N本体层17为p型。阶变的III-N本体层17具有从与III-N沟道层16相邻的一侧到与III-N沟道层16相反的一侧阶变(例如，连续阶变)的组分。选择阶变的p型III-N本体层17的组分被选定为使得极化场的梯度在[000-1]方向上为正。例如，III-N器件100中的III-N本体层17可以由AlyGa1-yN(0≤y≤1)形成，其中，y等于III-N沟道层中的y并且从与III-N沟道层16相邻的一侧到与III-N沟道层16相反的一侧减小(例如，连续减小)。替选地，III-N本体层17可以由InzGa1-zN(0≤z≤1)形成，其中，z从与III-N沟道层16相邻的一侧到与III-N沟道层16相反的一侧减小(例如，连续减小)。
替选地，可以使用半绝缘或绝缘的GaN层(例如，i-GaN)形成III-N本体层17。通过在i-GaN层中包括位错或点缺陷，或者通过用诸如Fe和/或C之类的补偿元素掺杂该层，可以使i-GaN层是半绝缘的、绝缘的或基本上不含n型移动载流子。i-GaN本体层代替p型GaN本体层的实现方式可以简化制造处理，因为不需要控制p型GaN本体层的Mg掺杂分布和Mg激活或阶变分布。然而，因为i-GaN本体的绝缘性质，与源极接触的电连接不可以被用于控制本体层18的电压电势，因此，当与p型III-N本体层的实现方式相比时，i-GaN本体不能提供阈值电压和场板方面的相同益处。
在栅极23和源极21之间的III-N本体层17上方，形成III-N覆盖层18，例如，n型GaN层。III-N覆盖层在源极接触21和栅极区81之间的源极侧接入区82中提供电流路径。III-N覆盖层的厚度可以在10nm和1μm之间。III-N覆盖层可以具有大于10nm的厚度。III-N覆盖层18可以掺杂有硅(供体)。III-N覆盖层的掺杂浓度可以高得足以产生大于1×1016cm-3的电子浓度密度。III-N覆盖层18的厚度和净n型掺杂可以足够高，使得层18没有被III-N本体层17完全耗尽自由电子，例如，厚度可以大于50nm并且平均n型掺杂大于1×1018cm-3。n型掺杂可以大于1×1019cm-3。
III-N覆盖层18的厚度和n型掺杂可以高得足以产生非常低的薄层电阻。III-N覆盖层18的薄层电阻可以低于100-200Ω/□。III-N覆盖层18的薄层电阻可以低于III-N沟道层16的薄层电阻。这代表了该器件架构的非常见优点：源极侧接入区82实现在相对于漏极侧接入区83完全独立的层上。因此，源极侧接入区中的III-N覆盖层18可以被设计为实现非常小的源极接入电阻，从而产生较低的器件导通电阻，而没有妥协器件的漏极侧接入区83中的高电压部分的电场管理。传统的横向器件架构不能结合其中源极侧接入区中的薄层电阻相比于漏极侧接入区中的薄层电阻有所降低的该特征。
在栅极区81的一部分中以及在漏极侧接入区83中去除III-N覆盖层18和III-N本体层17，以产生垂直(或半垂直或倾斜)的栅极模块。在这些区域中去除III-N材料结构在本文中可以被称为被指示为区域35的“沟槽凹部”。形成沟槽凹部35的过程可以被优化，以使栅极区81和逻辑侧接入区83中的被暴露III-N材料的表面的损害最小化。可以借助使用非选择性蚀刻剂(例如，Cl2、BCl3/Cl2)或选择性蚀刻剂(例如，SF6、BCl3/SF6)的干蚀刻技术(例如，RIE或ICP)来执行选择性去除处理。可以借助湿蚀刻技术执行III-N覆盖层18和III-N本体层17的去除。可以通过干蚀刻技术和湿蚀刻技术的组合来执行III-N覆盖层18和III-N本体层17的去除。例如，可以使用低功率干蚀刻来去除III-N覆盖层18和III-N本体层17的体块，之后进行酸性湿蚀刻处理，以去除III-N材料结构的剩余部分。
去除III-N本体层17的处理可以涉及部分去除III-N沟道层16。可以通过在连续的干蚀刻步骤中过度蚀刻III-N本体层来执行或者通过多个干蚀刻步骤和湿蚀刻步骤的组合来执行III-N沟道层16的部分去除。III-N沟道层16的剩余厚度确定了沟道(例如，2DEG)与栅极接触的脚部之间的电容。栅极接触的脚部在图2中由虚线区域202指示，并且被定义为栅极接触的最靠近III-N沟道层16并平行于2DEG沟道19的部分。栅极接触的脚部在横向器件部分102的底部用作栅极连接的场板，因此确定了栅极区81中2DEG沟道的夹断电压(pinch-off voltage)。在沟槽蚀刻处理之前，III-N沟道层16可以例如比150nm厚。在其中已经去除了III-N本体层17的区域中，III-N沟道层的过度蚀刻可以为20-100nm。在其中已经去除了III-N本体层17的区域中，剩余的III-N沟道层16的厚度可以大于50nm。在III-N本体层17的过度蚀刻处理期间，可以去除III-N沟道层的厚度的多于50％。
在另一个示例中，III-N本体层17可以仅在源极和栅极区85、82和81中选择性地再生长。可以借助基于电介质的硬掩模来实现III-N本体层17的选择性再生长。选择性生长III-N本体层17可以具有以下优点：保持高质量的栅极侧壁201，并且III-N沟道层16的在漏极侧接入区83中的表面上，没有蚀刻损伤。沿着具有相对于III-N沟道层16的顶表面成平均角度α的斜率的III-N本体层17的漏极侧边缘以非零角度形成大体垂直侧壁201(即，不平行于衬底)，其中，III-N沟道层的顶表面与衬底10相反。在由栅极区81中的III-N本体层17的垂直侧壁201限定的器件200中，形成垂直器件部分101和横向器件部分102。器件的栅极长度(LG)由III-N本体层17的厚度除以角度α的正弦来定义。如图2中看到的，角度α大致为90°(例如，在80°和90°之间)。然而，如在后面的实施例中所示，III-N本体层17的侧壁201可以相对于III-N沟道层的顶表面(例如，相对于形成在III-N沟道层中的横向2DEG沟道)成角度α<90°(例如，在20°和80°之间)地倾斜。尽管在图2中由于缩放而未明确指示，但平行于侧壁201的栅极接触23的长度至少等于或大于III-N本体层17的厚度除以角度α的正弦。
III-N层12以及14、16、17和18是形成N极型III-N材料结构的、如在[0 0 0 -1]方向上所示取向的N极型III-N层。N极型(即，N面)III-N材料结构可以通过以下方式制备：(i)通过使诸如硅、碳化硅(SiC)、蓝宝石、氮化铝(AlN)或氮化镓(GaN)之类的合适衬底的表面暴露于氮化作用以促成N极型III-N外延的成核来在该衬底上直接生长N极型III-N层，(ii)通过生长初始的III极型层并将晶体取向从III极型反转为N极型并***具有非常高的镁掺杂(例如，大于1×1020cm-3)的薄(例如，小于300nm)的III-N层，使得后续生长的层是N极型取向的，(iii)通过生长初始的III极型层并将晶体取向从III极型反转为N极型并***薄(例如，小于20nm)的Al2O3层并使该表面暴露于氮化作用以促成N极型外延的后续生长，使得后续生长的层是N极型取向的，或(iv)通过以III族极化取向以相反顺序生长层并接着从生长方向的反向侧接入III-N材料结构的N面，例如，通过去除生长衬底并且可选地通过去除III-N材料中的与生长衬底直接相邻的一部分。
栅极绝缘体层34(例如，栅极电介质层)至少在栅极区81中在III-N本体层17的垂直侧壁201上方共形地生长或沉积。栅极绝缘体层34可以在III-N覆盖层18的顶表面上方并且具有朝向源极21延伸的第一部分。栅极绝缘体34可以在III-N沟道层16的顶表面上方并且具有朝向漏极22延伸的第二部分。替选地，栅极绝缘体层34可以在源极接触21和漏极接触22(未示出)之间连续地延伸，使得III-N材料结构的整个顶表面被绝缘体层钝化。
栅极绝缘体34可以例如由氧化铝(Al2O3)、二氧化硅(SiO2)、氮化硅(SixNy)、Al1- xSixN、Al1-xSixO、Al1-xSixON或任何其它宽带隙绝体形成或者包括它们。在一些示例中，栅极绝缘体120是Al1-xSixO层，例如，非晶Al1-xSixO层或多晶Al1-xSixO层，其中，x和(1-x)代表Al1-xSixO层中非氧元素的相对分数组分。即，(1-x)是由铝构成的Al1-xSixO层中的非氧元素的百分比，x是由硅构成的Al1-xSixO层中的非氧元素的百分比，并且(1-x)/x是Al1-xSixO层中的铝与硅的比率。例如，栅极绝缘体层34可以是提供高阈值电压和低栅极泄漏的非晶态Al1-xSixO层。在一些实现方式中，Al1-xSixO层还包括低浓度的氮。也就是说，在形成Al1-xSixO层期间，可以将低浓度的氮掺入该层中，其中，氮浓度显著低于主要元素(例如，Al1-xSixO层中的Al、Si和O)的浓度。优选地，栅极绝缘体层34的电介质材料具有高密度，该高密度更不受移动离子漂移的影响(更稳定的Vth)并抑制了陷阱的形成。与其它栅极绝缘体层(例如，SiN、Al2O3、SiO2或Al1-xSixN)相比，Al1-xSixO栅极绝缘体层可以具有改善的增强模式器件特性。栅极绝缘体34的厚度可以在约1nm和100nm之间，例如，在10nm和60nm之间。栅极绝缘体既可以要么被异位(ex-situ)沉积(例如，利用与用于生长下面的III-N材料的工具不同的工具)，要么被原位(in-situ)沉积(即，利用相同的工具并且在用于生长下面的III-N材料的相同生长会话期间)。在原位沉积的情况下，器件表面不暴露于空气，因此不暴露于氧化元素(例如，氧气)和不期望的杂质/污染物。为此原因，与异位沉积相比，原位沉积可以得到优异的界面质量(例如，较低的散射、较高的迁移率、较低的电荷俘获效应、更稳定的VTH)，从而得到优异的电气性能。
栅极接触23(即，栅电极)在栅极绝缘体层34和III-N本体层17的垂直侧壁部分上方共形地形成。栅极接触23可以在III-N覆盖层18的顶表面上方并且具有朝向源极21延伸的第一部分。栅极接触23可以在III-N沟道层16的顶表面上方，并且具有朝向漏极22延伸的第二部分，该第二部分具有与栅极绝缘体层34的第一和第二延伸部分相似或不同的长度。栅极接触23的第二部分可以比第一部分长。朝向漏极延伸的栅极接触23的第二部分被称为栅极接触的脚部，并且在图2中由虚线区域202指示。第二部分起到栅极连接的场板结构的第一场板的作用。栅极接触23的第二部分在区域202中的长度对于器件性能可以是至关重要的，并且影响器件的击穿电压和长期可靠性。
栅极接触23可以由诸如金属堆叠(例如，铝(Al)、钛/铝(Ti/Al)或镍/金(Ni/Au))之类的合适导电材料形成，并且可以通过金属蒸发或溅射或化学气相沉积或各种原子层沉积(ALD)来沉积。栅极接触23可以替选地是另一种导电材料或包括诸如具有大逸出功的半导体材料(例如，p型多晶硅、铟锡氧化物、氮化物、氮化铟或氮化钛)之类的具有大逸出功的一种或更多种材料的材料堆叠。可以在沉积栅极接触23之后，可选地执行栅极后沉积退火处理。栅极后沉积退火可以在包括氧气或形成气体(H2+N2)的气体环境中执行。栅极后沉积退火温度可以大于300℃或大于400℃。最后，栅极接触23可以被用作蚀刻栅极绝缘体层34的蚀刻掩模，使得栅极绝缘体层34保持直接在栅极接触23下面，但在别处(未示出)被蚀刻掉或部分蚀刻掉。
源极接触21和漏极接触22(即，源电极和漏电极)分别在栅极接触23的相反侧。源极接触21形成在III-N覆盖层18上方。源极接触21可以与III-N覆盖层18欧姆电接触，以在导通状态期间提供电流，并且源极21可以与III-N本体层17进行电连接。当栅电极以比器件阈值电压低的电压相对于源电极偏置时，源极接触21(即，源电极)与2DEG沟道电隔离。当源极接触与III-N本体17进行电连接时，III-N本体层17保持与源极相同的电压，从而使如先前描述的III-N本体层17的掩埋场板效应的益处最大化。另外，可以改善在开关操作期间栅极模块的电抗元件的充电和放电。
可以通过使用不同的方法来实现与III-N本体层17的电连接。第一种方法包括在III-N覆盖层18中形成足够深的凹部，以使源极接触的至少一部分与III-N本体层17(未示出)直接接触。凹部的形成可以通过干蚀刻和/或湿蚀刻处理来执行。例如，可以通过干蚀刻技术或干蚀刻技术和湿蚀刻技术的组合来完全实现凹部。例如，可以通过干蚀刻去除III-N覆盖层18中的大部分，并且可以通过湿蚀刻技术来去除III-N覆盖层18的剩余部分。可以使用湿蚀刻来确保III-N本体层17的表面光滑并且没有干蚀刻损伤。在形成III-N覆盖层中的源极接触凹部之后，可以执行高温退火，以改善被蚀刻表面的形态和组分。可以在氮气/氧气(N2/O2)、氮气/氨气(N2/NH3)中执行高温退火，从而形成气体(N2/H2)。温度的范围可以在300C和1000C之间，优选地，在700C和900C之间。可以沉积本体金属堆叠，以在凹部中与III-N本体层17进行物理欧姆接触。本体金属堆叠可以是高逸出功金属，以确保与III-N本体层17的欧姆接触(例如，Al、Ti/Al、Pd、Pt、Ni/Au等)。可以通过在III-N本体层17的顶部处引入薄的高度掺杂p型层(例如，厚度在2nm和50nm之间且掺杂密度大于5×1019cm-3)来改善本体金属与III-N本体层17之间的接触。在形成本体金属堆叠之后，将源极接触金属沉积在本体金属堆叠上方，以确保与III-N覆盖层18的欧姆接触。源极金属堆叠可以是Al、Ti/Al、Ti/Al/Ni/Au、Ni/Au等。
如果源极接触21未通过III-N覆盖层18中的凹部与III-N本体层17(如图2中所示)物理接触，则可以利用III-N本体层17与源极接触21之间的隧道结接触来实现源极接触21与III-N本体层17之间的电连接。可以通过在III-N本体层17(例如，厚度在2nm和50nm之间且掺杂密度大于5×1019cm-3)的顶表面处引入高度掺杂的p型GaN区域(即，p++GaN)并且在III-N覆盖层18(例如，厚度在2nm和50nm之间且掺杂密度大于5×1019cm-3)的底表面处引入高度掺杂的n型GaN区域(即，n++GaN)来形成隧道结接触。高度掺杂的区域的掺杂密度应该使得在III-N覆盖层18与III-N本体层17之间形成的结处的耗尽宽度不大于几纳米(例如，小于10nm)，因此与电子隧穿距离相当。这里，电子可以从III-N覆盖层18的导带中隧穿并与III-N本体层17的价带中的空穴复合，从而在源极接触21和III-N本体层17之间建立电连接。
尽管未在图2中示出，但通过将薄的AlyGa1-yN(0<y≤1)层***III-N本体层17和III-N覆盖层18之间(使得界面区域为p++GaN/AlyGa1-yN/n++GaN)，可以进一步改善N极型III-N材料中的隧道结的质量，例如，如图15A中所示。在N极型III-N材料中，所***的薄AlyGa1-yN层的极化电荷进一步增加了在与III-N本体层17的界面处的空穴以及与III-N覆盖层18的界面处的电子的积聚，从而促成了隧穿和复合处理。薄AlyGa1-yN层的厚度可以在0.5nm和5nm之间优选地在0.5nm和2nm之间，以促成隧穿。薄AlyGa1-yN层还可以起到抑制III-N本体层17中的Mg(p型掺杂物)扩散到III-N覆盖层18的作用，从而得到更清晰的掺杂轮廓和改善的III-N本体层17和III-N覆盖层18之间的接合。优选地，薄AlyGa1-yN层具有高铝组分，以(i)改善Mg扩散势垒，并且(ii)增加隧道结处的载流子的积聚和极化电荷，从而得到更好的隧道结接触电阻。铝组分(y)可以大于50％(即，y＞0.5)。另外，可以在AlyGa1-yN层和在III-N覆盖层18的底部处的n++层之间***InzGa1-zN(0<z≤1)的薄层，可以使用它来进一步改善隧道结界面处的电子积聚。InzGa1-zN(0<z≤1)层中的铟组分可以大于5％(即，z>.05)。源极接触处件金属堆叠可以是Al、Ti/Al、Ti/Al/Ni/Au等。源极接触21可以通过金属蒸发和沉积后退火处理来形成。也可以使用其它欧姆接触处理，包括溅射和干蚀刻处理。此外，可以使用第一方法和第二方法的组合来建立与III-N材料结构的源极连接，其中，源极接触金属层与III-N本体层17物理接触，并且通过III-N覆盖层18的凹部中的源极金属件21的侧壁连接形成隧道结。
漏极22接触在层16中形成的器件2DEG沟道19。源极接触22(例如，漏电极)可以由金属堆叠形成。漏极22接触沟道层16。可以在III-N沟道层16中至少部分地形成凹部，以使漏电极与2DEG沟道19的接触能够改善。沟道层16的在漏极区86中的一部分可以被n型掺杂，或者可以在漏极接触和沟道层16之间***附加的n型层，以改善漏极金属与2DEG的接触。金属堆叠可以是Al、Ti/Al、Ti/Al/Ni/Au等。漏极接触22可以通过金属蒸发和沉积后退火处理来形成。也可以使用其它欧姆接触处理，包括溅射和干蚀刻处理。
区域81中的III-N材料结构的在栅极接触23下方的一部分被称为器件的栅极区。III-N材料结构的在源极21和漏极22正下方的部分(源极区85和漏极区86)分别称为器件的源极区和漏极区。III-N材料的在栅极区83和源极区85之间以及在栅极区83和漏极区86之间的部分被称为器件接入区，其中，区域82是源极侧接入区并且区域83是漏极侧接入区。
图2的III-N材料结构的材料性质可以被选定以确保器件是增强模式器件，使得器件具有大于0V(例如，大于2V或大于5V)的阈值电压。即，当相对于源极21向栅极23施加0V并且相对于源极23向漏极22施加正电压时，栅极区中的沟道电荷被耗尽，使得源极21与2DEG沟道19电隔离，并且器件处于非导电状态。III-N本体层17可以是电流阻挡层，使得当器件被偏置在阈值电压以下时，电流阻挡层将源极接触与2DEG沟道分开。当相对于源极21向栅极23施加比阈值电压高的足够的正电压时，在栅极区中感应出沟道电荷，并且器件变为在源极21和漏极22之间是导电的，如下面进一步描述的。
图2描绘了处于未偏置状态(即，当没有向器件电极施加电压时)的III-N器件200，并且2DEG沟道连续地延伸穿过III-N沟道层16，但导电沟道没有连续从源极21延伸到漏极22。接下来，图3描绘了被偏置为导通状态(即，当栅极23被偏置在器件的阈值电压之上时)的III-N器件200，并且导电沟道连续从源极21延伸到漏极22。III-N器件200如下地操作：当栅极接触23以比器件的阈值电压大的电压相对于源极21偏置时，在器件的栅极区81中的在栅极绝缘体层34与III-N本体层17之间的垂直界面处形成反转沟道39，由此将源极接触21电连接到2DEG沟道19。当向漏极22施加正电压时，电子从源极21开始流动，通过存在于导电的n型III-N覆盖层18中的源极侧沟道29，通过栅极区81中的栅极绝缘体层34和III-N本体层17之间的垂直界面附近形成的反转沟道39，进入2DEG沟道19中，并且流向漏极22，从而在源极接触21和漏极接触22之间形成连续器件沟道。常规电流从漏极22流到源极21，并且该器件被视为是导通的。
当栅极23以比器件的阈值电压低的电压相对于源极21偏置时，III-N本体层17的p型掺杂物完全耗尽了在栅极绝缘体层34的居间的垂直界面和III-N本体层17之间的电荷，使得在栅极区81中没有形成反转沟道，因此源极接触21和2DEG沟道19之间的器件沟道是不连续的。此外，当向漏极施加正电压时，III-N沟道层16中的2DEG沟道19将变为被耗尽(即，夹断)。通过在2DEG沟道和充当栅极连接的场板的栅极(区202)的脚部之间的电容耦合来设置在栅极区81中夹断2DEG所需的漏极偏置。可以通过在栅极脚部金属下方的III-N沟道层16的厚度以及在栅极脚部金属下方的栅极氧化物层的厚度和介电常数来调整2DEG与栅极区202的脚部之间的电容。这些部件可以被设计为，使得在栅极区81中完全耗尽(夹断)2DEG所需的最小漏极偏置电压可以相对低(例如，小于30V)。在栅极区81中完全耗尽2DEG沟道19所需的最小电压表示在器件操作期间器件的栅极模块暴露于的最大电压。随着漏极偏置进一步增加至超过栅极区81中的2DEG的夹断电压，2DEG的耗尽进一步扩展到漏极侧接入区83中。耗尽区开始于处于低漏极电压的源极侧接入区82，并随着漏极电极增大而逐渐朝向漏极侧接入区83逐渐扩展。这导致在栅极区81上的低应力、增强的VTH稳定性和非常低的DIBL。
一旦2DEG在源极侧接入区中被完全耗尽，施加到漏极的任何附加电压就被完全由漏极侧接入区的横向部分保持。可以使用场板和/或电荷平衡结构来构造漏极侧接入区的横向部分，以耐受高电压(例如，大于200V、大于300V、大于600V、大于900V、大于1200V、大于3300V或大于10kV)。由漏极侧接入区83的横向部分保持的高电压不影响栅极区81。当衬底被接地时，III-N本体层17承受的最大电压是在源极侧接入区82中夹断2DEG所需的低电压(例如，小于30V)。当衬底被浮置时(即，当衬底电势不是被任何外部电压源固定，但它是由与源极和漏极的电容耦合内部确定时)，源极侧接入区82中的III-N本体层可以被暴露在另外的电压。这样，III-N本体层17的掺杂和厚度可以被配置为耐受高电压(例如，大于300V、大于600V或大于900V)。III-N本体层17的掺杂和厚度可以被配置为使得当在浮置衬底配置中暴露于关断状态的高电压时，III-N本体层17没有完全耗尽。
III-N器件200可以是晶体管、双向开关或四象限开关(FQS)和/或任何合适的半导体器件。如先前描述的，具有横向2DEG栅极区的传统III-N器件在连续使用时受到应力后，通常表现出阈值电压(Vth)的偏移。然而，在图2的器件200中，当与不带III-N本体层的传统横向III-N器件相比时，使用III-N本体层17可以将器件的VTH偏移减小至更接近于0V。
此外，当栅极23以比器件的阈值电压低的电压相对于源极21偏置时，并且相对于漏极接触向源极接触施加足够的反向(即，正)电压偏置时，在III-N本体层17和III-N沟道层16之间形成本体二极管，并且电流可以在从源极接触21到漏极接触22的反向方向上流过本体二极管。这被称为反向导通模式。
现在参照图4，示出了N极型III-N器件400的截面图。图4的III-N器件400类似于图2的III-N器件200，不同之处在于，器件400至少在器件的栅极区81中包括在栅极绝缘体层34和器件III-N材料结构之间的附加III-N层结构(例如，再生长的III-N层结构)。此后，该附加III-N层结构被称为迁移率增强层。
如图4中所示，迁移率增强层结构可以包括多层，例如，GaN迁移率增强层31和在GaN迁移率增强层31上方的AlGaN迁移率增强层32。GaN层31和AlGaN层32可以在栅极区81中的III-N本体层17的垂直侧壁上方共形地生长。迁移率增强层可以在顶表面上方连续地延伸，并且直接接触延伸到源极接触21的III-N覆盖层18，并在延伸到漏极接触22(未示出)的III-N沟道层16的顶表面上方。迁移率增强层可以在源极侧接入区82中与III-N覆盖层18直接接触，并且在漏极侧接入区83中与III-N沟道层16直接接触。替选地，栅极接触23可以被用作蚀刻AlGaN层32和GaN层31的蚀刻掩模，使得再生长的III-N层结构保持在栅极接触23正下方，但在别处被蚀刻掉或部分蚀刻掉。
GaN迁移率增强层31可以被无意掺杂(UID)GaN，或者GaN迁移率增强层31可以被掺杂(例如，掺杂有Si、Fe、C、Mg)以补偿任何不期望的UID n型或UID p型导电性。GaN层31和AlGaN层32的厚度和组分可以被选定为优化迁移率和阈值电压。GaN层31在III-N本体层17的垂直侧壁区域上的厚度可以在0.5nm和50nm之间，优选地在2nm和10nm之间。如果GaN层31的厚度太小，则电子散射可以对沟道迁移率产生负面影响。如果GaN层31的厚度太大，则阈值电压可以变得太低，因为III-N本体层17中的电离受体不再能够完全耗尽垂直沟道。AlGaN层34的厚度可以在0.2nm和20nm之间，优选地在0.5nm和3nm之间。如果AlGaN层34的厚度太小，则如以上提到的类似电子散射机制可以对沟道迁移率产生负面影响。替选地，如果AlGaN的厚度太大，则可以在AlGaN层和栅极绝缘体之间的界面处形成寄生沟道，从而妥协器件操作。AlGaN层可以具有在20％和100％之间(优选地在50％和100％之间)的铝组分。铝组分大于50％(相对于层32中的总III族组分)可以导致GaN层31和AlGaN层32之间的势垒高度较大，从而改善载流子约束，防止载流子到达可以在其中捕获它们的栅极绝缘体，造成VTH不稳定。
尽管未在图4中示出，但可以在迁移率增强层结构中省去GaN层31或AlGaN层32。器件400可以优于器件200，因为在器件400中，在GaN层31与AlGaN层32之间的界面处形成反转沟道，从而避免了来自III-N本体层17的电离受体的电子散射以及栅极绝缘体层34带来的缺陷，从而增加了电子迁移率。电子迁移率的增加可以减小栅极区中的导通电阻，减小整个器件尺寸并降低制造成本。另外，通过使用较长的栅极长度，栅极区中的较高电子迁移率可以实现相同的导通状态电阻，因此防止了短沟道效应(例如，DIBL)并提高了VTH稳定性。
替选地，迁移率增强层的厚度和组分可以使得该器件是耗尽型(D模式)器件。为了形成D模式器件，AlGaN层32可以掺杂有硅，优选地掺杂有接近GaN层31与AlGaN层32之间的界面的硅δ掺杂分布(silicon delta doping profile)。AlGaN层32中的硅掺杂区与界面相距1-10nm。硅δ掺杂分布中的来自电离供体的正电荷在再生长的AlGaN/GaN层之间的界面处吸引电子，从而即使当没有相对于源极接触21向栅极接触23施加电压(即，0V)(D模式操作)时，在栅极区81中形成沟道。对于D模式器件的实施例，AlGaN层32的厚度可以优选地在2nm和50nm之间。
器件400如下地操作：当栅极接触23以比器件的阈值电压大的电压相对于源极接触21偏置时，反转层在器件的栅极区81中的GaN层31中形成电子沟道，由此将III-N覆盖层18电连接到2DEG沟道19。当向漏极22施加正电压时，电子从源极21开始流动，通过导电的III-N覆盖层18，通过栅极区81中的GaN层31中的电子沟道，进入2DEG沟道19中，流向漏极22，从而在源极接触21和漏极接触22之间形成连续器件沟道，如图4中所示。
当栅极接触23以比器件的阈值电压低的电压相对于源极接触21偏置时，III-N本体层17中的p型掺杂物完全耗尽了GaN层31和AlGaN层32，使得在器件的栅极区81中没有沟道，因此在源极21和漏极22之间的器件沟道是不连续的。当向漏极施加正电压时，处于关断状态的器件300的电压阻挡机制与如先前描述的器件200的电压阻挡机制相同。
现在，参照图5，示出了N极型III-N器件500的截面图。图5的III-N器件500与图4的III-N器件400相似，不同之处在于器件500描绘了以下的实施例：相对于III-N沟道层16的顶表面(与衬底相反)的栅极区81中的III-N本体层17的平均侧壁角度α<90°，例如，在20°-80°(例如，30°-80°或30°-70°)之间。相对于III-N沟道层16，该角度α可以例如小于70°。器件500可以具有优于器件400的许多性能优势。由于栅极区81中的侧壁上再生长的III-N迁移率增强层(层31和32)的半极性型晶体取向，在GaN层31中可以引起净负极化电荷，因此增加了器件的阈值电压。GaN层31和AlGaN层32的角度α、厚度和组分被选定，以优化GaN层31与AlGaN层32之间的界面处的净极化电荷。随着角度α减小，GaN层31的侧壁越靠近N极型平面，这增加了净负极化电荷，进而增加了器件的VTH。另外，AlGaN层32的铝组分越高，净负极化电荷越高，这也增加了VTH。这使设备500能够具有相比于器件400增加的阈值电压，同时仍保持高沟道迁移率、低导通电阻和高击穿电压。
图5还描绘了设置在III-N缓冲层12和III-N背势垒层14之间的n型GaN：Si层13。GaN：Si层13起到防止在背势垒层14的底部附近形成寄生二维空穴气的作用。如果空穴积聚在背势垒底部附近，则器件会由于空穴俘获而遭受寄生漏电流和VTH不稳定性。如果GaN:Si层的掺杂太低，则可以出现寄生空穴积聚；然而，如果掺杂太高，则在背势垒层14的底部附近可以出现寄生电子积累。GaN:Si层13的厚度可以在1nm和50nm之间，例如，GaN:Si层13的厚度可以大于1nm且小于20nm。尽管在图2至图4中未示出，但如器件200-400中描述的，GaN:Si层13也可以被包括作为III-N背势垒层14的第一或第二部分。栅极、漏极和源极接触配置可以与器件100中描述的配置相似。
现在，参照图6，示出了N极型III-N器件600的截面图。图6的III-N器件600与图5的III-N器件500相似，不同之处在于器件600描绘了以下实施例：附加(例如，再生长)的III-N迁移率增强层结构(包括AlGaN层32和GaN层31)连续地在源极接触21和漏极接触22之间延伸。出于以下原因，在源极侧接入区和漏极侧接入区中再生长的GaN层31和AlGaN层32可以将器件600有优于器件500的改善：(i)再生长的III-N层31和32将在漏极侧接入区中重构和钝化III-N沟道层16的被蚀刻顶表面，(ii)由于在N极型结构中的AlGaN层32和GaN层31的界面处的净负极化电荷，电场可以在关断状态下减小，从而得到较低的关断状态泄漏和较高的击穿电压；以及(iii)再生长的AlGaN层32可以起到在漏极侧接入区中实现高电压场板结构所需的选择性蚀刻阻止层的作用。替选地，图6的实施例的迁移率增强层可以省去AlGaN层32，并且仅包括GaN层31。
形成图6的器件600的方法如下。形成N极型III-N材料结构。形成N极型III-N材料结构包括在合适的衬底10上(例如，在错切的蓝宝石衬底上)形成III-N缓冲层12。III-N缓冲层12可以由在衬底上形成薄的N极型GaN成核层和在成核层上形成碳掺杂的GaN缓冲层组成。接下来，在其中第一部分13是掺杂硅的阶变AlGaN层并且第二部分14是无意掺杂的恒定组分AlGaN层的缓冲层上方形成III-N背势垒层。在III-N背势垒层14上方形成III-N沟道层16，并且在层14与层16之间的界面处形成二维电子气(即，2DEG层)19。接下来，在III-N沟道层16上方形成p型III-N本体层17，并且在III-N本体层17上方形成n型III-N覆盖层18。III-N本体层14与III-N覆盖层18之间的界面可以通过隧道结形成。形成隧道结可以包括在III-N本体层17的顶表面处形成p++/AlN/n++材料层结构，例如，20nm厚的p++层(例如，掺杂有浓度为2×1019cm-3的镁)，在p++层上方形成薄的AlN或AlGaN中间层(例如，1.5nm厚)，并在III-N覆盖层18的底表面处形成n++层，例如，20nm厚的n++层(例如，掺杂有浓度为2×1019cm-3的硅)。接下来，形成器件600包括例如通过干蚀刻来去除器件的III-N覆盖层18、III-N本体层17和III-N沟道层16的在漏极侧接入区83中的部分，从而暴露III-N材料结构的表面，以形成沟槽凹部35。被去除的III-N材料层的被暴露侧壁形成在栅极区81中，其中，被暴露的侧壁相对于III-N沟道层16的顶表面的角度在30度和70度之间。接下来，在III-N材料结构的被暴露表面上方形成再生长的III-N迁移率增强层，并且在迁移率增强层上方形成栅极电介质34。接下来，分别在源极区和漏极区85和漏极区86中以及可选地在源极区85中的III-N覆盖层18的至少一部分中，去除迁移率增强层和栅极电介质。接下来，形成器件包括在高温下将器件退火，以电激活p型III-N本体层17。接下来，通过在源极区和漏极区中沉积包含铝(Al)、Ti/Al等的金属堆叠来形成源极和漏极欧姆接触。最后，在器件的栅极区81中形成栅极金属堆叠33(例如，Ti/Al)。
现在参照图7，示出了III族极型III-N增强模式(E模式)器件700。III-N器件700包括在合适的衬底60上生长的III-N缓冲层12(例如，GaN或AlGaN)，衬底60可以例如是硅、碳化硅、蓝宝石、AlN或GaN。III-N缓冲层62和衬底60可以具有与器件200的层10和12相似或相同的性质。III-N器件200还包括在III-N缓冲层62上方的III-N沟道层66(例如，无意掺杂(UID)GaN)以及在III-N沟道层66上方的III-N势垒层64(例如，AlxGa1-xN)。III-N势垒层64的带隙通常大于III-N沟道层66的带隙。III-N沟道层66具有与III-N势垒层64不同的组分，并且III-N势垒层64的厚度和组分被选定为使得在与层64与66之间的界面相邻的III-N沟道层66中诱导二维电子气(2DEG)沟道69(在图6中的虚线指示)。
在III-N势垒层64的至少一部分上方形成III-N本体层67。III-N本体层67至少形成在栅极接触63和源极接触21之间，并且在器件接入区683的在源极接触21和漏极接触22之间的至少一部分中(通常通过干蚀刻或湿蚀刻)被去除，如图7中所示。沿着以相对于III-N沟道层64的顶表面成平均角度α的III-N本体层67的漏极侧边缘形成垂直或大体垂直侧壁，其中，该顶表面与衬底60相反。如图7中看到的，角度α大致为90°(例如，在80°和90°之间)。然而，III-N本体层17的侧壁可以相对于III-N沟道层64的与衬底60相反的顶表面成角度α<90°(例如，在20°和80°之间)地倾斜。III-N本体层67可以是性质与图2的层17相似的p掺杂层或半绝缘/绝缘层(i-GaN)。n型掺杂的III-N覆盖层68形成在III-N本体层67上方，并且可以具有与图2的III-N覆盖层18相似或相同的性质。源21可以接触n型III-N覆盖层68和/或可以凹进III-N覆盖层中，使得源极21与III-N本体层67(未示出)接触。将源极连接到III-N本体层的方法以及结构配置可以与针对器件200描述的方法以及结构配置相同。
在源极接触21的与漏极接触22相反的一侧去除III-N材料结构层64、67和68的一部分，使得III-N沟道层66的顶表面在栅极区681中被暴露。以相对于III-N势垒层64的顶表面的角度θ在栅极区681中形成III-N层64、67和68的垂直侧壁，其中，该顶表面与衬底60相反。如图7中看到的，角度θ可以大致为90°(例如，在80°和90°之间)。然而，III-N层的侧壁可以以θ＜90°(例如，在20°和80°之间)的角度倾斜。器件的栅极区中的III-N材料结构的侧壁可以是基本垂直的(90°，即，非极型平面)，或者侧壁可以以θ<90°(即，半极型平面)的角度倾斜。优选地，角度θ可以接近90°(垂直)，以确保栅极沟道形成在非极型平面上。如果角度θ小于90°(例如，小于70°)，并且栅极堆叠包括含AlGaN/GaN层的再生长的III-N材料结构，则III-N极型结构上的半极型平面可以在AlGaN/GaN界面处诱导净正极化电荷，从而造成器件阈值电压不期望地减小。角度θ可以与角度α基本上相同，或者这两个角度可以基本上不同。一个角度可以是垂直的，而另一个角度是倾斜的，例如，角度α可以大致为90°，并且角度θ可以在45°和90°之间(或反之亦然)。尽管未示出，但由于各层的组分和蚀刻性质不同，材料层64、67和68中的每个可以具有不同的角度。为了清楚起见，角度θ和α具体地是指III-N本体层67的相对于III-N势垒层64(与衬底相反)的顶表面的角度。
在III-N材料结构的被暴露垂直侧壁上形成栅极接触63和栅极绝缘体层34，如图7中所示。图7的器件700具有栅极-源极-漏极(G-S-D)配置，也就是说，源极接触21在栅极接触63和漏极接触22之间。另外，可以设置在器件上的任何源极连接的场板结构(未示出)也位于栅极接触63和漏极接触22之间，使得源电极的所有部分都设置在栅极和漏极之间(即，源极被完全包含在栅极接触21和漏极接触22之间)。
此外，如图7中所示，可以在栅极绝缘体层34和栅极区681中的被暴露的III-N材料结构的侧壁部分之间设置再生长的III-N栅极迁移率增强层65。III-N栅极增强层65可以是例如具有与图4分别的迁移率增强层31和32相似的性质的多个III-N层(例如，GaN和AlGaN)的组合；然而，对于图7的器件，如果角度θ小于90°，以III极型取向生长栅极迁移率增强层65。替选地，再生长的III-N栅极迁移率增强层65可以被形成为具有使得器件700是耗尽模式器件的性质。此外，类似于在器件400中描述的耗尽模式再生长的III-N层结构或者通过减小角度θ(小于70°)，当III-N栅极迁移率增强层65掺杂有Si时，可以制造耗尽模式(D模式)器件，从而在层65中形成半极型平面，使得在层65中诱导的净正极化电荷的大小造成阈值电压小于0V。连续的2DEG沟道层69存在于在器件的栅极区中尚未被去除III-N势垒层64的界面附近的III-N沟道层66的区域中。
现在，参照图8，示出了III族极型III-N器件800的截面图。图8的III-N器件800类似于图7的III-N器件700，不同之处在于器件800描绘了具有主2DEG沟道69和辅助2DEG沟道69'的实施例。在III-N沟道层66下方形成第二III-N势垒层64'和第二III-N沟道层66'。第二III-N势垒层64'和第二III-N沟道层66'可以分别具有与层64和66相似的组分和厚度，或者它们可以是不同的。例如，第二III族势垒层64'和第二III-N沟道层66'的组分和厚度可以被选定为，使得在辅助2DEG沟道69'中感应出的电荷小于在主2DEG沟道69中感应出的电荷。此外，图8的器件800可以被配置为具有3个或更多个2DEG沟道，使得器件中η次交替的AlGaN/GaN(势垒/沟道)层将诱导η个2DEG沟道。这里，η可以大于5。例如，2DEG沟道可以被配置为使得感应电荷随着各后续层而减少，其中，最低的电荷在靠近衬底10的沟道中，而最高的电荷在远离衬底10的沟道中。在器件700中形成多个沟道使通过按需要添加附加沟道能够针对移动性优化2DEG电荷。此外，通过针对各沟道调整2DEG电荷密度，可以调谐各沟道的2DEG电荷，以优化场板。沟道在III-N材料结构中越深，沟道越难成为场板，为此原因，可以优选的是减少从远离衬底的沟道到靠近衬底的沟道的2DEG电荷。另外，图8示出了被设置为具有也可以存在于器件700中的第一再生长的III-N沟道层65(a)和第二再生长的III-N沟道层65(b)的再生长的III-N栅极迁移率增强层65的部件。
图7和图8的器件700和器件800如下地工作：器件的阈值电压(即，导通栅极区中的沟道所需的电压)由III-N本体层67、III-N再生长层65(a)和65(b)、栅极绝缘体层34和栅极接触63之间的材料堆叠来确定。当栅极接触63以比器件的阈值电压大的电压相对于源极接触21偏置时，在器件681的栅极区中的再生长的III-N栅极迁移率增强层65中形成电子沟道。形成在栅极区681中的电子沟道连接到η个2DEG沟道。当向漏极22施加正电压时，电子从源极21开始流动，通过导电的n型III-N覆盖层68，通过栅极区81中的电子沟道，进入η个2DEG沟道19中，流向漏极22，从而在源极接触21和漏极接触22之间形成连续器件沟道。
当栅极接触63以比器件的第一阈值电压低的电压相对于源极接触21偏置时，III-N本体层67中的p型掺杂物完全耗尽了III-N层65(a)与III-N层65(b)的界面，使得在栅极63和III-N本体层67之间的栅极区681中没有移动电荷并且没有电子沟道，因此在源极21和漏极22之间的器件沟道是不连续的。当向漏极施加正电压时，电流阻止机制类似于先前针对器件200描述的机制。
现在，参照图9，示出了III族极型III-N器件900的截面图。图9的III-N器件600与图7的III-N器件700相似，不同之处在于器件900描绘了具有源极-栅极-漏极(S-G-D)配置(也就是说，栅极接触63在源极接触21和漏极接触22之间)的实施方式。为了制造器件800，形成穿过III-N势垒层64以暴露III-N沟道层66的顶表面的凹部，并且该凹部可以部分地延伸到沟道层66中。凹部下方的III-N沟道层66的区域可以可选地被掺杂n型(例如，掺杂有硅)，以增加凹部区域中的器件沟道的迁移率。III-N势垒层64中的凹部在III-N本体层67的垂直侧壁边缘和器件的栅极区681中的漏极接触21之间。再生长的III-N栅极迁移率增强层65、栅极绝缘体层34和栅极接触63在III-N本体层67的垂直侧壁上方以及在III-N势垒层64中形成的凹部中共形地形成，如图7中所示。III-N栅极增强层65可以是例如具有分别与图8分别的迁移率增强层65(a)和65(b)相似的性质的多个III-N层(例如，GaN和AlGaN)的组合。迁移率增强层65可以在延伸到源极接触21的III-N覆盖层68的顶表面上方以及延伸到漏极接触22的III-N势垒层64的顶表面上方连续地延伸，或者栅极接触23可以被用作蚀刻迁移率增强层65的蚀刻掩模，使得再生长的迁移率增强层保持在栅极接触23的正下方，但在别处(未示出)被蚀刻掉或部分蚀刻掉。与图7的器件700相比，图9的器件900可以具有减小的漏极侧接入区长度(即，较低的导通电阻)和在源极接触和漏极接触之间的降低的峰值电场，然而，可以需要另外的处理步骤和光掩模层来在II-N势垒层64中形成凹部。
现在参照图10，示出了III族极型III-N耗尽模式器件1000。III-N器件1000包括在合适的衬底80上生长的III-N缓冲层182(例如，GaN、AlGaN或无意掺杂(UID)GaN)，衬底80可以例如是硅、碳化硅、蓝宝石、AlN或GaN。III-N缓冲层182和衬底80可以具有分别与器件200的层12和10相似或相同的性质。III-N本体层87可以在栅极接触23和源极接触21之间而不在栅极接触23和漏极接触22之间。例如，可以在整个III-N缓冲层上方形成III-N本体87，然后，除了后续沉积栅极接触23和源极接触21之间外的任何地方(例如，通过干和/或湿蚀刻)去除它，如图10中所示。III-N本体层87可以是性质与图2的层17相似的p掺杂层。n+掺杂的III-N覆盖层88形成在III-N本体层87上方，并且可以具有与图2的III-N覆盖层18相似的性质。源21可以接触n+III-N覆盖层88和/或凹进III-N覆盖层中，使得源极21与III-N本体层87接触，如先前示出的。如图10中所示，III-N材料结构层87、88的一部分在漏极侧接入区883中被去除并且在栅极区881中至少部分地被去除，使得III-N缓冲层82的顶表面被暴露。
可以在III-N材料结构的被暴露顶表面上方形成(例如，沉积)III-N沟道层181(例如，再生长的GaN层)和在沟道层81上方的III-N势垒层183(例如，再生长的AlGaN层)。沟道层181和势垒层182在后续形成的源极接触21和漏极接触22之间连续地延伸。再生长的III-N层181和183可以设置在n+III-N覆盖层88的顶表面上方，共形地设置在栅极区881中的III-N本体层87的垂直侧壁部分上方以及漏极侧接入区883中的III-N缓冲层182的顶表面上方，如图10中所示。再生长的III-N势垒层183的带隙通常大于III-N沟道层181的带隙。沟道层181具有与势垒层183不同的组分，并且势垒层183的厚度和组分被选定为使得在与层181与183之间的界面相邻的再生长的III-N沟道层181中诱导二维电子气(2DEG)沟道89(在图10中的虚线指示)。沟道层181的厚度可以在10nm和300nm之间，例如，50nm。势垒层183的厚度可以在1nm和100nm之间，例如，30nm。沟道层181的厚度可以足够厚，使得当栅电极被偏置到器件的阈值电压以上时，p掺杂的III-N本体层87没有完全耗尽器件的栅极区881中的2DEG沟道。
栅极绝缘体层34和栅极接触23可以在再生长的III-N势垒层83的顶表面上方共形地沉积在器件的栅极区881中。栅极绝缘体层34和栅极接触23可以具有与图2的器件200中描述的相似或相同的性质。源极接触21和漏极接触22分别形成在源极区885和漏极区886中。源极接触21和漏极接触22可以被类似于图2的器件200的源极接触和漏极接触配置。漏极22接触再生长的III-N沟道层181。可以在III-N沟道层181中形成凹部，以使漏电极与2DEG沟道89的接触能够改善。
图10的耗尽模式III-N器件1000如下地操作：当栅电极23以比器件的阈值电压大的电压相对于源极21偏置时，2DEG沟道89连续地延伸通过源极接触21和漏极接触之间的再生长的III-N沟道层81，并且该器件被视为处于导通状态。当栅极23以比器件的阈值电压低的电压相对于源极21偏置时，2DEG沟道19在器件的栅极区881中耗尽了电荷，因此在源极21和漏极22之间的器件沟道是不连续的，并且器件被视为处于关断状态。
如先前描述的，具有横向栅极区的传统III-N器件在连续使用时受到应力后，通常表现出阈值电压(Vth)的偏移。然而，在图10的器件1000中，当与不带III-N本体层87的横向III-N器件相比时，III-N本体层87可以将器件的VTH偏移减小至更接近于0V。先前已经在器件200中描述了III-N本体层的益处。
图11A示出了与高电压D模式FET单片集成以创建能够在诸如大于600V或大于1200V之类的高电压下操作的集成III-N器件1100的低电压E模式FET的示例实施例的截面图。图11A的器件1100是使用与图6的器件600类似的器件的低电压增强模式栅极模块、结合被设计用于控制器件的高电压部分的传统耗尽模式模块中的场板结构36来构造的。器件的增强模式栅极模块被示出为区域901，并且具有场板结构36的耗尽模式高电压模块被示出为区域902。
图11B示出了与高电压D模式FET单片集成以创建能够在诸如大于600V或大于1200V、大于3300V、或大于10kV之类的高电压下操作的集成III-N器件1200的低电压E模式FET的示例实施例的截面图。图11B的器件1200是使用与图6的器件600类似的低电压增强模式栅极模块901、结合被设计用于控制器件的高电压部分的电荷平衡模块来构造的。器件的增强模式栅极模块被示出为区域901，并且具有电荷平衡结构的耗尽模式高电压模块被示出为区域903。
电荷平衡区903可以由设置在器件1200的漏极侧接入区中的III-N电荷平衡层905限定。可以在形成漏极侧接入区中的沟槽凹部35之后形成(例如，再生长)III-N电荷平衡层905的材料结构。III-N电荷平衡层905可以通过电荷平衡接触区904连接到源电极并与漏电极电隔离。电荷平衡接触区904可以形成在电荷平衡区903的最靠近栅极模块的一侧，因此保护了接触区904免受漏电极附近的高电压的影响。例如，III-N电荷平衡层905的在电荷平衡接触区904和漏极接触22之间的面积大于III-N电荷平衡层905的在电荷平衡接触区904和源极接触21之间的面积。
III-N电荷平衡层905可以由单个III-N层或具有变化的Al、In或GaN组分的多个III-N层来实现。电荷平衡层堆叠可以是p型III-N层。可以通过掺入杂质(例如，镁)或通过极化掺杂(例如，在[000-1]方向上的正极化场梯度)来提供p型掺杂的组分。跨III-N电荷平衡层905的p型掺杂密度浓度可以具有均匀的分布、多个阶变的分布、多个类箱子函数(box-function)的分布或多个类δ函数的分布。电荷平衡层905可以是高k介电材料层。
电荷平衡层可以被设计为使得在关断状态下，层905中的净负极化电荷的密度与III-N沟道层16中的净正极化电荷的密度充分相似(例如，在50％以内)。电荷平衡层905可以被设计为使得当施加小关断状态的漏极偏置电压(例如，小于30V)时，GaN沟道16中的2DEG19和电荷平衡层堆叠中的任何正载流子(即，空穴)可以同时跨整个电荷平衡区903耗尽。电荷平衡模块的厚度和组分可以被选定为，使得当处于关断状态时，电荷平衡能够阻挡高电压，同时保持漏极侧接入区中的均匀的横向和垂直电场。电荷平衡区903和漏极接触23之间的距离可以大得足以防止耗尽区完全延伸到漏极接触23，例如，大于2um。
电荷平衡层905中的高空穴迁移率可以用p型调制掺杂III-N异质结构来实现，例如，电荷平衡层905可以由AlxGa1-xN层形成(其中，x可以大于0.5)。在另一个示例中，电荷平衡层905可以用沉积在薄AlxGa1-xN层的顶部上的薄GaN层来实现(其中，x可以大于0.5)。在另一个示例中，电荷平衡层905可以用沉积在薄AlxGa1-xN层的顶部上的薄GaN层的周期性重复来实现(其中，x可以大于0.5)。III-N异质结构中的p型掺杂分布可以具有均匀的分布，或者它可以具有单个或多个类箱子函数的分布，或者它可以具有单个或多个类δ函数的分布。电荷平衡层905的长度可以大于10um，可以大于25um或可以大于45um。
源电极与电荷平衡层905之间的接触可以通过常规的金属-半导体欧姆接触或通过图11B的电荷平衡接触区904中示出的隧道结接触(类似于图2的器件200中的隧道结)形成。对于其中用隧道结形成电荷平衡接触的实施例，可以在电荷平衡层905和源电极金属化之间形成n型III-N层906。另外，可以在电荷平衡接触区904的外部去除n型层906。
也可以在耗尽模式III-N器件中形成电荷平衡层905。当在耗尽模式III-N器件中使用时，电荷平衡层905可以电连接到耗尽模式器件的栅极接触23，而非电连接到增强模式器件的源电极。
在图12、图13A、图13B、图13C、图13D、图13E、图14A、图14B、图14C和图14D中的俯视图中图示了用于实现图2至图6和图9至图10的器件的布局。图12示出了此后被称为“平面布局”的第一器件布局的俯视部分。如图2中所示，由栅极区81中的III-N本体层17的垂直侧壁201限定垂直器件部分101和横向器件部分102。从图12的俯视图看到的该区域的宽度(沿着栅极23的宽度)是笔直的区域并且对应于器件的栅极宽度(WG)。在“平面布局”中，垂直侧壁的平面矢量平行于横向器件部分102中的电流流动方向。图2至图6和图9至图10中示出的器件200-600和900-1000的横截面视图可以由如图12中所示的虚线6’指示。
图13A和图13B示出了此后被称为“梳状布局”的第二器件布局的俯视图部分，其中，垂直器件部分101和横向器件部分102之间的边界由形成被标记为121的此后被称为“齿”的特征的阵列的一系列线段或曲线限定。齿121可以被设计为使得相邻齿之间的间隔(图13B中的尺寸“a”)可以在20nm和20μm之间；各齿的宽度(图13B中的尺寸“b”)可以在20nm和20μm之间；各齿的长度(图13B中的尺寸“c”)可以在0μm至20μm之间；齿底部处的角度(图13B中的角度“δ”)可以在10度和350度之间；齿侧面处的角度(图13B中的角度“θ”)可以在10度和170度之间；齿顶部处的角度(图13B中的角度
Figure BDA0003013295900000391
)可以在10度和350度之间。优选地，角度δ可以在100度和200度之间。优选地，角度
Figure BDA0003013295900000392
可以在100度和200度之间。
替选地，如图13C和图13D中看到的，齿的角部可以被倒圆。角的倒圆可以是用于限定齿的光刻步骤的结果，或者是用于去除横向器件部分102中的III-N材料结构的蚀刻处理的结果。齿的端部可以具有半径r1，而齿的内角可以具有半径r2，如图13D中所示。一系列线段表示从俯视图看到的栅极区81中的III-N本体层17的垂直侧壁边缘，并且对应于器件100-500和800-900的栅极宽度(WG)。栅极接触23沉积在栅极区81上方，使得其沿着整个栅极宽度覆盖垂直侧壁。
与“平面布局”相比，“梳状布局”的优势是相同芯片区域内的栅极宽度增加。例如，相对于平面布局，梳状布局的栅极宽度可以增加2倍，可以增加5倍或更多。这可以使栅极沟道电阻以及器件的整体导通状态电阻减小。“梳状布局”的另一个优势是在不改变横向器件部分102中的电流流动方向的情况下将垂直栅极侧壁的平面矢量任意取向的能力。当实现垂直栅极侧壁的最佳电性质所需的结晶平面与实现横向器件部分102的最佳电性质所需的结晶平面有区别或不同时，该设计参数是有益的。图2至图6和图9至图10中示出的器件200-600和900-1000的横截面视图可以由如图13A中所示的虚线7’指示。
图13E示出了此后被称为“分形布局(fractal-layout)”的替选器件布局的俯视部分。齿的端部可以具有半径r1，而齿的内角可以具有半径r2，如图13D中所示。齿的周长可以是“分形的”，即，越来越小的标度下的自相似，如图13E中看到的。齿的自相似标度可以被重复，直至通过所使用的光刻设备确定的合理制造极限，例如，直至在越来越小的标度下重复高达五次。一系列线段表示从俯视图看到的栅极区81中的III-N本体层17的垂直侧壁边缘，并且对应于器件200-600和900-1000的栅极宽度(WG)。
图14A、图14B、图14C和图14D示出了此后被称为“岛布局”的第三器件布局的俯视部分，其中，垂直器件部分101与横向器件部分102之间的边界由此后被称为“岛”的封闭形状的阵列限定。岛的阵列可以是一维的，即，岛仅在图14A中在横向方向(即，平行于漏极接触)重复，或者可以是二维的，即，岛既在横向方向上又在纵向方向上重复，如图14B中看到的。各岛的直径可以在1μm和100μm之间。各岛之间的间隔可以在1μm和100μm之间。岛可以具有正多边形、不规则多边形、圆形或任何其它合适形状的形状。岛可以具有正六边形的形状。岛可以具有任何取向。如果岛是正六边形，则岛的取向可以使得六边形平面垂直于漏极接触(如在图14A和图14B中看到的)或平行于漏极接触(如图14C和图14D中看到的)。各岛的周长表示从俯视图看到的垂直栅极侧壁。所有岛的周长之和对应于器件的栅极宽度。栅极接触23沉积在栅极区81上方，使得其沿着岛周长覆盖垂直侧壁。源极接触21沉积在各岛的区部中，以确保与III-N本体层17和III-N覆盖层18的电连接。图2至图6和图9至图10中示出的器件200-600和900-1000的横截面视图可以由如图14A和图14B中所示的虚线8(a)’和8(b)’指示。“岛状布局”的优势类似于诸如减小栅极沟道电阻和器件的整体导通状态电阻之类的“梳状布局”的优势。
图15A示出了示例III-N材料结构实施例(诸如图6的器件600的材料结构)，其具有由图15A中的虚线区域151指示的用于在源极接触21和p型III-N本体层17之间形成隧道结的详细III-N材料层结构以及形成在源极和漏极之间的本体二极管。如先前在图2中描述的，作为p型GaN本体层17与n型GaN覆盖层18之间的界面，可以通过在III-N本体层17(例如，厚度在2nm和50nm之间且掺杂密度大于5×1019cm-3)的顶表面处引入高度掺杂的p型GaN区域154(即，p++GaN)并且在III-N覆盖层18(例如，厚度在2nm和50nm之间且掺杂密度大于5×1019cm-3)的底表面处引入高度掺杂的n型GaN区域152(即，n++GaN)来形成隧道结接触。通过在层152和层154之间***薄的AlyGa1-yN(0<y≤1)层153，可以进一步改善N极型III-N材料中的隧道结的质量(使得隧道结界面区域151是p+GaN/p++GaN/AlyGa1-yN/n++GaN/n+GaN)。薄AlyGa1-yN层153的厚度可以在0.5nm和5nm之间优选地在0.5nm和2nm之间。优选地，AlyGa1- yN层153具有高铝组分，例如，铝的组分(y)可以大于50％(即，y＞0.5)。铝组分可以接近100％(即，y＝1)，使得该层为AlN。P++层154和n++层152可以为10-30nm厚并且具有分别大于5×1019cm-3的Mg和Si浓度。
已经引入了隧道结151，以改善源极接触21的金属与p型III-N本体层17之间的电接触。为了验证p型III-N本体层17的电流阻挡性质，图15A的材料结构被如图15B所示地表征为源极接触21和漏极接触22之间的两端子体二极管。这里，电流-电压曲线AA示出了体二极管的整流行为。当阳极(即，源极接触)被正向偏置(在电压范围AB中)时，体二极管以导通模式操作(电流密度为～50A/cm2)，而当阳极被反向偏置(在电压范围AC中)时，体二极管以阻挡模式操作(漏电流高达～200μA/cm2)，如图15B中所示。
图15C示出了p++/n++隧道结的电流-电压曲线，图15D示出了诸如图15A的虚线区域151中所示的结构之类的p++/AlN/n++隧道结的电流-电压曲线。图15D中的在高度掺杂的p型GaN层154与高度掺杂的n型GaN层152之间的界面处***有AlN中间层153的隧道结的接触电阻比其中省去了AlN中间层153的图15C的隧道结结构的接触电阻小得多，如以上提到的附图中的曲线的斜率所指示的。
图16A中示出了被制造成不带迁移率增强层的晶体管器件和用2.6nm的GaN迁移率增强层(诸如，图6中的GaN迁移率增强层31)制造的晶体管器件的特征。对于曲线162所指示的不带迁移率增强层的器件，10μA/mm下的阈值电压(Vth)、亚阈值斜率(SS)和所估计的垂直沟道迁移率(μ)分别为+3.5V、360mV/dec和4.3cm2/V·s。对于曲线161所指示的带有迁移率增强层的器件，10μA/mm下的阈值电压(Vth)、亚阈值斜率(SS)和所估计的垂直沟道迁移率(μ)分别为+2.2V、228mV/dec和26cm2/V·s。正如预期的，通过将栅极区中的沟道远离p型本体层移动，带有迁移率增强层的器件的阈值电压偏置为更低。在图16B和图16C中图示的输出曲线(在Vg＝0V、+2.5V、+5V、+7.5V时获取的Ids-Vds)中也可以观察到迁移率增强层的有益作用。与被制造成不带迁移率增强层的器件(图16B中示出)相比，被制造成带有迁移率增强层的器件(图16C中示出)具有较低的侧壁沟道Ron(20.0Ω·mm与4.25Ω·mm)和较高的漏极饱和电流(Vg＝+7.5V时的42mA与5mA/mm)。
接下来，使用诸如图12和图13C中示出的栅极结构不同的栅极结构来进一步表征利用如图16C中所示的迁移率增强层制造的器件。图17A、图17B和图17C中分别示出了具有“平面布局”、2倍“梳状布局”和5倍“梳状布局”的栅极侧壁设计的器件的电流-电压输出曲线。这些输出曲线表明，器件分别表现出22.9Ω·mm、6.6Ω·mm和3.8Ω·mm的导通电阻，并且分别表现出42mA/mm、115mA/mm和189mA/mm的Vg＝+7.5V时的漏极饱和电流。与利用“平面布局”制造的器件相比，通过利用“梳状布局”实现栅极结构，可以实现显著的导通电阻改善。与“平面布局”相比，在“梳状布局”晶体管中未观察到对阈值电压、亚阈值斜率和迁移率的有害影响。
图18示出了分别在1V、5V和10V的顺序增大的漏极偏置下的从与用5倍“梳状布局”和2.6nm的GaN迁移率增强层制造的器件相似的器件获取的电流-电压曲线。图18的器件具有大于2V的Vth，当在顺序越来越高的漏极电压下偏置时没有可观察到的Vth偏移，这指示了配备有p型GaN本体层的栅极模块的不可忽略的漏极诱导势垒降低(DIBL)和优异的阻挡性质。
为了进一步评估器件的阈值稳定性，已经在高温关断状态应力和高温负栅极偏置应力下测试了Vth。在(Vg；Vd)＝(0V；10V)的条件下在130℃下执行高温关断状态应力超过120小时。以对数时间间隔，在正方向上扫描栅极电压，以获取电流-电压传输曲线。Vth的差异在图19中被绘制为时间的对数函数。在超过120小时的栅极应力后，Vth经历了相对小的负Vth偏移
Figure BDA0003013295900000431
并且在整个应力时段中，该器件通常保持常关(即，Vth>0V)。
在(Vg；Vd)＝(-4V；0.1V)的条件下在130℃下执行高温负偏置应力超过120小时。以对数时间间隔，在负方向上扫描栅极电压，以获取电流-电压传输曲线。Vth的差异在图20中被绘制为时间的对数函数。在超过120小时之后，阈值电压指示相对小的负Vth偏移
Figure BDA0003013295900000441
在这两种应力条件下(关断状态和负栅极偏置)，器件在整个应力时段内均保持常关性质。没有观察到亚阈值斜率的下降和亚阈值泄漏。常关状态下相对稳定的Vth和负栅极偏置还证实了配备有p型GaN本体层的栅极模块的优异的电静态特性。
已经描述了多种实现方式。但是，应当理解，可以在不脱离本文中描述的技术和器件的精神和范围的情况下进行各种修改。
实施例
尽管在所附权利要求书中定义了本发明，但应该理解，本发明还可以(替选地)按照以下的实施例来定义：
A1.一个实施例可以包括一种III-N器件，所述III-N器件包括：III-N材料结构，其在衬底上方，其中，III-N材料结构包括III-N缓冲层、III-N势垒层和III-N沟道层，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导2DEG沟道；p型III-N本体层，其在器件的源极侧接入区中的III-N沟道层上方，而不在器件的漏极侧接入区中的III-N沟道层上方；以及n型III-N覆盖层，其在p型III-N本体层上方；源电极、栅电极以及漏电极，其各自在与衬底相反的一侧的III-N材料结构上方；其中，源电极接触n型III-N覆盖层并电连接到p型III-N本体层，并且漏电极接触III-N沟道层；并且其中，当栅电极以比器件的阈值电压低的电压相对于源电极偏置时，源电极与2DEG沟道电隔离。
A2.根据A1所述的实施例，其中，III-N器件是N极型器件。
A3.根据A2所述的实施例，其中，III-N势垒层在III-N沟道层和III-N缓冲层之间。
A4.根据A1-A3中任一项所述的实施例，还包括栅极绝缘体层，其中，栅极绝缘体层和栅电极形成在器件的栅极区中的p型层的垂直或倾斜的侧壁上方，栅电极还包括朝向源电极延伸的第一部分和朝向漏电极延伸的第二部分。
A5.根据A4所述的实施例，其中，III-N器件被配置为使得当栅电极以比器件的阈值电压高的电压相对于源电极偏置时，在与栅极绝缘体层相邻的p型III-N本体层中形成反转沟道，并且在向漏电极施加正电压时，反转沟道将源电极电连接到2DEG沟道。
A6.根据A4或A5所述的实施例，其中，III-N器件被配置为使得在栅电极以比器件的阈值电压高的电压相对于源电极偏置时，包括2DEG沟道的导电器件沟道从源电极向漏电极连续地延伸，并且在栅电极以比阈值电压低的电压相对于源电极偏置并且漏电极具有相对于源电极的正电压偏置时，在III-N器件的栅极区中，器件沟道被耗尽移动电荷。
A7.根据A4、A5或A6所述的实施例，还包括在栅极绝缘体层和III-N本体层之间的III-N层结构。
A8.根据A7所述的实施例，其中，III-N层结构接触源极侧接入区中的III-N覆盖层并接触漏极侧接入区中的III-N沟道层。
A9.根据A7或A8所述的实施例，其中，III-N层结构在源电极和漏电极之间连续地延伸。
A10.根据A7、A8或A9所述的实施例，其中，III-N层结构至少包括与III-N本体层接触的GaN层。
A11.根据A10所述的实施例，其中，III-N层结构还包括在栅极绝缘体层和GaN层之间的AlxGa1-xN层，其中，x在0.5和1之间。
A12.根据A4-A11中任一项所述的实施例，其中，III-N本体层的垂直或倾斜的侧壁与相反的III-N材料结构的顶表面之间的角度在20°和80°之间。
A13.根据A1-A12中任一项所述的实施例，还包括在III-N本体层和III-N材料结构之间的厚度在0.5nm至5nm的范围内的AlN层。
A14.根据A1-A13中任一项所述的实施例，还包括在III-N本体层和III-N覆盖层之间的厚度在0.5nm至5nm的范围内的AlN层。
A15.根据A1-A14中任一项所述的实施例，其中，源电极直接接触并电连接到p型III-N本体层。
B1.一个实施例可以包括一种III-N晶体管，III-N晶体管包括：III-N材料结构；漏电极，其连接到III-N材料结构中的至少2DEG沟道；源电极，其通过电流阻挡层与横向2DEG沟道分开；以及栅电极，其被配置为调制流入源电极和横向2DEG沟道之间的倾斜或垂直的沟道中的电流；其中，晶体管的阈值电压大于0V。
B2.根据B1所述的实施例，其中，电流阻挡层的厚度大于50nm。
B3.根据B1或B2所述的实施例，其中，电流阻挡层被p型掺杂，并且当栅电极以比晶体管的阈值电压低的电压相对于源电极偏置时，晶体管的垂直沟道基本上被耗尽电子。
B4.根据B1、B2或B3所述的实施例，其中，倾斜或垂直的沟道与横向2DEG沟道之间的角度在20°和80°之间。
B5.根据B1-B4中任一项所述的实施例，还包括在电流阻挡层和栅电极之间的III-N层结构。
C1.一个实施例可以包括一种电子器件，电子器件包括：N极型III-N材料结构，其中，III-N材料结构包括III-N沟道层、p型GaN本体层和n型GaN覆盖层；栅极接触，其在源极接触和漏极接触之间，其中，p型GaN本体层在源极接触和III-N沟道层之间并且漏极接触直接接触III-N沟道层；以及III-N层结构，其在栅极接触和p型GaN本体层的侧壁之间，其中，III-N层结构接触在源极接触和栅极接触之间的第一区域中的n型GaN覆盖层，并且接触栅极接触和漏极接触之间的第二区域中的III-N沟道层。
C2.根据C1所述的实施例，其中，在源极接触和漏极接触之间，III-N层结构是连续的。
C3.根据C1或C2所述的实施例，其中，III-N层结构包括GaN层。
C4.根据C3所述的实施例，其中，III-N层结构还包括AlyGa1-yN层，其中，y大于0.5。
C5.根据C3或C4所述的实施例，其中，GaN层的厚度在2nm和10nm之间。
C6.根据C1-C5中任一项所述的实施例，其中，n型GaN覆盖层的薄层电阻低于III-N沟道层的薄层电阻。
C7.根据C1-C6中任一项的实施例，其中，p型GaN本体层的厚度在2nm和5μm之间并且其掺杂密度小于5×1019cm-3。
C8.根据C1-C7中任一项所述的实施例，其中，第二区域中的III-N沟道层的厚度小于第一区域中的III-N沟道层的厚度。
C9.根据C1-C8中任一项所述的实施例，其中，使III-N沟道层的组分阶变，使得极化场的梯度在[000-1]方向上为负。
C10.根据C1-C9中任一项所述的实施例，其中，III-N材料结构还包括III-N背势垒层，其中，III-N沟道层在p型GaN本体层和III-N背势垒层之间。
C11.根据C10所述的实施例，其中，III-N背势垒层包括第一部分、第二部分和第三部分；其中，第一部分包括n型GaN，第二部分包括具有变化组分的AlGaN，并且第三部分包括具有恒定组分的AlGaN。
C12.根据C11所述的实施例，其中，n型GaN掺杂有硅。
D1.一个实施例可以包括一种电子器件，该电子器件包括：N极型III-N材料结构，其包括具有第一掺杂密度的第一n型GaN层，在具有第二掺杂密度的第一p型GaN层上方；以及电极，其至少部分在n型GaN层上方；其中，电极通过隧道结电连接到p型层；并且隧道结在p型GaN层与n型GaN层之间的界面中包括AlyGa1-yN层，其中，0<y≤1。
D2.根据D1所述的实施例，还包括在n型层中的凹部，其中，电极至少部分地在凹部中。
D3.根据D2所述的实施例，其中，所凹部的至少一部分延伸到p型GaN层的顶表面，并且电极的一部分直接接触p型GaN层，其中，隧道结穿过n型层中的凹部的侧壁形成在电极和p型GaN层之间。
D4.根据D1-D3中任一项所述的实施例，其中，y大于0.5，并且AlyGa1-yN层的厚度在0.5nm和5nm之间。
D5.根据D1-D4中任一项所述的实施例，其中，隧道结还包括在第一n型GaN层和AlyGa1-yN层之间的第二n型GaN层以及在第一p型GaN层和AlyGa1-yN层之间的第二p型GaN层，其中，第二n型GaN层和第二p型GaN层的掺杂密度大于第一掺杂密度和第二掺杂密度。
D6.根据D5所述的实施例，其中，第二p型GaN层和第二n型GaN层各自的厚度在2nm和50nm之间并且其掺杂密度大于5×1019cm-3。
D7.根据D1-D6中任一项所述的实施例，其中，第一p型GaN层的厚度在2nm和5μm之间并且其掺杂密度小于5×1019cm-3。
E1.一个实施例可以包括一种操作III-N器件的方法，所述方法包括：将栅极接触以比阈值电压大的电压相对于源极接触偏置，其中，在栅极绝缘体层与p型III-N层之间的垂直边界处形成反转沟道，由此将源极接触电连接到横向2DEG沟道；以及将漏极接触相对于源极接触以正电压偏置；其中，电子从源极接触开始，通过反转沟道，流入横向2DEG沟道中；并且在源极接触和漏极接触之间形成连续的器件沟道。
E2.根据E1所述的实施例，还包括将栅极接触以比阈值电压小的电压相对于源极接触偏置；其中，p型III-N层完全耗尽了p型III-N层与栅极绝缘体层之间的垂直界面处的所有电荷，使得没有反转沟道并且在源极接触和横向2DEG沟道之间的器件沟道是不连续的。
E3、根据E1或E2所述的实施例，还包括：将漏极接触以比最小电压大的正电压偏置；其中，在源极侧接入区中，2DEG沟道被完全耗尽了电荷。
E4、根据E3所述的实施例，其中，最小电压小于10V。
F1.一个实施例可以包括一种电子器件，电子器件包括：衬底和在衬底上方的III-N材料结构；以及栅电极和栅极绝缘层，栅极绝缘层在III-N材料结构和栅电极之间；以及源电极和漏电极，源电极包括接触III-N材料结构的一部分，源电极和漏电极在III-N材料结构的与衬底相反的一侧；其中，源电极的与III-N材料结构接触的一部分形成在栅电极和漏电极之间。
F2.根据F1所述的实施例，还包括：栅极区和接入区，栅极区在栅电极的下方，并且接入区在栅电极和漏极之间；并且III-N材料结构包括主III-N沟道层和主III-N势垒层，其中，组分差异诱导在栅极区和漏极之间延伸的主2DEG沟道。
F3.根据F1或F2所述的实施例，III-N材料结构包括在III-N沟道层上方的绝缘GaN层；并且绝缘GaN层在源电极的接触III-N材料结构的一部分和2DEG沟道之间。
F4.根据F1或F2所述的实施例，III-N材料结构包括在III-N沟道层上方的p型GaN层；并且p型GaN层在源电极的接触III-N材料结构的一部分和2DEG沟道之间。
F5.根据F4所述的实施例，器件还包括在p型GaN层上方的n型GaN层，源电极连接到n型GaN层和p型GaN层；并且n型GaN层和p型GaN层在源电极和栅极区之间延伸。
F6.根据F4或F5所述的实施例，器件还包括含GaN/AlGaN层的再生长的III-N层结构，再生长的III-N层形成在栅极绝缘层和p型GaN层之间；其中，当器件被偏置到阈值电压以上时，栅极区中的电流传导沟道延伸通过再生长的III-N层。
F7.根据F1-F6中任一项所述的实施例，其中，III-N材料结构包括形成在衬底和主III-N沟道层之间形成的辅助III-N沟道层和辅助III-N势垒层，其中，组分差异诱导在栅电极和漏极之间延伸的辅助2DEG沟道。
F8.根据F7所述的实施例，其中，器件中的在III-N材料结构中交替η次的III-N沟道和III-N势垒层将诱导η个2DEG沟道。
F9.根据F8所述的实施例，其中，各III-N势垒层的组分被配置为使得感应电荷随着各后续层而减少，其中，最低的电荷在靠近衬底的2DEG沟道中，而最高的电荷在远离衬底的沟道中。
G1.一个实施例可以包括一种电子器件，电子器件包括：在衬底上方的III-N材料结构，其中，III-N材料结构包括：III-N沟道层，其在III-N缓冲层上方；III-N势垒层，其在III-N沟道层上方，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导横向2DEG沟道；源极接触、栅极接触和漏极接触，其在与衬底相反的一侧的III-N材料结构上方；以及p型III-N本体层，其在源极侧接入区中的III-N势垒层上方，而不在漏极侧接入区中的III-N势垒层上方；并且源极接触电连接到p型III-N本体层；并且漏极电连接到2DEG沟道并且当器件被偏置到阈值电压以下时，源极与2DEG沟道电隔离。
G2.根据G1所述的实施例，器件还包括栅极绝缘体层；其中，栅极绝缘体层和栅电极形成在栅极区中的p型III-N本体层的垂直侧壁上方，栅极接触包括朝向源极接触延伸的第一部分和朝向漏极接触延伸的第二部分。
G3.根据G1或G2所述的实施例，器件还包括形成穿过栅极区中的III-N势垒层的凹部，凹部暴露p型III-N本体层的垂直侧壁和漏极接触之间的区域中的III-N沟道层的顶表面。
G4.根据G3所述的实施例，还包括在栅极绝缘体层和III-N本体层之间形成的附加III-N层结构；并且附加III-N层结构至少部分地形成在凹部中。
G5.根据G3或G4所述的实施例，其中，栅极绝缘体层和栅极接触至少部分地形成在凹部中。
G6.根据G3、G4和G5所述的实施例，其中，III-N沟道层的在凹部下方的区域掺杂有硅。
G7.根据G4至G6中任一项所述的实施例，其中，当器件以比阈值电压大的电压偏置时，在器件的栅极区中的附加III-N层结构中形成电子沟道；并且当向漏极施加正电压时，电子沟道将源极接触电连接到2DEG沟道。
G8.根据G7所述的实施例，其中，阈值电压大于0V。
G9.根据G4至G8中任一项所述的实施例，其中，附加III-N层结构在源极接触和漏极接触之间连续地延伸。
G10.根据G4-G9中任一项所述的实施例，其中，附加III-N层结构包括与III-N本体层接触的GaN迁移率增强层以及与GaN迁移率增强层接触的AlGaN迁移率增强层。
G11.根据G10所述的实施例，其中，与总的III族材料组分相比，AlGaN迁移率增强层的铝组分大于50％的铝。
G12.根据G1-G10中任一项所述的实施例，其中，栅极区中的III-N本体层的垂直侧壁包含相对于III-N势垒层的与衬底相反的顶表面的角度；其中，角度在20°和80°之间。
G13.根据G1-G11中任一项所述的实施例，其中，器件还包括设置在III-N本体层和III-N势垒层之间的AlN层，并且AlN层的厚度在0.5nm和5.0nm之间。
G14.根据G1-G12中任一项所述的实施例，其中，器件还包括设置在III-N本体层和III-N覆盖层之间的AlN层，并且AlN层的厚度在0.5nm和5.0nm之间。
H1.一个实施例可以包括一种III-N器件，III-N器件包括：III-N材料结构，其在衬底上方，III-N材料结构包括III-N缓冲层以及在源极侧接入区中的III-N缓冲层上方而不在漏极侧接入区中的III-N缓冲层上方的p型层；以及源极接触、栅极接触和漏极接触，其与衬底相反的一侧的III-N缓冲层上方；以及III-N沟道层和III-N势垒层，其形成在在源极接触和漏极接触之间延伸的III-N材料结构上方；其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导2DEG沟道；并且源极接触连接到p型层，并且p型层的侧壁角度形成在栅极接触下方的区域中的III-N沟道层的半极型晶体取向。
H2.根据H所述1的实施例，其中，III-N沟道层的厚度在10nm和300nm之间。
H3.根据H1或H2所述的实施例，其中，III-N势垒层的厚度在1nm和100nm之间。
H4.根据H1、H2或H3所述的实施例，其中，器件是耗尽模式器件。
I1.一个实施例可以包括一种电子器件，电子器件包括：N极型III-N材料结构，其在衬底上方，其中，III-N材料结构包括在III-N缓冲层上方的III-N势垒层；以及III-N沟道层，其在III-N势垒层上方，其中，III-N势垒层与III-N沟道层之间的组分差异造成在III-N沟道层中诱导横向2DEG沟道；p型III-N本体层，其在源极侧接入区中的III-N沟道层上方，p型III-N本体层具有以相对于III-N沟道层的顶表面的非零角度的侧壁；n型III-N覆盖层，其在p型III-N本体层上方；源极接触，其接触n型III-N覆盖层；漏极接触，其接触III-N沟道层；栅极绝缘体层，其接触栅极接触，并且栅极绝缘体层以非零角度接触p型III-N本体层的侧壁。
I2.根据I1所述的实施例，还包括在栅极绝缘体层和III-N本体层之间的附加III-N层结构。

Claims (39)

1.一种III-N器件，包括：
III-N材料结构，所述III-N材料结构在衬底上方，其中，所述III-N材料结构包括III-N缓冲层、III-N势垒层和III-N沟道层，其中，所述III-N势垒层与所述III-N沟道层之间的组分差异造成在所述III-N沟道层中诱导2DEG沟道；
p型III-N本体层，所述p型III-N本体层在所述器件的源极侧接入区中的所述III-N沟道层上方，而不在所述器件的漏极侧接入区中的所述III-N沟道层上方；以及
n型III-N覆盖层，所述n型III-N覆盖层在所述p型III-N本体层上方；
源电极、栅电极以及漏电极，所述源电极、所述栅电极以及所述漏电极各自在与所述衬底相反的一侧的所述III-N材料结构上方；
其中，所述源电极接触所述n型III-N覆盖层并且电连接到所述p型III-N本体层，并且所述漏电极接触所述III-N沟道层；并且
其中，当所述栅电极以比所述器件的阈值电压低的电压相对于所述源电极被偏置时，所述源电极与所述2DEG沟道电隔离。
2.根据权利要求1所述的器件，其中，所述III-N器件是N极型器件。
3.根据权利要求2所述的器件，其中，所述III-N势垒层在所述III-N沟道层和所述III-N缓冲层之间。
4.根据权利要求1所述的器件，还包括栅极绝缘体层，其中，所述栅极绝缘体层和所述栅电极形成在所述器件的栅极区中的所述p型层的垂直或倾斜的侧壁上方，所述栅电极还包括朝向所述源电极延伸的第一部分和朝向所述漏电极延伸的第二部分。
5.根据权利要求4所述的器件，其中，所述III-N器件被配置为使得当所述栅电极以比所述器件的所述阈值电压大的电压相对于所述源电极被偏置时，在与所述栅极绝缘体层相邻的所述p型III-N本体层中形成反转沟道，并且
在向所述漏电极施加正电压时，所述反转沟道将所述源电极电连接到所述2DEG沟道。
6.根据权利要求4所述的器件，其中，
所述III-N器件被配置为使得在所述栅电极以比所述器件的所述阈值电压大的电压相对于所述源电极被偏置时，包括所述2DEG沟道的导电器件沟道从所述源电极向所述漏电极连续地延伸；并且
在所述栅电极以比所述阈值电压小的电压相对于所述源电极被偏置并且所述漏电极具有相对于所述源电极的正电压偏置时，在所述III-N器件的所述栅极区中，所述器件沟道被耗尽移动电荷。
7.根据权利要求4所述的器件，还包括在所述栅极绝缘体层和所述III-N本体层之间的III-N层结构。
8.根据权利要求7所述的器件，其中，所述III-N层结构接触所述源极侧接入区中的所述III-N覆盖层并且接触所述漏极侧接入区中的所述III-N沟道层。
9.根据权利要求7所述的器件，其中，所述III-N层结构在所述源电极和所述漏电极之间连续地延伸。
10.根据权利要求7所述的器件，其中，所述III-N层结构至少包括与所述III-N本体层接触的GaN层。
11.根据权利要求10所述的器件，其中，所述III-N层结构还包括在所述栅极绝缘体层和所述GaN层之间的AlxGa1-xN层，其中，x在0.5和1之间。
12.根据权利要求4所述的器件，其中，所述III-N本体层的所述垂直或倾斜的侧壁与相反的所述III-N材料结构的顶表面之间的角度在20°和80°之间。
13.根据权利要求1所述的器件，还包括在所述III-N本体层和所述III-N材料结构之间的厚度在0.5nm至5nm的范围内的AlN层。
14.根据权利要求1所述的器件，还包括在所述III-N本体层和所述III-N覆盖层之间的的厚度在0.5nm至5nm的范围内的AlN层。
15.根据权利要求1所述的器件，其中，所述源电极直接接触并且电连接到所述p型III-N本体层。
16.一种III-N晶体管，包括：
III-N材料结构；
漏电极，所述漏电极连接到所述III-N材料结构中的横向2DEG沟道；
源电极，所述源电极通过电流阻挡层与所述横向2DEG沟道分开；以及
栅电极，所述栅电极被配置为调制流入所述源电极和所述横向2DEG沟道之间的倾斜或垂直的沟道中的电流；其中，
所述晶体管的阈值电压大于0V。
17.根据权利要求16所述的晶体管，其中，所述电流阻挡层的厚度大于50nm。
18.根据权利要求17所述的晶体管，其中，所述电流阻挡层被p型掺杂，并且当所述栅电极以比所述晶体管的所述阈值电压低的电压相对于所述源电极被偏置时，所述晶体管的所述垂直的沟道基本上被耗尽电子。
19.根据权利要求16所述的晶体管，其中，所述倾斜或垂直的沟道与所述横向2DEG沟道之间的角度在20°和80°之间。
20.根据权利要求16所述的晶体管，还包括在所述电流阻挡层和所述栅电极之间的III-N层结构。
21.一种电子器件，包括：
N极型III-N材料结构，其中，所述III-N材料结构包括III-N沟道层、p型GaN本体层和n型GaN覆盖层；
栅极接触，所述栅极接触在源极接触和漏极接触之间，其中，所述p型GaN本体层在所述源极接触和所述III-N沟道层之间并且所述漏极接触直接接触所述III-N沟道层；以及
III-N层结构，所述III-N层结构在所述栅极接触和所述p型GaN本体层的侧壁之间，其中，所述III-N层结构接触在所述源极接触和所述栅极接触之间的第一区域中的所述n型GaN覆盖层，并且接触在所述栅极接触和所述漏极接触之间的第二区域中的所述III-N沟道层。
22.根据权利要求21所述的器件，其中，在所述源极接触和漏极接触之间，所述III-N层结构是连续的。
23.根据权利要求21所述的器件，其中，所述III-N层结构包括GaN层。
24.根据权利要求23所述的器件，其中，所述III-N层结构还包括AlyGa1-yN层，其中，y大于0.5。
25.根据权利要求23所述的器件，其中，所述GaN层的厚度在2nm和10nm之间。
26.根据权利要求21所述的器件，其中，所述n型GaN覆盖层的薄层电阻低于所述III-N沟道层的薄层电阻。
27.根据权利要求21所述的器件，其中，所述p型GaN本体层的厚度在2nm和5μm之间并且掺杂密度小于5×1019cm-3。
28.根据权利要求21所述的器件，其中，所述第二区域中的所述III-N沟道层的厚度小于所述第一区域中的所述III-N沟道层的厚度。
29.根据权利要求21所述的器件，其中，使所述III-N沟道层的组分阶变，使得极化场的梯度在[000-1]方向上为负。
30.根据权利要求21所述的器件，其中，所述III-N材料结构还包括III-N背势垒层，其中，所述III-N沟道层在所述p型GaN本体层和所述III-N背势垒层之间。
31.根据权利要求30所述的器件，其中，所述III-N背势垒层包括第一部分、第二部分和第三部分；其中，
所述第一部分包括n型GaN，所述第二部分包括具有变化组分的AlGaN，并且所述第三部分包括具有恒定组分的AlGaN。
32.根据权利要求31所述的器件，其中，所述n型GaN掺杂有硅。
33.一种电子器件，包括：
N极型III-N材料结构，所述N极型III-N材料结构包括具有第一掺杂密度的第一n型GaN层，所述第一n型GaN层在具有第二掺杂密度的第一p型GaN层上方；以及
电极，所述电极至少部分在所述n型GaN层上方；其中，
所述电极通过隧道结电连接到所述p型层；以及
所述隧道结在所述p型GaN层与所述n型GaN层之间的界面中包括AlyGa1-yN层，其中，0<y≤1。
34.根据权利要求33所述的器件，还包括在所述n型层中的凹部，其中，所述电极至少部分地在所述凹部中。
35.根据权利要求34所述的器件，其中，所述凹部的至少一部分延伸到所述p型GaN层的顶表面，并且所述电极的一部分直接接触所述p型GaN层，其中，所述隧道结通过所述n型层中的所述凹部的侧壁形成在所述电极和所述p型GaN层之间。
36.根据权利要求33所述的器件，其中，y大于0.5，并且AlyGa1-yN层的厚度在0.5nm和5nm之间。
37.根据权利要求36所述的器件，其中，所述隧道结还包括在所述第一n型GaN层和所述AlyGa1-yN层之间的第二n型GaN层以及在所述第一p型GaN层和所述AlyGa1-yN层之间的第二p型GaN层，其中，所述第二n型GaN层和所述第二p型GaN层的掺杂密度大于所述第一掺杂密度和所述第二掺杂密度。
38.根据权利要求37所述的器件，其中，所述第二p型GaN层和所述第二n型GaN层各自的厚度在2nm和50nm之间并且掺杂密度大于5×1019cm-3。
39.根据权利要求38所述的器件，其中，所述第一p型GaN层的厚度在2nm和5μm之间并且掺杂密度小于5×1019cm-3。
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