KR20160029290A - 메모리 장치와 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치와 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 장치는 제1뱅크에 대한 프리차지 커맨드를 수신한 이후에 상기 제1뱅크에 대한 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1뱅크의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록, 상기 액티브 지시 신호에 따라 상기 제1뱅크에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록, 및 상기 액티브 제어 신호에 따라 상기 제1뱅크의 액티브 작동을 제어하는 드라이버 블록을 포함한다.

Description

메모리 장치와 이를 포함하는 메모리 시스템{MEMORY DEVICE, AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명의 개념에 따른 실시 예는 메모리 장치에 관한 것으로, 특히 프리차지 작동의 완료 여부를 확인한 이후에 액티브 작동을 수행하고, 셀 데이터 라이트 시간을 늘릴 수 있는 메모리 장치와 이를 포함하는 메모리 시스템에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라 메모리 장치는 복수 개의 뱅크를 구비하는 멀티 뱅크(multiple bank) 구조를 갖게 되었다. 복수 개의 뱅크를 구비하는 메모리 장치에 대한 프리차지 작동은, 각 뱅크별 프리차지를 수행하는 프리차지 작동 및/또는 모든 뱅크를 동시에 프리차지하는 전 뱅크 프리차지(all bank precharge) 작동을 포함한다. 프리차지 작동은 프리차지 명령과 함께 프리차지하고자 하는 뱅크에 대한 뱅크 어드레스(bank address)가 메모리 장치로 인가됨으로서 수행된다.
메모리 장치에서 액티브 커맨드가 들어오면, 메모리 장치는 워드 라인을 인에이블하고, 셀 트랜지스터를 통해 비트 라인과 셀 커패시터를 연결하여 데이터를 리드 또는 라이트할 수 있다. 이후에, 메모리 장치에서 프리차지 커맨드가 들어오면, 메모리 장치는 일정한 지연시간을 가진 후에 인에이블되어 있는 워드 라인을 디스에이블하여 셀 트랜지스터를 오프시키고, 비트 라인과 셀 커패시터의 연결을 끊는다.
이때, 프리차지 커맨드를 받고 워드 라인이 디스에이블될 때까지의 시간은 일정하게 설정되지만, 상기 시간은 전압, 온도, 공정 산포 등에 따라 변할 수 있다.
프리차지 커맨드를 받고 워드 라인이 디스에이블될 때까지의 시간이 전압, 온도, 공정 산포 등에 의해서 길어지면, 비트 라인이 제대로 프리차지되지 않은 상태에서 메모리 장치가 액티브 작동을 수행하는 문제점이 있다.
반면, 프리차지 커맨드를 받고 워드 라인이 디스에이블될 때까지의 시간이 전압, 온도, 공정 산포 등에 의해서 짧아지면, 워드 라인이 인에이블되는 시간이 짧아지므로, 셀 커패시터의 데이터 라이트 시간이 줄어드는 문제점이 있다.
상기 문제점들을 해결하기 위하여 본 발명이 이루고자 하는 기술적인 과제는, 프리차지 작동의 완료 여부를 확인한 이후에 액티브 작동을 수행하고, 셀 데이터 라이트 시간을 늘릴 수 있는 메모리 장치와 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 메모리 장치는 제1뱅크에 대한 프리차지 커맨드를 수신한 이후에 상기 제1뱅크에 대한 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1뱅크의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록과, 상기 액티브 지시 신호에 따라 상기 제1뱅크에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록과, 상기 액티브 제어 신호에 따라 상기 제1뱅크의 액티브 작동을 제어하는 드라이버 블록을 포함한다.
상기 프리차지 컨트롤 블록은 상기 프리차지 커맨드에 따라 상기 제1뱅크에 대한 프리차지 제어 신호를 생성하고, 상기 드라이버 블록은 상기 프리차지 제어 신호에 따라 상기 제1뱅크에 대한 상기 프리차지 작동을 제어할 수 있다.
실시 예에 따라, 상기 프리차지 컨트롤 블록은, 상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 앞서는 경우, 상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성할 수 있다.
다른 실시 예에 따라, 상기 프리차지 컨트롤 블록은, 상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 뒤지는 경우, 상기 액티브 커맨드에 따라 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성할 수 있다.
상기 액티브 컨트롤 블록은, 상기 액티브 지시 신호가 제1레벨인 경우, 상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성하고, 상기 액티브 지시 신호가 상기 제1레벨과 상이한 제2레벨인 경우, 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성할 수 있다.
상기 메모리 장치는 상기 제1뱅크에 대한 상기 프리차지 커맨드를 수신한 이후에 제2뱅크에 대한 액티브 커맨드를 수신하면, 상기 제1뱅크에 대한 상기 프리차지 작동의 완료 여부를 판단하지 않을 수 있다.
상기 프리차지 작동이 시작될 때, 상기 제1뱅크에 속하고 상기 프리차지 작동을 수행하는 워드 라인의 워드 라인 신호가 디스에이블되고, 상기 프리차지 작동이 완료될 때, 상기 워드 라인 신호가 인에이블될 수 있다.
상기 드라이버 블록은, 상기 액티브 제어 신호에 따라 워드 라인 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 워드 라인 신호를 디스에이블하는 워드라인 드라이버, 및 상기 액티브 제어 신호에 따라 비트 라인 센싱 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 비트 라인 센싱 신호를 디스에이블하는 센싱 드라이버를 포함할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 장치는 제1서브 블록을 포함하는 제1뱅크, 상기 제1서브 블록에 대한 프리차지 커맨드를 수신한 이후에 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1서브 블록의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록, 상기 액티브 지시 신호에 따라 상기 제1서브 블록에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록, 및 상기 액티브 제어 신호에 따라 상기 제1서브 블록의 액티브 작동을 제어하는 드라이버 블록을 포함한다.
실시 예에 따라, 상기 액티브 커맨드는 상기 제1서브 블록에 대한 제1액티브 커맨드일 수 있다.
다른 실시 예에 따라, 상기 제1뱅크는 상기 제1서브 블록과 인접하는 제2서브 블록을 더 포함하고, 상기 액티브 커맨드는 상기 제2서브 블록에 대한 제2액티브 커맨드일 수 있다.
상기 프리차지 컨트롤 블록은 상기 프리차지 커맨드에 따라 상기 제1서브 블록에 대한 프리차지 제어 신호를 생성하고, 상기 드라이버 블록은 상기 프리차지 제어 신호에 따라 상기 제1서브 블록에 대한 상기 프리차지 작동을 제어할 수 있다.
실시 예에 따라, 상기 프리차지 컨트롤 블록은, 상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 앞서는 경우, 상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성할 수 있다.
다른 실시 예에 따라, 상기 프리차지 컨트롤 블록은, 상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 뒤지는 경우, 상기 액티브 커맨드에 따라 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성할 수 있다.
상기 액티브 컨트롤 블록은, 상기 액티브 지시 신호가 제1레벨인 경우, 상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성하고, 상기 액티브 지시 신호가 상기 제1레벨과 상이한 제2레벨인 경우, 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성할 수 있다.
상기 프리차지 작동이 시작될 때, 상기 제1뱅크에 속하고 상기 프리차지 작동을 수행하는 워드 라인의 워드 라인 신호가 디스에이블되고, 상기 프리차지 작동이 완료될 때, 상기 워드 라인 신호가 인에이블될 수 있다.
상기 드라이버 블록은, 상기 액티브 제어 신호에 따라 워드 라인 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 워드 라인 신호를 디스에이블하는 워드라인 드라이버, 및 상기 액티브 제어 신호에 따라 비트 라인 센싱 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 비트 라인 센싱 신호를 디스에이블하는 센싱 드라이버를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 메모리 장치, 및 상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 장치는, 제1뱅크에 대한 프리차지 커맨드를 수신한 이후에 상기 제1뱅크에 대한 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1뱅크의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록, 상기 액티브 지시 신호에 따라 상기 제1뱅크에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록, 및 상기 액티브 제어 신호에 따라 상기 제1뱅크의 액티브 작동을 제어하는 드라이버 블록을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는 해당 뱅크에 대한 프리차지 커맨드를 받은 이후에 상기 해당 뱅크 내의 워드 라인이 디스에이블되는 시점을 조절하여, 상기 메모리 장치의 셀 데이터 라이트 시간을 늘릴 수 있는 효과가 있다.
본 발명의 실시 예에 따른 메모리 장치는 프리차지 작동의 완료 여부를 확인한 이후에 액티브 작동을 수행할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 개략적인 블록도이다.
도 2는 도 1에 도시된 작동 제어 회로의 블록도이다.
도 3은 도 1에 도시된 메모리 장치의 뱅크의 개략적인 내부 회로도이다.
도 4는 도 1에 도시된 메모리 장치가 수행하는 액티브 작동과 프리차지 작동의 일 실시 예를 나타내는 타이밍도이다.
도 5는 도 1에 도시된 메모리 장치가 수행하는 액티브 작동과 프리차지 작동의 다른 실시 예를 나타내는 타이밍도이다.
도 6은 도 1에 도시된 뱅크의 작동을 설명하기 위한 플로우 차트이다.
도 7은 본 발명의 일 실시 예에 따라 도 1에 도시된 뱅크들의 작동을 설명하기 위한 개념도이다.
도 8은 본 발명의 다른 실시 예에 따라 도 1에 도시된 뱅크들의 작동을 설명하기 위한 개념도이다.
도 9는 본 발명의 일 실시 예에 따라 뱅크 내에 포함된 서브-블록들의 작동을 설명하기 위한 개념도이다.
도 10은 본 발명의 다른 실시 예에 따라 뱅크 내에 포함된 서브-블록들의 작동을 설명하기 위한 개념도이다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템의 개략적인 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100)와 메모리 컨트롤러(300)를 포함할 수 있다.
메모리 장치(100)는 작동 제어 회로(operating control circuit, 110), 복수의 컬럼 디코더들 및 컬럼 드라이버들(160), 복수의 뱅크들(banks, 170), 라이트 드라이버(write driver, 180), 컨트롤 로직(control logic, 190), 및 데이터 입출력 회로(data I/O circuit, 200)를 포함할 수 있다.
작동 제어 회로(110)는 어드레스 버퍼(address buffer, 120), 커맨드 디코더 (command decoder, 130), 복수의 뱅크 컨트롤 블록들(bank control blocks, 140), 및 복수의 로우 디코더들 및 로우 드라이버들(150)을 포함할 수 있다.
어드레스 버퍼(120)는 메모리 컨트롤러(300)로부터 어드레스(ADD)를 수신하고 어드레스(ADD)를 저장하고, 컨트롤 로직(190)의 제어에 따라, 어드레스(ADD)를 복수의 뱅크 컨트롤 블록들(140), 복수의 로우 디코더들 및 로우 드라이버들(150), 및 복수의 컬럼 디코더들 및 컬럼 드라이버들(160) 각각으로 전송할 수 있다.
어드레스(ADD)는 작동의 대상, 예컨대 뱅크(예컨대, BANK1) 또는 뱅크 (BANK1)에 포함된 서브-블록들의 어드레스 정보 및/또는 상기 서브-블록들에 포함된 메모리 셀들의 어드레스를 포함할 수 있다. 예컨대, 어드레스(ADD)는 뱅크 어드레스(BA), 로우 어드레스(RA), 및/또는 컬럼 어드레스(CA)를 포함할 수 있다.
커맨드 디코더(130)는 메모리 컨트롤러(300)로부터 커맨드(CMD)를 수신하고, 커맨드(CMD)를 디코딩하여 액티브 커맨드(active command(ACT)) 및/또는 프리차지 커맨드(precharge command(PCG))를 복수의 뱅크 컨트롤 블록들(140) 각각으로 출력할 수 있다. 실시 예에 따라, 커맨드 디코더(130)는 메모리 장치(100) 내부에서 생성된 커맨드(CMD)를 디코딩하여 액티브 커맨드(ACT)) 및/또는 프리차지 커맨드 (PCG)를 출력할 수 있다.
커맨드 디코더(130)는, 컨트롤 로직(190)의 제어에 따라, 액티브 커맨드 (ACT)) 및/또는 프리차지 커맨드(PCG))를 컨트롤 로직(130)으로 전송할 수 있다. 실시 예에 따라, 커맨드 디코더(130)는 커맨드 (CMD)를 저장하는 커맨드 버퍼 (command buffer, 미도시)를 포함할 수 있다.
커맨드(CMD)는 복수의 신호들(예컨대, 칩 선택(chip select(CS)), 로우 어드레스 스트로브(row address strobe(RAS)), 컬럼 어드레스 스트로브(column address strobe(CAS)), 및/또는 라이트 인에이블(write enable(WE)))의 조합에 따라 결정되는 신호를 의미할 수 있다.
복수의 뱅크 컨트롤 블록들(140) 각각은, 어드레스 버퍼(120)로부터 어드레스(ADD)를 수신하고, 커맨드 디코더(130)로부터 커맨드(CMD)를 수신하여, 대응하는 복수의 로우 디코더들 및 로우 드라이버들(150) 각각과 대응하는 복수의 컬럼 디코더들 및 컬럼 드라이버들(160) 각각으로 제어 신호들(ACS 및/또는 PCS)을 전송할 수 있다.
복수의 뱅크 컨트롤 블록들(140) 각각은, 컨트롤 로직(190)의 제어에 따라, 복수의 뱅크들(170) 중에서 어느 하나의 뱅크를 선택하는 작동을 수행할 수 있다. 실시 예에 따라, 컨트롤 로직(190)은 복수의 뱅크들(170) 중에서 어느 하나의 뱅크를 직접 선택하는 작동을 수행할 수 있다. 실시 예에 따라, 복수의 뱅크 컨트롤 블록들(140)은 한 개의 뱅크 컨트롤 블록으로 구현될 수 있다.
복수의 로우 디코더들 및 로우 드라이버들(150) 각각은, 어드레스 버퍼(120)로부터 출력된 어드레스(ADD)에 기초하여 워드 라인들 중에서 어느 하나를 선택하고, 선택된 워드 라인을 제어하는 제어 신호를 복수의 뱅크들(170) 각각으로 전송할 수 있다. 실시 예에 따라, 복수의 로우 디코더들 및 로우 드라이버들(150)은 한 개의 로우 디코더 및 로우 드라이버로 구현될 수 있다.
복수의 컬럼 디코더들 및 컬럼 드라이버들(160) 각각은, 어드레스 버퍼(120)로부터 출력된 어드레스(ADD)에 기초하여 비트 라인들 중에서 어느 하나를 선택하고, 선택된 비트 라인을 제어하는 제어 신호를 복수의 뱅크들(170) 각각으로 전송할 수 있다. 실시 예에 따라, 복수의 컬럼 디코더들 및 컬럼 드라이버들(160)은 한 개의 컬럼 디코더 및 컬럼 드라이버로 구현될 수 있다.
복수의 뱅크들(170) 각각은, 메모리 셀 어레이(171)와 BLSA 블록(bit line sense amp(BLSA) block, 173)을 포함할 수 있다. 복수의 뱅크들(170) 각각은 서로 다른 레이어(layer)에 구현될 수 있고 동일한 하나의 레이어에 구현될 수도 있다.
메모리 셀 어레이(171)는, 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 불휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리 (volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다.
예컨대, 상기 메모리 셀들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), SDRAM(Synchronous Dynamic Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.
BLSA 블록(173)은 하나 또는 그 이상의 비트 라인 감지 증폭기들을 포함하고, 상기 하나 또는 그 이상의 비트 라인 감지 증폭기들을 이용하여 비트 라인 쌍으로부터 출력되는 신호를 감지 증폭할 수 있다.
라이트 드라이버(180)는 BLSA 블록(173)으로부터 감지 증폭된 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(200)로 전송할 수 있다.
컨트롤 로직(190)은 메모리 장치(100)의 전반적인 작동을 제어할 수 있다. 실시 예에 따라, 컨트롤 로직(190)은 클럭 발생기(clock generator, 미도시) 및 MRS 회로(Mode Register Set circuit, 미도시)를 포함할 수 있다.
데이터 입출력 회로(200)는 컨트롤 로직(190)의 제어에 따라 메모리 컨트롤러(300)와 데이터 신호(DQ)를 송수신할 수 있다.
메모리 컨트롤러(300)는 메모리 장치(100)의 작동을 제어하기 위한 각종 커맨드(CMD)와 액티브 작동, 프리차지 작동, 리드 작동, 및 라이트 작동 등을 수행하는 복수의 뱅크들(170)에 대한 어드레스(ADD)를 메모리 장치(100)로 전송할 수 있다.
또한, 메모리 컨트롤러(300)는 복수의 뱅크들(170)에 라이트할 라이트 데이터를 메모리 장치(100)로 전송하고, 메모리 장치(100)로부터 리드 데이터를 수신할 수 있다.
도 2는 도 1에 도시된 작동 제어 회로의 블록도이다. 도 1과 도 2를 참조하면, 복수의 뱅크 컨트롤 블록들(140) 중에서 어느 하나의 뱅크 컨트롤 블록(140-1)은 뱅크 선택기(141), 액티브 컨트롤 블록(143), 및 프리차지 컨트롤 블록(145)을 포함할 수 있다.
뱅크 선택기(141)는 어드레스 버퍼(120)로부터 뱅크 어드레스(BA)를 수신하고, 뱅크 어드레스(BA)에 응답하여 복수의 로우 디코더들 및 로우 드라이버들(150)에 포함된 복수의 로우 디코더 중에서 해당 로우 디코더를 활성화할 수 있다. 이때, 상기 해당 로우 디코더는 어드레스 버퍼(120)로부터 로우 어드레스(RA)를 수신하여 해당 뱅크의 특정 행을 지정할 수 있다.
액티브 컨트롤 블록(143)은, 커맨드 디코더(130)로부터 제1뱅크(예컨대, BANK1)에 대한 액티브 커맨드(ACT)를 수신하고, 프리차지 컨트롤 블록(145)으로부터 액티브 지시 신호(ACT_INS)를 수신할 수 있다. 액티브 컨트롤 블록(143)은, 액티브 지시 신호(ACT_INS)에 따라 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 제어 신호(ACS)를 생성하고, 액티브 제어 신호(ACS)를 드라이버 블록(152)으로 전송할 수 있다.
실시 예에 따라, 액티브 컨트롤 블록(143)은, 액티브 지시 신호(ACT_INS)가 제1레벨인 경우, 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 작동을 수행한 후에 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 작동을 수행하도록 지시하는 액티브 제어 신호(ACS)를 생성할 수 있다.
다른 실시 예에 따라, 액티브 컨트롤 블록(143)은, 액티브 지시 신호(ACT_INS)가 상기 제1레벨과 상이한 제2레벨인 경우, 바로 상기 제1뱅크(예컨대, BANK1)에 대한 상기 액티브 작동을 수행하도록 지시하는 액티브 제어 신호(ACS)를 생성할 수 있다.
프리차지 컨트롤 블록(145)은, 커맨드 디코더(130)로부터 액티브 커맨드(ACT)와 프리차지 커맨드(PCG)를 수신하고, 복수의 로우 디코더들 및 로우 드라이버들(150) 중에서 어느 하나의 로우 디코더 및 로우 드라이버(150-1)로부터 복수의 상태 신호들(WLS 및/또는 PCG_END)을 수신할 수 있다. 복수의 상태 신호들(WLS 및/또는 PCG_END)은 도 4부터 도 5를 참조하여 상세히 설명될 것이다.
프리차지 컨트롤 블록(145)은, 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 커맨드(PCG)를 수신한 이후에 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)를 수신할 때 상기 제1뱅크(예컨대, BANK1)의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호(ACT_INS)를 생성할 수 있다.
프리차지 컨트롤 블록(145)은, 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 커맨드(PCG)를 수신한 이후에 제2뱅크(예컨대, BANK2)에 대한 액티브 커맨드를 수신하면, 상기 제1뱅크(예컨대, BANK1)에 대한 상기 프리차지 작동의 완료 여부를 판단하지 않을 수 있다. 즉, 프리차지 컨트롤 블록(145)은 각각의 뱅크별로 해당 뱅크의 프리차지 작동의 완료 여부를 판단할 수 있다.
프리차지 컨트롤 블록(145)은, 프리차지 커맨드(PCG)에 따라 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 제어 신호(PCS)를 생성하고, 프리차지 제어 신호(PCS)를 드라이버 블록(152)으로 전송할 수 있다.
프리차지 컨트롤 블록(145)은, 커맨드 디코더(130)로부터 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)과 로우 디코더 및 로우 드라이버(150-1)로부터 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)을 비교하고, 비교의 결과에 따라 액티브 지시 신호(ACT_INS)를 생성할 수 있다.
즉, 프리차지 컨트롤 블록(145)은 액티브 커맨드(ACT)를 수신할 때 프리차지 완료 신호(PCG_END)를 통해 프리차지 작동이 완료되었는지 여부를 확인하고, 확인의 결과에 따라 생성된 액티브 지시 신호(ACT_INS)를 액티브 컨트롤 블록(143)으로 전송할 수 있다.
실시 예에 따라, 커맨드 디코더(130)로부터 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)이 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)보다 앞서는 경우, 프리차지 컨트롤 블록(145)은, 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 작동을 수행한 후에 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 작동을 수행하도록 지시하는 액티브 지시 신호(ACT_INS)를 생성할 수 있다.
다른 실시 예에 따라, 커맨드 디코더(130)로부터 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)이 상기 제1뱅크(예컨대, BANK1)에 대한 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)보다 뒤지는 경우, 프리차지 컨트롤 블록(145)은, 액티브 커맨드(ACT)에 따라 바로 상기 제1뱅크(예컨대, BANK1)에 대한 액티브 작동을 수행하도록 지시하는 액티브 지시 신호(ACT_INS)를 생성할 수 있다.
로우 디코더 및 로우 드라이버(150-1)는 로우 디코더(151)과 드라이버 블록(152)를 포함하고, 드라이버 블록(152)은 워드라인 드라이버(153)와 센싱 드라이버(155)를 포함할 수 있다.
로우 디코더 및 로우 드라이버(150-1)는 뱅크 어드레스(BA), 로우 어드레스(RA), 액티브 제어 신호(ACS), 및/또는 프리차지 제어 신호(PCS)를 이용하여, 복수의 뱅크들(170) 중에서 해당 뱅크(예컨대, BANK1)의 프리차지 작동 또는 액티브 작동을 제어할 수 있다.
로우 디코더(151)는 뱅크 어드레스(BA)와 로우 어드레스(RA)를 수신하고, 뱅크 어드레스(BA)와 로우 어드레스(RA)에 대응하는 메모리 셀을 선택할 수 있다.
워드라인 드라이버(153)는 액티브 컨트롤 블록(143)으로부터 수신된 액티브 제어 신호(ACS)에 따라 워드라인 신호(WLS)를 인에이블하고, 프리차지 컨트롤 블록(145)으로부터 수신된 프리차지 제어 신호(PCS)에 따라 워드라인 신호(WLS)를 디스에이블할 수 있다.
센싱 드라이버(155)는 액티브 컨트롤 블록(143)으로부터 수신된 액티브 제어 신호(ACS)에 따라 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)를 인에이블하고, 프리차지 컨트롤 블록(145)으로부터 수신된 프리차지 제어 신호(PCS)에 따라 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)를 디스에이블할 수 있다.
도 3은 도 1에 도시된 메모리 장치의 뱅크의 개략적인 내부 회로도이다.
도 1과 도 3을 참조하면, 제1뱅크(BANK1)의 메모리 셀 어레이(171)는 제1메모리 셀과 제2메모리 셀을 포함할 수 있다.
상기 제1메모리 셀은 제1데이터를 저장하기 위한 제1커패시터(C1)와, 워드 라인(WL)으로 공급되는 워드 라인 신호(WLS)에 응답하여 제1커패시터(C1)와 비트 라인(BL)을 접속하는 제1트랜지스터(NM1)를 포함한다.
상기 제2메모리 셀은 제2데이터를 저장하기 위한 제2커패시터(C2)와, 워드 라인 신호(WLS)에 응답하여 제2커패시터(C2)와 상보 비트 라인(BLB)을 접속하는 제2트랜지스터(NM2)를 포함한다.
메모리 셀 어레이(171)는 비트 라인 쌍(BL과 BLB) 사이에 접속되는 프리차지 회로(172)를 포함할 수 있다.
프리차지 회로(172)는, 프리차지 인에이블 신호(EQ)에 응답하여, 비트 라인 쌍(BL과 BLB)을 프리차지 전압으로 프리차지할 수 있다. 상기 프리차지 전압은 프리차지 전압 공급 라인(VBL)으로부터 공급될 수 있다.
프리차지 회로(172)에 포함된 트랜지스터들(NP1, NP2, 및 NP3)이 프리차지 인에이블 신호(EQ)에 의해 스위치-온 되면, 프리차지 전압 공급 라인(VBL)으로부터 공급되는 프리차지 전압은 비트라인 쌍(BL과 BLB)에 공급될 수 있다. 따라서, 비트라인 쌍(BL과 BLB)은 상기 프리차지 전압으로 프리차지 된다.
실시 예에 따라, 상기 프리차지 전압은 전원 전압(VDD) 또는 전원 전압의 1/2(VDD/2)일 수 있으나 이에 한정되는 것은 아니다.
BLSA 블록(173)의 프리차지는 BLSA 블록(173)에 접속되는 비트 라인 쌍(BL과 BLB)을 프리차지하는 것을 의미한다. 즉, 프리차지 회로(172)는 비트 라인 쌍(BL과 BLB)을 프리차지할 수 있다.
BLSA 블록(175)은, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)에 응답하여 작동할 수 있다. BLSA 블록(175)은 복수의 NMOS 트랜지스터들(NSA1~NSA3)과 복수의 PMOS 트랜지스터들 (PSA1~PSA3)을 포함할 수 있다.
전원 전압(VDD)을 공급하는 제1노드에 접속되는 PMOS 트랜지스터(PSA1)는 전원 전압(VDD)을 BLSA 블록(175)으로 공급할 수 있고, 접지 전압(VSS)을 공급하는 제2노드에 접속되는 트랜지스터(NSA1)는 접지 전압(VSS)을 BLSA 블록(175)으로 공급할 수 있다.
예컨대, 데이터 '1'이 비트 라인(BL)을 통해 전송되고 데이터 '0'이 상보 비트 라인(BLB)을 통해 전송된다고 가정하면, NMOS 트랜지스터(NSA3)와 PMOS 트랜지스터(PSA2) 각각은 스위치-온 된다.
각 트랜지스터(PSA1과 NSA1)가 스위치-온 되어 있을 때, 접지 전압(VSS)은 NMOS 트랜지스터(NSA3)를 통해 상보 비트 라인(BLB)으로 공급되고, 전원 전압(VDD)은 PMOS 트랜지스터(PSA2)를 통해 비트 라인(BL)으로 공급된다. 따라서, 비트 라인 (BL)은 전원 전압(VDD)으로 충전되고, 상보 비트 라인(BLB)은 접지 전압(VSS)으로 방전되므로, BLSA 블록(175) 내의 비트 라인 감지 증폭기는 비트 라인 쌍(BL과 BLB)의 전압 차이를 증폭할 수 있다.
BLSA 블록(175)은 증폭된 전압 차이(또는 신호)를 데이터 입/출력 라인 쌍(I/O 및 I/OB)을 통해 출력한다. 실시 예에 따라, BLSA 블록(175)은 감지 증폭된 신호들 각각을 비트 라인 쌍(BL과 BLB)에 접속된 메모리 셀들 각각에 라이트할 수 있다.
도 3에서는 설명의 편의를 위해, 2개의 메모리 셀들, 하나의 프리차지 회로(172), 및 하나의 비트 라인 증폭기로 구성된 BLSA 블록(175)을 포함하는 뱅크(BANK1)를 도시한다.
도 4는 도 1에 도시된 메모리 장치가 수행하는 액티브 작동과 프리차지 작동의 일 실시 예를 나타내는 타이밍도이다.
도 4부터 도 5에 도시된 용어들은 다음과 같다.
액티브 구간 신호(PRD)는 액티브 작동을 하는 해당 뱅크의 액티브 구간을 나타내는 신호이고, 프리차지 상태 신호(PTC)는 프리차지 작동을 하는 해당 뱅크의 프리차지 작동의 상태(예컨대, 프리차지 작동의 시작)를 나타내는 신호이고, 액티브 프리차지 구간 신호(PRD_PRE)는 액티브 작동과 프리차지 작동을 하는 해당 뱅크가 액티브 커맨드(ACT)를 수신하고 프리차지 커맨드(PCG)를 수신할 때까지의 구간을 나타내는 신호이고, 프리차지 완료 신호(PCG_END)는 프리차지 작동을 하는 해당 뱅크의 상기 프리차지 작동이 완료됨을 알려주는 신호이다.
본 명세서에서 제1시점(T1)부터 제15시점(T15) 각각은 어느 하나의 시점 또는 대응되는 두 개의 시점들 사이의 구간(interval)을 의미할 수 있다.
도 1부터 도 4를 참조하면, 제1시점(T1)에서, 액티브 컨트롤 블록(143)과 프리차지 컨트롤 블록(145) 각각은, 커맨드 디코더(130)로부터 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)는 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
제2시점(T2)부터 제6시점(T6)까지는 메모리 장치(100)가 액티브 커맨드(ACT)에 따라 액티브 작동을 시작하는 과정을 나타낸다.
제2시점(T2)에서, 액티브 프리차지 구간 신호(PRD_PRE)와 액티브 구간 신호(PRD) 각각은 하이-레벨(H)을 갖는 액티브 커맨드(ACT)에 응답하여, 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
제3시점(T3)에서, 프리차지 인에이블 신호(EQ)는 하이-레벨(H)을 갖는 액티브 구간 신호(PRD)에 응답하여 하이-레벨(H)로부터 로우-레벨(L)로 천이할 수 있다.
제4시점(T4)에서, 워드 라인 신호(WLS)는 하이-레벨(H)을 갖는 액티브 구간 신호(PRD)에 응답하여 인에이블되고, 프리차지 상태 신호(PTC)는 하이-레벨(H)로부터 로우-레벨(L)로 천이하고, 프리차지 완료 신호(PCG_END) 역시 하이-레벨(H)로부터 로우-레벨(L)로 천이할 수 있다.
제5시점(T5)에서, 워드 라인 신호(WLS)가 인에이블됨에 따라, 대응하는 비트 라인(BL)은 전원 전압(VDD)으로 충전되고, 대응하는 상보 비트 라인(BLB)은 접지 전압(VSS)으로 방전될 수 있다.
제6시점(T6)에서, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)는 하이-레벨(H)을 갖는 액티브 구간 신호(PRD)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이하고, BLSA 블록(173)은 하이-레벨(H)을 갖는 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)에 응답하여 비트 라인 쌍(BL과 BLB)의 전압 차이를 증폭할 수 있다.
제7시점(T7)에서, 프리차지 컨트롤 블록(145)은 커맨드 디코더(130)으로부터 프리차지 커맨드(PCG)를 수신하고, 프리차지 커맨드(PCG)는 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
제8시점(T8)에서, 액티브 프리차지 구간 신호(PRD_PRE)와 액티브 구간 신호(PRD) 각각은 하이-레벨(H)을 갖는 프리차지 커맨드(PCG)에 응답하여, 하이-레벨(H)로부터 로우-레벨(L)로 천이할 수 있다.
제9시점(T9)에서, 액티브 컨트롤 블록(143)과 프리차지 컨트롤 블록(145) 각각은, 커맨드 디코더(130)로부터 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)를 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
이때, 'Short tRP'는 프리차지 커맨드(PCG)를 수신한 제7시점(T7)부터 액티브 커맨드(ACT)를 수신한 제9시점(T9)까지의 시간을 의미한다. 본 명세서에서 'Short tRP'는 메모리 장치(100)가 액티브 커맨드(ACT)를 수신한 시점에 메모리 장치(100)의 프리차지 작동이 시작되지 않은 경우를 의미한다. 즉, 메모리 장치(100)가 액티브 커맨드(ACT)를 수신한 시점에 워드 라인 신호(WLS)는 인에이블된 상태이다.
제10시점(T10)부터 제15시점(T15)까지는 메모리 장치(100)가 프리차지 작동을 시작하는 과정을 나타낸다.
제10시점(T10)에서, 액티브 프리차지 구간 신호(PRD_PRE)는 하이-레벨(H)을 갖는 액티브 커맨드(ACT)에 응답하여, 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
제11시점(T11)에서, 프리차지 상태 신호(PTC)는 하이-레벨(H)을 갖는 액티브 프리차지 구간 신호(PRD_PRE)에 응답하여, 로우-레벨(L)로부터 하이-레벨(H)로 천이하고, 워드 라인 신호(WLS)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 디스에이블될 수 있다.
제12시점(T12)에서, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 하이-레벨(H)로부터 로우-레벨(L)로 천이할 수 있다.
제13시점(T13)에서, 프리차지 인에이블 신호(EQ)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다. 제14시점(T14)에서, 비트 라인 쌍(BL과 BLB)은 하이-레벨(H)을 갖는 프리차지 인에이블 신호(EQ)에 응답하여 프리차지될 수 있다.
제15시점(T15)에서, 프리차지 완료 신호(PCG_END)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이하고, 액티브 구간 신호(PRD)는 하이-레벨(H)을 갖는 프리차지 완료 신호(PCG_END)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
즉, 메모리 장치(100)는 프리차지 완료 신호(PCG_END)의 레벨을 확인하고, 확인의 결과에 따라 프리차지 작동이 완료된 경우에 액티브 작동을 수행할 수 있다.
도 5는 도 1에 도시된 메모리 장치가 수행하는 액티브 작동과 프리차지 작동의 다른 실시 예를 나타내는 타이밍도이다.
도 5의 제1시점(T1)부터 제8시점(T8)까지의 메모리 장치(100)의 작동은 도 4의 제1시점(T1)부터 제8시점(T8)까지의 메모리 장치(100)의 작동과 실질적으로 동일 또는 유사하므로, 이들에 대한 설명은 생략하기로 한다.
도 1부터 도 5를 참조하면, 도 4의 제9시점(T9)부터 제15시점(T15)까지의 메모리 장치(100)의 작동과 달리, 도 5의 제9시점(T9)부터 제14시점(T14)까지의 메모리 장치(100)의 작동은, 프리차지 커맨드(PCG)를 수신한 후에 액티브 커맨드(ACT)를 수신할 때, 프리차지 작동이 이미 진행중이다. 따라서, 도 5에서 메모리 장치(100)는 액티브 커맨드(ACT)에 응답하여 바로 액티브 작동을 수행할 수 있다.
제9시점(T9)에서, 프리차지 컨트롤 블록(145)이 프리차지 커맨드(PCG)를 수신한 이후에 특정 지연 시간이 지나도록 액티브 커맨드(ACT)를 수신하지 못한 경우, 프리차지 상태 신호(PTC)는 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다. 이때, 워드 라인 신호(WLS)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 디스에이블될 수 있다.
제10시점(T10)에서, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 하이-레벨(H)로부터 로우-레벨(L)로 천이할 수 있다.
제11시점(T11)에서, 프리차지 인에이블 신호(EQ)는 하이-레벨(H)을 갖는 프리차지 상태 신호(PTC)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다. 제12시점(T12)에서, 비트 라인 쌍(BL과 BLB)은 하이-레벨(H)을 갖는 프리차지 인에이블 신호(EQ)에 응답하여 프리차지될 수 있다.
제13시점(T13)에서, 액티브 컨트롤 블록(143)과 프리차지 컨트롤 블록(145) 각각은, 커맨드 디코더(130)로부터 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)를 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
이때, 'Long tRP'는 프리차지 커맨드(PCG)를 수신한 제7시점(T7)부터 액티브 커맨드(ACT)를 수신한 제13시점(T13)까지의 시간을 의미하고, 'Long tRP'는 도 4에 도시된 'Short tRP'보다 상대적으로 긴 시간을 의미할 수 있다. 본 명세서에서 'Long tRP'는 메모리 장치(100)가 액티브 커맨드(ACT)를 수신한 시점에 프리차지 작동이 진행중이거나 완료된 경우를 의미한다. 즉, 메모리 장치(100)가 액티브 커맨드(ACT)를 수신한 시점에 워드 라인 신호(WLS)는 디스에이블된 상태이다.
제14시점(T14)에서, 액티브 프리차지 구간 신호(PRD_PRE)는 하이-레벨(H)을 갖는 액티브 커맨드(ACT)에 응답하여, 로우-레벨(L)로부터 하이-레벨(H)로 천이하고, 액티브 구간 신호(PRD)는 하이-레벨(H)을 갖는 액티브 프리차지 구간 신호(PRD_PRE)에 응답하여 로우-레벨(L)로부터 하이-레벨(H)로 천이할 수 있다.
도 6은 도 1에 도시된 뱅크의 작동을 설명하기 위한 플로우 차트이다.
도 1부터 도 6을 참조하면, 복수의 뱅크들(170) 중에서 어느 하나의 뱅크는 상기 뱅크에 대한 프리차지 커맨드(PCG)를 수신하고(S100), 상기 뱅크에 대한 액티브 커맨드(ACT)를 수신할 수 있다(S110).
상기 뱅크는 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)과 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)의 선후를 비교할 수 있다(S120).
비교의 결과에 따라, 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)이 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)보다 앞서는 경우('Short tRP'), 상기 뱅크는 프리차지 작동을 수행하고(S130), 상기 프리차지 작동을 완료한 이후에 액티브 작동을 수행할 수 있다(S140).
비교의 결과에 따라, 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)이 프리차지 완료 신호(PCG_END)를 수신한 제2시점(T_PCE)보다 뒤지는 경우('Long tRP'), 상기 뱅크는 액티브 커맨드(ACT)에 따라 바로 액티브 작동을 수행할 수 있다(S150).
즉, 상기 뱅크는 액티브 커맨드(ACT)를 수신한 제1시점(T_ACT)에 상기 뱅크에 대한 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 프리차지 작동 및/또는 액티브 작동을 수행할 수 있다.
도 7은 본 발명의 일 실시 예에 따라 도 1에 도시된 뱅크들의 작동을 설명하기 위한 개념도이다. 도 8은 본 발명의 다른 실시 예에 따라 도 1에 도시된 뱅크들의 작동을 설명하기 위한 개념도이다.
도 7부터 도 8에서는 설명의 편의를 위해 메모리 장치(100)가 4개의 뱅크들(170-1, 170-2, 170-3, 및 170-4)을 포함한다고 가정한다. 다만, 본 발명은 이에 제한되지 않고, 실시 예에 따라, 메모리 장치(100)는 하나 또는 그 이상의 뱅크를 포함할 수 있다.
'CMDS'는 복수의 뱅크 컨트롤 블록들(140)이 커맨드 디코더(130)로부터 수신한 커맨드 신호들(PCG 및/또는 ATC)을 의미한다. 커맨드 디코더(130)는 4개의 뱅크들(170-1, 170-2, 170-3, 및 170-4) 중에서 어느 하나의 뱅크로 액티브 커맨드(ACT) 및/또는 프리차지 커맨드(PCG)를 전송하여, 뱅크 별로 액티브 작동 또는 프리차지 작동을 수행하도록 제어할 수 있다.
도 1부터 도 7을 참조하면, 제1뱅크(170-1)가 제1뱅크 프리차지 커맨드(BANK1 PCG)를 수신하고, 이후에 제1뱅크(170-1)가 'Short tRP'로 제1뱅크 액티브 커맨드(BANK1 ACT)를 수신한 경우에, 제1뱅크(170-1)는 프리차지 작동을 수행하고, 상기 프리차지 작동을 완료한 다음에 액티브 작동을 수행할 수 있다. 따라서, 제1뱅크 워드 라인 신호(BANK1 WLS)는 제1뱅크 액티브 커맨드(BANK1 ACT)를 수신한 시점 이후에 디스에이블되고, 프리차지 작동을 완료한 이후에 인에이블될 수 있다.
이때, 커맨드 신호들(PCG 및/또는 ATC)을 수신하지 못한 뱅크들(170-2, 170-3, 및 170-4)은 액티브 작동 또는 프리차지 작동을 수행하지 않는다.
도 1부터 도 8을 참조하면, 제1뱅크(170-1)가 제1뱅크 프리차지 커맨드(BANK1 PCG)를 수신하고, 이후에 제1뱅크(170-1)가 제1뱅크 액티브 커맨드(BANK1 ACT)를 수신하지 못한 경우에, 제1뱅크(170-1)는 프리차지 작동을 수행하지 않을 수 있다. 실시 예에 따라, 제1뱅크(170-1)는 종래의 지연시간보다 긴 시간을 지연한 이후에 프리차지 작동을 수행할 수 있다. 따라서, 제1뱅크 워드 라인 신호(BANK1 WLS)는 종래의 지연시간보다 긴 시간을 지연한 이후에 디스에이블될 수 있다.
또한, 제1뱅크(170-1)가 제1뱅크 프리차지 커맨드(BANK1 PCG)를 수신하고, 이후에 제3뱅크(170-3)가 제3뱅크 액티브 커맨드(BANK3 ACT)를 수신한 경우에, 제3뱅크(170-3)는 액티브 작동을 수행할 수 있다. 즉, 제3뱅크(170-3)는 제1뱅크(170-1)와 독립적으로 액티브 작동 및/또는 프리차지 작동을 수행할 수 있다.
도 9는 본 발명의 일 실시 예에 따라 뱅크 내에 포함된 서브-블록들의 작동을 설명하기 위한 개념도이다. 도 10은 본 발명의 다른 실시 예에 따라 뱅크 내에 포함된 서브-블록들의 작동을 설명하기 위한 개념도이다.
도 9부터 도 10에서는 설명의 편의를 위해 뱅크(BANK1)가 20개의 서브-블록들(SB1~SB20)을 포함하는 것으로 가정하지만, 실시 예에 따라 뱅크(BANK1)는 다양한 개수의 서브 블록들을 포함할 수 있다. 각각의 서브 블록들(SB1~SB20 중에서 어느 하나)은 해당하는 워드 라인과 접속하고, 인접하는 2개의 서브-블록들은 하나의 비트 라인 센스 앰프(BLSA)를 공유할 수 있다.
메모리 장치(100)는 액티브 작동시, 해당 서브-블록에 접속된 워드 라인의 워드 라인 신호(WLS)를 인에이블하고, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)를 인에이블하여 데이터를 리드 또는 라이트할 수 있다. 메모리 장치(100)는 프리차지 작동시, 해당 서브-블록에 접속된 워드 라인의 워드 라인 신호(WLS)를 디스에이블하고, 비트라인 센싱 신호(PSA_EN 및/또는 NSA_EN)를 디스에이블하여 비트 라인을 프리차지할 수 있다.
도 1부터 도 10을 참조하면, 복수의 뱅크 컨트롤 블록들(140) 각각은 뱅크에 포함된 서브 블록들 각각(SB1~SB20 중에서 어느 하나)에 대한 프리차지 작동 및/또는 액티브 작동을 제어할 수 있다.
프리차지 컨트롤 블록(145)은 제1서브 블록(예컨대, SB1)에 대한 프리차지 커맨드(PCG)를 수신한 이후에 액티브 커맨드(ACT)를 수신하고, 액티브 커맨드(ACT)를 수신할 때 상기 제1서브 블록(예컨대, SB1)의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호(ACS)를 생성할 수 있다.
실시 예에 따라, 액티브 커맨드(ACT)는 상기 제1서브 블록(예컨대, SB1)에 대한 제1액티브 커맨드일 수 있다.
다른 실시 예에 따라, 액티브 커맨드(ACT)는 상기 제1서브 블록(예컨대, SB1)과 인접하는 제2서브 블록(예컨대, SB2)에 대한 제2액티브 커맨드일 수 있다.
프리차지 컨트롤 블록(145)은 프리차지 커맨드(PCG)에 따라 상기 제1서브 블록(예컨대, SB1)에 대한 프리차지 제어 신호(PCS)를 생성하고, 드라이버 블록(152)은 프리차지 제어 신호(PCS)에 따라 상기 제1서브 블록(예컨대, SB1)에 대한 프리차지 작동을 제어할 수 있다.
도 9를 참조하면, 제3서브 블록(SB3)이 프리차지 커맨드(PCG)를 수신하고, 제17서브 블록(SB17)이 액티브 커맨드(ACT)를 수신하면, 제3서브 블록(SB3)은 프리차지 작동을 바로 하지 않고 특정 지연 시간을 가지고 상기 프리차지 작동을 수행한다. 실시 예에 따라, 제3서브 블록(SB3)은 액티브 커맨드(ACT)를 수신하기 전까지 상기 프리차지 작동을 수행하지 않을 수 있다.
도 10을 참조하면, 제3서브 블록(SB3)이 프리차지 커맨드(PCG)를 수신하고, 제4서브 블록(SB4)이 액티브 커맨드(ACT)를 수신하면, 제3서브 블록(SB3)은 프리차지 작동을 수행하고, 상기 프리차지 작동을 완료한 이후에 액티브 작동을 수행할 수 있다. 실시 예에 따라, 제4서브 블록(SB4)이 액티브 커맨드(ACT)를 수신할 때 제3서브 블록(SB3)이 이미 상기 프리차지 작동을 완료한 경우에, 제3서브 블록(SB3)은 바로 상기 액티브 작동을 수행할 수 있다.
즉, 프리차지 커맨드(PCG)를 수신한 해당 서브-블록(예컨대, SB3) 또는 상기 해당 서브-블록(예컨대, SB3)과 인접하는 서브-블록(예컨대, SB2 또는 SB4)이 액티브 커맨드(ACT)를 수신한 경우에, 상기 해당 서브-블록(예컨대, SB3)은 프리차지 작동의 완료 여부를 판단하여, 판단의 결과에 따라 액티브 작동을 수행할 수 있다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 일 실시 예를 나타낸다.
도 1 및 도 11을 참조하면, 도 1에 도시된 반도체 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 이동 전화기(cellular phone), 스마트 폰(smart phone), PDA(personal digital assistant), 또는 무선 통신 장치로 구현될 수 있다.
컴퓨터 시스템(400)은 메모리 장치(100)와 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)를 포함한다. 메모리 컨트롤러(420)는 호스트(410)의 제어에 따라 메모리 장치(100)의 데이터 액세스 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있다. 메모리 컨트롤러(420)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
메모리 장치(100)의 데이터는 호스트(410)와 메모리 컨트롤러(420)의 제어에 따라 디스플레이(430)를 통하여 디스플레이될 수 있다. 무선 송수신기(440)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(440)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트(410)에서 처리될 수 있는 신호로 변경할 수 있다. 따라서, 호스트(410)는 무선 송수신기(440)로부터 출력된 신호를 처리하고 처리된 신호를 메모리 컨트롤러(420) 또는 디스플레이(430)로 전송할 수 있다. 메모리 컨트롤러(420)는 호스트(410)에 의하여 처리된 신호를 메모리 장치(100)에 저장할 수 있다.
또한, 무선 송수신기(440)는 호스트(410)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(450)는 호스트(410)의 동작을 제어하기 위한 제어 신호 또는 호스트(410)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
호스트(410)는 메모리 컨트롤러(420)로부터 출력된 데이터, 무선 송수신기(440)로부터 출력된 데이터, 또는 입력 장치(450)로부터 출력된 데이터가 디스플레이(430)를 통하여 디스플레이될 수 있도록 디스플레이(430)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(420)는 호스트(410)의 일부로서 구현될 수 있고 또한 호스트(410)와 별도의 칩으로 구현될 수 있다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 다른 실시 예를 나타낸다.
도 1 및 도 12를 참조하면, 도 1에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(400)은 PC(personal computer), 네트워크 서버(Network Server), 태블릿 (tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
컴퓨터 시스템(500)은 호스트(510), 메모리 장치(100)와 메모리 장치(100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(520), 디스플레이(530) 및 입력 장치(540)를 포함한다.
호스트(510)는 입력 장치(450)를 통하여 입력된 데이터에 따라 메모리 장치(420)에 저장된 데이터를 디스플레이(440)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(450)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다. 호스트(510)는 컴퓨터 시스템(500)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(520)의 동작을 제어할 수 있다. 메모리 컨트롤러(520)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(520)는 호스트(510)의 일부로서 구현될 수 있고 또한 호스트(510)와 별도의 칩으로 구현될 수 있다.
도 13은 도 1에 도시된 반도체 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 13을 참조하면, 도 1에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(600)은 이미지 처리 장치(Image Process Device), 예컨대 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기 또는 스마트 폰으로 구현될 수 있다.
컴퓨터 시스템(600)은 호스트(610), 메모리 장치(100)와 메모리 장치(100)의 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(620)를 포함한다. 또한, 컴퓨터 시스템(600)은 이미지 센서(630) 및 디스플레이(640)를 더 포함한다.
컴퓨터 시스템(600)의 이미지 센서(630)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 호스트(610) 또는 메모리 컨트롤러(620)로 전송된다. 호스트(610)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(640)를 통하여 디스플레이되거나 또는 메모리 컨트롤러(620)를 통하여 반도체 메모리 장치(100)에 저장될 수 있다.
또한, 메모리 장치(100)에 저장된 데이터는 호스트(610) 또는 메모리 컨트롤러(620)의 제어에 따라 디스플레이(640)를 통하여 디스플레이된다.
실시 예에 따라 메모리 장치(100)의 동작을 제어할 수 있는 메모리 컨트롤러(620)는 호스트(610)의 일부로서 구현될 수 있고 또한 호스트(610)와 별개의 칩으로 구현될 수 있다. 메모리 컨트롤러(620)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 14을 참조하면, 도 1에 도시된 메모리 장치(100)를 포함하는 컴퓨터 시스템(700)은 메모리 장치(100) 및 메모리 장치(100)의 동작을 제어할 수 있는 호스트(710)를 포함한다. 또한, 컴퓨터 시스템 (700)은 시스템 메모리(720), 메모리 인터페이스(730), ECC 블록(740) 및 호스트 인터페이스(750)을 더 포함한다.
컴퓨터 시스템(700)은 호스트(710)의 동작 메모리(operation memory)로서 사용될 수 있는 시스템 메모리(720)를 포함한다. 시스템 메모리(720)는 ROM(read only memory)과 같은 불휘발성 메모리로 구현될 수 있고 SRAM(Static random access memory)과 같은 휘발성 메모리로 구현될 수 있다.
컴퓨터 시스템(700)에 접속된 호스트는 메모리 인터페이스(730)와 호스트 인터페이스(750)를 통하여 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
호스트(710)의 제어에 따라 에러 정정 코드(error correction code(ECC)) 블록(740)은 메모리 인터페이스(730)를 통하여 메모리 장치(100)로부터 출력된 데이터에 포함된 에러 비트를 검출하고, 상기 에러 비트를 정정하고, 에러 정정된 데이터를 호스트 인터페이스(750)를 통하여 호스트(HOST)로 전송할 수 있다. 호스트(710)는 버스(770)를 통하여 메모리 인터페이스(730), ECC 블럭(740), 호스트 인터페이스(750), 및 시스템 메모리(720) 사이에서 데이터 통신을 제어할 수 있다.
컴퓨터 시스템(700)은 플래시 메모리 드라이브, USB 메모리 드라이브, IC-USB 메모리 드라이브, 또는 메모리 스틱(memory stick)으로 구현될 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 15를 참조하면, 도 1에 도시된 메모리 장치(100)을 포함하는 컴퓨터 시스템(800)은 호스트 컴퓨터(host computer;810)와 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 컴퓨터 시스템(800)은 호스트 컴퓨터(810)와 메모리 카드(830)을 포함한다.
호스트 컴퓨터(810)는 호스트(840) 및 호스트 인터페이스(820)을 포함한다. 메모리 카드(830)는 메모리 장치(100), 메모리 컨트롤러(850), 및 카드 인터페이스(860)를 포함한다. 메모리 컨트롤러(850)는 메모리 장치(100)와 카드 인터페이스(860) 사이에서 데이터의 교환을 제어할 수 있다. 메모리 컨트롤러(850)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
실시 예에 따라, 카드 인터페이스(860)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
메모리 카드(830)가 호스트 컴퓨터(810)에 장착되면, 카드 인터페이스(570)는 호스트(840)의 프로토콜에 따라 호스트(840)와 메모리 컨트롤러(850) 사이에서 데이터 교환을 인터페이스할 수 있다.
실시 예에 따라 카드 인터페이스(860)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스라 함은 호스트 컴퓨터(810)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
컴퓨터 시스템(800)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트 컴퓨터(810)의 호스트 인터페이스(820)와 접속될 때, 호스트 인터페이스(820)는 호스트(840)의 제어에 따라 카드 인터페이스(860)와 메모리 컨트롤러(850)를 통하여 메모리 장치(100)와 데이터 통신을 수행할 수 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 컴퓨터 시스템의 또 다른 실시 예를 나타낸다.
도 1 및 도 16을 참조하면, 컴퓨터 시스템(900)은 데이터 버스(910)에 접속된 메모리 장치(100), 메모리 컨트롤러(memory controller; 150), 프로세서(processor; 920), 제1인터페이스(interface; 930), 및 제2인터페이스(940)을 포함할 수 있다.
실시 예에 따라, 컴퓨터 시스템(900)은 휴대폰, MP3 플레이어(MPEG Audio Layer-3 player), MP4 플레이어(MPEG Audio Layer-4 player), PDA(Personal Digital Assistants), 또는 PMP(Portable Media Player) 등의 포터블 디바이스 (potable device)를 포함할 수 있다.
다른 실시 예에 따라, 컴퓨터 시스템(900)은 PC(personal computer), 노트형 퍼스컴(notebook-sized personal computer), 또는 랩톱 컴퓨터(laptop computer) 등의 데이터 처리 시스템(data process system)을 포함할 수 있다.
또 다른 실시 예에 따라, 컴퓨터 시스템(900)은 SD 카드(secure digital card) 또는 MMC(multi media card) 등의 메모리 카드(memory card)를 포함할 수 있다.
또 다른 실시 예에 따라 컴퓨터 시스템(900)은 스마트 카드(smart card), 또는 SSD(solid state drive)를 포함할 수 있다.
메모리 장치(100), 메모리 컨트롤러(150)와 프로세서(920)는 하나의 칩, 예컨대 SoC (system on chip)으로 구현될 수 있으며, 실시 예에 따라 별개의 독립적인 장치들로 구현될 수도 있다.
실시 예에 따라 프로세서(920)는 제1인터페이스(930)를 통하여 입력된 데이터를 처리하여 메모리 장치(100)에 라이트(write)할 수 있다.
실시 예에 따라 프로세서(920)는 반도체 메모리 장치(100)에 저장된 데이터를 리드(read)하여 이를 제1인터페이스(930)를 통하여 외부로 출력할 수 있다. 이 경우, 제1인터페이스(930)는 입출력 장치일 수 있다.
제2인터페이스(940)는 무선 통신을 위한 인터페이스일 수 있다. 실시 예에 따라 제2인터페이스(940)는 소프트웨어(software) 또는 펌웨어(firmware)로 구현될 수 있다.
도 17은 도 1에 도시된 반도체 메모리 장치를 포함하는 멀티-칩 패키지의 일실시예를 개략적으로 나타낸 개념도이다.
도 1 및 도 17을 참조하면, 멀티-칩 패키지(1000)는 패키지 기판(1010)상에 순차적으로 적층되는 다수의 반도체 장치들(1030~1050, Chip #1~Chip #3)을 포함할 수 있다. 다수의 반도체 장치들(1030~1050) 각각은 상술한 메모리 장치(100)를 포함할 수 있다. 다수의 반도체 장치들(1030~1050) 각각의 동작을 제어하기 위한 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(1030~1050) 중 하나 이상의 반도체 장치의 내부에 구비될 수도 있고, 패키지 기판(1010) 상에 구현될 수도 있다. 다수의 반도체 장치들(1030~1050)간의 전기적 연결을 위해서, 실리콘 관통전극(TSV: Through-silicon via, 미도시), 연결선(미도시), 범프(bump, 미도시), 솔더 볼(1020) 등이 사용될 수 있다. 메모리 컨트롤러(미도시)는 도 1에 도시된 메모리 컨트롤러(300)일 수 있다.
일례로, 제1 반도체 장치(1030)는 로직 다이(logic die)로, 입출력 인터페이스 장치 및 메모리 컨트롤러를 포함하고, 제2 반도체 장치(1040)와 제3 반도체 장치(1050)는 복수의 메모리 장치가 적층된 다이(die)들로 각각 메모리 셀 어레이를 포함할 수 있다. 이때 제2 반도체 장치(1040)의 메모리 장치와 제3 반도체 장치(1050)는 실시예에 따라, 동일한 종류의 메모리 장치일 수도 있고, 다른 종류의 메모리 장치일 수도 있다.
다른 일례로, 제1 반도체 장치 내지 제3 반도체 장치(1030~1050) 각각은 각각의 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 컨트롤러는 실시예에 따라 메모리 셀 어레이와 동일한 다이(die)에 있을 수도 있고, 메모리 셀 어레이와 다른 다이(die)에 있을 수도 있다.
또다른 일례로, 제1 반도체 장치(Die 1, 1030)는 광학 인터페이스 장치를 포함할 수 있다. 메모리 컨트롤러는 제1 반도체 장치(1030) 또는 제2 반도체 장치(1040)에 위치할 수 있고, 메모리 장치는 제2 반도체 장치(1040) 또는 제3 반도체 장치(1050)에 위치하여 메모리 컨트롤러와 실리콘 관통 전극(TSV)로 연결될 수 있다.
또한 상기 실시예들은 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 HMC)로써 구현될 수 있다. HMC로 구현함으로써 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.
도 18은 도 17에 도시된 멀티-칩 패키지의 일실시예를 입체적으로 나타낸 개념도이다.
도 1, 도 17 및 도 18을 참조하면, 멀티-칩 패키지(1000')는 실리콘 관통전극(TSV, 1060)을 통해 상호 연결된 적층 구조의 다수의 다이들(Die1~3, 1030~1050)을 포함한다. 다이들(Die1~3, 1030~1050) 각각은 메모리 장치(100)의 기능을 구현하기 위한 복수의 회로블록(미도시), 주변회로(Periphery circuit)를 포함할 수 있다. 상기 다이들(1030~1050)은 셀 레이어로 지칭될 수 있으며, 복수의 회로블록은 메모리 블록으로 구현될 수 있다.
실리콘 관통전극(1060)은 구리(Cu) 등의 금속을 포함하는 전도성 물질로 이루어질 수 있고, 실리콘 기판의 중앙에 배치되며, 실리콘 기판은 실리콘 관통전극(1060)을 둘러싸고 있는 구조를 갖는다. 실리콘 관통전극(1060)과 실리콘 기판 사이에 절연영역(미도시)이 배치될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 메모리 시스템 173: BLSA 블록
100: 메모리 장치 180: 라이트 드라이버
110: 작동 제어 회로 200: 데이터 입출력 회로
120: 어드레스 버퍼 300: 메모리 컨트롤러
130: 커맨드 디코더
140, 140-1: 뱅크 컨트롤 블록
141: 뱅크 선택기
143: 액티브 컨트롤 블록
145: 프리차지 컨트롤 블록
150, 150-1: 로우 디코더 및 로우 드라이버
151: 로우 디코더
153: 워드라인 드라이버
155: 센싱 드라이버
160: 컬럼 디코더 및 컬럼 드라이버
170, 170-1, 170-2, 170-3, 170-4: 뱅크
171: 메모리 셀 어레이

Claims (10)

  1. 제1뱅크에 대한 프리차지 커맨드를 수신한 이후에 상기 제1뱅크에 대한 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1뱅크의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록;
    상기 액티브 지시 신호에 따라 상기 제1뱅크에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록; 및
    상기 액티브 제어 신호에 따라 상기 제1뱅크의 액티브 작동을 제어하는 드라이버 블록을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 프리차지 컨트롤 블록은 상기 프리차지 커맨드에 따라 상기 제1뱅크에 대한 프리차지 제어 신호를 생성하고,
    상기 드라이버 블록은 상기 프리차지 제어 신호에 따라 상기 제1뱅크에 대한 상기 프리차지 작동을 제어하는 메모리 장치.
  3. 제1항에 있어서, 상기 프리차지 컨트롤 블록은,
    상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 앞서는(lead) 경우,
    상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성하는 메모리 장치.
  4. 제1항에 있어서, 상기 프리차지 컨트롤 블록은,
    상기 액티브 커맨드를 수신한 제1시점이 상기 프리차지 작동의 완료를 나타내는 프리차지 완료 신호를 수신한 제2시점보다 뒤지는(lag) 경우,
    상기 액티브 커맨드에 따라 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 지시 신호를 생성하는 메모리 장치.
  5. 제1항에 있어서, 상기 액티브 컨트롤 블록은,
    상기 액티브 지시 신호가 제1레벨인 경우, 상기 프리차지 작동을 수행한 후에 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성하고,
    상기 액티브 지시 신호가 상기 제1레벨과 상이한 제2레벨인 경우, 바로 상기 액티브 작동을 수행하도록 지시하는 상기 액티브 제어 신호를 생성하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제1뱅크에 대한 상기 프리차지 커맨드를 수신한 이후에 제2뱅크에 대한 액티브 커맨드를 수신하면, 상기 제1뱅크에 대한 상기 프리차지 작동의 완료 여부를 판단하지 않는 메모리 장치.
  7. 제1항에 있어서,
    상기 프리차지 작동이 시작될 때, 상기 제1뱅크에 포함되고 상기 프리차지 작동을 수행하는 워드 라인의 워드 라인 신호가 디스에이블되고,
    상기 프리차지 작동이 완료될 때, 상기 워드 라인 신호가 인에이블되는 메모리 장치.
  8. 제2항에 있어서,
    상기 드라이버 블록은,
    상기 액티브 제어 신호에 따라 워드 라인 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 워드 라인 신호를 디스에이블하는 워드라인 드라이버; 및
    상기 액티브 제어 신호에 따라 비트 라인 센싱 신호를 인에이블하고, 상기 프리차지 제어 신호에 따라 상기 비트 라인 센싱 신호를 디스에이블하는 센싱 드라이버를 포함하는 메모리 장치.
  9. 제1서브 블록을 포함하는 제1뱅크;
    상기 제1서브 블록에 대한 프리차지 커맨드를 수신한 이후에 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1서브 블록의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록;
    상기 액티브 지시 신호에 따라 상기 제1서브 블록에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록; 및
    상기 액티브 제어 신호에 따라 상기 제1서브 블록의 액티브 작동을 제어하는 드라이버 블록을 포함하는 메모리 장치.
  10. 메모리 장치; 및
    상기 메모리 장치의 작동을 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 장치는,
    제1뱅크에 대한 프리차지 커맨드를 수신한 이후에 상기 제1뱅크에 대한 액티브 커맨드를 수신하고, 상기 액티브 커맨드를 수신할 때 상기 제1뱅크의 프리차지 작동의 완료 여부를 판단하고, 판단의 결과에 따라 액티브 지시 신호를 생성하는 프리차지 컨트롤 블록;
    상기 액티브 지시 신호에 따라 상기 제1뱅크에 대한 액티브 제어 신호를 생성하는 액티브 컨트롤 블록; 및
    상기 액티브 제어 신호에 따라 상기 제1뱅크의 액티브 작동을 제어하는 드라이버 블록을 포함하는 메모리 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11139014B2 (en) * 2019-11-05 2021-10-05 Micron Technology, Inc. Quick precharge for memory sensing
TWI773986B (zh) * 2020-04-27 2022-08-11 旺宏電子股份有限公司 非揮發性記憶體裝置與相關的驅動方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020105844A1 (en) * 1998-10-01 2002-08-08 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002015570A (ja) 2000-06-28 2002-01-18 Toshiba Corp 半導体メモリ
JP4326127B2 (ja) * 2000-07-07 2009-09-02 株式会社ルネサステクノロジ 半導体記憶装置
KR100424118B1 (ko) 2001-05-03 2004-03-24 주식회사 하이닉스반도체 클럭 신호의 주파수 정보를 이용하여 셀 동작을 제어하는동기식 반도체 메모리 장치
JP4544808B2 (ja) 2002-04-09 2010-09-15 富士通セミコンダクター株式会社 半導体記憶装置の制御方法、および半導体記憶装置
KR20030088956A (ko) 2002-05-15 2003-11-21 삼성전자주식회사 Ｄｒａｍ의 오토 프리차지 시작시점 제어방법
KR100695524B1 (ko) 2004-05-06 2007-03-15 주식회사 하이닉스반도체 반도체메모리소자 및 그의 구동방법
KR100680396B1 (ko) 2005-07-14 2007-02-08 주식회사 하이닉스반도체 반도체 메모리 장치의 오토 프리차지 제어 회로
KR20080040218A (ko) 2006-11-02 2008-05-08 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 시간 제어 장치
KR100903387B1 (ko) 2007-11-02 2009-06-23 주식회사 하이닉스반도체 전력 소모를 줄이는 반도체 메모리 장치
KR20100011309A (ko) 2008-07-24 2010-02-03 주식회사 하이닉스반도체 오토 프리차지 신호 생성회로
KR20100043490A (ko) 2008-10-20 2010-04-29 삼성전자주식회사 반도체 메모리 장치의 프리차지 제어 회로 및 프리차지 제어 방법
KR101053532B1 (ko) 2009-09-30 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치 및 비트라인 감지증폭회로 구동방법
KR20110060416A (ko) 2009-11-30 2011-06-08 주식회사 하이닉스반도체 반도체 메모리 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020105844A1 (en) * 1998-10-01 2002-08-08 Monolithic System Technology, Inc. Method and apparatus for completely hiding refresh operations in a DRAM device using multiple clock division

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