KR20160013167A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
본 발명의 박막 트랜지스터는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 2층 이상의 보호막을 가진다. 상기 산화물 반도체층은, Sn와; In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 1 이상의 원소와; O로 구성된다. 또, 상기 2층 이상의 보호막은, 적어도 상기 산화물 반도체층과 접하는 제 1 보호막과, 상기 제 1 보호막 이외의 1층 이상의 제 2 보호막으로 이루어지며, 상기 제 1 보호막은, SiOx 막이며, 또한 수소 농도가 3.5 원자% 이하이다.
Description
본 발명은, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 이용되는 박막 트랜지스터, 및 그 제조 방법에 관한 것이다. 이하, 박막 트랜지스터를 「TFT」라고 한다.
아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있기 때문에, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다. 상기 캐리어 이동도는 「전계 효과 이동도」라고도 불린다. 이하, 상기 캐리어 이동도를 단순히 「이동도」라고 하는 경우가 있다.
상기 산화물 반도체로서, 인듐, 갈륨, 아연, 및 산소로 이루어지는 아몰퍼스 산화물 반도체나, 인듐, 아연, 주석, 및 산소로 이루어지는 아몰퍼스 산화물 반도체가, 높은 이동도를 가지기 위해 이용되고 있다. 상기 인듐, 갈륨, 아연, 및 산소로 이루어지는 아몰퍼스 산화물 반도체를 「In-Ga-Zn-O」 또는 「IGZO」라고 하는 경우가 있다.
또, 상기 산화물 반도체를 이용한 보텀 게이트형 TFT의 구조는, 도 1a에 나타내는, 에치 스토퍼층(9)을 갖는 에치 스톱형과, 도 1b에 나타내는, 에치 스토퍼층을 갖지 않는 백 채널 에치형의 2 종류로 크게 구분된다. 이하에서는, 상기 에치 스톱형을 「ESL(Etch Stop Layer) 형」, 상기 백 채널 에치형을 「BCE(Back Channel Etch) 형」이라고 한다.
상기 도 1b나 이 도 1b의 보호막(6)이 2층인 도 2의 에치 스토퍼층을 갖지 않는 BCE형 TFT는, 제조 공정에 있어서, 에치 스토퍼층 형성의 공정이 필요없기 때문에, 생산성이 우수하다.
그러나, 이 BCE형 TFT의 제조 공정에서는 다음과 같은 문제가 있다. 즉, 산화물 반도체층 위에 소스·드레인 전극용 박막이 형성되고, 이 소스·드레인 전극용 박막에 대해, 패터닝을 할 때에, 예를 들면 인산, 질산, 초산 등을 포함하는 산계 에칭액이 이용된다. 산화물 반도체층의 상기 산계 에칭액에 노출된 부분은, 그 표면이 깍이거나 데미지를 받고, 그 결과 TFT 특성이 열화된다고 하는 문제가 생길 수 있다.
예를 들면 상술한 IGZO로 이루어지는 산화물 반도체는, 소스·드레인 전극의 형성시에 웨트(wet) 에칭액으로서 사용되는 무기산계 에칭액에 대한 가용성이 높고, 무기산계 에칭액에 의해서 매우 쉽게 에칭되어 버린다. 그 때문에, IGZO막이 소실되어 TFT의 제작이 곤란하거나, TFT 특성이 열화되는 등의 문제가 있다. 또, 이하에서는, 산계 에칭액에 의한 에칭을 「산 에칭」또는 「웨트 에칭」이라 부르는 경우가 있다.
상기 BCE형 TFT에 있어서, 산화물 반도체층의 데미지를 억제하는 기술로서, 예를 들면 아래와 같은 특허문헌 1~3의 기술이 제안되고 있다. 이들 기술은, 산화물 반도체층과 소스·드레인 전극의 사이에, 희생층 또는 함입부(invaginated part)를 형성함으로써, 산화물 반도체층에의 데미지를 억제하는 것이다. 그러나, 상기 희생층 또는 함입부의 형성을 위해서는, 공정을 증가시킬 필요가 있다. 또, 비특허문헌 1에는, 산화물 반도체층 표면의 데미지층을 제거하는 것이 나타나 있지만, 당해 데미지층을 균일하게 제거하는 것은 곤란하다.
C.-J.Kim et.al, Electrochem.Solid-State Lett.12(4), H95-H97(2009)
본 발명은 상기 사정을 감안하여 이루어진 것이며, 그 목적은, 에치 스토퍼층을 갖지 않는 BCE형 TFT에 있어서, 높은 전계 효과 이동도를 유지하면서, 우수한 스위칭 특성, 특히 낮은 S값과, 우수한 스트레스 내성, 본 발명에서는 특히, 광 스트레스 등에 대해서 임계치 전압의 변화량이 작은 것을 나타내는 산화물 반도체층을 갖춘 TFT, 특히 소스·드레인 전극으로서 Mo계막을 포함하는 경우에도 상기 우수한 특성을 나타내는 TFT와, 당해 TFT의 제조 방법을 실현하는 것에 있다. 또, 상기 스트레스 내성은, 이하 「광 스트레스 내성」이라 하는 경우가 있다.
상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터는, 기판상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 2층 이상의 보호막을 가지는 박막 트랜지스터로서,
상기 산화물 반도체층이, Sn와; In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 1 이상의 원소와; O로 구성되며, 또한
상기 2층 이상의 보호막은, 적어도 상기 산화물 반도체층과 접하는 제 1 보호막과, 당해 제 1 보호막 이외의 1층 이상의 제 2 보호막으로 이루어지고, 상기 제 1 보호막은, SiOx 막이며 또한 수소 농도가 3.5 원자% 이하인 특징을 가진다.
상기 제 2 보호막은, 절연성 화합물막이거나, 수지막과 당해 절연성 화합물막의 적층막인 것이 바람직하다.
상기 절연성 화합물막은, Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물, 질화물, 또는 산질화물로 이루어지는 막인 것이 바람직하다.
상기 절연성 화합물막은, SiNx 막과, Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물로 이루어지는 막의 어느 하나가 1 이상의 막인 것이 바람직하다.
상기 산화물 반도체층의 비저항값은, 2.1×102Ω·cm 이상, 1.0×105Ω·cm 이하의 범위내에 있는 것이 바람직하다.
상기 산화물 반도체층으로서, 상기 산화물 반도체층 내에 포함되는 모든 금속 원소에 대한 Sn의 비율이 9 원자% 이상 50 원자% 이하를 만족하는 것을 형성하는 것이 바람직하다. 특히, 상기 산화물 반도체층으로서, 금속 원소가 In, Ga, Zn, 및 Sn로 이루어지는 산화물로서, In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 비율이,
In : 15~25 원자%,
Ga : 5~20 원자%,
Zn : 40~60 원자%, 및
Sn : 9~25 원자%
를 만족하는 것을 형성하는 것이 바람직하다.
상기 SiOx 막의 막 두께는 30nm 이상으로 하는 것이 바람직하다.
상기 소스·드레인 전극으로서, 순 Mo막과 Mo 합금막 중 1 이상의 막을 형성할 수 있다.
또 상기 소스·드레인 전극으로서, 순 Mo막과 Mo 합금막 중 1 이상의 막과, 순 Al막, 순 Cu막, Al 합금막 및 Cu 합금막으로 이루어지는 군으로부터 선택되는 1종 이상의 막의 적층막을, 상기 순 Mo막과 Mo 합금막 중 1 이상의 막이, 상기 산화물 반도체층과 직접 접합하도록 형성할 수 있다.
또 상기 과제를 해결할 수 있었던 본 발명의 박막 트랜지스터의 제조 방법은, 상기 박막 트랜지스터의 제조 방법에 있어서, 상기 산화물 반도체층 상에 형성된 상기 소스·드레인 전극의 패터닝을, 산계 에칭액을 이용하여 실시하는 것과, 그 후, 상기 제 1 보호막으로서 SiOx 막을 형성하고 나서 산화 처리를 실시하는 것과, 다음으로 상기 제 1 보호막 상에 상기 제 2 보호막을 형성하는 것을 포함하는 것에 특징을 가진다.
상기 산화 처리로서, 130℃ 이상 400℃ 이하의 가열 온도로 열처리를 실시하는 것이 바람직하다.
상기 제 2 보호막의 형성 후, 추가로 열처리를 실시하는 것이 바람직하다.
본 발명에 따르면, BCE형 TFT의 제조 공정에서, 소스·드레인 전극 형성시에 사용하는 산계 에칭액에 노출되는 산화물 반도체층을, Sn를 포함하는 것으로 함으로써, 산화물 반도체층의 막 두께가 균일한 TFT를 얻을 수 있다.
또 소스·드레인 전극으로서 Mo계막, 즉 순 Mo막과 Mo 합금막 중 1 이상의 막을 포함하는 것을 이용하고, 또한 소스·드레인 전극의 패터닝을 산계 에칭액을 이용해서 행한 경우에도, 상기 Mo계막으로 이루어지는 소스·드레인 전극단의 산화가 억제되어, 정특성(static characteristic), 특히 스위칭 특성, 더 특히 S값의 열화를 억제하면서, 산화물 반도체층의 표면 상태가 양호하고 광 스트레스 내성이 우수한 BCE형 TFT를 제공할 수 있다.
본 발명의 방법에 따르면, 규정의 산화 처리시에, SiOx 막으로부터 산화물 반도체층으로의 과잉의 수소 확산이 생기지 않기 때문에, 트랜지스터의 도체화, 또는, 오프 전류의 증가나 Vth의 부(-)측으로의 변동을 막을 수 있다. 또 본 발명의 방법에 따르면, 수소를 많이 포함하는 SiNx 막으로부터 산화물 반도체층으로의 수소 확산이 생기지 않기 때문에, 트랜지스터의 도체화, 또는, 오프 전류의 증가나 Vth의 부(-)측으로의 변동을 막을 수 있다.
또 본 발명의 방법에 따르면, 소스·드레인 전극의 형성을 웨트 에칭으로 실시할 수 있기 때문에, 특성이 높은 표시 장치를 용이하고 저비용으로 얻을 수 있다.
또한, 본 발명의 제조 방법에 의해 얻게 되는 TFT는, 상술한 대로 에치 스토퍼층을 갖지 않기 때문에, TFT 제조 공정에 있어서의 마스크 형성 공정수가 적고, 충분히 비용을 절감할 수 있다. 또 BCE형 TFT는, ESL형 TFT와 같이 에치 스토퍼층과 소스·드레인 전극의 오버랩 부분이 없기 때문에, ESL형 TFT보다 TFT의 소형화가 가능하다.
도 1a는 종래의 ESL형의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 1b는 본 발명의 BCE형의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 본 발명에 따른 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 3a는 산화물 반도체층이 Sn를 포함하는 TFT의 FE-SEM(Field Emission-Scanning Electron Microscope) 관찰 사진이다.
도 3b는 상기 도 3a의 파선의 테두리를 확대한 사진이다.
도 4a는 산화물 반도체층이 Sn를 포함하지 않는 TFT의 FE-SEM 관찰 사진이다.
도 4b는 상기 도 4a의 파선의 테두리를 확대한 사진이다.
도 5는 종래의 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 6은 종래의 다른 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 7은 본 발명의 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 8은 TFT의 적층 방향 단면의 일부를 모식적으로 나타내는 도면으로서, 전극인 Mo계막의 산화된 단부 바로 아래의 산화물 반도체층 부분을, 파선의 테두리로 나타내는 도면이다.
도 9a는 소스·드레인 전극단 옆 아래에 전도대 최하위 준위를 배치했을 때의 전류 경로를, 시뮬레이션을 이용하여 계산한 결과이다.
도 9b는 상기 도 9a의 시뮬레이션을 실시했을 경우의 Id-Vg 특성에 있어서의 S값의 증가를 설명하는 도면이다.
도 10은 웨트 에칭이나 산화 처리의 유무가, 산화물 반도체층 표면의 XPS(X-ray Photoelectron Spectroscopy, X선 광전자 분광 분석)에 미치는 영향을 나타내는 도면이다.
도 11a는 표 1에 있어서의 No.2의 TFT의 FE-SEM(Field Emission-Scanning Electron Microscope) 관찰 사진이다.
도 11b는 표 1에 있어서의 No.7의 TFT의 FE-SEM 관찰 사진이다.
도 12는 표 1에 있어서의 No.5의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 13은 표 1에 있어서의 No.6의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 14는 표 2에 있어서의 No.25의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 15는 실시예에 있어서의 열처리의 가열 온도와 S값, 비저항값의 관계를 나타낸 그래프이다.
도 16은 실시예에 있어서의 열처리의 가열 온도와 ΔVth, 비저항값의 관계를 나타낸 그래프이다.
도 17은 실시예에 있어서의 제 2 보호막으로부터 게이트 절연막까지의 깊이 방향의 수소 2차 이온 상대 강도 분석 결과를 나타내는 도면이다.
도 1b는 본 발명의 BCE형의 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 본 발명에 따른 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 3a는 산화물 반도체층이 Sn를 포함하는 TFT의 FE-SEM(Field Emission-Scanning Electron Microscope) 관찰 사진이다.
도 3b는 상기 도 3a의 파선의 테두리를 확대한 사진이다.
도 4a는 산화물 반도체층이 Sn를 포함하지 않는 TFT의 FE-SEM 관찰 사진이다.
도 4b는 상기 도 4a의 파선의 테두리를 확대한 사진이다.
도 5는 종래의 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 6은 종래의 다른 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 7은 본 발명의 TFT 제조 공정의 일부를 나타내는 설명도이다.
도 8은 TFT의 적층 방향 단면의 일부를 모식적으로 나타내는 도면으로서, 전극인 Mo계막의 산화된 단부 바로 아래의 산화물 반도체층 부분을, 파선의 테두리로 나타내는 도면이다.
도 9a는 소스·드레인 전극단 옆 아래에 전도대 최하위 준위를 배치했을 때의 전류 경로를, 시뮬레이션을 이용하여 계산한 결과이다.
도 9b는 상기 도 9a의 시뮬레이션을 실시했을 경우의 Id-Vg 특성에 있어서의 S값의 증가를 설명하는 도면이다.
도 10은 웨트 에칭이나 산화 처리의 유무가, 산화물 반도체층 표면의 XPS(X-ray Photoelectron Spectroscopy, X선 광전자 분광 분석)에 미치는 영향을 나타내는 도면이다.
도 11a는 표 1에 있어서의 No.2의 TFT의 FE-SEM(Field Emission-Scanning Electron Microscope) 관찰 사진이다.
도 11b는 표 1에 있어서의 No.7의 TFT의 FE-SEM 관찰 사진이다.
도 12는 표 1에 있어서의 No.5의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 13은 표 1에 있어서의 No.6의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 14는 표 2에 있어서의 No.25의 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 15는 실시예에 있어서의 열처리의 가열 온도와 S값, 비저항값의 관계를 나타낸 그래프이다.
도 16은 실시예에 있어서의 열처리의 가열 온도와 ΔVth, 비저항값의 관계를 나타낸 그래프이다.
도 17은 실시예에 있어서의 제 2 보호막으로부터 게이트 절연막까지의 깊이 방향의 수소 2차 이온 상대 강도 분석 결과를 나타내는 도면이다.
본 발명자 등은, BCE형 TFT에 있어서, 상기 과제를 해결하기 위해서 열심히 연구를 거듭했다. 그 결과, 특히,
·소스·드레인 전극 형성시에 산계 에칭액에 노출되는 산화물 반도체층을, Sn를 포함하는 것으로 하는 것; 및,
·TFT 제조 공정에 있어서, 소스·드레인 전극 형성 후, 즉, 산 에칭을 실시한 후에, 제 1 보호막으로서 SiOx 막을 형성하고 나서, 산화 처리를 실시하여 상기 제 1 보호막, 즉, SiOx 막 중의 수소 농도를 3.5 원자% 이하로 하고, 다음으로 제 2 보호막으로서 절연성 화합물막, 또는 수지막과 절연성 화합물막의 적층막을 형성하는 것;
에 의해서, 소스·드레인 전극에 Mo계막을 사용한 경우에도, TFT의 정특성을 열화시키지 않고, 상기 산 에칭에 의한 오염이나 데미지를 제거할 수 있어, 결과적으로, 산화물 반도체층의 막 두께가 균일하고 또한 정특성과 스트레스 내성이 양호한 TFT가 얻어진다는 찾아내어, 본 발명을 완성했다.
우선, 본 발명의 산화물 반도체층의 성분 조성과 구성에 대해 설명한다.
본 발명의 TFT에 있어서의 산화물 반도체층은, Sn를 필수 성분으로서 포함하는 것에 특징을 가진다. 이와 같이 Sn를 포함함으로써, 아래의 평가에 나타내는 바와 같이, 산계 에칭액에 의한 당해 산화물 반도체층의 에칭이 억제되어, 산화물 반도체층의 표면을 평활하게 유지할 수 있다.
[산계 에칭액에 대한 내성의 평가]
산화물 반도체층에 있어서의 Sn의 유무가, 소스·드레인 전극 형성시에 사용하는 산계 에칭액에 대한 내성에 미치는 영향에 대해 검토했다.
상세하게는, 산화물 반도체층이 Sn를 포함하는 TFT로서, 금속 원소가 In, Ga, Zn, 및 Sn로 이루어지는 산화물이며, In, Ga, Zn 및 Sn의 합계에 대한 상기 Sn 이외의 금속 원소의 각 비율이, 후술하는 추천 범위를 만족하는 산화물 반도체층을 갖는 TFT를 제작했다. 또, 산화물 반도체층이 Sn를 포함하지 않는 TFT로서, 원자비가 In : Ga : Zn=1 : 1 : 1을 만족하는 IGZO로 이루어지는 산화물 반도체층을 갖는 TFT도 제작했다. 어느 TFT도, 제작 공정 도중의 소스·드레인 전극의 패터닝은, 후술하는 실시예에 나타내는 바와 같이, PAN계의 산계 에칭액을 이용해서 행하였다. 또, 이 평가에서는, Sn의 유무가 상기 내성에 미치는 영향만을 확인하기 때문에, 후술하는 산화 처리는 행하지 않았다. 또 보호막도 단층으로 했다.
그리고, 얻어진 각 TFT의 적층 방향 단면을 FE-SEM로 관찰했다. 그 관찰 사진을, Sn를 포함하는 산화물 반도체층을 갖는 TFT에 대해서는 도 3a와 도 3b, Sn를 포함하지 않는 산화물 반도체층을 갖는 TFT에 대해서는 도 4a와 도 4b에 각각 나타낸다. 이들 도 3a와 도 3b, 및 도 4a와 도 4b에 나타내는 바와 같이, 본 평가에서 이용한 TFT는, Si 기판(12) 상에, 산화물 반도체층(4), 소스·드레인 전극(5), 카본 증착막(13), 보호막(6)의 순서로 적층된 구조를 가지고 있다. 상기 카본 증착막(13)은, 전자 현미경 관찰을 위해서 마련한 보호막으로서, 본 발명의 TFT를 구성하는 것은 아니다.
도 3a 및 도 3b로부터, 산계 에칭액에 노출되는 산화물 반도체층이 Sn를 포함하는 것인 경우, 상기 오버 에칭에 의한 산화물 반도체층(4)의 막 두께의 감소, 즉 「막 감소」가 생기지 않은 것을 알 수 있다. 구체적으로는, 하기 식(1)으로부터 구해지는, 소스·드레인 전극(5)단 바로 아래의 산화물 반도체층(4)의 막 두께와, 산화물 반도체층(4) 중앙부의 막 두께의 차이가 0%이었다. 그 때문에, 산화물 반도체층(4)의 면내가 균일한 TFT를 제작할 수 있었다. 또, 상기 산화물 반도체층 중앙부란, 소스 전극단과 드레인 전극단을 연결하는 최단선의 중간 지점을 말하며, 산계 에칭액에 노출된 부분을 나타낸다. 소스·드레인 전극단 바로 아래의 산화물 반도체층의 막 두께와, 산화물 반도체층 중앙부의 막 두께의 차=100×[소스·드레인 전극단 바로 아래의 산화물 반도체층의 막 두께-산화물 반도체층 중앙부의 막 두께]/소스·드레인 전극단 바로 아래의 산화물 반도체층의 막 두께…(1)
이것에 대해 도 4a 및 도 4b로부터, 산화물 반도체층(4)이 Sn를 포함하지 않는 것인 경우에는, 상기 오버 에칭에 의한 산화물 반도체층(4)의 막 감소가 생기고 있는 것을 알 수 있다. 즉, 상기 식(1)으로부터 구한, 소스·드레인 전극(5)단 바로 아래의 산화물 반도체층(4)의 막 두께와, 상기 산화물 반도체층(4) 중앙부의 막 두께의 차이는 50% 초과이었다.
상기 Sn에 의한 산화물 반도체층의 막 두께 감소의 억제 효과를 충분히 발휘하게 하려면, 산화물 반도체층 내의 Sn량을 9 원자% 이상으로 하는 것이 바람직하다. 상기 Sn량은, 보다 바람직하게는 15 원자% 이상, 더 바람직하게는 19 원자% 이상이다. 상기 Sn량은, 산화물 반도체층 내에 포함되는 모든 금속 원소에 대한 비율을 말한다. 이하, 다른 금속 원소량에 대해서도 마찬가지이다. 상기 산화물 반도체층이, 금속 원소 : In, Ga, Zn, 및 Sn로 이루어지는 산화물로 이루어지는 경우, 상기 Sn량은 100×Sn/(In＋Ga＋Zn＋Sn)로부터 구해진다.
한편, 산화물 반도체층의 Sn량이 너무 많으면, 스트레스 내성이 저하함과 동시에, 산화물 반도체층의 가공용 웨트 에칭액에 대한 에칭 레이트가 저하하는 경우가 있다. 따라서 상기 Sn량은 50 원자% 이하로 하는 것이 바람직하고, 보다 바람직하게는 30 원자% 이하, 더 바람직하게는 28 원자% 이하, 보다 더 바람직하게는 25 원자% 이하이다.
소스·드레인 전극 형성을 위한 웨트 에칭시에, 산화물 반도체층은 산계 에칭액에 노출되지만, 상술한 바와 같이 산화물 반도체층을, Sn를 포함하는 것으로 함으로써, 당해 산화물 반도체층의 에칭이 억제된다. 보다 구체적으로는, 산계 에칭액에 의한 산화물 반도체층의 에칭 레이트가 1Å/sec 이하로 억제된다. 그 결과, 얻어지는 TFT는, 상기 식(1)으로부터 구해지는 소스·드레인 전극단 바로 아래의 산화물 반도체층의 막 두께와, 산화물 반도체층 중앙부의 막 두께의 차이가 5% 이하로 억제된다. 상기 막 두께의 차이가 5%보다 크고, 균일하게 에칭되지 않는 경우, 산화물 반도체층의 동일 면내에 있어서 막 두께의 분포가 생긴다. 이와 같은 면내의 막 두께 분포는 S값이나 광 스트레스 내성의 열화를 초래하기 쉽다. 상기 막 두께의 차이는, 바람직하게는 3% 이하이며, 가장 바람직하게는 차이가 없는 것, 즉 0%이다. 구체적으로는 예를 들면, 소스·드레인 전극단 바로 아래의 산화물 반도체층의 막 두께-상기 산화물 반도체층 중앙부의 막 두께로부터 구해지는 막 감소량이 10nm 이하인 것이 바람직하고, 보다 바람직하게는 5nm 이하이다.
상기 산화물 반도체층은, 금속 원소로서, 상기 Sn 이외에 In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 1 이상의 원소를 포함하는다. 바람직하게는 금속 원소가 In, Ga, Zn, 및 Sn로 이루어지는 산화물이며, In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 비율이, Sn에 대해서는 상술의 범위를 만족하고, 또한, In, Ga 및 Zn에 대해서는 아래의 범위를 만족하는 것이 좋다.
In는 산화물 반도체층의 저항 저감에 유효한 원소이다. 이러한 효과를 유효하게 발현시킬 수 있도록 In를 함유시키는 경우, 100×In/(In＋Ga＋Zn＋Sn)로부터 구해지는 In량은, 바람직하게는 15 원자% 이상, 보다 바람직하게는 16 원자% 이상, 더 바람직하게는 17 원자% 이상으로 한다. 한편, 상기 In량이 너무 많으면 스트레스 내성이 저하하기 쉽기 때문에, In량은, 바람직하게는 25 원자% 이하, 보다 바람직하게는 23 원자% 이하, 더 바람직하게는 20 원자% 이하로 한다.
Ga는, 산소 결손의 발생을 억제하고, 스트레스 내성 향상에 유효한 원소이다. 이러한 효과를 유효하게 발현시킬 수 있도록 Ga를 함유시키는 경우, 100×Ga/(In＋Ga＋Zn＋Sn)로부터 구해지는 Ga량은, 바람직하게는 5 원자% 이상, 보다 바람직하게는 10 원자% 이상, 더 바람직하게는 15 원자% 이상으로 하는 것이 좋다. 한편, 상기 Ga량이 너무 많으면, 전자의 전도 패스를 담당하고 있는 In량이나 Sn량이 상대적으로 저하하고, 그 결과, 이동도가 저하하는 경우가 있다. 따라서 상기 Ga량은, 바람직하게는 20 원자% 이하, 보다 바람직하게는 19 원자% 이하, 더 바람직하게는 18 원자% 이하로 한다.
Zn는 웨트 에칭 레이트에 영향을 미치는 원소이며, 산화물 반도체층의 가공시의 웨트 에칭성 향상에 기여하는 원소이다. 또 Zn는, 안정적인 아몰퍼스 구조의 산화물 반도체층을 얻고, TFT의 안정하고 또한 양호한 스위칭 동작 확보에 유효한 원소이기도 하다. 이러한 효과를 충분히 발휘할 수 있도록 Zn를 함유시키는 경우, 100×Zn/(In＋Ga＋Zn＋Sn)로부터 구해지는 Zn량은, 바람직하게는 40 원자% 이상, 보다 바람직하게는 43 원자% 이상, 더 바람직하게는 45 원자% 이상으로 하는 것이 좋다. 한편, 상기 Zn량이 너무 많으면, 산화물 반도체층의 가공시에 웨트 에칭 레이트가 너무 빠르게 되어, 소망의 패턴 형상으로 하는 것이 곤란해지기 쉽다. 또, 산화물 반도체층이 결정화하거나, In나 Sn 등의 함유량이 상대적으로 감소하여 스트레스 내성이 악화되는 경우가 있다. 따라서 상기 Zn량은, 바람직하게는 60 원자% 이하, 보다 바람직하게는 50 원자% 이하로 한다.
상기 산화물 반도체층의 두께는 특별히 한정되지 않는다. 예를 들면, 상기 산화물 반도체층의 두께는, 바람직하게는 20nm 이상, 보다 바람직하게는 30nm 이상이다. 한편, 상기 산화물 반도체층의 두께는, 바람직하게는 200nm 이하, 보다 바람직하게는 100nm 이하이다.
본 발명에서는, 상술한 바와 같이, 소스·드레인 전극 형성시에 사용하는 산계 에칭액에 대한 내성을 확보하기 때문에, 산화물 반도체층을 특히 Sn를 포함하는 것으로 한다. 그러나 이것만으로는, 에치 스토퍼층을 갖는 ESL형 TFT와 비교하여, 양호한 스트레스 내성이 얻어지지 않는다.
본 발명자 등은, 상기 스트레스 내성의 열화가, 아래에 자세히 설명하는 바와 같이, 상기 소스·드레인 전극의 패터닝, 즉 산계 에칭에 의해, 산화물 반도체층을 구성하는 In-Ga-Zn-Sn-O계 재료의 데미지, 구체적으로는 산소 결손에 의한 것을 우선 파악하고, 이 데미지의 회복에는, 아래에 상세히 설명하는 바와 같이 산화 처리를 실시하는 것이 매우 유효한 것을 찾아냈다.
또, 상기 산화 처리를 실시하면, 상기 소스·드레인 전극의 종류에 따라서는, 당해 전극의 표면이나 에칭 가공된 단부가 산화되어, TFT의 정특성의 열화, 특히 S값의 상승이 발생하는 경우가 있는 것, 특히, 상기 소스·드레인 전극으로서 Mo계막을 이용한 경우에 상기 산화가 생기기 쉬운 것을 파악했다.
그래서 본 발명에서는, 소스·드레인 전극에 Mo계막을 이용한 경우에도, 정특성의 열화, 특히 S값의 상승을 초래하지 않고, 스트레스 내성을 향상시킬 수 있도록, 열심히 연구했다.
그 결과, 본 발명에서는, 이하를 찾아냈다. 즉, BCE형 TFT의 제조 공정에 있어서, 종래는, 도 5의 (a)에서 나타내는 바와 같이 소스·드레인 전극의 패터닝 후, 도 5의 (b)에서 나타내는 바와 같이 보호막(PV, passiｖation)으로서 제 1 보호막(6A)인 SiOx 막과 제 2 보호막(6B)인 SiNx 막을 형성하고, 다음으로 열처리를 실시하는 것이 일반적이었다. 그러나 본 발명에서는, 도 7의 (a)에서 나타내는 바와 같이 소스·드레인 전극의 패터닝 후, 도 7의 (b)에서 나타내는 바와 같이, 우선 보호막으로서, 제 1 보호막(6A)인 SiOx 막을 형성한 후, 산화 처리(도 7에서는 열처리)를 실시하고, 다음으로 도 7의 (c)에서 나타내는 바와 같이, 제 2 보호막으로서 절연성 화합물막을 포함하는 보호막을 형성하면 좋다는 것을 찾아냈다. 이하, 상기 「절연성 화합물막을 포함하는 보호막」을 단순히 「제 2 보호막」으로 부르는 경우가 있다.
이 제조 방법에 따르면, 소스·드레인 전극으로서 산화되기 쉬운 Mo계막을 이용한 경우에도, 열처리 등의 산화 처리는, SiOx 막 형성 후에 실시하기 때문에, 소스·드레인 전극단의 산화가 억제되고, 스위칭 특성의 열화, 특히 S값이 증가하는 등의 열화가 억제된다. 더욱이, 산계 에칭액에 의한, 예를 들면 In-Ga-Zn-Sn-O막 등의 산화물 반도체층 표면의 데미지의 회복, 특히 산소 결손의 회복, 구체적으로는 SiOx 막 부착 열처리에 의한 고체상 산소 확산이 생겨, 광 스트레스 내성을 개선할 수 있다. 바람직하게는, 상기 제 2 보호막의 형성 후, 추가로 열처리를 실시함으로써, 복수회 스위프(sweep)에 의한 Vth 임계값의 시프트량(ΔVth(V))을 저감할 수 있다는 것도 찾아냈다. 이하, 본 발명에서 규정하는 제조 조건에 대해 상세히 설명한다.
우선 소스·드레인 전극의 패터닝 후에, 「SiOx 막(제 1 보호막)의 형성」→「산화 처리」→「제 2 보호막의 형성」의 순서로 실시하는 것에 의한 작용 효과에 대해 설명한다. 이하에서는, 상기 보호막의 형성과 산화 처리의 공정을 합쳐서「PV 공정」이라 한다.
소스·드레인 전극의 패터닝 후의 보호막의 형성 공정과 산화 처리 공정의 조합에는, 상기 도 5 외에, 상기 도 6의 공정도 들 수 있다. 또, 도 5~7에서는, 산화 처리로서 열처리를 실시하고 있다. 그러나 이 도 6의 공정에서는, 소스·드레인 전극이 열처리를 받음으로써, 상술한 바와 같이 당해 전극의 표면이나 에칭 가공된 단부가 산화되는 경우가 있다. 특히 상기 전극이 Mo계막인 경우, 산화가 생기기 쉽다. 이와 같이 전극 재료의 단부가 산화하면, 당해 산화에 의해 생긴 Mo 산화물 바로 아래의 산화물 반도체층 부분에, 억셉터 준위가 형성되고, 이것에 의해 스위칭 특성이 열화된다고 생각할 수 있다. 도 8의 파선 부분은, 상기 Mo계막으로 이루어지는 소스·드레인 전극(5)의 표면에 Mo 산화물(14)이 형성되었을 때의, 당해 Mo 산화물(14) 바로 아래의 산화물 반도체층(4) 부분을 설명한 도면이다. 도 9a 및 도 9b는, 상술한 「Mo 산화물 바로 아래의 산화물 반도체층 부분에, 억셉터 준위가 형성되고, 이것에 의해 스위칭 특성이 열화한다」는 것을 확인한 결과를 나타내는 도면이다. 도 9a는, Mo계막으로 이루어지는 소스·드레인 전극(5) 단의 옆 아래에 전도대 최하위 준위(억셉터 준위)를 배치했을 때의 전류 경로를, 시뮬레이션을 이용하여 계산한 결과이다. 또 도 9b는, 이 경우의 Id-Vg 특성에 있어서의 S값의 증가를 설명하는 도면이다. 상기 도 9a에 있어서, 직사각형 부분 A는 산화물 반도체층의 전류 밀도 분포를 나타내고 있고, 타원으로 둘러싸인 부분 중 농담(濃淡)이 얇은 부분은, 전류가 흐르기 어렵게 되어 있는 것을 나타내고 있다.
이들 도 9a 및 도 9b로부터 다음의 것을 알 수 있다. 즉, 도 9a에 나타내는 바와 같이, 소스·드레인 전극(5) 단 옆 아래에 전도대 최하위 준위(억셉터 준위)가 배치되면, 동 영역에서의 억셉터 준위는 전도대가 페르미 준위로부터 멀어지는 작용을 미치고, 고 결함 영역 내의 전자가 토출되고, 전도대가 낮은 반도체측에서 증가하게 된다. 그 결과, 전류 밀도 분포가 변화하는 것으로 생각할 수 있다. 이와 같이, 상기 영역에 있어서의 억셉터 준위가 스위칭시의 전류 경로를 변화시켜,도 9b에 나타내는 바와 같이 S값을 증가시키는 것으로 생각할 수 있다. 또, 도 9b에 있어서의 우측 위부터 계열 2, 3, 4, 5, 6, 1의 순서로 나타낸 Wta는, 전도체 단의 최하위 준위의 에너지폭이며, 이 값이 큰 만큼 억셉터 준위가 증가하는 것을 나타내고 있다. 상기 도 9b의 그래프에서는, 계열 2, 3, 4, 5, 6, 1의 순서로 상기최하위 준위의 에너지폭이 증대, 즉, 도 9b 중의 하향 화살표와 같이 경사도가 저하하고, S값이 증가하는 것을 나타내고 있다. 즉 도 9b의 결과는, 소스·드레인 전극단의 산화, 특히 당해 소스·드레인 전극이 Mo계막인 경우의 산화가, 억셉터 준위를 증가시켜, 결과적으로 S값을 증가시키는 경향에 영향을 미치는 것을 시사하고 있다고 말할 수 있다.
본 발명에서는, 상기 도면 7의 공정 순서로 함으로써, 소스·드레인 전극의 특히 전극단의 산화, 특히 Mo계막의 산화가 억제되어, S값의 상승이 억제되고, TFT의 정특성 열화를 막을 수 있다. 더욱이 아래에 상세히 설명하는 바와 같이, 산화 처리에 의해서 스트레스 내성의 개선을 도모할 수도 있다.
SiOx 막의 형성 후에 산화 처리를 실시함으로써, SiOx 막으로부터의 과잉의 산소 및 수산기가 고체상 확산하여 산화물 반도체 표면이 산화되고, 산소 결손의 회복이 촉진된다. 또한, 산화물 반도체층 표면이 산화됨으로써, SiOx 막과 산화물 반도체층의 계면의 정합성을 높일 수도 있다. 특히 대기 분위기의 열처리는, SiOx 막을 거치는 바깥쪽으로부터의 산소 및 수산기의 도입에도 기여하는 것으로 생각할 수 있다.
더욱이, 상기 산화 처리시에, SiOx 막으로부터 산화물 반도체층으로의 과잉의 수소 확산이 생기지 않기 때문에, 트랜지스터의 도체화, 또는, 오프 전류의 증가나 Vth의 부(-)측으로의 변동을 막을 수 있다. 또, 제 2 보호막으로서 이용할 수 있는 SiNx 막은, 일반적으로 수소 함유량이 많지만, 상술한 바와 같이, 산화 처리 후에 SiNx 막을 형성함으로써, SiNx 막으로부터 산화물 반도체층으로의 수소 확산을 방지할 수 있고, 트랜지스터의 도체화, 또는, 오프 전류의 증가나 Vth의 부(-)측으로의 변동을 막을 수 있다.
다음에, 산화 처리의 작용 효과에 대해 설명한다.
이 산화 처리에 의해서, 산계 에칭액에 노출되어 데미지 등을 받은 산화물 반도체층의 표면이, 산 에칭전의 상태로 회복된다. 상세하게는, 소스·드레인 전극 형성을 위한 웨트 에칭시에, 산계 에칭액에 노출된 산화물 반도체층은 환원되거나 C로 불리우는 콘테미네이션(contamination)이 흡수되거나 한다. 이들 환원이나 C로 불리우는 콘테미네이션의 흡수에 의해, 산소 결손이 생겨 이 산소 결손이 원인으로 전자 트랩이 형성되어 광 스트레스 내성이 쉽게 열화된다. 그러나 상기 산화 처리를 실시함으로써, 상기 콘테미네이션이 산소나 수산기(OH)와 치환, 즉, 산화물 반도체 표면이 산화되거나 C 등이 제거되어, 웨트 에칭전의 표면 상태로 회복(리커버리)하기 때문에, BCE형의 TFT이더라도 우수한 스트레스 특성, 특히 우수한 광 스트레스 내성이 얻어진다.
본 발명자 등은, 이것을, 아래에 나타내는 바와 같이, 산화물 반도체층 형성 직후(as-deposited), 산 에칭 후, 및 산화 처리 후의 각 단계에서의 산화물 반도체층의 표면을 X선 광전자 분광 분석(XPS, X-ray Photoelectron Spectroscopy)으로 관찰함으로써 확인했다.
[XPS에 의한 산화물 반도체층의 표면 분석]
아래의 표면 분석에서는, 상기 산계 에칭액에 노출되는 산화물 반도체층의 표면 분석을 실시했다. 당해 표면 분석에는, 산화 처리로서, 350℃에서 60분간, 대기 분위기의 조건으로 열처리를 실시한 TFT를 이용했다. 또, 상기 TFT의 산화물 반도체층은, 본 발명에서 규정의 요건을 만족하는 것이다. 또, 평가에 제공한 TFT는, 산화물 반도체층의 표면 성질과 상태에 대한 산화 처리의 영향만을 확인하기 위해서, 보호막의 형성을 실시하지 않았다.
상기 TFT의 제작 도중의,
(1) 산화물 반도체층 형성 직후(as-deposited)의 산화물 반도체층 표면;
(2) 산화물 반도체층의 표면을, 웨트 에칭, 구체적으로는 PAN계 에칭액을 이용하여 산 에칭한 직후의 산화물 반도체층의 표면; 및,
(3) 상기 (2)의 웨트 에칭 후에, 상기 산화 처리를 실시한 후의 산화물 반도체층의 표면;
의 각각의 상태를 확인하기 위해서, XPS로 O1s 스펙트럼 피크의 관찰을 실시했다.
이러한 관찰 결과를 함께 도 10에 나타낸다. 또, 도 10에 있어서 각각 세로 파선으로 나타내는, 530.8eV는, 산소 결손 없음의 경우의 O1s 스펙트럼 피크치, 532.3eV는, 산소 결손 있음의 경우의 O1s 스펙트럼 피크치, 533.2eV는, OH기의 스펙트럼 피크치를 나타낸다.
이 도 10으로부터 다음의 것을 알 수 있다. 즉, 실선으로 나타낸 (1) as-deposited 상태, 즉, 산화물 반도체층 형성 직후의 O1s 스펙트럼 피크; 점선으로 나타낸 (2) 웨트 에칭 후의 O1s 스펙트럼 피크, 및 파선으로 나타낸 (3) 산화 처리 후의 O1s 스펙트럼 피크; 의 위치를 비교하면 다음의 것을 말할 수 있다. 즉, 상기(1) as-deposited 상태의 O1s 스펙트럼 피크는, 거의 530.8eV에 있는 것에 대해, 상기 (2) 웨트 에칭 후의 O1s 스펙트럼 피크, 즉, 상기 asdeposited 상태의 산화물 반도체층에 대해, 상기 산 에칭을 실시했지만 산화 처리는 실시하지 않은 종래의 TFT 제조 방법의 경우에 상당하는 O1s 스펙트럼 피크는, 532.3eV(산소 결손 있음)에 가까워지고, 상기(1) as-deposited 상태(대략 530.8 eV)보다 좌측으로 시프트하고 있다. 그러나 상기 웨트 에칭 후에 산화 처리를 실시했을 경우, 도 10의 (3)과 같이 O1s 스펙트럼 피크는, 대략 530.8eV(530.8±0.5eV의 범위내)에 있고, 상기 (1) as-deposited 상태의 피크와 대략 동일 위치에 있다.
이 도 10의 결과로부터, 상기 산화 처리의 유무가 표면 상태에 미치는 영향에 대해서, 이하의 것을 알 수 있다. 웨트 에칭에 의해 O1s 스펙트럼 피크는, as-deposited 상태보다 좌측으로 시프트하고 있다. 이것은, 웨트 에칭에 의해 산화물 반도체층의 표면에 C로 불리우는 콘테미네이션이 부착하여, 산화물 반도체층을 구성하는 금속 산화물의 산소가, 이들 콘테미네이션과 결합하고, 산화물 반도체층을 구성하는 산소가 결손하고 있는 상태를 의미하고 있다. 그러나 상기 웨트 에칭 후에, 열처리 등의 산화 처리를 실시함으로써, 상기 C로 불리우는 콘테미네이션이 산소와 치환되고, 전자 트랩이 될 수 있는 C가 제거되고, 그 결과, O1s 스펙트럼 피크는 as-deposited 상태, 즉, 웨트 에칭전의 표면 상태로 돌아간다고 생각할 수 있다. 이와 같은 현상은, 산화 처리로서 N2O 플라즈마 처리를 실시했을 경우에도 확인할 수 있다.
상기 산화 처리 후의 산화물 반도체층은, 후술하는 실시예에 기재한 방법으로 측정한 비저항값이, 2.1×102Ω·cm 이상, 1.0×105Ω·cm 이하의 범위내에 있는 것이 바람직하다. 산화물 반도체층의 비저항값을 상기 범위내로 함으로써, 후술하는 실시예에 나타내는 바와 같이, 우수한 광 스트레스 내성, 더 우수한 정특성, 특히 낮은 S값을 확보할 수 있다. 상기 비저항값은, 보다 바람직하게는 4×102Ω·cm 이상이다. 또, 상기 비저항값은, 보다 바람직하게는 4.0×104Ω·cm 이하, 더 바람직하게는 9.0×103Ω·cm 이하, 보다 더 바람직하게는 7.0×103Ω·cm 이하이다.
또 본 발명자 등이, 산화 처리 전후의 SiOx 막을 확인한 바, 산화 처리 후는 SiOx 막 내의 수소량이 저감하고 있고, 3.5 원자% 이하인 것을 찾아냈다. 이와 같게 산화 처리 후의 SiOx 막 내의 수소량이 적어질수록, 당해 SiOx 막과 접하는 산화물 반도체층 내의 수소량도 적게 되어, 광 스트레스 내성이 양호하게 된다. 당해 수소량은, 바람직하게는 3.4 원자% 이하, 보다 바람직하게는 3.2 원자% 이하이다. 또, 당해 수소량은, 적으면 적을수록 바람직하지만, 후술하는 산화 처리의 조건 등을 고려하면, 그 하한은 대체로 1.0 원자%로 된다.
이하, 소스·드레인 전극의 패터닝 후에 실시하는, 본 발명에서 규정의 공정 : 「SiOx 막(제 1 보호막)의 형성」→「산화 처리」→「제 2 보호막의 형성」의 각 조건에 대해 설명한다.
(SiOx 막(제 1 보호막)의 형성)
SiOx 막의 형성 자체는 일반적인 방법을 채용할 수 있다. 예를 들면, 플라즈마 CVD(Chemical Vapor Deposition)법 등의 CVD법이나 스퍼터링법으로 실시할 수 있다. 상기 CVD법의 경우, 성막 파워, 성막 온도, SiH4와 N2O의 가스비는 일반적으로 행해지고 있는 대로 제어하면 좋다. 상기 SiOx 막의 형성전에는, 후술하는 실시예에 나타내는 바와 같이, 전처리로서 N2O 가스에 의해서 플라즈마 처리를 실시해도 좋다.
상기 SiOx 막의 막 두께는, 30~200nm로 하는 것이 바람직하다. 막 두께가 얇으면 소스·드레인 전극에 대한 커버리지가 나빠져서, 충분히 SiOx 막으로 덮이지 않는 영역이 생기기 쉬워진다. 이 경우, 후술의 열처리를 대기 분위기에서 실시할 때에 소스·드레인 전극(예를 들면 Mo계막)의 산화가 촉진되어, S값의 상승이 생기기 쉬워진다. 이 현상은, 막 두께가 얇을수록 현저하게 된다. 따라서 상기 SiOx 막의 막 두께는, 후술하는 열처리시의 가열 온도에도 좋지만, 30nm 이상인 것이 바람직하고, 보다 바람직하게는 50nm 이상이다. 또, 생산성의 관점으로부터, 상기 SiOx 막의 막 두께의 상한은 300nm 정도이며, 보다 바람직하게는 200nm 이하이다.
상기 SiOx 막 내의 후술하는 산화 처리전의 수소 농도는, 5.0 원자% 이하인 것이 바람직하다. 상기 수소 농도로 함으로써, 산화 처리에 의해서 용이하게 수소 농도 : 3.5 원자% 이하를 달성할 수 있다. 상술한 바와 같이 SiOx 막 내의 수소량이 적을수록, 이 SiOx 막과 접하는 산화물 반도체층 내의 수소량도 적게 되어, 광 스트레스 내성이 양호하게 된다고 생각할 수 있다. 상기 SiOx 막 내의 수소 농도는, 보다 바람직하게는 4.5 원자% 이하이다. 또, 0 원자%로 하는 것은 곤란하다. 상기 SiOx 막 내의 수소 농도의 저감은, SiOx 막의 형성에 이용하는 SiH4의 비율을 저감함으로써 실현될 수 있다.
(산화 처리)
상기 산화 처리로서는, 열처리와 N2O 플라즈마 처리 중 1 이상의 처리를 들 수 있다. 바람직하게는 열처리 및 N2O 플라즈마 처리의 양쪽 모두를 실시하는 것이다.
상기 열처리는, 다음의 조건으로 실시하는 것을 들 수 있다. 즉, 가열 분위기는, 예를 들면 수증기 분위기, 산소 분위기로 하는 것을 들 수 있다. 바람직하게는 산소 분위기이며, 보다 바람직하게는 대기 분위기이다. 또한 질소 분위기이면, SiOx 막을 사이에 두고 산화물 반도체 표면이 환원되어 광 스트레스 내성 개선이 저해될 가능성이 있기 때문에 바람직하지 않다.
상기 열처리의 가열 온도(열처리 온도)는, 130℃ 이상으로 하는 것이 바람직하고, 보다 바람직하게는 200℃ 이상, 더 바람직하게는 250℃ 이상이다. 당해 가열 온도가 높아질수록, 산소 결손의 회복, 구체적으로는 산화물 표면의 산화가 촉진되어, 광 스트레스 내성이 향상된다. 한편, 상기 가열 온도가 너무 높으면, 소스·드레인 전극을 구성하는 재료가 변질되기 쉽다. 구체적으로는, 소스·드레인 전극의 Mo단의 산화가 촉진되기 때문에 스위칭 특성이 열화되기 쉽다. 따라서 상기 가열 온도는 400℃ 이하로 하는 것이 바람직하고, 보다 바람직하게는 380℃ 이하이며, 더 바람직하게는 350℃ 이하이다. 상기 가열 온도로의 유지 시간(가열 시간)은, 5분 이상으로 하는 것이 바람직하다. 보다 바람직하게는 60분 이상이다. 상기 가열 시간이 너무 길어도 스루풋이 나쁘고, 일정 이상의 효과는 기대할 수 없기 때문에, 상기 가열 시간은, 120분 이하로 하는 것이 바람직하고, 보다 바람직하게는 90분 이하이다.
상기 N2O 플라즈마 처리, 즉, N2O 가스에 의한 플라즈마 처리는, 예를 들면, 파워 : 100W, 가스압 : 133Pa, 처리 온도 : 200℃, 처리 시간 : 10초~20분의 조건에서 실시하는 것을 들 수 있다.
(제 2 보호막의 형성)
상기 제 2 보호막은, 상기 제 1 보호막 상의 1층 이상의 보호막이며, 절연성 화합물막으로 구성되거나, 수지막과 당해 절연성 화합물막의 적층막이다. 상기 수지막은, 제 1 보호막과 상기 절연성 화합물막의 사이에 위치하는 것이 좋다. 이러한 막은, 절연막으로서 작용함과 동시에, 수증기가 TFT 내부에 침입하는 것을 억제하는 수증기 배리어의 기능을 가진다.
상기 절연성 화합물막으로서 Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물, 질화물, 혹은 산화 질화물로 이루어지는 막; 또는, 수지막과 상기 절연성 화합물막, 즉, 상기 산화물, 질화물 혹은 산화 질화물로 이루어지는 막의 적층막을 사용할 수 있다. 바람직하게는, SiNx 막과 상기 산화물로 이루어지는 막, 즉 절연성 산화물막 중 1 이상의 막이며, 보다 바람직하게는 절연성 산화물막이다. 절연성 산화물막은, 상기 SiNx 막과 비교하여 수소 농도가 적기 때문에, 산화물 반도체층 내로의 수소 확산을 저감할 수 있다. 또 절연성 산화물막은, SiNx 막과 마찬가지로 수증기 배리어성을 나타내기 때문에 양호한 광 스트레스 내성의 확보에 유효하다. 이하에서는, 상기 Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 금속 원소 X라고 부르는 경우가 있다.
상기 절연성 산화물막으로서, Si, Al, Ti, Ta, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물로 이루어지는 막을 들 수 있다. 예를 들면, SiOx, Al2O3, Ga2O3, HfO2, Nb2O5, TiO2, Ta2O5, V2O5, WO3, Y2O3, ZrO2 등으로 이루어지는 막을 들 수 있다.
제 2 보호막을 구성하는 절연성 화합물막의 형성 방법으로서, 일반적인 방법을 채용할 수 있다. 예를 들면 플라즈마 CVD법 등의 CVD법이나 스퍼터링법으로 실시할 수 있다. 상기 CVD법의 경우, 성막 파워, 성막 온도, 가스비는 일반적으로 행해지고 있는 대로 제어하면 좋다. 제 2 보호막으로서 예를 들면 SiNx 막을 형성하는 경우, 상기 가스비로서, SiH4, N2 및 NH3의 가스비를 일반적으로 행해지고 있는 대로 제어하면 좋다. 또 상기 스퍼터링법으로서, 예를 들면 마그네트론 스팩터법으로 성막할 수 있다. 상세하게는, 예를 들면 스퍼터링 타겟으로서, 상기 금속 원소 X를 포함하는 산화물, 질화물, 또는 산화 질화물로 이루어지는 스퍼터링 타겟을 이용하고, DC 스퍼터링 또는 RF 스퍼터링을 실시함으로써 성막할 수 있다. 또, 상기 금속 원소 X를 포함하는 순금속 스퍼터링 타겟 또는 합금 스퍼터링 타겟을 이용하고, 산소나 질소를 포함하는 분위기로 스퍼터링을 실시함으로써도 성막할 수 있다. 상기 스퍼터링법에 있어서의 성막 파워 등의 조건은, 일반적으로 행해지고 있는 대로 제어하면 좋다.
상기 수지막으로서, 실리콘계 수지막, 폴리이미드 수지, 아크릴 수지 등을 들 수 있다. 상기 실리콘계 수지막은, 액정 디스플레이나 발광 다이오드 소자의 보호재로서 일반적으로 사용된다. 이 실리콘계 수지막 자체는, 배리어성이 낮은 경우가 있기 때문에, 상술한 바와 같이, 상기 절연성 화합물막과 조합하여 사용하는 것이 바람직하다. 당해 실리콘계 수지막은, 스프레이 코트, 스핀 코트, 슬릿 코트, 롤 코트 등의 방법으로 도포하고, 또한 도포액에 포함되는 용제를 증발시켜,막질을 향상시키기 위한 열처리(200℃ 정도)를 실시함으로써 형성할 수 있다. 상기 수지막의 막 두께는, 예를 들면 수 100nm ~ 수㎛로 할 수 있고, 본 발명에서는 바람직하게는 500nm 이상이다.
제 2 보호막의 형태로서, 절연성 화합물막의 단층막, 2층 이상의 절연성 화합물막의 적층막, 수지막과 1층의 절연성 화합물막의 적층막, 수지막과 2층 이상의 절연성 화합물의 적층막을 들 수 있다.
상기 제 2 보호막의 막 두께는, 상기 수지막을 사용하지 않는 경우, 합계 10~500nm로 하는 것이 바람직하다. 이 제 2 보호막의 막 두께가 얇으면, 막 두께 분포가 불균일하게 되고, 수증기의 배리어성이 저하하여 산화물 반도체층 표면에 수소가 침입하여, TFT 특성이 변동될 우려가 있다. 따라서 제 2 보호막의 막 두께는, 합계로 10nm 이상인 것이 바람직하고, 보다 바람직하게는 합계로 20nm 이상이다. 또, 생산성의 관점으로부터, 상기 제 2 보호막의 막 두께의 상한은, 합계로 대략 500nm 이하로 하는 것이 바람직하고, 보다 바람직하게는 합계로 400nm 이하이다.
또, 상기 제 2 보호막의 막 두께는, 수지막을 사용하는 경우, 합계로 300 nm~5.0㎛로 하는 것이 바람직하다. 상기 제 2 보호막에 있어서의 수지막의 막 두께가 얇으면 대기 또는 수지막 상에 형성되는 보호막 내로부터 수소나 수증기가 수지막, 제 1 보호막을 확산하여 산화물 반도체 표면에 침입하여, TFT 특성이 변동될 우려가 있다. 따라서 제 2 보호막의 막 두께는, 합계로 300 nm 이상인 것이 바람직하고, 보다 바람직하게는 합계로 500 nm 이상이다. 또, 생산성의 관점으로부터, 상기 제 2 보호막의 막 두께의 상한은, 합계로 약 5.0㎛ 이하로 하는 것이 바람직하고, 보다 바람직하게는 합계로 4.5㎛ 이하이다.
(제 2 보호막 형성 후의 열처리)
상기 제 2 보호막의 형성 후, 추가로 열처리를 실시함으로서, 복수회 스위프에 의한 Vth 임계값의 시프트량(ΔVth(V))를 저감할 수 있다. 이하, 이 열처리를 「포스트 어닐링」이라 한다. 이 포스트 어닐링이 추천되는 조건은 다음과 같다. 가열 분위기로서, 질소 분위기, 대기 분위기, 진공 분위기로 하는 것을 들 수 있다. 가열 온도는 상기 효과를 얻을 수 있도록 200℃ 이상으로 하는 것이 바람직하다. 보다 바람직하게는 230℃ 이상이다. 한편, 온도가 너무 높아도, 상기 제 1 보호막이나 제 2 보호막으로부터의 수소의 이탈이 더 촉진되기 때문에, 320℃ 이하로 하는 것이 바람직하다. 보다 바람직하게는 300℃ 이하이다. 상기 가열 온도로의 유지 시간(가열 시간)은, 5분 이상으로 하는 것이 바람직하다. 보다 바람직하게는 60분 이상이다. 상기 가열 시간이 너무 길어도 스루풋이 나쁘고, 일정 이상의 효과는 기대할 수 없기 때문에, 상기 가열 시간은, 120분 이하로 하는 것이 바람직하고, 보다 바람직하게는 90분 이하이다. 예를 들면, 질소 분위기에서 250℃에서 30분간의 열처리를 실시하는 것을 들 수 있다.
본 발명의 TFT는, 소스·드레인 전극을 보호하는 2층 이상의 보호막과 산화물 반도체층이 상술한 요건을 만족하고, 또한, TFT의 제조 공정에 있어서, 상기 소스·드레인 전극의 패터닝 후, 상기 제 1 보호막의 형성→산화 처리→상기 제 2 보호막의 형성의 공정을 포함하고 있으면 좋고, TFT 및 그 제조 공정에 있어서의 다른 구성에 대해서는 특별히 한정되지 않는다.
이하, 상기 산화 처리를 포함하는 본 발명의 TFT의 제조 방법을, 상기 도 2를 참조하면서 설명한다. 상기 도 2 및 이하의 설명은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이것으로 한정하는 취지는 아니다. 즉, 상기 도 2에서는, 제 2 보호막이 단층막의 경우를 나타내고 있지만, 본 발명은 이것으로 한정되지 않고, 제 2 보호막이 적층막의 경우도 본 발명에 포함된다.
상기 도 2에서는, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 또한 그 위에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)으로서 제 1 보호막(6A)과 제 2 보호막(6B)이 형성되고, 컨택트홀(7)을 사이에 두고 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 이용되는 방법을 채용할 수 있다. 또, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 이용할 수 있다. 예를 들면 게이트 전극(2)으로서, 상기 저항율이 낮은 Al나 Cu의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이러한 합금을 바람직하게 이용할 수 있다. 또한 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘산 질화막(SiON) 등이 대표적으로 예시된다. 그 외, Al2O3나 Y2O3 등의 산화물이나, 이들을 적층한 것을 이용할 수도 있다.
다음으로 산화물 반도체층(4)을 형성한다. 산화물 반도체층(4)은, 스퍼터링법, 예를 들면 DC 스퍼터링법 또는 RF 스퍼터링법 등으로, 스퍼터링 타겟을 이용하여 성막하는 것이 바람직하다. 이하, 상기 스퍼터링 타겟을 단순히 「타겟」이라고 한다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 좋다.
스퍼터링법에 이용되는 타겟으로서, 상술한 원소를 포함하고, 소망의 산화물과 동일 조성의 스퍼터링 타겟을 이용하는 것이 바람직하다. 이것에 의해, 조성 불균일성이 적고, 소망의 성분 조성의 박막을 형성할 수 있다.
구체적으로는, 상기 산화물 반도체층의 성막에 이용하는 타겟으로서, Sn와 In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 1 이상의 금속 원소의 산화물로 구성되고, 소망의 산화물과 동일 조성의 산화물 타겟을 이용하면 좋다. 또는, 조성이 상이한 2개의 타겟을 동시 방전하는 조합의 스퍼터링법으로 성막해도 좋다. 상기 타겟은, 예를 들면 분말 소결법에 따라 제조할 수 있다.
상기 스퍼터링은, 다음의 조건에서 실시하는 것을 들 수 있다. 기판 온도는, 대개 실온 ~ 200℃으로 하는 것을 들 수 있다. 산소 첨가량은, 반도체로서 동작을 나타내도록, 스퍼터링 장치의 구성이나 타겟 조성 등에 따라서 적절히 제어하면 좋다. 산소 첨가량은, 반도체 캐리어 농도가 대개 1015~1016cm-3이 되도록 제어하는 것이 바람직하다.
또 스퍼터링 성막시의 가스압은, 대개 1~3mTorr의 범위내인 것이 바람직하다. 스퍼터링 타겟으로의 투입 파워는, 대개 200W 이상으로 설정하는 것이 추천 된다.
상술한 바와 같이, 산화물 반도체층(4)을 성막한 후, 당해 산화물 반도체층(4)에 대해서 웨트 에칭을 실시하여, 패터닝한다. 상기 패터닝 후는, 산화물 반도체층(4)의 막질 개선을 위해서 열처리(프리 어닐링(pre-annealing))를 실시하는 것이 바람직하다. 이 열처리에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상된다. 프리 어닐링의 조건으로서 예를 들면 대기 분위기하 또는 수증기 분위기하에서, 예를 들면, 가열 온도 : 약 250~400℃, 가열 시간 : 약 10분 ~1시간으로 하는 것 등을 들 수 있다.
상기 프리 어닐링 이후, 소스·드레인 전극(5)을 형성한다. 본 발명에서는, 소스·드레인 전극 형성을 위한 패터닝에 산계 에칭액을 이용하고 있으므로, 소스·드레인 전극을 구성하는 금속 박막은, Mo계막으로서 순 Mo막과 Mo 합금막 중 1 이상의 막이지만, 이 Mo계막과 순 Al막, 순 Cu막, Al 합금막 및 Cu 합금막으로 이루어지는 군으로부터 선택되는 1종 이상의 막과의 적층막이 좋다. 또, 상기 Mo 합금막은, Mo를 50 원자% 이상 포함하는 것을 말하며, 상기 Al 합금막은, Al를 50 원자% 이상 포함하는 것을 말하고, 또 상기 Cu 합금막은, Cu를 50 원자% 이상 포함하는 것을 말한다.
상기 적층막의 경우, 상기 순 Mo막과 Mo 합금막 중 1 이상의 막이, 상기 산화물 반도체층과 직접 접합하도록 형성하는 것이 좋다. 또, 상기 산화물 반도체층과 직접 접합하는 막이, 순 Cu막 등의 Mo계막 이외의 막인 경우, Cu가 산화물 반도체 표면에 확산하거나 찌꺼기가 생기거나 하는 등, 상기 산화물 반도체층과 상기 Mo계막이 직접 접합하고 있는 경우와 비교하여 스위칭 특성이 나빠지는 경향이 있다.
또 소스·드레인 전극(5)은, 상기 Mo계막만으로 이루어지는 경우보다, Mo계막과, 순 Al막, 순 Cu막, Al 합금막 및 Cu 합금막으로 이루어지는 군으로부터 선택되는 1종 이상의 막의 적층막이, 산화 처리를 받은 경우의 Mo단 산화의 정도가 작아지기 때문에 바람직하다. 상기 적층막은, 보다 바람직하게는, Mo계막과, 순 Al막 및 Al 합금막으로 이루어지는 군으로부터 선택되는 1종 이상의 막의 적층막이다.
소스·드레인 전극(5)은, 예를 들면 마그네트론 스퍼터링법에 따라 금속 박막을 성막한 후, 포토리소그래피 및 산계 에칭액을 이용한 웨트 에칭에 의해 패터닝하여 형성할 수 있다. 상기 소스·드레인 전극(5)의 막 두께는, 예를 들면 50~300nm의 범위로 할 수 있다. 소스·드레인 전극의 막 두께가, 50nm를 하회하여 너무 얇으면, 후 공정의 예를 들면 RIE 장치로 실시하는 컨택트홀 에칭으로 막이 소실하기 쉬워진다. 또, 막 두께가 300nm를 초과하여 너무 두꺼우면, 보호막의 커버리지가 나빠져 소스·드레인 전극의 산화 등의 문제점이 생기기 쉬워진다.
본 발명에서는, 상기 소스·드레인 전극의 패터닝을, 인산, 질산, 및 초산으로 이루어지는 군으로부터 선택되는 1종 이상이 50 체적% 이상 포함되는 산계 에칭액을 이용하여 실시하는 경우에도, 상술한 바와 같이 산화 처리에 의해서, 이 산계 에칭액에 노출된 산화물 반도체층 표면을 회복시킬 수 있어, 스트레스 내성이 우수한 TFT를 얻을 수 있다.
그 다음에, 상술한 바와 같이 PV 공정으로서, 제 1 보호막(SiOx 막)(6A)의 형성→산화 처리→제 2 보호막(6B)의 형성의 순서로 실시한다.
그리고 통상의 방법에 근거하여, 컨택트홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 상기 투명 도전막(8)의 종류는 특별히 한정되지 않고, 통상 이용되는 것을 사용할 수 있다.
본 발명의 TFT의 제조 방법은, 에치 스토퍼층을 포함하지 않기 때문에, TFT 제조 공정에서 형성하는 마스크수가 줄어든다. 그 때문에, 비용을 충분히 삭감할 수 있다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 원래대로 하기 실시예에 의해서 제한을 받는 것이 아니라, 상술·후술의 취지에 적합 할 수 있는 범위에서 적절히 변경을 가하여 실시하는 것도 물론 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
[실시예 1]
[본 발명 예의 TFT의 제작]
상술한 방법에 근거하여, 우선 도 2에 나타내는 박막 트랜지스터를 제작했다.
우선, 유리 기판(1)(코닝사 제품 이글 XG, 직경 100mm×두께 0.7mm) 위에, 게이트 전극(2)으로서 Mo 박막을 100nm, 및 게이트 절연막(3)으로서 SiO2막(막 두께 250nm)을 차례로 성막했다. 상기 게이트 전극(2)은, 순 Mo의 스퍼터링 타겟을 사용하고, DC 스퍼터링법에 의해, 성막 온도 : 실온, 성막 파워 : 300W, 캐리어 가스 : Ar, 가스압 : 2 mTorr의 조건으로 성막했다. 또, 상기 게이트 절연막(3)은, 플라즈마 CVD법을 이용하여 캐리어 가스 : SiH4와 N2O의 혼합 가스, 성막 파워 : 300W, 성막 온도 : 350℃의 조건으로 성막했다.
다음에, 산화물 반도체층(4)(막 두께 : 40nm)을 다음과 같이 성막했다. 즉, 상기 게이트 절연막(3) 상에, 산화물 반도체층(4)으로서 원자비가 Ga : In : Zn : Sn=16.8 : 16.6 : 47.2 : 19.4의 Ga-In-Zn-Sn-O막을 성막했다.
상기 산화물 반도체층(4)의 성막에는, 금속 원소가 상기 비율의 Ga-In-Zn-Sn-O 스퍼터링 타겟을 이용했다.
상기 산화물 반도체층(4)은, DC 스퍼터링법을 이용하여 성막했다. 스퍼터링에 사용한 장치는 (주) 알백 사 제품 「CS-200」이며, 스퍼터링 조건은 아래와 같다.
(스퍼터링 조건)
기판 온도 : 실온
성막 파워 : DC 200W
가스압 : 1mTorr 산소
분압 : 100×O2/(Ar＋O2)=10%
상기와 같이 하여 산화물 반도체층(4)을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 실시했다. 상기 웨트 에칭에서는, 산계 에칭액(웨트 에칭액)으로서 칸토 화학사 제품 「ITO-07 N」(옥살산과 물의 혼합액)을 사용하고, 액체의 온도를 실온으로 했다. 본 실시예에서는, 실험을 실시한 모든 산화물 박막에 대해서, 상기 웨트 에칭에 의한 찌꺼기는 없고, 적절히 에칭할 수 있던 것을 확인하고 있다.
상술한 바와 같이 산화물 반도체층(4)을 패터닝한 후, 산화물 반도체층(4)의 막질을 향상시키기 위해, 프리 어닐링 처리를 실시했다. 프리 어닐링 처리는, 대기 분위기에서 350℃로 60분간 행했다.
다음에 소스·드레인 전극(5)을 형성했다. 구체적으로는, 표 1 및 표 2에 나타내는 바와 같이, 순 Mo막, 또는 이 순 Mo막과, 순 Al막 또는 순 Cu막의 적층막을 형성했다. 또, 표 1에 나타내는 적층막은, 표 1에 나타내는 왼쪽부터 차례로 나타낸 금속막을, 상기 산화물 반도체층(4) 상에 적층했다. 이들의 단층막 또는 적층막을, 상술한 게이트 전극과 마찬가지로 DC 스퍼터링법에 의해 성막했다. 상기 단층막 또는 적층막의 막 두께는 합계로 100nm로 했다. 그 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 실시했다. 산계 에칭액으로서 인산 : 질산 : 초산 : 물=70 : 1.9 : 10 : 12(체적비)의 PAN계의 혼산이며, 액체의 온도가 실온의 것을 이용했다. 패터닝에 의해 TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 했다. 소스·드레인 전극(5)의 단락을 막기 위해 패터닝을 확실히 실시할 수 있도록, 소스·드레인 전극(5)의 막 두께에 대해서 50% 상당의 시간만큼 추가로, 상기 산계 에칭액에 침지(오버 에치)시켰다.
그 후, 보호막으로서 우선 제 1 보호막(6A)으로서 SiO2막을 형성했다. 당해 SiO2 막의 형성은, 삼코 제품 「PD-220 NL」를 이용하여 플라즈마 CVD법으로 행하였다. 본 실시예에서는, 사전 처리로서 N2O 가스에 의해서 플라즈마 처리를 60초 간 후에 상기 SiO2막을 형성했다. 이 때의 N2O 가스에 의한 플라즈마 조건은, 파워 : 100W, 가스압 : 133Pa, 처리 온도 : 200℃, 처리 시간 : 1분으로 했다. SiO2 막의 형성에는 SiH4 및 N2O의 혼합 가스를 이용했다. 또 성막 파워를 100W, 성막 온도를 230℃으로 했다. 상기 SiH4와 N2O의 가스비는, SiH4 : N2O=40 : 100, 20 : 100, 또는 10 : 100으로 했다. 본 실시예에서는 40 : 100을 표준으로 하고, 이 경우 SiO2 막 내의 수소량은 4.3 원자%이었다. 또, SiO2 막의 막 두께는 200nm를 표준으로 하고, 막 두께가 100nm 또는 20nm인 것도 형성했다.
다음으로 대기 분위기에서, 가열 온도 : 120℃, 200℃, 250℃, 300℃, 350℃, 400℃, 또는 500℃에서 60분간의 열처리를 실시했다.
그 후, 표 1의 No.1~18 및 표 2의 No.19~24에서는, 제 2 보호막(6B)으로서, SiNx 막(막 두께 150nm)을 형성했다. 당해 SiNx 막의 형성은, 삼코 제품 「PD-220 NL」를 이용하여 플라즈마 CVD법을 이용해서 행하였다. 이 SiNx 막의 형성에는 SiH4, N2 및 NH3의 혼합 가스를 이용했다. 또 성막 파워를 100W, 성막 온도를 150℃으로 했다.
또, 제 2 보호막(6B)으로서, 표 2의 No.25에서는 Al 산화물막, No.26에서는 Ta 산화물막, No.27에서는 Ti 산화물막, No.28에서는 실리콘 수지막과 SiNx 막의 적층막을 각각 형성했다. 상기 Al 산화물막, 상기 Ta 산화물막, 상기 Ti 산화물막의 형성에는, Al 산화물로 이루어지는 스퍼터링 타겟, Ta 산화물로 이루어지는 스퍼터링 타겟, Ti 산화물로 이루어지는 스퍼터링 타겟을 각각 사용하고, 상기 제 1 보호막 상에 RF 스퍼터링법으로 형성했다. 성막 조건은, 투입 파워 밀도 : 2.5W/㎠, 가스압 : 5mTorr, 가스 유량비 : Ar/O2=80/20, 막 두께 : 20nm, 기판 온도 : 실온으로 했다. 상기 No.28에서는, 상기 실리콘 수지막을, 상기 제 1 보호막 상에 광경화성 실리콘 수지를 스핀 코트에 의해서 형성했다. 상기 실리콘 수지막의 막 두께는 1000nm로 했다. 이 실리콘 수지막 상에, 상술한 바와 같이 플라즈마 CVD법에 의해 SiNx 막을 형성했다.
다음에 포토리소그래피, 및 드라이 에칭에 의해, 보호막(6A 및 6B)에 트랜지스터 특성 평가용 프로빙을 위한 컨택트홀(7)을 형성하여 TFT를 얻었다.
비교예로서 표 2의 No.24에 나타내는 바와 같이, 산화물 반도체층으로서 IGZO 막, 구체적으로는 원자비가 In : Ga : Zn=1 : 1 : 1이며 Sn를 포함하지 않는 In-Ga-Zn-O막의 단층을 형성한 것을 제외하고, 상기 본 발명예와 마찬가지로 하여 제작한 TFT를 준비했다. 또 비교예로서 표 1의 No.1에 나타내는 바와 같이, 상기 산화 처리를 실시하지 않은 것을 제외하고, 상기 본 발명예와 마찬가지로 하여 제작한 TFT를 준비했다. 또한 비교예로서 표 1의 No.2에 나타내는 바와 같이, 상기 산화 처리를 제 1 보호막인 SiOx 막의 형성전에 실시, 즉, 소스·드레인 전극의 형성→산화 처리→제 1 보호막의 형성→제 2 보호막의 형성의 순서로 실시한 것을 제외하고, 상기 본 발명예와 마찬가지로 하여 제작한 TFT를 준비했다.
상기 얻어진 TFT를 이용하여, 하기와 같이 정특성의 평가와 스트레스 내성의 평가를 실시했다.
[정특성(전계 효과 이동도(이동도), S값)의 평가]
상기 TFT를 이용하여 Id-Vg 특성을 측정했다. Id-Vg 특성은, 게이트 전압, 소스·드레인 전극의 전압을 이하와 같이 설정하고, 프로버 및 반도체 파라미터 분석기(Keithley 4200SCS)를 이용하여 측정을 실시했다.
게이트 전압 : -30 ~ 30V(스텝 0.25 V)
소스 전압 : 0V
드레인 전압 : 10V
측정 온도 : 실온
측정한 Id-Vg 특성으로부터, 전계 효과 이동도(이동도), S값을 산출했다. 그리고, 상기 이동도는 7.00㎠/Vs 이상을 합격으로 했다. 또 S값에 대해서는, 아래와 같이 평가했다.
○ : S값이 0.45V/dec 이하
△ : S값이 0.45V/dec 초과 1.00V/dec 이하
× : S값이 1.00V/dec 초과
[스트레스 내성의 평가]
다음에, 상기 TFT를 이용하고, 이하와 같이 하여 스트레스 내성의 평가를 실시했다.
스트레스 내성은, 게이트 전극에 부(-)바이어스를 걸어서 광을 조사하는 스트레스 인가 시험을 실시하여 평가했다. 스트레스 인가 조건은 이하와 같다.
·게이트 전압 : -20V
·소스/드레인 전압 : 10V
·기판 온도 : 60℃
·광 스트레스 조건
스트레스 인가 시간 : 2시간
광강도 : 25000NIT
광원 : 백색 LED
그리고, 스트레스 인가 전후의 임계값 전압(Vth, 드레인 전류가 10-9 흐를 때의 게이트 전압의 값)의 차이를 측정했다. 이 차이를 이하 「ΔVth」로 나타낸다. 이와 같이 하여 산출된 ΔVth에 대해서, 하기 판정 기준으로 평가했다. 그리고 본 실시예에서는 ○의 경우를 스트레스 내성이 우수한 것으로 평가했다.
(판정 기준)
○ : ΔVth(절대치)가 4.50V 이하
△ : ΔVth(절대치)가 4.50V 초과 6.50 이하
× : ΔVth(절대치)가 6.50V 초과
이들의 결과를 표 1 및 표 2에 병기한다. 또, 표 1 및 표 2에 대해 일부의 예에서는, 산화 처리 후의 상기 SiOx 막 내의 수소 농도를, 후술하는 실시예 3에서 나타내는 2차 이온 질량 분석법(SIMS, Secondary Ion Mass Spectrometry)을 이용하여 구했다.
[표 1]
[표 2]
표 1 및 표 2로부터 다음의 것을 알 수 있다. 우선, SiOx 막 형성 후의 열처리에 대해 설명한다. No.1과 같이 산화 처리를 실시하지 않는 경우에는, 스트레스 내성이 나빠졌다. 또 No.2와 같이 SiOx 막 형성전에 열처리를 실시한 경우에는, S값이 높아졌다. 도 11은 얻어진 TFT의 단면의 현미경 관찰 사진(FE-SEM 관찰 사진)이며, 도 11a는 상기 No.2, 도 11b는 본 발명예인 No.7의 사진이다. 상기 도 11a에 있어서, 소스·드레인 전극단의 Mo 산화막의 두께는, 화살표로 폭을 나타내는 바와 같이 20~30nm이었다. 또 상기 도 11b에 있어서, 소스·드레인 전극단의 Mo 산화막의 두께는, 화살표로 폭을 나타내는 바와 같이 5nm 이하이었다. 이들의 대비로부터, 종래의 방법에서는 Mo 산화물이 두껍게 형성되어 있지만, 본 발명의 방법에 따르면 Mo 산화물의 형성이 충분히 억제되어 있는 것을 알 수 있다.
No.3~9는, 상기 열처리 온도를 120~500℃의 사이에서 변경한 예이다. 이 중, No.3과 같이 SiOx 막 형성 후에 열처리를 실시하고 있지만, 열처리 온도가 낮은 경우는, No.1만큼은 아니지만 스트레스 내성이 약간 떨어졌다. 또, No.9와 같이 열처리 온도가 너무 높은 경우에는, S값이 높아졌다. 또한, No.4와 No.5의 대비로부터, 상기 열처리 온도를 250℃ 이상으로 더 높이면, 광 스트레스 내성이 보다 개선되는 것을 알 수 있다. 또, 표 1의 No.5 및 6의 TFT의 Id-Vg 특성을, 각각 도 12, 도 13에 나타낸다. 상기 No.5 및 6은 모두 본 발명예이다. 상기 No.5의 결과를 나타내는 도 12에서는 PV 공정을, SiOx 막의 형성→대기중 250℃에서 60분간 가열하는 열처리→SiNx 막의 형성의 순서로 행하였다. 또, 상기 No.6의 결과를 나타내는 도 13에서는 PV 공정을, SiOx 막의 형성→대기중 300℃에서 60분간 가열하는 열처리→SiNx 막의 형성의 순서로 행하였다. 이들의 대비로부터, 열처리 온도를 더 높임으로써, 스트레스 내성이 보다 개선되는 것을 알 수 있다.
또한, 표 2의 No.25와 같이, 제 2 보호막으로서 알루미나를 이용한 경우의 TFT의 Id-Vg 특성을 도 14에 나타낸다. 이 도 14와, SiNx 막을 형성한 도 12의 결과를 대비하면, 제 2 보호막으로서 알루미나를 이용한 경우가, ΔVth가 충분히 작아지는 것을 알 수 있다.
또, No.7과 No.8의 대비로부터, 상기 열처리 온도를 400℃보다 낮게 하면, 스트레스 내성이 보다 개선되는 것을 알 수 있다.
표 1의 No.5~8, 12~15, 17 및 18과 No.1을 비교하면, 열처리 온도 250℃ 이상으로 가열, 즉 산화 처리함으로써, SiOx 막의 수소량이 4.3 원자%로부터 3.5 원자% 이하로 저감되고 있다. 양호한 광 스트레스 내성을 확보할 수 있는 요인의 하나로, SiOx 막의 수소량의 저감을 들 수 있다.
No.5와 12, No.6과 13, No.7과 14, No.8과 15를 각각 대비하면, S/D 전극이, Mo계막만으로 이루어지는 경우보다, Mo/Al/Mo 적층막인 쪽이, S값이 낮아지기 쉬운 경향이 있다는 것을 알 수 있다. 이것은, Mo/Al/Mo 적층막이, Mo계막만의 경우보다 Mo단 산화의 체적이 상대적으로 작고, Mo단 산화에 의한 악영향이 작기 때문인 것으로 생각할 수 있다.
No.12와 17, No.13과 18을 각각 대비하면, S/D 전극이 Cu를 포함하는 경우보다, Mo/Al/Mo 적층막이 S값은 낮다. 이것은, S/D 전극이 Cu를 포함하는 경우, Cu가 산화물 반도체 표면에 확산하거나 찌거기가 생기거나 하는 등, 스위칭 특성이 열화하기 때문인 것으로 생각할 수 있다.
No.10 및 11은, 산화 처리전의 SiOx 막 내의 수소 함유량이 No.6보다 적은 예이다. 이 No.10 및 11의 스트레스 내성은, No.6보다 우수하다. 이것은, 산화 처리전의 SiOx 막 내의 수소 함유량이 적을수록, 산화물 반도체층 내의 수소량도 적게 되어, 우수한 광 스트레스 내성을 얻을 수 있었기 때문인 것으로 생각할 수 있다.
No.19~23은, SiOx 막의 막 두께가, No.5나 No.6보다 얇은 예이며, No.23은, SiOx 막의 막 두께가 특히 얇은 예이다. No.5와 No.19, 21 및 23의 대비, 및 No.6과 No.20 및 22의 대비로부터, SiOx 막의 막 두께가 얇아질수록 S값이 상승한다는 것을 알 수 있다. 이것은 다음과 같이 설명할 수 있다. 즉, No.23과 같이 막 두께가 상당히 얇으면, S/D 전극에 대한 커버리지가 나빠지고, S/D 전극이 SiOx 막으로 충분히 덮이지 않는 영역이 생긴다. 이 경우, SiOx 막 형성 후의 열처리, 특히 대기 열처리를 실시하면, S/D 전극의 산화가 촉진되어, S값의 상승이 생긴다.
No.24는, 산화물 반도체층이 Sn를 포함하는 것이 아니기 때문에, 산화물 반도체층의 막이 5% 이상 존재하는 면내 막 두께 분포를 초래하기 때문에, S값 및 광 스트레스 내성이 모두 나빠졌다.
No.25~28은, 제 2 보호막으로서 SiNx 막 이외의 막을 사용한 예이다. No.25, 26, 27은, 각각 Al 산화물막, Ta 산화물막, Ti 산화물막을 사용한 예이다. 이들의 막을 제 2 보호막에 사용한 경우도, SiNx 막을 사용한 경우와 마찬가지로 양호한 정특성 및 광 스트레스 내성이 얻어지고 있다. 또 No.28은, 실리콘 수지막과 SiNx 막의 적층막을 사용한 예이지만, 이 예에서도 양호한 특성이 얻어지고 있다. No.25~28의 산화 처리 후의 SiOx 막의 수소량은 충분히 저감되고 있다. 이 결과로부터, 제 2 보호막으로서 SiNx 막 대신에, 또는 SiNx 막과 함께, 수증기 배리어성이 높은 재료로 이루어지는 막을 이용해도 양호한 특성을 얻어지는 것을 알 수 있다.
[실시예 2]
SiO 막 형성 후의 산화 처리를 표 3에 기재한 바와 같이 하고, 또한 SiNx 막 형성 후에 열처리, 구체적으로는 질소 분위기하 250℃에서 30분 유지하는 포스트 어닐링을 실시한 것 이외는, 실시예 1과 마찬가지로 하여 TFT를 제작했다.
그리고, 상기 포스트 어닐링 전후의 TFT를 이용하고, 3회의 스위프, 구체적으로는 전압을 -30V ~ ＋30V까지 스위프시키고, 그 후, 다시, -30V ~ ＋30V까지의 스위프를 반복한 경우의 ΔVth를 구했다.
그 결과를 표 3에 병기한다. 또, 표 3에 있어서 일부의 예에서는, 산화 처리 후의 상기 SiOx 막 내의 수소 농도를, 후술하는 실시예 3에서 나타내는 2차 이온 질량 분석법을 이용하여 구했다.
[표 3]
표 3으로부터 다음의 것을 알 수 있다. 제 2 보호막 형성 후에 열처리(포스트 어닐링)를 실시함으로써, Vth의 변동, 즉 ΔVth가 충분히 작아지는 것을 알 수 있다. 이것은, 상기 포스트 어닐링을 실시함으로써, 제 2 보호막으로부터 수소가 산화물 반도체층으로 확산하고, 적당한 수소 종단 효과에 의해서 Vth의 오차가 저감되었기 때문인 것으로 생각할 수 있다. 또, 산화 처리로서 행한 열처리의 가열 온도가 낮을수록, 이 포스트 어닐링에 의한 ΔVth의 저감 효과가 큰 것을 알 수 있다.
[실시예 3]
SiOx 막 형성 후의 산화 처리를, 대기 분위기에서, 가열 온도 : 250℃, 300℃, 350℃, 400℃, 또는 500℃으로 60분간의 열처리를 실시했지만, 열처리를 실시하지 않는 것을 제외하고, 소스·드레인 전극이 Mo 단층, 또한 제 2 보호막이 SiNx의 단층인 실시예 1과 마찬가지로 하여 TFT를 제작했다.
5mm 각의 정방형으로 패터닝된 산화물 반도체층의 4 모서리에 수 100㎛ 각의 Mo 전극 패턴을 형성한 비저항 측정 전용의 소자를 준비했다. 당해 비저항값 측정용 소자를 이용하고, 비저항값 측정 수법으로서 주지되어 있는 Vander Pauw 법을 이용하여, 산화물 반도체층의 비저항값을 측정했다. 또 상기 TFT 소자를 이용하고, 정특성(S값)과 스트레스 내성의 평가를 실시예 1과 마찬가지로 하여 실시했다. 이들의 결과를 정리하여 도 15 및 도 16에 나타낸다. 도 15는, 열처리의 가열 온도와 S값, 비저항값과의 관계를 나타낸 그래프이다. 도 16은, 열처리의 가열 온도와 ΔVth, 비저항값과의 관계를 나타낸 그래프이다. 또, 도 15 및 도 16에서는, 상기 열처리의 가열 온도를 「산화 처리 온도」로 나타내고 있다. 또, 도 15 및 도 16에 있어서 종축은 예를 들면 「1.00E＋06」은 1.00×106을 나타낸다. 또한, 도 16에 있어서 ΔVth는 절대값을 나타낸다.
또한, 상기 비저항 측정에 사용한 TFT 소자에 대해, 2차 이온 질량 분석법(SIMS)을 이용하여, 제 2 보호막의 제 1 보호막과 반대측의 면(최표면)으로부터 게이트 절연막까지의 깊이 방향의 수소 2차 이온 상대 강도 분석을 실시했다. 또, 열처리 없음의 경우의 제 1 보호막(SiOx 막) 중의 수소 농도를 조사할 수 있도록, 상기 TFT와 동일 조건으로 형성한 시료의 SiOx 막에 대해서 탄성 반도 검출 분석(Elastic Recoil Detection Analysis : ELDA)을 이용한 정량 분석을 실시하고, 4.3 원자%인 것을 확인했다. 그리고 이 열처리 없음의 경우의 제 1 보호막(SiOx 막) 중의 수소 농도와, 상기 가열 온도가 다양한 샘플의 수소 2차 이온 상대 강도로부터, 상기 가열 온도가 다양한 샘플의 제 1 보호막(SiOx 막) 중의 수소 농도를 추측했다. 그 결과를 도 17에 나타낸다. 도 17에 있어서, 좌측부터 차례로 6B는 제 2 보호막으로서 형성한 SiNx 단층, 6A는 제 1 보호막으로서 형성한 SiOx 막, 4는 산화물 반도체층, 3은 게이트 절연막을 나타낸다.
도 15 및 도 16으로부터 다음의 것을 알 수 있다. 우선 도 15에 있어서, S값(▲)은, 가열 온도가 250℃, 300℃인 경우에, 0.45V/dec 이하를 달성할 수 있음을 알 수 있다. 또 도 15로부터, 이 S값 : 0.45V 이하를 달성하려면, 산화물 반도체층의 비저항값(●)이, 2.1×102Ω·cm 이상인 것이 바람직하고, 4.0×104Ω·cm 이하인 것이 바람직하다. 도 15 중의 파선 및 세로 화살표는 이 바람직한 범위를 나타낸 것이다. 상기 비저항값은, 보다 바람직하게는 1.0×104Ω·cm 이하이다. 또, 상기 도 15에서는, 가열 온도 : 350℃ 이상이고 S값이 높아지고 있지만, 소스·드레인 전극의 종류를 변경하면, 400℃ 정도에서도 낮은 S값을 실현할 수 있다.
또, 도 15의 비저항값(●)은, 가열 온도가 상승하는 것에 따라 증가하지만, 가열 온도가 400℃을 넘으면 감소하는 경향이 있다. 이와 같이 400℃ 초과에서 비저항값이 감소한 원인으로서, 통상은, 가열 온도가 상승하면 산화물 반도체층의 산화가 촉진되어 비저항값은 증가하지만, 가열 온도가 400℃ 초과, 도 15에 나타내는 바와 같이 예를 들면 500℃에서는, 산화물 반도체층 내에 미결정 형성 등 산화 이외의 현상이 지배적으로 된 것을 생각할 수 있다.
또 도 16에 대해 ΔVth(■)는, 가열 온도가 250℃, 300℃, 350℃인 경우에, 4.50V 이하를 달성하는 것을 알 수 있다. 또한 도 16으로부터, 이 ΔVth : 4.50V 이하를 달성하려면, 산화물 반도체층의 비저항값(●)이, 2.1×102Ω·cm 이상인 것이 바람직하고, 1.6×105Ω·cm 이하인 것이 바람직하다. 도 16 내의 파선 및 세로 화살표는 이 바람직한 범위를 나타낸 것이다. 상기 비저항값은, 보다 바람직하게는 1.2×105Ω·cm 이하, 더 바람직하게는 1.0×105Ω·cm 이하이다.
즉 도 15 및 도 16의 결과로부터, 특히 ΔVth(절대값) : 4.50V 이하를 만족하려면, 산화물 반도체막의 비저항값을 2.1×102Ω·cm 이상, 1.0×105Ω·cm 이하의 범위 내로 하는 것이 바람직하다. 상술한 바와 같이, 상기 비저항값을 2.1×102Ω·cm 이상으로 함으로써, S값 : 0.45V/dec 이하도 달성할 수 있다. S값 : 0.45V/dec 이하를 확실히 달성하려면, 상기 비저항값의 상한을 4.0×104Ω·cm 이하로 하는 것이 보다 바람직하다. 또, 그렇게 하기 위해서는, 열처리의 가열 온도를, 바람직하게는 250℃ 이상, 300℃ 이하로 하는 것이 좋다는 것도 알 수 있다.
다음에 도 17으로부터, 열처리 없음, 즉 산화 처리 없음의 경우, SiOx 막 내의 수소 농도는 4.3 원자%인데 비해, 산화 처리를 실시하면, SiOx 막 내의 수소 농도가 3.5 원자% 이하로 감소하는 것을 알 수 있다. 이 결과와, 상기 도 15 및 도 16의 결과로부터, 정특성 S값이 합격 조건인 0.45V/dec 이하, 스트레스 내성의 ΔVth(절대값)가 합격 조건인 4.50V 이하의 양쪽 모두를 만족하려면, 제 1 보호막인 SiOx 막에 대해 산화 처리를 실시하여, 당해 SiOx 막 내의 수소 농도를 3.5 원자% 이하로 할 필요가 있는 것을 알 수 있다.
본 발명을 특정의 형태를 참조하여 상세하게 설명했지만, 본 발명의 정신과 범위를 벗어나지 않고 다앙한 변경 및 수정이 가능하다는 것은, 당업자에게 있어서 자명하다.
또, 본 출원은, 2013년 6월 28일부로 출원된 일본 특허 출원(특원 2013-137294) 및 2014년 4월 11일부로 출원된 일본 특허 출원(특원 2014-082143)에 근거하고 있으며, 그 전체가 인용에 의해 원용된다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막 4 : 산화물 반도체층
5 : 소스·드레인 전극(S/D) 6 : 보호막(절연막)
6A : 제 1 보호막(SiOx 막) 6B : 제 2 보호막
7 : 컨택트홀 8 : 투명 도전막
9 : 에치 스토퍼층 12 : Si 기판
13 : 카본 증착막 14 : Mo 산화물
3 : 게이트 절연막 4 : 산화물 반도체층
5 : 소스·드레인 전극(S/D) 6 : 보호막(절연막)
6A : 제 1 보호막(SiOx 막) 6B : 제 2 보호막
7 : 컨택트홀 8 : 투명 도전막
9 : 에치 스토퍼층 12 : Si 기판
13 : 카본 증착막 14 : Mo 산화물
Claims (13)
- 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스·드레인 전극, 및 2층 이상의 보호막을 갖는 박막 트랜지스터로서,
상기 산화물 반도체층이, Sn와; In, Ga, 및 Zn로 이루어지는 군으로부터 선택되는 1 이상의 원소와; O로 구성되고, 또한
상기 2층 이상의 보호막은, 적어도 상기 산화물 반도체층과 접하는 제 1 보호막과, 상기 제 1 보호막 이외의 1층 이상의 제 2 보호막으로 이루어지고, 상기 제 1 보호막은, SiOx 막이며 또한 수소 농도가 3.5 원자% 이하인
박막 트랜지스터.
- 제 1 항에 있어서,
상기 제 2 보호막은, 절연성 화합물막이거나, 수지막과 상기 절연성 화합물막의 적층막인 박막 트랜지스터.
- 제 2 항에 있어서,
상기 절연성 화합물막은, Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물, 질화물, 또는 산질화물로 이루어지는 막인 박막 트랜지스터.
- 제 3 항에 있어서,
상기 절연성 화합물막은, SiNx 막과 Si, Al, Ti, Ta, Ce, Ga, Hf, Nb, V, W, Y, 및 Zr로 이루어지는 군으로부터 선택되는 1종 이상의 원소를 포함하는 산화물로 이루어지는 막의 어느 것이 1 이상의 막인 박막 트랜지스터.
- 제 1 항에 있어서,
상기 산화물 반도체층의 비저항값은, 2.1×102Ω·cm 이상, 1.0×105Ω·cm 이하의 범위 내에 있는 박막 트랜지스터.
- 제 1 항에 있어서,
상기 산화물 반도체층은, 상기 산화물 반도체층 내에 포함되는 모든 금속 원소에 대한 Sn의 비율이 9 원자% 이상 50 원자% 이하를 만족하는 박막 트랜지스터.
- 제 1 항에 있어서,
상기 산화물 반도체층은, 금속 원소가 In, Ga, Zn, 및 Sn로 이루어지는 산화물이며, In, Ga, Zn 및 Sn의 합계에 대한 각 금속 원소의 비율이,
In : 15~25 원자%,
Ga : 5~20 원자%,
Zn : 40~60 원자%, 및
Sn : 9~25 원자%
를 만족하는 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 1 보호막의 막 두께는 30nm 이상인 박막 트랜지스터.
- 제 1 항에 있어서,
상기 소스·드레인 전극은, 순 Mo막과 Mo 합금막 중 1 이상의 막인 박막 트랜지스터.
- 제 1 항에 있어서,
상기 소스·드레인 전극은, 순 Mo막과 Mo 합금막 중 1 이상의 막과, 순 Al막, 순 Cu막, Al 합금막 및 Cu 합금막으로 이루어지는 군으로부터 선택되는 1종 이상의 막의 적층막이며, 또한
상기 순 Mo막과 Mo 합금막 중 1 이상의 막이, 상기 산화물 반도체층과 직접 접합하고 있는
박막 트랜지스터.
- 청구항 1에 기재된 박막 트랜지스터의 제조 방법으로서,
상기 산화물 반도체층 상에 형성된 상기 소스·드레인 전극의 패터닝을, 산계 에칭액을 이용하여 실시하는 것과,
그 후, 상기 제 1 보호막으로서 SiOx 막을 형성하고 나서 산화 처리를 실시하는 것과,
다음으로 상기 제 1 보호막 상에 상기 제 2 보호막을 형성하는 것
을 포함하는 박막 트랜지스터의 제조 방법.
- 제 11 항에 있어서,
상기 산화 처리는, 130℃ 이상 400℃ 이하의 가열 온도에서 실시하는 열처리인 박막 트랜지스터의 제조 방법.
- 제 11 항 또는 제 12 항에 있어서,
상기 제 2 보호막의 형성 후, 추가로 열처리를 실시하는 것을 포함하는 박막 트랜지스터의 제조 방법.
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| A201 | Request for examination | ||
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| J301 | Trial decision |
Free format text: TRIAL NUMBER: 2017101005487; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20171114 Effective date: 20190627 |