KR20150135412A - 반도체 장치 - Google Patents

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KR20150135412A
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KR
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semiconductor chip
wiring board
semiconductor
semiconductor device
adjusting member
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KR1020157030332A
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Inventor
센쇼 우사미
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피에스4 뤽스코 에스.에이.알.엘.
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Abstract

본 발명의 과제는, 반도체 칩을 적층한 경우에도 휨을 억제할 수 있는 구조의 반도체 장치를 제공하는 데에 있다. 본 발명의 반도체 장치(200)는, 배선 기판(201), 배선 기판(201)의 일측면 상에 탑재된 제1 반도체 칩(203), 제1 반도체 칩(203)의 일부의 면이 노출되어 노출면(210a, 210b)을 구성하도록, 제1 반도체 칩(203) 상에 적층된 제2 반도체 칩(205), 노출면(210a, 210b) 상에 탑재된 휨 조정 부재로서의 실리콘 기판(211a, 211b), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211a, 211b)을 덮도록, 배선 기판(201) 상에 형성된 밀봉체(220)를 가지고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 고밀도화를 도모하기 위해, 복수의 반도체 칩을 적층하는 것이 행해지고 있다. 이와 같은 반도체 장치는 MCP(Multi Chip Package)로도 불린다.
MCP에 의한 반도체 장치는, 통상, 와이어 본딩을 위해, 상단의 반도체 칩을 하단의 반도체 칩에 대해 크로스 적층하는 구조가 이용되고 있다.
예를 들어, 특허문헌 1에는, 배선 기판 상에 탑재된 장방형상의 제1 반도체 칩(하단의 반도체 칩) 상에, 장방형상의 제2 반도체 칩(상단의 반도체 칩)을, 제1 반도체 칩에 대해 90° 회전된 상태로 적층한 MCP 반도체 장치가 개시되어 있다(특허문헌 1).
특허문헌 1: 특개 2011-86943호 공보
그러나, 특허문헌 1과 같이, 반도체 칩을 크로스 적층한 경우에는, 하단의 반도체 칩 상의 밀봉 수지의 두께와 상단의 반도체 칩 상의 밀봉 수지의 두께가 상이하므로, 밀봉 수지의 두께가 두꺼운 하단의 반도체 칩의 단변이 배치되는 변 측이, 상단의 반도체 칩의 단변이 배치되는 변 측보다 휨이 커져서, 반도체 장치에 안장 형상의 휨이 발생하게 되는 문제가 있었다.
이와 같이, 반도체 장치가 안장 형상으로 휘면, 마더보드로의 반도체 장치의 이차 실장이나 PoP(Package on Package)의 경우의 하단 패키지로의 반도체 장치의 이차 실장을 양호하게 하지 못하게 될 우려가 있었다.
따라서, 반도체 칩을 적층한 경우에도, 휨을 억제할 수 있는 구조의 반도체 장치가 요구되었다.
본 발명의 제1 태양은, 배선 기판, 상기 배선 기판의 일측면 상에 탑재된 제1 반도체 칩, 상기 제1 반도체 칩의 일부의 면이 노출되도록, 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩, 노출된 상기 일부의 면 상에 탑재된 휨 조정 부재, 및 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 휨 조정 부재를 덮도록, 상기 배선 기판 상에 형성된 밀봉체를 가지는 반도체 장치이다.
본 발명에 의하면, 반도체 칩을 적층한 경우에도, 휨을 억제할 수 있는 구조의 반도체 장치를 제공할 수 있다.
도 1은 제1 실시형태에 따른 반도체 장치(200)를 보여주는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 도 1의 B-B' 단면도이다.
도 4는 반도체 장치(200)의 제조 순서를 보여주는 도면이다.
도 5는 반도체 장치(200)의 제조 순서를 보여주는 도면이다.
도 6은 제2 실시형태에 따른 반도체 장치(200a)를 보여주는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 7은 도 6의 A-A' 단면도이다.
도 8은 도 6의 B-B' 단면도이다.
도 9는 제3 실시형태에 따른 반도체 장치(200b)를 보여주는 평면도이며, 밀봉체(220)는 일부만을 도시하고 있다.
도 10은 도 9의 A-A' 단면도이다.
도 11은 도 9의 B-B' 단면도이다.
도 12는 반도체 장치(200b)의 제조 순서를 보여주는 도면이다.
도 13은 반도체 장치(200b)의 제조 순서를 보여주는 도면이다.
이하, 도면에 기초하여 본 발명에 바람직한 실시형태를 상세히 설명한다.
우선, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시형태에 따른 반도체 장치(200)의 개략적인 구조에 대해 설명한다.
여기에서는 반도체 장치(200)로서, 메모리 칩을 탑재한 반도체 메모리가 예시되어 있다.
도 1 내지 도 3에 도시된 바와 같이, 반도체 장치(200)는, 배선 기판(201), 배선 기판(201)의 일측면 상에 탑재된 제1 반도체 칩(203), 제1 반도체 칩(203)의 일부의 면이 노출되어 노출면(210a, 210b)을 구성하도록, 제1 반도체 칩(203) 상에 적층된 제2 반도체 칩(205), 노출면(210a, 210b) 상에 탑재된 휨 조정 부재로서의 실리콘 기판(211a, 211b), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211a, 211b)을 덮도록, 배선 기판(201) 상에 형성된 밀봉체(220)를 가지고 있다.
더욱 구체적으로는, 반도체 장치(200)는, 일면에 복수의 접속 패드(223a, 223b, 223c, 223d)를 가지는 배선 기판(201), 배선 기판(201)의 일면 상에 탑재되며, 전극 패드(103a, 103b)를 가지는 제1 반도체 칩(203), 제1 반도체 칩(203) 상에 적층되며, 전극 패드(107a, 107b)를 가지는 제2 반도체 칩(205), 노출면(210a, 210b) 상에 탑재된 실리콘 기판(211a, 211b), 복수의 접속 패드(223a, 223c)와 전극 패드(103a, 103b)를 전기적으로 접속하는 복수의 와이어(215), 복수의 접속 패드(223b, 223d)와 전극 패드(107a, 107b)를 전기적으로 접속하는 복수의 와이어(217), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211a, 211b), 및 와이어(215, 217)를 덮도록, 배선 기판(201)의 일면 상에 형성된 밀봉체(220)를 가진다.
반도체 장치(200)는, 또한, 반도체 장치(200)를 외부의 장치와 접속하기 위한 외부 단자로서의 솔더볼(216)을 가지고 있다.
다음으로, 도 1 내지 도 3을 참조하여, 본 발명의 제1 실시형태에 따른 반도체 장치(200)를 구성하는 부재에 대해 상세히 설명한다.
배선 기판(201)은, 예를 들어, 대략 사각형의 판 형상의 유리 에폭시 등으로 구성된 절연 기재(219), 그 양면에 패턴 형성된 배선층(미도시), 및 배선층을 덮도록 형성된 절연막(221)을 가지고 있다. 배선 기판(201)의 일면 측의 배선층에는 복수의 접속 패드(223a, 223b, 223c, 223d)가 접속되어 있다. 또한, 배선 기판(201)의 타면 측의 배선층에는 복수의 랜드부(225)가 접속되어 있다. 복수의 접속 패드(223a, 223b, 223c, 223d)는, 도 1에 도시된 바와 같이, 배선 기판(201)의 일면의 사각형을 구성하는 4개의 변의 주연부 근방에 각각 배열되어 있다. 또한, 복수의 랜드부(225)는, 배선 기판(201)의 타면에 격자 형상으로 배치되어 있다.
한편, 복수의 접속 패드(223a, 223b, 223c, 223d)와 복수의 랜드부(225)는, 이들에 연속되는 배선과 절연 기재(219)를 관통하는 비어 등에 의해 서로 접속되어 있다.
접속 패드(223a, 223c)에는 와이어(215)가, 접속 패드(223b, 223d)에는 와이어(217)가 접속되며, 랜드부(225)에는 솔더볼(216)이 탑재된다.
절연막(221)은, 예를 들어 솔더 레지스트(SR)이다. 절연막(221)은, 미리 결정된 소정의 영역을 제외하고 배선 기판(201)의 양면 전면에 형성된다. 다시 말해서, 절연막(221)은, 그 일부가 소정의 영역에 관해 제거되어 있고, 하나 이상의 개구부를 가지고 있다. 예를 들어, 배선 기판(201)의 일면 측에는, 개구부(235a, 235b, 235c, 235d)가 형성된다. 개구부(235a, 235b, 235c, 235d)는, 복수의 접속 패드(223a, 223b, 223c, 223d)가 형성된 영역 및 그 주변 영역을 노출시킨다.
배선 기판(201)의 타면 측에서도, 복수의 랜드부(225)를 각각 노출시키는 개구부가 형성된다.
제1 반도체 칩(203)은, 대략 사각형(여기에서는 장방형)의 판 형상의 메모리 칩으로, 일면 측에 소정의 회로 및 전극 패드(103a, 103b)가 형성되어 있다. 복수의 전극 패드(130a, 103b)는, 제1 반도체 칩(203)의 장방형의 단변(212a, 212b)을 따라 배열되어 있다. 제1 반도체 칩(203)의 타면은, DAF(Die Attached Film) 등의 접착 부재(105)에 의해 배선 기판(201)의 절연막(221)이 형성되어 있는 영역에 접착 고정된다.
제2 반도체 칩(205)은, 제1 반도체 칩(203)과 마찬가지로, 대략 사각형(장방형)의 판 형상의 메모리 칩으로, 일면 측에 제1 반도체 칩(203)과 동일하게 회로 및 전극 패드(107a, 107b)가 형성되어 있다. 복수의 전극 패드(107a, 107b)는, 제2 반도체 칩(205)의 장방형의 단변(206a, 206b)을 따라 배열 형성되어 있다.
제2 반도체 칩(205)은, 제1 반도체 칩(203) 위에 적층 탑재되어 있다.
제2 반도체 칩(205)은, 제1 반도체 칩(203)의 전극 패드(103a, 103b)가 형성된 영역을 덮지 않도록, 그 장변(214a, 214b)이 제1 반도체 칩(203)의 단변(212a, 212b)과 대향하도록 형성되어 있다. 구체적으로는, 제2 반도체 칩(205)은, 제1 반도체 칩(203)에 대해 90도 회전된 상태에서 평면 상의 배치가 교차하도록 배치(크로스 적층)되어 있다.
그 결과, 제2 반도체 칩(205)의 단변(206a, 206b)은 제1 반도체 칩(203)으로부터 오버행된다. 이로써, 제1 반도체 칩(203)의 상면은, 제2 반도체 칩(205)으로부터 일부의 면이 노출되어 노출면(210a, 210b)이 형성된다.
제2 반도체 칩(205)의 타면은, DAF 등의 접착 부재(105)에 의해 제1 반도체 칩(203)에 접착 고정된다.
또한, 제2 반도체 칩(205)의 칩 두께는, 제1 반도체 칩(203)의 칩 두께보다 두껍게 구성되는 것이 바람직하다. 이는, 제2 반도체 칩(205)이 제1 반도체 칩(203)으로부터 오버행되어 있는 경우에도, 제2 반도체 칩(205)의 전극 패드(107a, 107b)와 배선 기판(201)을, 칩 크랙을 발생시키지 않고, 양호하게 와이어 접속 가능하게 하기 위해서이다.
실리콘 기판(211a, 211b)은, 제1 반도체 칩(203)의 휨을 방지하는 부재이며, 접착 부재(105)를 통해 제1 반도체 칩(203)에 탑재되어 있다.
실리콘 기판(211a, 211b)은, 제1 반도체 칩(203)의 전극 패드(103a, 103b)를 노출하도록, 노출면(210a, 210b) 중, 전극 패드(103a, 103b)와 제2 반도체 칩(205) 사이의 영역에 배치된다.
실리콘 기판(211a, 211b)은, 상단의 메모리 칩인 제2 반도체 칩(205)의 두께와 대략 동일한 두께로 구성되는 것이 바람직하다.
이와 같이 상단의 메모리 칩인 제2 반도체 칩(205)으로부터 노출된 하단의 메모리 칩인 제1 반도체 칩(203)의 위에, 실리콘 기판(211a, 211b)을 탑재함으로써, 제2 반도체 칩(205)로부터 노출되는 제1 반도체 칩(203)의 노출면(210a, 210b) 상에 형성되는 밀봉체(220)의 두께를, 제2 반도체 칩(205) 위에 형성되는 밀봉체(220)의 두께와 동일하게 혹은 비슷하게 할 수 있다.
이로써, 제1 반도체 칩(203)의 단변(212a, 212b) 측의 휨을 억제할 수 있고, 반도체 장치(200)의 휨을 저감할 수 있다. 또한, 반도체 장치(200)의 휨을 저감함으로써, 반도체 장치(200)의 마더보드나 하단 패키지로의 이차 실장을 양호하게 할 수 있다.
한편, 와이어(215, 217)는, 예를 들어 Au, Cu 등의 도전성 금속으로 구성된다. 와이어(215, 217)는, 복수의 전극 패드(103a, 103b, 107a, 107b)와 이들에 대응하는 접속 패드(223a, 223b, 223c, 223d) 사이를 전기적으로 접속한다.
여기에서는, 와이어(215)는, 전극 패드(103a, 103b)와 접속 패드(223a, 223c)를 접속하고 있으며, 와이어(217)는, 전극 패드(107a, 107b)와 접속 패드(223b, 223d)를 접속하고 있다.
밀봉체(220)는, 절연성 수지, 예를 들어 열경화성 에폭시 수지이며, 배선 기판(201)의 일측면 측을 덮도록, 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211a, 211b) 및 와이어(215, 217)를 밀봉한다.
이상, 반도체 장치(200)를 구성하는 부재를 상세히 설명하였다.
다음으로, 도 4 내지 도 5를 참조하여, 반도체 장치(200)의 제조 방법을 설명한다.
우선, 도 4(a)에 도시된 배선 모기판(300)을 준비한다.
배선 모기판(300)은, 매트릭스 형상으로 배치된 복수의 제품 형성부(301)를 가지고 있으며, 개개의 제품 형성부(301)가 배선 기판(201)에 대응한다.
다음으로, 도 4(b)에 도시된 바와 같이, 배선 모기판(300)을 다이 본딩 장치(미도시)로 반송하고, 다이 본딩 장치를 이용하여 배선 모기판(300)의 제품 형성부(301) 상에 제1 반도체 칩(203)을 탑재한다.
제1 반도체 칩(203)은, 전극 패드(103a, 103b)가 마련된 단변(212a, 212b)이 접속 패드(223a, 223c)에 대향하도록 탑재된다. 제1 반도체 칩(203)은, 타면에 마련된 DAF 등의 접착 부재(105)에 의해 배선 모기판(300)에 접착 고정된다.
다음으로, 도 4(c)에 도시된 바와 같이, 다이 본딩 장치를 이용하여 제1 반도체 칩(203) 상에 제2 반도체 칩(205)을 탑재한다.
구체적으로는, 제2 반도체 칩(205)은, 전극 패드(103a, 103b) 및 노출면(210a, 210b)(도 1 참조)을 노출시키도록, 제1 반도체 칩(203)에 대해 90도 회전된 상태로 적층된다.
제2 반도체 칩(205)이 제1 반도체 칩(203)에 대해 90도 회전한 상태로 적층됨으로써, 제1 반도체 칩(203)의 단변(212a, 212b)을 따라 형성된 복수의 전극 패드(103a, 103b)는 제2 반도체 칩(205)으로부터 노출된다.
다음으로, 도 4(d)에 도시된 바와 같이, 제1 반도체 칩(203)의 노출면(210a, 210b) 상에 실리콘 기판(211a, 211b)을 탑재한다.
실리콘 기판(211a, 211b)은 다이 본딩 장치 등을 이용하여 탑재한다.
다음으로, 배선 모기판(300)은, 도 4(e)에 도시된 바와 같이, 제1 반도체 칩(203)의 전극 패드(103a, 103b)와 대응하는 접속 패드(223a, 223c)의 사이, 및 제2 반도체 칩(205)의 전극 패드(107a, 107b)와 접속 패드(223b, 223d)의 사이가, 와이어(215, 217)에 의해 접속된다(도 1 참조). 와이어(215, 217)를 이용한 결선에는, 와이어 본딩 장치(미도시)를 이용할 수 있다. 결선은, 예를 들어, 초음파 열압착법을 이용한 볼 본딩에 의해 수행된다. 구체적으로는, 용융에 의해 볼이 형성된 와이어(215)의 선단을 전극 패드(103a, 103b) 상에 초음파 열압착하고, 와이어(215)가 소정의 루프 형상을 그리도록, 와이어(215)의 후단을 대응하는 접속 패드(223a, 223c) 상에 초음파 열압착한다.
마찬가지로, 용융에 의해 볼이 형성된 와이어(217)의 선단을 전극 패드(107a, 107b) 상에 초음파 열압착하고, 와이어(217)가 소정의 루프 형상을 그리도록, 와이어(217)의 후단을 대응하는 접속 패드(223b, 223d) 상에 초음파 열압착한다.
다음으로, 도 5(a)에 도시된 바와 같이, 배선 모기판(300)의 일면 측에, 몰드 장치를 이용하여 일괄적으로 몰드에 의해 밀봉체(220)를 형성한다.
구체적으로는, 배선 모기판(300)을 성형 장치(미도시)에 올려놓고, 성형 장치의 상형과 하형에 의해 배선 모기판(300)을 폐쇄한 상태에서, 용융된 밀봉 수지, 예를 들어 에폭시 수지 등의 열경화 수지를 충진시키고, 충진된 상태에서 큐어링한다.
그러면, 밀봉 수지가 열경화하여, 도 5(a)에 도시된 바와 같이, 제품 형성부(301)를 일괄적으로 덮는 밀봉체(220)가 형성된다.
그 후, 성형 장치로부터 배선 모기판(300)을 꺼내고, 소정의 온도에서 리플로우함으로써 밀봉체(220)가 완전히 경화된다.
다음으로, 도 5(b)에 도시된 바와 같이, 배선 모기판(300)의 타면 측의 랜드부(225)에 솔더볼(216)을 탑재한다.
구체적으로는, 예를 들어 배선 모기판(300) 상의 랜드부(225)의 배치에 맞게 복수의 흡착공이 형성된 흡착 기구(미도시)를 이용하여, 솔더볼(216)을 흡착공이 지지하고, 지지된 솔더볼(216)을, 플럭스를 통해 배선 모기판(300)의 랜드부(225)에 일괄 탑재한다.
모든 제품 형성부(301)에 솔더볼(216)을 탑재한 후, 배선 모기판(300)을 리플로우함으로써 솔더볼(216)이 고정된다.
다음으로, 도 5(c)에 도시된 바와 같이, 밀봉체(220)를 다이싱 테이프(251)에 접착하고, 밀봉체(220) 및 배선 모기판(300)을 다이싱 테이프(251)에 지지시킨다. 그 후, 다이싱 블레이드(미도시)를 이용하여, 배선 모기판(300) 및 밀봉체(220)를 다이싱 라인(234)(도 4(a) 참조)을 따라 종횡으로 절단한다. 이로써, 배선 모기판(300)은, 제품 형성부(301)들로 개별화된다. 그 후, 개별화된 제품 형성부(301) 및 밀봉체(220)를 다이싱 테이프(251)로부터 픽업함으로써, 도 1에 도시된 바와 같은 반도체 장치(200)가 얻어진다.
이와 같이, 제1 실시형태에 의하면, 반도체 장치(200)는, 배선 기판(201), 배선 기판(201)의 일측면 상에 탑재된 제1 반도체 칩(203), 제1 반도체 칩(203)의 일부의 면이 노출되어 노출면(210a, 210b)을 구성하도록, 제1 반도체 칩(203) 상에 적층된 제2 반도체 칩(205), 노출면(210a, 210b) 상에 탑재된 실리콘 기판(211a, 211b), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211a, 211b)을 덮도록, 배선 기판(201) 상에 형성된 밀봉체(220)를 가지고 있다.
그렇기 때문에, 제2 반도체 칩(205)으로부터 노출되는 제1 반도체 칩(203)의 노출면(210a, 210b) 상에 형성되는 밀봉체(220)의 두께를, 제2 반도체 칩(205) 위에 형성되는 밀봉체(220)의 두께와 동일하게 또는 비슷하게 할 수 있다.
이로써, 제1 반도체 칩(203)의 단변(212a, 212b) 측의 휨을 억제할 수 있고, 반도체 장치(200)의 휨을 저감할 수 있다. 또한, 반도체 장치(200)의 휨을 저감함으로써, 반도체 장치(200)의 마더보드나 하부 패키지로의 이차실장을 양호하게 할 수 있다.
다음으로, 제2 실시형태에 대해, 도 6 내지 도 8을 참조하여 설명한다.
제2 실시형태는, 제1 실시형태에 있어서, 제2 반도체 칩(205)을, 제1 반도체 칩(203)의 전극 패드(103a, 103b) 중 일측에 인접하도록 시프트하여 탑재한 것이다.
또한, 제2 실시형태에 있어서, 제1 실시형태와 동일한 기능을 하는 요소에 대해서는 동일한 번호를 부여하고, 주로 제1 실시형태와 다른 부분에 대해서 설명한다.
도 6내지 도 8에 도시된 바와 같이, 제2 실시형태에 따른 반도체 장치(200a)는, 제2 반도체 칩(205)이, 제1 반도체 칩(203)의 전극 패드(103a, 103b) 중 일측(여기에서는 전극 패드(103a) 측)에 인접하도록 시프트하여 탑재되어 있다.
이로써, 노출면(210a)과 노출면(210b)은, 면적이 크게 상이하고, 노출면(210a)은 전극 패드(103a)가 노출되기 위해 필요한 최소한의 면적으로 되어 있다.
그렇기 때문에, 노출면(210b)에만, 1개의 실리콘 기판(211c)이 탑재되어 있다.
이와 같이, 휨 조정 부재는, 반드시 노출면(210a, 210b)의 양측에 배치될 필요는 없고, 노출면(210a, 210b)의 면적에 따라서는, 일측에만 실리콘 기판(211c)을 탑재해도 된다.
이로써, 제1 실시형태와 비교하여, 실리콘 기판(211c)의 탑재 수를 줄일 수 있다.
이와 같이, 제2 실시형태에 의하면, 반도체 장치(200a)는, 배선 기판(201), 배선 기판(201)의 일측면 상에 탑재된 제1 반도체 칩(203), 제1 반도체 칩(203)의 일부의 면이 노출되어 노출면(210a, 210b)을 구성하도록, 제1 반도체 칩(203) 상에 적층된 제2 반도체 칩(205), 노출면(210b) 상에 탑재된 실리콘 기판(211c), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 실리콘 기판(211c)을 덮도록, 배선 기판(201) 상에 형성된 밀봉체(220)를 가지고 있다.
따라서, 제1 실시형태와 동일한 효과를 나타낸다.
또한, 제2 실시형태에 의하면, 제2 반도체 칩(205)이, 제1 반도체 칩(203)의 전극 패드(103a)에 인접하도록 시프트되어 탑재되어 있으며, 노출면(210b)에만, 1개의 실리콘 기판(211c)이 탑재되어 있다.
그렇기 때문에, 제1 실시형태와 비교하여, 실리콘 기판(211c)의 탑재 수를 줄일 수 있다.
다음으로, 제3 실시형태에 대해, 도 9 내지 도 13을 참조하여 설명한다.
제3 실시형태는, 제1 실시형태에 있어서, 휨 조정 부재로서 고탄성체(213a, 213b)를 이용한 것이다.
또한, 제3 실시형태에 있어서, 제1 실시형태와 동일한 기능을 하는 요소에 대해서는 동일한 번호를 부여하고, 주로 제1 실시형태와 다른 부분에 대해서 설명한다.
우선, 제3 실시형태에 따른 반도체 장치(200b)의 구성에 대해 설명한다.
도 9 내지 도 11에 도시된 바와 같이, 제2 실시형태에 따른 반도체 장치(200b)는, 노출면(210a, 210b) 상에 휨 조정 부재로서, 고탄성체(213a, 213b)가 마련되어 있다.
고탄성체(213a, 213b)를 구성하는 재료로서는, 예를 들어 밀봉체(220)보다 탄성률이 높은 수지 재료, 구체적으로는 절연성 페이스트 재료 등이 이용된다.
또한, 고탄성체(213a, 213b)는, 전극 패드(103a, 103b) 및 와이어(215)의, 전극 패드(103a, 103b)와의 접속부도 덮고 있다.
이와 같이, 휨 조정 부재는 반드시 실리콘 기판 등의 벌크 재료일 필요는 없고, 수지 등을 이용해도 된다.
이와 같은 구성으로 함으로써, 고탄성체(213a, 213b)가 전극 패드(103a, 103b) 및, 와이어(215)의, 전극 패드(130a, 103b)와의 접속부도 덮을 수 있고, 와이어(215)의 와이어 유동이나 와이어 쇼트도 억제할 수 있다. 또한, 고탄성체(213a, 213b)의 두께는, 실리콘 기판(211a, 211b, 211c)과 마찬가지로, 제2 반도체 칩(205)의 두께와 대략 동일한 두께로 구성되는 것이 바람직하다.
다음으로, 반도체 장치(200b)의 제조 방법에 대해, 간단하게 설명한다.
우선, 제1 실시형태와 동일하게, 도 12(a)에 도시된 배선 모기판(300)을 준비하고, 도 12(b)에 도시된 바와 같이, 배선 모기판(300)을 다이 본딩 장치(미도시)로 반송하고, 다이 본딩 장치를 이용하여 배선 모기판(300)의 제품 형성부(301) 상에 제1 반도체 칩(203)을 탑재하고, 도 12(c)에 도시된 바와 같이, 제1 반도체 칩(203) 상에 제2 반도체 칩(205)을 탑재한다.
다음으로, 도 12(d)에 도시된 바와 같이, 와이어 본딩에 의해, 제1 반도체 칩(203) 및 제2 반도체 칩(205)과 배선 기판(201)을 와이어(215, 217)로 접속한다.
다음으로, 도 12(e)에 도시된 바와 같이, 고탄성체(213a, 213b)를 노출면(210a, 210b) 상에 형성한다.
구체적으로는, 예를 들어 디스펜서(미도시)를 이용하여 절연성 페이스트 재료를 노출면(210a, 210b) 상에 공급한다.
이 때, 고탄성체(213a, 213b)가 전극 패드(103a, 103b) 및 와이어(215)의, 전극 패드(103a, 103b)와의 접속부도 덮도록 하는 것이 바람직하다.
이 후에는, 제1 실시형태와 동일하게, 도 13(a)에 도시된 밀봉체(220)의 형성, 도 13(b)에 도시된 솔더볼(216)의 탑재, 및 도 13(c)에 도시된 배선 모기판(300)의 절단(개별화)을 수행하여, 반도체 장치(200b)가 얻어진다.
이와 같이, 제3 실시형태에 의하면, 반도체 장치(200b)는, 배선 기판(201), 배선 기판(201)의 일측면 상에 탑재된 제1 반도체 칩(203), 제1 반도체 칩(203)의 일부의 면이 노출되어 노출면(210a, 210b)을 구성하도록, 제1 반도체 칩(203) 상에 적층된 제2 반도체 칩(205), 노출면(210a, 210b) 상에 탑재된 고탄성체(213a, 213b), 및 제1 반도체 칩(203), 제2 반도체 칩(205), 고탄성체(213a, 213b)를 덮도록, 배선 기판(201) 상에 형성된 밀봉체(220)를 가지고 있다.
따라서, 제1 실시형태와 동일한 효과를 나타낸다.
또한, 제3 실시형태에 의하면, 휨 조정 부재로서 고탄성체(213a, 213b)가 마련되어 있으며, 고탄성체(213a, 213b)는, 전극 패드(103a, 103b) 및, 와이어(215)의, 전극 패드(103a, 103b)와의 접속부도 덮고 있다.
그렇기 때문에, 제1 실시형태와 비교하여, 와이어(215)의 와이어 유동이나 와이어 쇼트도 억제할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 기초하여 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지로부터 벗어나지 않는 범위에서 다양한 변경이 가능함은 물론이다.
예를 들어, 상기 실시형태에서는 반도체 칩으로서 메모리 칩을 예시하였으나, 로직 칩과 메모리 칩 등, 어떠한 반도체 칩의 조합이라도 좋다.
또한, 상기 실시형태에서는, 반도체 칩을 2단으로 적층한 경우에 대해 설명하였으나, 3단 이상으로 반도체 칩이 적층된 반도체 장치도, 동일하게, 최상단의 반도체 칩으로부터 노출된 인접한 반도체 칩 상에, 휨 조정 부재를 배치함으로써 본 발명을 적용할 수 있다.
본 출원은, 2013년 3월 26일에 출원된, 일본 특허 출원 제2013-63818호의 우선권을 기초로 하여 그 이익을 주장하는 것으로서, 그 개시는 여기에 전체가 참고문헌으로서 포함된다.
103a, 103b 전극 패드
105 접착 부재
107a, 107b 전극 패드
200 반도체 장치
200a 반도체 장치
200b 반도체 장치
201 배선 기판
203 제1 반도체 칩
205 제2 반도체 칩
206a, 206b 단변
210a, 210b 노출면
211a, 211b, 211c 실리콘 기판
212a, 212b 단변
213a, 213b 고탄성체
214a, 214b 장변
215 와이어
216 솔더볼
217 와이어
219 절연 기재
220 밀봉체
221 절연막
223a, 223b, 223c, 223d 접속 패드
225 랜드부
234 다이싱 라인
235a, 235b, 235c, 235d 개구부
251 다이싱 테이프
300 배선 모기판
301 제품 형성부

Claims (12)

  1. 배선 기판;
    상기 배선 기판의 일측면 상에 탑재된 제1 반도체 칩;
    상기 제1 반도체 칩의 일부의 면이 노출되도록, 상기 제1 반도체 칩 상에 적층된 제2 반도체 칩;
    노출된 상기 일부의 면 상에 탑재된 휨 조정 부재; 및
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 휨 조정 부재를 덮도록, 상기 배선 기판 상에 형성된 밀봉체를 가지는, 반도체 장치.
  2. 제1항에 있어서,
    상기 휨 조정 부재는 실리콘 기판인, 반도체 장치.
  3. 제1항에 있어서,
    상기 휨 조정 부재는, 상기 밀봉체보다 탄성률이 높은 고탄성체인, 반도체 장치.
  4. 제3항에 있어서,
    상기 휨 조정 부재는, 노출된 상기 일부의 면을 덮도록 마련되어 있는, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 반도체 칩은 평면 형상이 장방형이고, 장변과 단변을 가지며,
    상기 제2 반도체 칩은, 상기 장변이, 상기 제1 반도체 칩의 상기 단변과 대향하도록 상기 제1 반도체 칩 상에 적층되어 있는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 반도체 칩은, 상기 제1 반도체 칩에 대해 평면 상의 배치가 교차하도록 회전한 상태로 크로스 적층되어 있는, 반도체 장치.
  7. 제5항에 있어서,
    상기 제1 반도체 칩은, 상기 단변을 따라 마련되고 상기 배선 기판과 전기적으로 접속되는 전극 패드를 가지며,
    상기 제2 반도체 칩은, 상기 전극 패드에 인접하도록 배치되어 있는, 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 전극 패드와 상기 배선 기판을 전기적으로 접속하는 와이어를 가지며,
    상기 휨 조정 부재는, 상기 전극 패드를 덮도록 마련되어 있는, 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 배선 기판의 타면 상에 마련되며, 상기 제1 반도체 칩과 전기적으로 접속된 외부 단자를 가지는, 반도체 장치.
  10. 제9항에 있어서,
    상기 외부 단자는 솔더볼인, 반도체 장치.
  11. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 반도체 칩의 두께는, 상기 제1 반도체 칩의 두께보다 두껍게 구성되는, 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 휨 조정 부재의 두께는, 상기 제2 반도체 칩의 두께와 대략 동일한 두께로 구성되는, 반도체 장치.
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