KR20150080797A - 세라믹 전자 부품 - Google Patents
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Abstract
본 개시는 칩 바디; 상기 칩 바디의 상면 또는 하면 중 적어도 하나의 길이 방향의 양 끝단에 형성되는 외부 전극 형성부; 상기 외부 전극 형성부에 형성되는 외부 전극; 및 상기 외부 전극 형성부의 사이에 형성되며, 상기 외부 전극보다 두꺼운 보호층;을 포함하는 세라믹 전자 부품에 관한 것이다.
Description
본 개시는 세라믹 전자 부품에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인덕터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중의 하나인 인덕터는 저항 및 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로서, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품 등에 사용된다.
상기 인덕터는 구조에 따라서 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양 단에 전극을 형성하여 제조하는 권선형 또는 박막형 인덕터와, 유전체 또는 유전체 등으로 이루어진 시트에 내부 전극 패턴을 인쇄한 후 이를 복수 개 적층하여 제조하는 적층형 인덕터 등 구조에 따라 여러 가지로 분류할 수 있다.
이 중 적층형 인덕터는 권선형 인덕터에 비해 제품의 소형화 및 두께를 낮출 수 있는 장점이 있으며 직류 저항을 향상시키는데도 유리한 점이 있어서 제품의 소형화 및 고전류화가 필요한 전원 회로 등에 주로 많이 사용된다.
일반적으로 적층형 인덕터는 두께 방향으로 적층된 복수의 유전체층 위에 도전체를 코일 형상으로 인쇄하여 내부 전극 패턴을 형성하고 이 내부 전극 패턴들을 상하로 접속하여 코일부를 형성한다.
상기 코일부는 칩의 길이 방향의 양 단면으로 인출되고, 칩의 양 단면에 인출된 코일부와 접속되도록 외부 전극이 형성된다.
그러나, 이러한 종래의 적층형 인덕터는 외부 전극이 칩 바디의 상면보다 높게 형성되기 때문에, 금속 재질의 케이스가 닿을 경우에 단락이 발생한다는 문제가 있었다.
하기의 특허문헌 1은 외부의 기계적 충격에도 안정성을 확보하도록 하는 적층형 인덕터에 관한 것이다.
본 개시는 신뢰성이 향상된 세라믹 전자 부품을 제공하고자 한다.
본 개시의 일 실시 예에 따른 세라믹 전자 부품은 칩 바디; 상기 칩 바디의 상면 또는 하면 중 적어도 하나의 길이 방향의 양 끝단에 형성되는 외부 전극 형성부; 상기 외부 전극 형성부에 형성되는 외부 전극; 및 상기 외부 전극 형성부의 사이에 형성되며, 상기 외부 전극보다 두꺼운 보호층;을 포함할 수 있다.
일 실시 예에 있어서, 상기 보호층은 니켈 페라이트(Ni Ferrite), 아연 페라이트(Zn Ferrite), 구리 페라이트(Cu Ferrite), 망간 페라이트(Mn Ferrite), 코발트 페라이트(Co Ferrite), 바륨 페라이트(Ba Ferrite), 니켈-아연-구리 페라이트(Ni-Zn-Cu Ferrite) 및 Fe계 금속 자성체로 구성된 군으로부터 선택된 하나 이상의 페라이트를 포함하여 형성될 수 있다.
일 실시 예에 있어서, 상기 외부 전극은 상기 칩 바디의 폭보다 작은 폭을 가질 수 있다.
일 실시 예에 있어서, 상기 외부 전극 형성부는 상기 칩 바디의 상면 및 하면에 형성될 수 있다.
일 실시 예에 있어서, 상기 외부 전극은 상기 외부 전극 형성부로부터 상기 칩 바디의 측면의 일부까지 연장되어 형성될 수 있다.
본 개시의 일 실시 예에 따른 세라믹 전자 부품은 외부 전극보다 두껍게 형성되는 보호층을 포함하기 때문에, 금속 재질의 케이스가 형성되는 경우에도 단락의 발생을 방지하여, 신뢰성이 향상될 수 있다.
또한, 상기 보호층이 외부 전극과 케이스를 일정한 간격으로 이격시켜줌으로써, 외부에서 충격이 가해졌을 때에 단락이 발생하는 것을 방지하여 신뢰성이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 개략적인 사시도를 도시한 것이다.
도 2는 도 1의 A-A`의 개략적인 단면도를 도시한 것이다.
도 3은 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 평면도를 도시한 것이다.
도 2는 도 1의 A-A`의 개략적인 단면도를 도시한 것이다.
도 3은 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 평면도를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예를 명확하게 설명하기 위해 방향을 정의하면, 도면 상에 표시된 x, y 및 z는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
도 1은 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 개략적인 사시도를 도시한 것이며, 도 2는 도 1의 A-A`의 개략적인 단면도를 도시한 것이다.
도 1 및 도 2를 참조하여, 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 구조에 대해 살펴보도록 한다.
본 개시의 일 실시 예에 따른 세라믹 전자 부품은 칩 바디(10), 보호층(20), 외부 전극 형성부(30a, 30b) 및 외부 전극(31a, 31b)로 구성될 수 있다.
상기 칩 바디(10)는 복수의 자성체 층에 코일 패턴(11)을 형성한 뒤, 상기 자성체 층을 적층, 압착 및 소성하여 형성될 수 있다.
상기 자성체 층을 압착 및 소성한 후에는 인접하는 자성체 층의 사이의 경계가 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상기 자성체 층은 페라이트 계열의 재료 또는 유기 재료와 금속 재료를 적절히 혼합한 재료를 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 코일 패턴(11)은 도전성 페이스트를 이용하여 상기 자성체 층 상에 소정의 두께로 형성될 수 있다.
상기 코일 패턴(11)은 비아 전극(12)를 통해 두께 방향으로 연결되어 인덕턴스를 구현하는 코일을 구성할 수 있다.
이때, 서로 다른 자성체 층에 위치하는 코일 패턴(11)은 상기 자성체 층에 의해 서로 전기적으로 절연될 수 있다.
또한, 상기 코일 패턴(11)은 인덕턴스를 높이기 위해 상기 자성체 층의 둘레를 따라 루프 형상으로 이루어질 수 있으며, 바람직하게 상기 코일 패턴(11)은 상기 자성체 층의 둘레를 따라 최대한 루프 형상으로 이루어질 수 있다.
또한, 상기 코일 패턴(11)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 개시가 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 코일 패턴(11) 중의 적어도 일부는 일 단부가 칩 바디(10)의 일 면으로 인출된다.
이 때, 상기 코일 패턴(11)의 인출부는 칩 바디(10) 내부의 코일 패턴(11)과 동일한 폭으로 형성될 수 있으며, 필요시 칩 바디(10) 내부의 코일 패턴(11)보다 큰 폭을 갖도록 형성되어 외부 전극(31a, 31b)와 전기 연결성을 높일 수 있다.
상기 칩 바디(10)는 상면과 하면을 가지는 육면체일 수 있으나, 이에 제한되는 것은 아니다.
칩 바디(10)는 외부 전극(31a, 31b)이 형성될 수 있도록 상면 또는 하면의 적어도 한 곳에는 외부 전극 형성부(30a, 30b)가 형성되어 있다.
상기 외부 전극(31a, 31b)은 상기 칩 바디(10)의 외부 전극 형성부(30a, 30b)에 도전성 페이스트를 사용하여 소정을 두께를 가지도록 형성될 수 있으며, 상기 도전성 페이스트는 은(Ag), 니켈(Ni) 및 구리(Cu) 또는 이들의 합금을 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 외부 전극(31a, 31b)은 칩 바디(10)의 일면으로 노출된 코일 패턴(11)의 인출부와 전기적으로 연결될 수 있으며, 필요에 따라 코일 패턴(11)과 도전성 비아(미도시)를 통하여 전기적으로 연결될 수 있다.
상기 외부 전극(31a, 31b)는 상기 외부 전극 형성부(30a, 30b)로부터 상기 칩 바디(10)의 측면까지 연장 형성되어 고착 강도를 향상시킬 수 있다.
나아가, 고착 강도를 더욱 향상시키기 위해 상기 외부 전극(31a, 31b)은 상기 칩 바디(10)의 하면의 적어도 일부까지 연장 형성될 수 있다.
상기 외부 전극 형성부(30a, 30b) 사이에는 보호층(20)이 형성될 수 있다.
상기 보호층(20)의 두께(Tp)는 상기 외부 전극(31a, 31b)의 두께(Te)보다 크게 형성된다.
예를 들어, 1.1 Te ≤ Tp ≤ 3Te 를 만족할 수 있다.
Tp가 1.1 Te 미만인 경우 단락이 발생할 가능성이 높으며, Tp 가 3 Te 초과인 경우, 상대적으로 칩 바디의 체적이 작아져서 인덕턴스가 감소하게 된다.
따라서 보호층(20)의 두께(Tp)는 상기 외부 전극(31a, 31b)의 두께(Te)에 대해 1.1 Te ≤ Tp ≤ 3Te 를 만족하도록 형성되어, 단락 발생을 방지하고 인덕턴스를 높일 수 있다.
상기 보호층(20)이 상기 외부 전극(31a, 31b)보다 두껍기 때문에 금속 재질의 케이스와 상기 외부 전극(31a, 31b)이 접촉하는 것을 방지할 수 있어 단락이 발생하는 것을 막을 수 있다.
따라서 본 개시의 일 실시 예에 따른 세라믹 전자 부품은 신뢰성이 향상될 수 있다.
상기 보호층(20)은 상기 칩 바디(10)가 포함하는 자성체 층과 동일한 재료로 형성될 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 보호층(20)은 니켈 페라이트(Ni Ferrite), 아연 페라이트(Zn Ferrite), 구리 페라이트(Cu Ferrite), 망간 페라이트(Mn Ferrite), 코발트 페라이트(Co Ferrite), 바륨 페라이트(Ba Ferrite), 니켈-아연-구리 페라이트(Ni-Zn-Cu Ferrite) 및 Fe계 금속 자성체로 구성된 군으로부터 선택된 하나 이상의 페라이트를 포함하여 형성될 수 있다.
상기 보호층(20)이 자성체 재료로 형성됨으로써, 세라믹 전자 부품의 인덕턴스를 향상시킬 수 있다.
상기 보호층(20)에 이용되는 자성체 재료가 Fe계 금속 자성체인 경우, 에폭시 수지와 같은 고분자 수지와 혼합하여 보호층(20)을 형성할 수 있다.
도 3은 본 개시의 일 실시 예에 따른 세라믹 전자 부품의 평면도를 도시한 것이다.
도 3을 살펴보면, 외부 전극(31a, 31b)의 폭(We)은 칩 바디(10)의 폭(Wb)보다 작을 수 있다.
상기 외부 전극(31a, 31b)이 세라믹 전자 부품의 크기를 결정하게 된다.
일반적인 경우, 외부 전극(31a, 31b)의 폭(We)는 칩 바디(10)의 폭(Wb)보다 크도록 칩이 제작된다.
하지만 본 개시의 일 실시 예에 따른 세라믹 전자 부품은 We를 Wb보다 작게 함으로써, 상대적으로 Wb를 증가시킬 수 있다.
Wb가 증가되는 경우, 자성체의 체적이 증가하여 인덕턴스가 증가될 수 있다.
본 개시의 일 실시 예에 따른 세라믹 전자 부품은 외부 전극(31a, 31b)의 폭(We)이 칩 바디(10)의 폭(Wb)보다 작기 때문에, 상기 칩 바디(10)의 체적을 증가시킬 수 있다.
칩 바디(10)의 체적을 증가시킴에 따라서, 세라믹 전자 부품의 인덕턴스가 증가될 수 있다.
이상에서 본 발명의 실시 형태는 적층형 인덕터를 기준으로 설명하였으나, 이에 한정되는 것은 아니다.
예를 들어, 권선형 인덕터, 박막형 인덕터에 대해서도 본 발명이 적용될 수 있음은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형할 수 있다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 칩 바디
11: 코일 패턴
12: 도전성 비아
20: 보호층
30a, 30b: 외부 전극 형성부
31a, 31b: 외부 전극
11: 코일 패턴
12: 도전성 비아
20: 보호층
30a, 30b: 외부 전극 형성부
31a, 31b: 외부 전극
Claims (5)
- 칩 바디;
상기 칩 바디의 상면 또는 하면 중 적어도 하나의 길이 방향의 양 끝단에 형성되는 외부 전극 형성부;
상기 외부 전극 형성부에 형성되는 외부 전극; 및
상기 외부 전극 형성부의 사이에 형성되며, 상기 외부 전극보다 두꺼운 보호층;을 포함하는 세라믹 전자 부품. - 제1항에 있어서,
상기 보호층은 니켈 페라이트(Ni Ferrite), 아연 페라이트(Zn Ferrite), 구리 페라이트(Cu Ferrite), 망간 페라이트(Mn Ferrite), 코발트 페라이트(Co Ferrite), 바륨 페라이트(Ba Ferrite), 니켈-아연-구리 페라이트(Ni-Zn-Cu Ferrite) 및 Fe계 금속 자성체로 구성된 군으로부터 선택된 하나 이상의 페라이트를 포함하여 형성되는 세라믹 전자 부품. - 제1항에 있어서,
상기 외부 전극은 상기 칩 바디의 폭보다 작은 폭을 가지는 세라믹 전자 부품. - 제1항에 있어서,
상기 외부 전극 형성부는 상기 칩 바디의 상면 및 하면에 형성되는 세라믹 전자 부품. - 제1항에 있어서,
상기 외부 전극은 상기 외부 전극 형성부로부터 상기 칩 바디의 측면의 일부까지 연장되어 형성되는 세라믹 전자 부품.
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