KR20160028742A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 본 발명에 따른 반도체 메모리 소자는 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체와, 상기 적층체를 관통하는 관통홀와, 상기 관통홀의 내부에 형성된 채널패턴과, 상기 채널패턴 상에 형성된 제1 캡핑 도전패턴과, 상기 제1 캡핑 도전패턴의 측벽에 상기 제1 캡핑 도전패턴을 감싸도록 형성된 제2 캡핑 도전패턴 및 상기 제1 캡핑 도전패턴과 상기 제2 캡핑 도전 패턴상에 형성된 콘택 플러그를 포함한다.

Description

반도체 메모리 소자 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
불휘발성 메모리 소자 등의 메모리 소자 분야 산업이 고도로 발전함에 따라 메모리 소자의 고집적화에 대한 요구가 증가하고 있다. 종래에는 반도체 기판의 상부에 2차원적으로 배열된 메모리 셀 들의 크기를 줄이는 방법을 통해 일정 면적 내에서의 메모리 소자의 집적도를 높여왔다. 그러나, 메모리 셀 들의 크기를 줄이는 데에는 물리적으로 한계가 있다. 이 때문에 최근에는 메모리 셀 들을 반도체 기판 상부에 3차원적으로 배열하여 메모리 소자를 고집적화하는 방안이 제안되고 있다. 이와 같이 3차원적으로 메모리 셀 들을 배열하면, 반도체 기판의 면적을 효율적으로 활용할 수 있고, 2차원적으로 메모리 셀 들을 배열하는 경우에 비해 집적도를 향상시킬 수 있다. 특히, 고집적화에 유리한 낸드 플래시 메모리 소자의 메모리 스트링을 3차원으로 배열하여 3차원 낸드 플래시 메모리 소자를 구현하면, 메모리 소자의 집적도를 극대화시킬 수 있을 것으로 예상되므로 3차원 반도체 메모리 소자에 대한 개발이 요구된다.
3차원 반도체 메모리 소자는 기판에 이격되어 적층된 워드 라인들, 워드 라인들을 관통하여 기판에 대해 수직한 방향을 따라 형성된 채널막, 채널막을 감싸는 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 및 전하 저장막을 감싸는 블로킹 절연막을 포함한다. 메모리 셀은 워드 라인들과 채널막의 교차부에 배치된 전하 저장막의 일부에 전하를 트랩하여 데이터를 저장한다.
본 발명의 실시 예는 3차원 반도체 메모리 소자의 수직 채널과 연결되는 콘택의 마진을 개선할 수 있는 반도체 메모리 소자 및 이의 제조 방법을 제공한다.
본 발명에 따른 반도체 메모리 소자는 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체와, 상기 적층체를 관통하는 관통홀와, 상기 관통홀의 내부에 형성된 채널패턴과, 상기 채널패턴 상에 형성된 제1 캡핑 도전패턴과, 상기 제1 캡핑 도전패턴의 측벽에 상기 제1 캡핑 도전패턴을 감싸도록 형성된 제2 캡핑 도전패턴 및 상기 제1 캡핑 도전패턴과 상기 제2 캡핑 도전 패턴상에 형성된 콘택 플러그를 포함한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계와, 상기 제1 물질막들 및 상기 제2 물질막들 상에 제1 개구 영역을 포함하는 마스크 패턴을 형성하는 단계와, 상기 제1 개구 영역에 의해 노출된 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계와, 상기 관통홀 표면을 따라 채널 패턴을 형성하는 단계와, 상기 채널 패턴 상의 상기 마스크 패턴의 개구부를 제1 캡핑 도전패턴으로 채우는 단계와, 상기 제1 캡핑 도전 패턴의 측벽에 상기 마스크 패턴의 일부를 잔류시킨 후 전체 구조 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 제1 캡핑 도전패턴 및 상기 마스크 패턴의 일부가 노출되는 콘택홀을 형성하는 단계 및 노출되는 상기 마스크 패턴을 제거한 후, 콘택홀을 도전 물질로 채워 제1 캡핑 도전 패턴을 감싸는 제2 캡핑 도전패턴 및 콘택 플러그를 형성하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계와, 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계와, 상기 관통홀 내부에 채널 패턴을 형성하는 단계와,상기 채널 패턴의 상부에 제1 캡핑 도전패턴을 형성하는 단계와, 상기 제1 캡핑 도전패턴의 측벽에 상기 제1 캡핑 도전 패턴을 감싸는 희생 패턴을 형성하는 단계와, 상기 제1 캡핑 도전패턴 및 상기 희생 패턴을 포함한 전체 구조 상에 층간 절연막을 형성한 후, 상기 제1 캡핑 도전패턴 및 상기 희생 패턴의 일부가 노출되도록 콘택홀을 형성하는 단계, 및 상기 희생 패턴을 제거한 후, 상기 희생 패턴이 제거된 공정에 도전 물질을 채워 상기 제1 캡핑 도전패턴을 감싸는 제2 캡핑 도전패턴을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 3차원 구조를 갖는 반도체 메모리 소자의 채널과 연결되는 콘택 형성 공정 시 게이트 캡핑 도전패턴의 측벽에 보조 도전 패턴을 형성함으로써, 캡핑 도전패턴과 연결되는 콘택의 마진을 개선할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다.
도 5는 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 교대로 적층된 도전 패턴들(CP) 및 층간 절연 패턴들(ILD)로 구성된 적층체, 적층체를 관통하는 관통홀(111), 관통홀(111) 내부에 형성된 관통 구조물, 및 관통 구조물 상에 관통홀(111)보다 넓은 폭으로 형성된 캡핑 도전패턴(135)을 포함한다. 캡핑 도전패턴(135)은 관통홀(111)의 폭과 같은 폭을 갖는 제1 캡핑 도전패턴(131) 및 제1 캡핑 도전패턴(131)의 측벽을 둘러싸고 있는 제2 캡핑 도전패턴(135)을 포함한다. 또한 캡핑 도전패턴(135)의 상부에는 콘택 플러그(CT)이 형성되며, 캡핑 도전패턴(135)과 콘택 플러그(CT)은 전기적으로 연결된다.
적층체를 구성하는 도전 패턴들(CP)은 폴리 실리콘막, 금속막, 금속 실리사이드막 중 적어도 어느 하나를 포함할 수 있다. 층간 절연 패턴들(ILD)은 실리콘 산화막을 포함할 수 있다. 적층체의 최상층에는 층간 절연 패턴들(ILD) 중 최상층 절연 패턴이 배치될 수 있다. 도전 패턴들(CP) 중 최상층으로부터 적어도 어느 하나의 도전 패턴은 불휘발성 메모리 소자의 셀렉트 라인으로 이용될 수 있다.
관통 구조물은 다층 유전패턴(M), 채널패턴(CH), 코어 절연막(129)을 포함한다. 도 1은 관통 구조물의 일부만을 도시하였으나, 관통 구조물의 전체적인 형태는 형성하고자 하는 셀 구조물의 형태에 따라 스트레이트 타입, U자형, W자형 등으로 다양하게 형성될 수 있다.
코어 절연막(129)은 관통홀(111)의 중심 영역을 채우며, PSZ(Poly Silazane)을 어닐링하여 형성된 실리콘 산화막을 포함할 수 있다.
채널 패턴(CH)은 코어 절연막(129)을 감싸며 관통홀(111)의 내벽을 따라 튜브 타입으로 형성될 수 있다. 채널 패턴(CH)은 반도체 물질로 형성될 수 있으며, 예를 들어 언도프트 폴리 실리콘막으로 형성될 수 있다. 상술한 바와 다르게, 채널 패턴(CH)은 관통홀(111)의 중심영역을 채우며 형성될 수 있다. 이 경우, 코어 절연막(129)이 형성되지 않을 수 있다.
다층 유전패턴(M)은 채널패턴(CH)을 감싸는 터널 절연막(125), 터널 절연막(125)을 감싸는 데이터 저장막(123) 및 데이터 저장막(123)을 감싸는 전하 차단막(121)을 포함할 수 있다. 터널 절연막(125)은 전하 터널링이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(123)은 전하 트랩이 가능한 물질막으로 형성되며, 예를 들어 실리콘 질화막으로 형성될 수 있다. 전하 차단막(121)은 전하 차단이 가능한 절연물로 형성될 수 있으며, 예를 들어 실리콘 산화막 및 실리콘 산화막보다 유전율이 높은 고유전막 중 적어도 어느 하나를 포함할 수 있다.
캡핑 도전패턴(135)은 코어 절연막(129), 채널패턴(CH) 및 다층 유전패턴(M)을 덮으면서 관통홀(111)보다 넓은 폭으로 형성된다. 캡핑 도전패턴(135)은 제1 캡핑 도전패턴(131) 및 제2 캡핑 도전패턴(133)으로 구성될 수 있으며, 제2 캡핑 도전패턴(133)은 콘택 플러그(CT)과 동일 물질로 형성될 수 있다. 제2 캡캡핑 도전패턴(133)이 제1 캡핑 도전패턴(131)의 측벽을 감싸도록 형성되어 캡핑 도전패턴(135)은 관통홀(111)보다 넓은 폭을 갖으며, 이로 인해 콘택 플러그(CT)과의 접촉면도 증가하여 저항이 감소하고, 콘택 플러그(CT) 형성 공정시 오버레이 마진도 개선된다. 제1 캡핑 도전패턴(131)은 언도프트 폴리 실리콘막 또는 도프트 폴리 실리콘막으로 형성될 수 있다.
상술한 바와 같이 본 발명은 캡핑 도전패턴(135)을 관통홀(111)의 폭보다 넓게 형성하여 캡핑 도전패턴(135) 상에 형성될 콘택 플러그(CT)의 오버레이 마진을 개선하고, 콘택 플러그(CT)과 캡핑 도전패턴의 전기적 접촉 면적을 증가시켜 저항을 감소시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 일 실시 예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 특히, 도 2a 내지 도 2f는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 하부 구조(미도시)상에 제1 물질막들(201) 및 제2 물질막들(203)을 교대로 적층하여 적층체를 형성한다.
하부 구조는 형성하고자 하는 셀 구조물의 형태에 따라 다양하게 변경될 수 있다. 예를 들어 하부 구조는 소스 영역을 포함하는 반도체 기판이거나, 희생막으로 채워진 파이프 채널홀들을 포함하는 파이프 게이트일 수 있다.
제1 물질막들(201) 및 제2 물질막들(203) 적층 수는 다양하게 설정될 수 있다. 제1 물질막들(201)은 층간 절연 패턴들이 형성될 층들에 형성되는 것이고, 제2 물질막들(203)은 도전 패턴들이 형성될 층들에 형성되는 것이다. 제2 물질막들(203)은 제1 물질막들(201)과 다른 물질로 형성된다. 보다 구체적으로 제2 물질막들(203)은 제1 물질막들(201)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 제1 물질막들(201)은 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)은 도전 패턴용 물질로 형성될 수 있다. 또는, 제1 물질막들(201)은 층간 절연 패턴용 물질로 형성되고, 제2 물질막들(203)은 희생막용 절연물로 형성될 수 있다. 층간 절연 패턴용 물질로는 실리콘 산화막과 같은 산화막이 이용될 수 있고, 희생막용 절연물로는 산화막에 대한 식각 선택비를 갖는 질화막이 이용될 수 있다.
제1 물질막들(201) 및 제2 물질막들(203)로 구성된 적층체 형성 후, 적층체 상에 제1 마스크 패턴(205)을 형성한다. 제1 마스크 패턴(205)은 관통홀이 형성될 영역을 개구하는 제1 개구 영역을 포함한다. 제1 마스크 패턴(205)은 질화막으로 형성될 수 있다.
도 2b를 참조하면, 제1 마스크 패턴(205)의 제1 개구 영역을 통해 노출된 제1 물질막들(201) 및 제2 물질막들(203)을 식각하여 제1 물질막들(201) 및 제2 물질막들(203)을 관통하는 관통홀(211)을 형성한다. 이 후, 관통홀(211)의 표면과 제1 마스크 패턴(205)의 표면을 따라 다층 유전막(221, 223, 225)을 형성하고, 다층 유전막(221, 223, 225)의 표면을 따라 채널막(227)을 형성한다. 다층 유전막(221, 223, 225)은 관통홀(211)의 표면과 제1 마스크 패턴(205)의 표면을 따라 전하 차단막(221)을 형성하고, 전하 차단막(221)의 표면을 따라 데이터 저장막(223)을 형성하고, 데이터 저장막(223)의 표면을 따라 터널 절연막(225)을 형성함으로써 형성될 수 있다.
이 후, 채널막(227)에 의해 개구된 관통홀(211)의 중심 영역을 코어 절연막(229)으로 채운다. 코어 절연막(229)은 갭필이 용이한 갭-필 물질로 관통홀(211)의 중심 영역을 채운 후, 갭-필 물질을 어닐링 함으로써 형성될 수 있다. 예를 들어, 코어 절연막(229)은 관통홀(211)의 중심영역을 PSZ(Poly Silazane)로 채운 후, PSZ를 어닐링하여 PSZ를 실리콘 산화막으로 변환함으로써 형성할 수 있다.
도 2c를 참조하면, 식각 공정을 실시하여 코어 절연막(229), 채널막(227) 및 다층 유전막(221, 223, 225)을 식각한다. 식각 공정은 제1 마스크 패턴(205)이 독출되도록 수행하는 것이 바람직하다. 예를 들어 코어 절연막(229), 채널막(227) 및 다층 유전막(221, 223, 225)이 최상부 층간 절연막(201)의 측벽까지 잔류하도록 식각 공정을 수행한다.
이 후, 제1 마스크 패턴(205) 사이의 공간에 제1 캡핑 도전패턴(231)을 형성한다. 제1 캡핑 도전패턴(231)은 제1 마스크 패턴(205)을 포함한 전체 구조 상에 언도프트 폴리 실리콘막 또는 도프트 폴리 실리콘막을 증착한 후, 제1 마스크 패턴(205)의 상부가 노출되도록 평탄화 공정을 수행하여 형성할 수 있다. 평탄화 공정은 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 실시될 수 있다.
이 후, 제1 캡핑 도전패턴(231) 상에 제2 마스크 패턴(233)을 형성한다. 제2 마스크 패턴(233)의 제1 캡핑 도전패턴(231) 보다 큰 임계치수를 갖는 것이 바람직하다. 제2 마스크 패턴(233)은 제1 마스크 패턴(205)에 대한 식각 선택비를 갖는 물질로 형성될 수 있다,. 예를 들어 제1 마스크 패턴(205)을 질화막으로 형성한 경우 제2 마스크 패턴(233)은 산화막으로 형성할 수 있다.
도 2d를 참조하면, 제2 마스크 패턴을 식각 마스크로 이용하여 식각 공정을 수행하여 제1 마스크 패턴의 일부를 제1 캡핑 도전패턴(231)의 측벽에 잔류시켜 희생 패턴(205A)으로 활용한다. 이 후, 제2 마스크 패턴을 제거한 후, 희생 패턴(205A) 및 제1 캡핑 도전패턴(231)을 포함한 전체 구조 상에 층간 절연막(241)을 형성한다.
도 2e를 참조하면, 식각 공정을 실시하여 제1 캡핑 도전패턴(231)의 상부가 노출되도록 콘택홀(CTH)을 형성한다. 콘택홀(CTH) 형성 공정시 콘택홀(CTH)과 제1 캡핑 도전패턴(231)의 미스 얼라인이 발생하여 희생 패턴(205A)의 상부가 일부 노출될 경우, 희생 패턴(205A)을 제거한다. 또한 콘택홀(CTH) 형성 공정시 콘택홀(CTH)의 임계치수를 제1 캡핑 도전패턴(231)의 임계치수보다 크도록 하여 희생 패턴(205A)의 상부를 노출시시켜 희생 패턴(205A)을 제거할 수 있다.
도 2f를 참조하면, 콘택홀 내부를 도전 물질로 채워 콘택 플러그(251)을 형성한다. 이때 희생 패턴이 제거된 공간에 도전 물질이 채워져 제1 캡핑 도전패턴(231)의 측벽에 제2 캡핑 도전패턴(253)이 형성된다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 제1 캡핑 도전패턴(231)의 측벽에 제2 캡핑 도전패턴(253)을 형성함으로써 캡핑 도전패턴의 임계치수가 증가함으로써, 콘택 플러그과의 접촉면이 증가하여 저항이 감소한다. 또한 콘택홀 형성 공정시 미스 얼라인이 발생하더라도 제1 캡핑 도전패턴(231)의 측벽에 제2 캡핑 도전패턴(253)이 형성되어 공정 불량이 감소한다.
도 3은 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다. 특히, 도 3은 메모리 셀들이 U자 형태의 관통 구조물을 따라 배열되어 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 3에 도시된 바와 같이, 셀 구조물은 파이프 게이트(PG) 상에 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(WL, SSL, DSL)을 포함하는 적층체들을 포함한다. 적층체들은 파이프 게이트(PG) 상에 형성된다. 셀 구조물은 U형태의 관통 구조물을 더 포함할 수 있다. 관통 구조물은 도 1에서 상술하였듯, 코어 절연막(429), 코어 절연막(429)을 감싸는 채널패턴(CH), 및 채널패턴(CH)을 감싸는 다층 유전패턴(M)을 포함한다. 코어 절연막(429), 채널패턴(CH), 다층 유전패턴(M)의 구성물질은 도 1에서 상술한 바와 동일하다.
적층체들은 소스 사이드 적층체와 드레인 사이드 적층체를 포함한다. 소스 사이드 적층체를 구성하는 도전 패턴들은 적어도 하나의 제1 선택 라인(SSL), 및 제1 선택 라인(SSL)과 파이프 게이트(PG) 사이의 워드 라인들(WL)을 포함한다. 드레인 사이드 적층체를 구성하는 도전 패턴들은 적어도 하나의 제2 선택 라인(DSL), 및 제2 선택 라인(DSL)과 파이프 게이트(PG) 사이의 워드 라인들(WL)을 포함한다.제1 선택 라인(SSL)은 소스 선택 라인이고, 제2 선택 라인(DSL)은 드레인 선택 라인일 수 있다.
채널패턴(CH)은 소스 사이드 적층체를 관통하는 제1 스트레이트 채널부(CH_S), 드레인 사이드 적층체를 관통하는 제2 스트레이트 채널부(CH_D), 및 제1 스트레이트 채널부(CH_S)와 제2 스트레이트 채널부(CH_D)를 연결하는 파이프 채널부(CH_P)를 포함한다. 파이프 채널부(CH_P)는 적층체들 하부에 배치될 수 있으며, 파이프 게이트(PG)에 의해 둘러싸인다. 파이프 채널부(CH_P)에 연결되는 스트레이트 채널부의 개수는 2개로 제한되지 않고, 관통 구조물의 형태에 따라 2이상으로 다양하게 변경될 수 있다. 예를 들어, W형태의 관통 구조물을 형성하고자 하는 경우, 파이프 채널부(CH_P)에는 적층체들을 관통하는 3개의 스트레이트 채널부가 연결될 수 있다.
파이프 게이트(PG)은 파이프 채널부(CH_P) 측벽 및 바닥면을 감싸는 제1 파이프 게이트(PG1)와 제1 파이프 게이트(PG1) 상에서 파이프 채널부(CH_P)의 상면을 덮는 제2 파이프 게이트(PG2)를 포함할 수 있다.
상기에서 소스 사이드 적층체와 드레인 사이드 적층체는 제1 스트레이트 채널부(CH_S)와 제2 스트레이트 채널부(CH_D) 사이에 형성된 슬릿에 의해 분리될 수 있다.
상기에서 제2 스트레이트 채널부(CH_D)는 적층체들 최상면보다 돌출된 제1 캡핑 도전패턴(CAP1) 및 제1 캡핑 도전패턴(CAP1)의 측면을 감싸는 제2 캡핑 도전패턴(CAP2)에 접할 수 있다. 캡핑 도전패턴들(CAP)의 형태 및 물성은 도 1에서 상술한 바와 동일하다. 반면, 제1 스트레이트 채널부(CH_S)에 연결된 제1 캡핑 도전패턴(CAP1)은 측벽에 제2 캡핑 도전패턴(CAP2) 대신 희생 패턴(205A)이 잔류되어 있을 수 있다. 이는 제2 스트레이트 채널부(CH_D)의 경우 제1 캡핑 도전패턴(CAP1) 및 제1 캡핑 도전패턴(CAP1)이 드레인 콘택 플러그(DCT)와 연결되는 반면, 제1 스트레이트 채널부(CH_S)의 경우 제1 캡핑 도전패턴(CAP1)이 콘택 플러그 없이 바로 소스 라인(CSL)과 연결되므로 콘택홀 형성 공정을 수행하지 않으므로 제2 캡핑 도전패턴(CAP2) 대신 희생 패턴(205A)이 잔류될 수 있다. 본 발명에서 드레인 콘택 플러그(DCT)는 넓은 폭을 갖는 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 상에 형성되므로 드레인 콘택 플러그(DCT)와 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 간의 미스 얼라인이 감소하며, 드레인 콘택 플러그(DCT)와 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 간의 저항도 감소한다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 메모리 셀들, 적어도 하나의 소스 선택 트랜지스터가 하나의 메모리 스트링을 구성하며, U형태로 배열된다.
상술한 셀 구조물은 희생막으로 매립된 파이프 트렌치를 포함하는 파이프 게이트(PG)를 형성한 후, 도 2a 내지 도 2f에서 상술한 공정을 이용하여 형성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 장치의 셀 구조물을 설명하기 위한 단면도이다. 특히, 도 4는 메모리 셀들이 스트레이트 타입의 관통 구조물을 따라 배열된 3차원 메모리 스트링을 구성하는 경우를 나타낸다.
도 4에 도시된 바와 같이, 셀 구조물은 소스 영역을 포함하는 반도체 기판(SUB) 상에 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(LSL, WL, USL)을 포함한다. 셀 구조물은 스트레이트 타입의 관통 구조물을 더 포함한다. 관통 구조물은 도 1에서 상술하였듯, 코어 절연막(429), 코어 절연막(429)을 감싸는 채널패턴(CH), 및 채널패턴(CH)을 감싸는 다층 유전패턴(M)을 포함한다. 코어 절연막(429), 채널패턴(CH), 다층 유전패턴(M)의 구성물질은 도 1에서 상술한 바와 동일하다.
도전 패턴들(LSL, WL, USL)은 적어도 하나의 제1 선택 라인(LSL), 제1 선택 라인(LSL) 상에 배치된 워드 라인들(WL), 및 워드 라인들(WL) 상에 배치된 적어도 하나의 제2 선택 라인(USL)을 포함할 수 있다. 여기서, 워드 라인들(WL)은 플레이트 형태로 형성되고, 제1 및 제2 선택 라인들(USL, LSL) 중 어느 하나는 라인 형태로 형성될 수 있다. 또는 워드 라인들(WL)과, 제1 및 제2 선택 라인들(USL, LSL)은 라인 형태로 형성될 수 있다.
채널패턴(CH)은 하부는 반도체 기판(SUB)의 소스 영역에 연결될 수 있다. 채널패턴(CH)은 교대로 적층된 층간 절연 패턴들(ILD) 및 도전 패턴들(LSL, WL, USL)의 최상면보다 돌출되어 제1 캡핑 도전패턴(CAP1)에 접할 수 있다. 제1 캡핑 도전패턴(CAP1)의 측벽에는 제2 캡핑 도전패턴(CAP2)이 형성된다. 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2)의 형태 및 물성은 도 1에서 상술한 바와 동일하다. 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 상에는 드레인 콘택 플러그(DCT)가 연결될 수 있다. 본 발명에서 드레인 콘택 플러그(DCT)는 넓은 폭을 갖는 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 상에 형성되므로 드레인 콘택 플러그(DCT)와 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 간의 미스 얼라인이 감소하며, 드레인 콘택 플러그(DCT)와 제1 및 제2 캡핑 도전패턴(CAP1 및 CAP2) 간의 저항도 감소한다. 드레인 콘택 플러그(DCT) 상에는 도전 라인인 비트 라인(BL)이 연결될 수 있다.
상술한 구조에 따르면, 직렬로 연결된 적어도 하나의 제1 선택 트랜지스터, 메모리 셀들, 적어도 하나의 제2 선택 트랜지스터가 하나의 메모리 스트링을 구성하며,일렬로 배열된다.
상술한 셀 구조물은 도 2a 내지 도 2f에서 상술한 공정을 이용하여 소스 영역을 포함하는 반도체 기판(SUB) 상에 형성할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 4에서 상술한 실시예들에서 설명된 구조를 갖는다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 6은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 5를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
ILD: 층간절연패턴 CP, WL, DSL, SSL, USL, LSL: 도전패턴
111, 211: 관통홀 M: 다층유전패턴
121, 221: 전하차단막 123, 223: 데이터저장막
125, 225: 터널절연막 CH, 227: 채널패턴 또는 채널막
CAP1, 231: 제1 캡핑 도전패턴 CAP2, 253: 제2 캡핑 도전패턴
DCT, 251: 콘택 플러그 CSL, BL: 도전 라인
PG: 파이프 게이트 CH_S, CH_D: 스트레이트 채널부
CH_P: 파이프 채널부 SUB: 반도체 기판
205: 제1 마스크 패턴 233: 제2 마스크 패턴

Claims (20)

  1. 교대로 적층된 도전 패턴들 및 층간 절연 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 관통홀;
    상기 관통홀의 내부에 형성된 채널패턴;
    상기 채널패턴 상에 형성된 제1 캡핑 도전패턴;
    상기 제1 캡핑 도전패턴의 측벽에 상기 제1 캡핑 도전패턴을 감싸도록 형성된 제2 캡핑 도전패턴; 및
    상기 제1 캡핑 도전패턴 및 상기 제2 캡핑 도전 패턴상에 형성된 콘택 플러그를 포함하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2 캡핑 도전패턴은 상기 콘택 플러그와 동일 물질로 형성된 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 관통홀의 내벽을 따라 상기 채널패턴을 감싸는 다층 유전패턴을 더 포함하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 캡핑 도전패턴과 상기 제2 캡핑 도전패턴의 임계치수 합은 상기 관통홀의 임계치수보다 큰 반도체 메모리 소자.
  5. 제 1 항에 있어서,
    상기 콘택 플러그는 비트라인과 연결되는 반도체 메모리 소자.
  6. 제 1 항에 있어서,
    상기 채널패턴은 스트레이트 타입으로 형성된 반도체 메모리 소자.
  7. 제 6 항에 있어서,
    상기 스트레이트 타입으로 형성된 상기 채널패턴 하부에 연결된 소스 영역을 포함하며 상기 적층체 하부에 배치된 반도체 기판을 더 포함하는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 채널패턴은
    상기 적층체를 관통하는 적어도 2이상의 스트레이트 채널부들;
    상기 적층체 하부에서 상기 스트레이트 채널부들을 연결하는 파이프 채널부; 및
    상기 파이프 채널부를 감싸는 파이프 게이트를 더 포함하는 반도체 메모리 소자.
  9. 제 8 항에 있어서,
    상기 적어도 2이상의 스트레이트 채널부들 중 비트라인과 연결되는 채널부들의 상부에는 상기 제1 및 상기 제2 캡핑 도전패턴들이 형성되고,
    소스라인과 연결되는 채널부들의 상부에는 상기 제1 캡핑 도전패턴 및 상기 제1 캡핑 도전패턴을 감싸는 마스크 패턴이 형성되는 반도체 메모리 소자.
  10. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들 상에 제1 개구 영역을 포함하는 마스크 패턴을 형성하는 단계;
    상기 제1 개구 영역에 의해 노출된 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀 표면을 따라 채널 패턴을 형성하는 단계;
    상기 채널 패턴 상의 상기 마스크 패턴의 개구부를 제1 캡핑 도전패턴으로 채우는 단계;
    상기 제1 캡핑 도전 패턴의 측벽에 상기 마스크 패턴의 일부를 잔류시킨 후 전체 구조 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 제1 캡핑 도전패턴 및 상기 마스크 패턴의 일부가 노출되는 콘택홀을 형성하는 단계; 및
    노출되는 상기 마스크 패턴을 제거한 후, 콘택홀을 도전 물질로 채워 제1 캡핑 도전 패턴을 감싸는 제2 캡핑 도전패턴 및 콘택 플러그를 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 채널 패턴을 형성하는 단계 이전에
    상기 관통홀 내부 표면을 따라 다층 유전패턴을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제1 캡핑 도전패턴을 형성하는 단계는
    상기 채널 패턴을 형성한 후, 전체 구조 상에 도전 물질을 증착하는 단계; 및
    상기 마스크 패턴의 상부가 노출되도록 상기 도전 물질을 평탄화 공정을 수행하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 콘택 플러그를 형성한 후 상기 콘택 플러그와 연결되는 비트라인 형성 공정을 수행하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 콘택 플러그와 상기 제2 캡핑 도전패턴은 동일 물질로 형성되는 반도체 메모리 소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 콘택 플러그는 상기 제1 캡핑 도전패턴 및 상기 제2 캡핑 도전패턴 상에 접촉되어 형성되는 반도체 메모리 소자의 제조 방법.
  16. 제1 물질막들 및 제2 물질막들을 교대로 적층하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀 내부에 채널 패턴을 형성하는 단계;
    상기 채널 패턴의 상부에 제1 캡핑 도전패턴을 형성하는 단계;
    상기 제1 캡핑 도전패턴의 측벽에 상기 제1 캡핑 도전 패턴을 감싸는 희생 패턴을 형성하는 단계;
    상기 제1 캡핑 도전패턴 및 상기 희생 패턴을 포함한 전체 구조 상에 층간 절연막을 형성한 후, 상기 제1 캡핑 도전패턴 및 상기 희생 패턴의 일부가 노출되도록 콘택홀을 형성하는 단계; 및
    상기 희생 패턴을 제거한 후, 상기 희생 패턴이 제거된 공정에 도전 물질을 채워 상기 제1 캡핑 도전패턴을 감싸는 제2 캡핑 도전패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 캡핑 도전패턴을 형성한 후 상기 콘택홀을 채워 콘택 플러그를 형성하는 반도체 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 콘택 플러그와 상기 제2 캡핑 도전패턴은 동일 물질로 형성되는 반도체 메모리 소자의 제조 방법.
  19. 제 16 항에 있어서,
    상기 채널 패턴을 형성하는 단계 이전에
    상기 관통홀 내부 표면을 따라 다층 유전패턴을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  20. 제 16 항에 있어서,
    상기 채널 패턴을 형성한 후, 상기 관통홀의 중심영역을 PSZ(Poly Silazane)로 채운 후 어닐링하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
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