KR102132445B1 - 액정 디스플레이 패널 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은, 기판상에 게이트 배선에서 연장되어 형성된 게이트 전극과; 상기 게이트 전극의 상부에 형성되는 게이트 절연막과; 상기 게이트 절연막의 상부에 형성되고 상기 게이트 전극과 대응하도록 위치하는 액티브층과; 데이터 배선에서 연장되어 상기 액티브 층의 상부에 형성된 소스 전극과; 상기 액티브 층의 상부에 형성되어 상기 소스 전극과 이격된 드레인 전극과; 상기 드레인 전극의 상부에 형성된 제 1 보호층과; 상기 제 1 보호층의 상부에 형성된 공통 전극과; 상기 공통 전극이 노출되지 않도록 형성되며, 상기 제 1 보호층과 상기 공통 전극의 두께만큼 이격된 이격 영역을 포함하는 제 2 보호층과; 상기 제 2 보호층의 상부에 콘택홀을 통하여 노출된 상기 드레인 전극의 상부에 증착되는 화소 전극을 포함하는 액정 디스플레이 패널을 제공한다.

Description

액정 디스플레이 패널 및 이의 제조 방법{Liquid Crystal Display Panel And Manufacturing Method Of The Same}
본 발명은 AH-IPS 구동 방식의 액정 디스플레이 패널 및 이의 제조 방법에 관한 것이다.
액정 디스플레이 장치는 배면에 위치한 광원 장치의 빛이 액정 디스플레이 패널을 통과하여 화상을 표현하는 것으로, 초기에는 TN(Twisted Nematic) 구동 방식이 적용된 액정 디스플레이 패널을 주로 사용하였으나, 기술의 발전에 따라 수직 정렬(Vertical Alignment) 구동 방식 및 평면 정렬 스위칭(In-Plane Switching) 구동 방식이 개발되어 이들이 적용된 액정 디스플레이 패널을 주로 사용하게 되었다.
이들 중 평면 정렬 스위칭 구동 방식의 경우, 근래에 들어 시야각 및 응답 특성을 개선한 구조가 제안되었는데, 제안된 기술 중 고급 수평 평면 정렬 스위칭(Advanced Horizontal In-Plane Switching, 이하 AH-IPS) 구동 방식은 수직 정렬 구동 방식과 평면 정렬 구동 방식을 혼용하는 것으로, 평면 정렬 스위칭 구동 방식에 비하여 더욱 개선된 시야각 및 명암비를 나타낼 수 있는 장점이 있다.
이와 같은 AH-IPS 구동 방식에 따른 액정 디스플레이 패널은 아래 도 1을 참조하여 설명하도록 한다.
도 1은 종래의 AH-IPS 구동 방식에 따른 액정 디스플레이 패널의 어레이 기판을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래의 AH-IPS 구동 방식에 따른 액정 디스플레이 패널은 다수의 박막 트랜지스터(Tr)가 형성된 어레이 기판(10)과, 박막 트랜지스터(Tr)로부터 전압을 인가받는 화소 전극(52) 및 공통 전극(151)을 포함한다.
박막 트랜지스터(Tr)는 게이트 전극(11)과, 게이트 전극(11)의 상부에 형성되는 게이트 절연막(12)과, 게이트 절연막(12)의 상부하는 액티브 층(23) 및 서로 이격된 소스 전극(22) 및 드레인 전극(22)으로 구성되는 것으로, 도면에는 역 스태거드(Inverted Staggered) 구조의 박막 트랜지스터(Tr)가 도시되어 있으나, 이는 코플레이너(Coplanar) 구조와 같은 형태를 나타낼 수 있다.
박막 트랜지스터(Tr)의 상부에는 제 1 보호층(41)과, 공통 전극(51)을 형성하기 위해 평탄화된 제 2 보호층(42)이 형성되어 있는데, 평탄화 공정 없이 액정 디스플레이 패널을 형성할 경우, 제 2 보호층(42)을 형성하는 공정은 생략하기도 한다.
공통 전극(51)의 상부에는 제 3 보호층(43)이 위치하여 공통 전극(51)이 외부로 노출되지 않도록 형성되는데, 이는 제 3 보호층(43)의 상부에 화소 전극(52)이 형성되기 때문에 화소 전극(52)과 공통 전극(51)의 전기 접촉을 방지하기 위한 것이다.
상기와 같은 구조에 따라 액정 디스플레이 패널의 화소 전극(52)과 공통 전극(51) 사이에서 프린지 필드가 발생하게 되며, 이에 따라 액정의 배향에 변화가 발생함으로써 화상이 표현된다.
이와 같은 AH-IPS 구동 방식의 액정 디스플레이 패널은 공통 전극(51)과 화소 전극(52)이 서로 다른층에 형성되기 때문에 이들 각각을 전기적으로 분리시키기 위한 공정을 요구로 하며, 이에 따라 공정 횟수가 증가하게 되는 단점이 있다.
본 발명에 따른 액정 디스플레이 패널의 제조 방법은 AH-IPS 구동 방식의 액정 디스플레이 패널의 공통 전극과 화소 전극이 전기적으로 연결되지 않도록 보호층을 적층함으로써 발생하는 공정 횟수의 증가를 저감하고자 한다.
상기한 문제를 해결하기 위하여, 본 발명은, 기판상에 게이트 배선에서 연장되어 형성된 게이트 전극과; 상기 게이트 전극의 상부에 형성되는 게이트 절연막과; 상기 게이트 절연막의 상부에 형성되고 상기 게이트 전극과 대응하도록 위치하는 액티브층과; 데이터 배선에서 연장되어 상기 액티브 층의 상부에 형성된 소스 전극과; 상기 액티브 층의 상부에 형성되어 상기 소스 전극과 이격된 드레인 전극과; 상기 드레인 전극의 상부에 형성된 제 1 보호층과; 상기 제 1 보호층의 상부에 형성된 공통 전극과; 상기 공통 전극이 노출되지 않도록 형성되며, 상기 제 1 보호층과 상기 공통 전극의 두께만큼 이격된 이격 영역을 포함하는 제 2 보호층과; 상기 제 2 보호층의 상부에 콘택홀을 통하여 노출된 상기 드레인 전극의 상부에 증착되는 화소 전극과; 상기 화소 전극과 동일층 동일 물질로 형성되어 서로 이격되며, 상기 공통 전극과 연결되는 화소 패턴을 포함하는 액정 디스플레이 패널을 제공한다.
그리고, 상기 화소 전극은 상기 제 1 및 제 2 보호층 사이에 형성된 상기 이격 영역에 의해 상기 공통 전극과 이격되는 것이 특징이다.
그리고, 상기 제 2 보호막은 상기 제 3 보호층에 비해 4~6㎛ 작은 폭으로 형성되는 것을 특징으로 한다.
그리고, 상기 공통 전극과 상기 화소 전극은 투명한 전도성 물질로 형성되는 것을 포함한다.
그리고, 상기 공통 전극은 300~500Å의 두께로 형성된 것이 특징이다.
그리고, 상기 소스 전극 및 상기 드레인 전극은 단일 금속을 사용하는 단일층, 또는 복수의 금속을 사용하는 복수층으로 형성된 것을 포함한다.
그리고, 상기 화소 전극 및 상기 화소 패턴은 연속적으로 증착된 이종 금속으로 형성된 것을 포함한다.
한편, 본 발명은, 기판상에 게이트 배선에서 연장되어 형성된 게이트 전극과; 상기 게이트 전극의 상부에 형성된 게이트 절연막과; 상기 게이트 절연막의 상부에 형성되고 상기 게이트 전극과 대응하도록 위치하는 액티브층과; 데이터 배선에서 연장되어 상기 액티브 층의 상부에 형성된 소스 전극과; 상기 액티브 층의 상부에 형성되어 상기 소스 전극과 이격된 드레인 전극과; 상기 드레인 전극의 상부에 형성된 제 1 보호층과; 상기 제 1 보호층의 상부에 형성된 제 2 보호층과; 상기 제 2 보호층의 상부에 상기 제 2 보호층이 노출되도록 형성된 공통 전극과; 상기 공통 전극의 상부에 형성되며, 상기 제 2 및 제 3 보호층 사이에 상기 공통 전극이 형성되지 않은 이격 영역을 포함하는 제 3 보호층과; 상기 제 3 보호층의 상부에 콘택홀을 통하여 노출된 상기 드레인 전극의 상부에 증착되는 화소 전극과; 상기 화소 전극과 동일층 동일 물질로 형성되어 서로 이격되며, 상기 공통 전극과 연결되는 화소 패턴을 포함하는 액정 디스플레이 패널을 제공한다.
그리고, 상기 화소 전극은 상기 제 3 보호층에 형성된 상기 제 2 보호층과 상기 공통 전극의 두께만큼 이격된 영역에 의해 상기 공통 전극과 이격되는 것이 특징이다.
그리고, 상기 제 3 보호층은 상기 제 2 보호층에 비해 4~6㎛ 작은 폭으로 형성되는 것을 특징으로 한다.
그리고, 상기 공통 전극과 상기 화소 전극은 투명한 전도성 물질로 형성되는 것을 포함한다.
그리고, 상기 공통 전극은 300~500Å의 두께로 형성된 것이 특징이다.
그리고, 상기 소스 전극 및 상기 드레인 전극은 단일 금속을 사용하는 단일층, 또는 복수의 금속을 사용하는 복수층으로 형성된 것을 포함한다.
그리고, 상기 화소 전극 및 상기 화소 패턴은 연속적으로 증착된 이종 금속으로 형성된 것을 포함한다.
또한, 본 발명은, 기판의 상부에 게이트 배선, 게이트 전극 및 게이트 패드를 형성하는 단계와; 상기 기판의 상부에 게이트 절연막을 증착하는 단계와; 상기 기판의 상부에 데이터 배선, 소스 전극, 드레인 전극 및 데이터 패드를 형성하는 단계와; 상기 기판의 상부에 제 1 보호층을 증착하는 단계와; 상기 제 1 보호층의 상부에 공통 전극을 증착하는 단계와; 상기 공통 전극의 상부에 제 2 보호층을 증착하는 단계와; 상기 제 2 보호층을 제 1 차 건식 식각하는 단계와; 상기 제 2 보호층의 외부로 노출된 상기 공통 전극을 제 1 차 습식 식각하는 단계와; 상기 게이트 절연막, 상기 제 1 보호층 및 상기 제 2 보호층을 제 2 차 건식 식각하는 단계와; 상기 제 2 보호층의 외부로 노출된 상기 공통 전극을 제 2 차 습식 식각하는 단계와; 상기 기판의 상부에 화소 전극 및 화소 패턴을 형성하는 단계를 포함하는 액정 디스플레이 패널의 제조 방법을 제공한다.
그리고, 상기 제 1 보호층은 평탄화하는 단계를 포함한다.
그리고, 상기 제 1 보호층은 복수의 보호층을 증착하여 형성되는 것이 특징이다.
그리고, 상기 제 2 보호층은 상기 제 1 보호층에 비해 4~6㎛ 작은 폭으로 형성되는 것을 특징이다.
그리고, 상기 공통 전극을 증착하는 단계는 상기 공통 전극을 300~500Å의 두께로 증착하는 것이 특징이다.
그리고, 상기 제 2 금속 물질은 단일 금속, 또는 복수의 금속이 복수로 증착된 것을 포함한다.
본 발명에 따른 액정 디스플레이 패널의 제조 방법은 두 보호층 사이에 위치한 투명 전극을 언더컷 에칭(Undercut Etching)하는 공정을 통해 총 4장의 마스크 레이어를 사용함으로써 공정의 횟수를 감소시킬 수 있고, 이에 따라 제조 시간의 감소 및 생산 비용이 저감되는 효과가 있다.
도 1은 종래의 AH-IPS 구동 방식에 따른 액정 디스플레이 패널의 어레이 기판을 나타낸 단면도이다.
도 2는 본 발명의 실시예에 따른 액정 디스플레이 패널을 나타낸 단면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 액정 디스플레이 패널의 단면도를 제조 공정 순서별로 나열한 것이다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 액정 디스플레이 패널의 제조 방법을 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 액정 디스플레이 패널을 나타낸 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 액정 디스플레이 패널은 어레이 기판(110)과, 어레이 기판(110)의 상부에 위치한 게이트 전극(111)과, 게이트 전극(111)을 덮도록 형성된 게이트 절연막(112)과, 게이트 절연막(112)의 상부에 형성되는 액티브 층(123)과, 액티브 층(123)과 게이트 절연막(112)의 상부에 위치하며, 상기 게이트 전극(111)과 일부 중첩되는 영역을 갖도록 형성되는 소스 및 드레인 전극(122)과, 소스 및 드레인 전극(122)이 형성된 어레이 기판(110)의 상부에 형성된 제 1 및 제 2 보호층(142)과, 제 2 보호층(142)의 상부에 위치하는 공통 전극(151)과, 공통 전극(151)을 덮도록 형성되는 제 3 보호층(143)과, 제 3 보호층(143)의 상부에 위치하는 화소 전극(152)으로 구성되어 있다.
게이트 전극(111)과 게이트 절연막(112), 액티브 층(123), 소스 및 드레인 전극(122)은 박막 트랜지스터(Tr)를 형성하는 것으로, 형성된 박막 트랜지스터(Tr)는 표시 영역(OA)에 위치하며, 게이트 전극(111)에 전압이 인가될 경우, 액티브 층(123)의 채널이 열리게 되면서 소스 전극(122)에 인가되는 전압이 드레인 전극(122)으로 인가되는 구동을 수행하게 된다.
게이트 전극(111)은 게이트 배선(미도시)이 연장되어 형성된 것으로, 액정 디스플레이 패널과 연결된 게이트 드라이버(미도시)로부터 신호를 인가받아 출력하는 것이다.
이때, 게이트 전극(111)은 불투명한 금속으로 형성되는 것이 바람직한데, 이는 액티브 층(123)의 채널이 배면광에 의해 개방되는 경우가 발생할 수 있기 때문이다.
소스 전극(122)은 데이터 배선(120)이 연장되어 형성된 것으로, 액정 디스플레이 패널과 연결된 데이터 드라이버(미도시)로부터 신호를 인가받아 출력하는 것이다.
드레인 전극(122)은 상기 게이트 전극(111)과 소스 전극(122) 양측에 전압이 인가될 경우, 개방된 채널을 통하여 소스 전극(122)의 전압을 인가받는 것으로, 화소 전극(152)과 연결되는 것이 일반적이다.
상기 소스 및 드레인 전극(122)은 일반적으로 구리로 형성되는데, 구리 특성상 액티브 층(123)에 증착되기 어려운 점이 있기 때문에 소스 및 드레인 전극(122)은 이종 금속으로 형성되는 다중층 구조를 나타낼 수 있다.
액티브 층(123)은 일반적으로 아몰퍼스 실리콘(Amorphase Silicon, A-Si)으로 형성될 수 있으나, 근래에 들어 응답 속도 및 박막 트랜지스터(Tr)의 특성 향상을 위해 폴리 실리콘(Poly Silicon)이나 산화물 반도체(Oxide Semiconductor)를 사용하기도 한다.
화소 전극(152)은 소스 전극(122)의 전압을 액티브 층(123)과 드레인 전극(122)을 통하여 인가받는 것으로, 일반적으로 투명한 금속 물질인 ITO(Indium Tin Oxide), IGZO(Indium Galium Zinc Oxide) 등 희토류 금속 물질을 비롯한 투명 전극 물질이 주로 사용된다.
화소 전극(152)은 개구 영역(OA) 전반에 걸쳐 형성되는 것으로, 도면에는 서로 이격된 형태로 도시되어 있으나, 이는 일측에서 분기된 것을 나타내는 것으로, 화소 전극(152)은 일 화소 영역 내에서 서로 전기적으로 연결되는 것이다.
화소 패턴(153)은 상기 화소 전극(152)과 동일층 동일 물질로 형성되는 것으로, 공통 전극(151)과 연결되어 공통 전압을 인가하는 공통 배선으로 사용될 수 있다.
상기 화소 전극(152)과 화소 패턴(153)은 투명한 금속 물질인 ITO, IGZO 등 희토류 금속 물질을 비롯한 투명 전극 물질로 형성될 수 있으나, 구리 등 전기 전도율이 높은 금속성 물질이 더욱 증착되어 다중층 구조로 형성될 수도 있다.
공통 전극(151)은 화소 전극(152)과 중첩되는 위치에 판과 같은 형태로 형성되는 것으로, 개구 영역(OA) 전반에 걸쳐 형성되기 때문에 일반적으로 ITO, IGZO 등의 희토류 금속 물질을 비롯한 투명 전극 물질로 형성된다.
공통 전극(151)은 제 3 보호층(143)에 의해 화소 전극(152)과 이격된 것으로, 화소 전극(152)이 드레인 전극(122)으로부터 전압을 인가받을 경우 공통 전극(151)과 화소 전극(152) 사이에는 전계장이 형성되는데, 이때 발생하는 전계장에 따라 액정의 배열 방향이 바뀌게 된다.
한편, 비표시 영역(NA)에서 형성된 데이터 배선(120)과 게이트 배선(미도시)의 일측에는 게이트 패드(125)와 데이터 패드(126)가 형성되는데, 이는 데이터 드라이버(미도시)와 게이트 드라이버(미도시)로 부터 신호를 인가받아 각각에 연결된 데이터 배선(120)과 게이트 배선(미도시)에 전달하는 것이다.
이러한 구조를 갖는 액정 디스플레이 패널은 반투과부가 형성된 하프톤 마스크를 사용할 경우 단 4회의 마스크 공정을 통하여 형성될 수 있는 것으로, 이는 아래 도 3a 내지 도 3k을 통하여 설명하도록 한다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 액정 디스플레이 패널의 단면도를 제조 공정 순서별로 나열한 것이다.
도 3a에 도시된 바와 같이, 본 발명의 실시예에 따른 액정 디스플레이 페널를 제조하기 위하여 어레이 기판(110)의 상부에 제 1 불투명 금속층(131)과 제 1 포토 레지스트층(미도시)을 순차적으로 증착하고, 투과부(O)와 차광부(C)가 형성된 제 1 마스크 레이어(M1)로 제 1 포토 레지스트층(미도시)을 노광하여 제 1 포토 레지스트 패턴(P1)을 형성한다.
이때, 제 1 포토 레지스트 패턴(P1)은 게이트 전극(111)의 상부뿐만 아니라게이트 패드(도 3k의 125)와 게이트 배선(미도시)이 형성되는 위치의 상부에도 형성되어 식각 공정 진행시 게이트 배선(미도시)과 게이트 전극(111), 게이트 패드(도 3k의 125)가 동시에 형성되도록 한다.
이후, 도 3b에 도시된 바와 같이, 제 1 포토 레지스트 패턴(도 3a의 P1)의 외부로 노출된 제 1 불투명 금속층(131)을 식각하여 게이트 전극(111)과 게이트 패드(125), 게이트 배선(미도시)을 형성하고, 제 1 포토 레지스트 패턴(도 3a의 P1)을 제거한 후 게이트 전극(111)과 게이트 패드(125), 게이트 배선(미도시)이 형성된 어레이 기판(110)의 상부에 게이트 절연막(112)을 증착한다.
이후, 도 3c에 도시된 바와 같이, 게이트 절연막(112)의 상부에 액티브 형성층(124)과 제 2 불투명 금속층(132), 제 2 포토 레지스트층(미도시)을 순차적으로 증착한 후, 투과부(O)와 반투과부(H), 차광부(C)가 형성된 제 2 마스크 레이어(M2)로 제 2 포토 레지스트층(미도시)을 노광하여 제 2 포토 레지스트 패턴(P2)을 형성한다.
제 2 포토 레지스트 패턴(P2)은 차광부(C)와 반투과부(H)에 의해 제 1 패턴(P2a)과 제 1 패턴(P2a)에 비해 낮은 높이를 갖는 제 2 패턴(P2b)으로 형성된다.
이때, 제 1 패턴(P2a)은 제 2 불투명 금속층(132)과 액티브 형성층(124)의 식각을 방지하기 위한 것으로, 게이트 패드(125)와 데이터 패드(126), 데이터 배선(120), 소스 및 드레인 전극(122, 121)의 상부에 위치하는 것이며, 제 2 패턴(P2b)은 액티브 형성층(124)을 제외한 제 2 불투명 금속층(132)을 선택적으로 식각하기 위한 것으로 소스 및 드레인 전극부(122, 121)의 일 영역에 위치하는 것이다.
이후, 도 3d에 도시된 바와 같이, 제 2 포토 레지스트 패턴(도 3c의 P2)의 외부로 노출된 제 2 불투명 금속층(132) 및 액티브 형성층(124)과 제 2 패턴(도 3c의 P2b)의 하부에 위치하는 제 2 불투명 금속층(132)을 식각하여 게이트 패드(125)와, 데이터 패드(126), 데이터 배선(120), 소스 및 드레인 전극(122)을 형성하고, 제 2 포토 레지스트 패턴(도 3c의 P2)을 제거한 후 제 1 보호층(141)과, 제 2 보호층(142), 공통 전극(151), 제 3 보호층(143)을 순차적으로 증착한다.
상기와 같이 식각할 경우, 데이터 패드(126)와 데이터 배선(120), 소스 및 드레인 전극(122)의 하부에는 액티브 형성층(124)이 잔류하게 되나, 소스 및 드레인 전극(122) 외의 데이터 패드(126) 및 데이터 배선(120)은 단일 배선으로 형성되어 있기 때문에 채널의 개폐 여부에 영향받지 않아 정상적인 구동을 수행할 수 있다.
이때, 제 2 포토 레지스트 패턴(도 3c의 P2)을 제거한 후 형성되는 제 2 보호층(142)은 평탄화를 위한 것으로, 경우에 따라 제 2 보호층(142)을 형성하는 공정은 제외될 수 있다.
또한, 공통 전극(151)은 300Å~500Å의 두께로 형성되는 것이 바람직한데, 이는 화소 전극(도 3c의 152)을 형성하는 단계에서 설명하도록 한다.
이후, 도 3e에 도시된 바와 같이, 제 3 보호층(143)의 상부에 제 3 포토 레지스트 층(미도시)을 적층하고, 투과부(O)와, 반투과부(H)와, 차광부(C)가 형성된 제 3 마스크 레이어(M3)로 제 3 포토 레지스트 층(미도시)을 노광하여 제 3 포토 레지스트 패턴(P3)으로 형성한다.
제 3 포토 레지스트 패턴(P3)은 차광부(C)와 반투과부(H)에 의해 제 3 패턴(P3a)과, 제 3 패턴(P3a)에 비해 낮은 높이를 갖는 제 4 패턴(P3b)이 형성된다.
이때, 제 3 패턴(P3a)은 게이트 패드(125)와 데이터 패드(126), 데이터 배선(120), 드레인 전극(122)에 대응하지 않는 것으로 도시되어 있으나, 제 4 패턴(P3b)은 제 3 보호층(143)의 하부에 위치한 공통 전극(151)을 노출시키기 위한 것으로, 화소 전극(152)이 형성되는 영역과 중첩되지 않는 위치에 형성될 수 있다.
이후, 도 3f에 도시된 바와 같이, 제 3 포토 레지스트 패턴(P3)의 외부로 노출된 제 3 보호층(143)을 식각한다.
공통 전극(151)에 언더컷 에칭 공정을 적용하기 위하여, 제 3 보호층(143)은 건식 식각 공정을 통하여 식각되는 것이 바람직한데, 이는 건식 식각시 식각 대상을 유전체로 한정할 수 있어 희토류 금속 또는 투명 전극 물질로 형성되는 공통 전극(151)에 데미지가 가해지지 않도록 할 수 있기 때문이다.
이후, 도 3g에 도시된 바와 같이, 제 2 보호층(142)과 제 3 보호층(143) 사이에 위치한 공통 전극(151)을 식각한다.
이때, 공통 전극(151)은 습식 식각으로 식각되는 것이며, 습식 식각에 사용하는 에천트로는 희토류 금속, 또는 투명 전극 물질을 선택적으로 식각할 수 있는 식각액 중 하나인 오즈산(Oz Acid)을 사용하는 것이 바람직하다.
한편, 도 3f를 참조하여 설명한 바와 같이, 공통 전극(151)을 습식 식각하기 위해 제 3 보호층(143)을 건식 식각하는 공정에서 제 3 보호층(143)을 식각하는 폭에 따라 노출되는 공통 전극(151)의 면적이 결정되고, 공통 전극(151)은 건식 식각에 영향을 받지 않기 때문에 공통 전극(151)을 습식 식각할 경우, 노출되는 제 2 보호층(142)은 이후의 공정에서 공통 전극(151) 외부로 노출된 면에 한하여 건식 식각이 진행되므로 공통 전극(151)의 폭을 조절할 경우 공통 전극(151)을 마스크로 사용하여 제 2 보호층(142)을 원하는 폭 만큼 건식 식각할 수 있다.
이후, 도 3h에 도시된 바와 같이, 게이트 절연막(112)과 제 1 보호층(141), 제 2 보호층(142), 제 3 보호층(143)을 식각한다.
게이트 절연막(112)과 제 1 내지 제 3 보호층(143)은 게이트 절연막(112)의 상부에 위치한 드레인 전극(122)과 게이트 패드(125), 데이터 패드(126)가 손상되지 않도록 식각 대상을 유전체로 한정할 수 있는 건식 식각 공정을 통해 식각되는 것이 바람직하다.
이러한 경우, 게이트 패드(125)와 데이터 패드(126), 드레인 전극(122)은 게이트 절연막(112)과 제 1 내지 제 3 보호층(143)의 식각에 의해 외부로 노출되고, 제 4 패턴(P3b)에 대응하는 위치의 공통 전극(151)은 제 3 포토 레지스트 패턴(P3)과 제 3 보호층(143)의 식각에 의해 비교적 얇은 층의 하부에 위치하게 된다.
한편, 제 2 보호층(142)은 제 3 보호층(143)에 비해 식각된 후의 폭이 제 3 보호층(143)에 비해 약 4~6㎛가량 넓게 형성되는데, 이는 제 2 보호층(142)의 상부에 위치하는 공통 전극(151)에 의해 일부 식각이 방지되기 때문이다.
제 2 보호층(142)과 제 3 보호층(143)이 건식 식각에 의해 다시 식각이 되면서, 제 3 보호층(143)의 폭 이하로 습식 식각된 공통 전극(151)은 다시 외부로 노출된다.
노출된 공통 전극(151)은 이후 증착되는 화소 전극(152)에 의해 전기적으로 연결될 수 있기 때문에 다시 식각을 하는 공정을 필요로 한다.
이후, 도 3i에 도시된 바와 같이, 제 2 및 제 3 보호층(142, 143)의 안측에 위치하도록 공통 전극(151)을 식각한 후, 건식 식각을 시행하여 제 3 보호층(143)의 하부에 위치한 공통 전극(151)의 일부를 노출시킨다.
이때, 공통 전극(151)은 습식 식각으로 식각되는 것이며, 상기와 같이 희토류 금속, 또는 투명 전극 물질을 선택적으로 식각할 수 있는 식각액 중 하나인 오즈산을 에천트로 사용하는 것이 바람직하다.
어레이 기판(110)의 상부에 오즈산을 도포할 경우, 어레이 기판(110)의 외부로 노출된 공통 전극(151)이 전면에서 오즈산과 반응하여 식각이 진행되므로 동일한 속도로 식각이 된다.
이때, 공통 전극(151)은 제 3 보호층(143)에 비해 짧은 폭을 갖도록 식각하는 것이 바람직하다.
이후, 건식 식각을 진행하면 제 4 패턴(도 3g의 P3b)에 대응하는 위치의 제 3 보호층(143)이 식각되고, 이에 따라 공통 전극(151)이 노출된다.
이때, 노출된 공통 전극(151)은 상부에 공통 전압을 인가하기 위한 배선을 형성하여 연결하기 위한 것으로, 이는 아래의 도면을 참조하여 설명하도록 한다.
이후, 도 3j와 같이 화소 전극 형성층(150)과 제 4 포토 레지스트층(미도시)을 순서대로 증착한 후, 투과부(O)와 차광부(C)가 형성된 제 4 마스크 레이어(M4)를 사용하여 제 4 포토 레지스트 패턴(P4)을 형성한다.
이때, 화소 전극 형성층(150)은 공통 전극(151)에 의해 서로 이격된 제 2 보호층(142)과 제 3 보호층(143)의 상부에 형성되는데, 공통 전극(151)의 두께가 500Å 이상으로 형성되어 제 2 보호층(142)과 제 3 보호층(143)의 이격 간격이 500Å 이상이 될 경우, 화소 전극 형성층(150)의 물성에 의해 정상적으로 연결되지 못하게 되어 화소 전극 형성층(150)이 전기적으로 단선이 될 수 있기 때문이다.
또한, 공통 전극(151)의 두께가 300Å 이하로 형성되어 제 2 보호층(142)과 제 3 보호층(143)의 이격 간격이 300Å 이하인 경우, 화소 전극 형성층(150)이 전기적으로 단선되는 문제는 감소할 수 있으나 두께에 의한 공통 전극(151)의 면 저항이 증가하게 되어 전력 소모량의 증가, 또는 전기적 단선 현상이 발생할 수 있으므로 공통 전극(151)의 두께를 300Å 내지 500Å으로 형성하여 제 2 보호층(142)과 제 3 보호층(143)의 이격 간격을 300Å 내지 500Å으로 유지하는 것이 바람직하다.
이후, 도 3k에 도시된 바와 같이, 제 4 포토 레지스트 패턴(도 3j의 P4) 외부로 노출된 화소 전극(152)을 식각한다.
이때, 제 4 패턴(도 3g의 P3b)에 대응하는 위치의 공통 전극(151)의 상부에 위치하는 화소 패턴(153)은 다른 영역의 화소 전극(152)과 동일 공정에서 형성되나 이격되도록 패터닝 된 것으로, 공통 전극(151)에 공통 전압을 인가하기 위한 공통 배선으로 사용할 수 있다.
이와 같이 형성할 경우, 드레인 전극(122)과 연결된 화소 전극(152)이 제 3 보호층(143)의 상부에 위치하고, 공통 전극(151)이 제 2 보호층(142)의 상부에 위치하여 상기 화소 전극(152)과 이격되는 구조의 액정 디스플레이 패널을 제조할 수 있다.
상기와 같은 제조 방법에 따른 액정 디스플레이 패널은 제 2 및 제 3 보호층(142, 143) 사이에 위치한 공통 전극(151)을 언더컷 에칭하는 공정을 통해 별도의 노광 공정 없이도 화소 전극(152)과 이격시킬 수 있기 때문에 종래에 비해 노광 공정 횟수를 감소시킬 수 있기 때문에 제조 시간의 감소 및 생산 비용이 저감되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 어레이 기판 111 : 게이트 전극
112 : 게이트 절연막 121 : 드레인 전극
122 : 소스 전극 123 : 액티브 전극
125 : 게이트 패드 126 : 데이터 패드
120 : 데이터 배선 141 : 제 1 보호층
142 : 제 2 보호층 143 : 제 3 보호층
151 : 공통 전극 152 : 화소 전극

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  15. 기판의 상부에 게이트 배선, 게이트 전극 및 게이트 패드를 형성하는 단계와;
    상기 기판의 상부에 게이트 절연막을 증착하는 단계와;
    상기 기판의 상부에 데이터 배선, 소스 전극, 드레인 전극 및 데이터 패드를 형성하는 단계와;
    상기 기판의 상부에 제 1 보호층을 증착하는 단계와;
    상기 제 1 보호층의 상부에 공통 전극을 증착하는 단계와;
    상기 공통 전극의 상부에 제 2 보호층을 증착하는 단계와;
    상기 제 2 보호층을 제 1 차 건식 식각하는 단계와;
    상기 제 2 보호층의 외부로 노출된 상기 공통 전극을 제 1 차 습식 식각하는 단계와;
    상기 게이트 절연막, 상기 제 1 보호층 및 상기 제 2 보호층을 제 2 차 건식 식각하는 단계와;
    상기 제 2 보호층의 외부로 노출된 상기 공통 전극을 제 2 차 습식 식각하는 단계와;
    상기 기판의 상부에 화소 전극 및 화소 패턴을 형성하는 단계
    를 포함하는 액정 디스플레이 패널의 제조 방법.
  16. 제 15항에 있어서,
    상기 제 1 보호층은 평탄화하는 단계를 포함하는 액정 디스플레이 패널의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 1 보호층은 복수의 보호층을 증착하여 형성되는 것이 특징인 액정 디스플레이 패널의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제 2 보호층은 상기 제 1 보호층에 비해 4~6㎛ 작은 폭으로 형성되는 것을 특징으로 하는 액정 디스플레이 패널의 제조 방법.
  19. 제 15 항에 있어서,
    상기 공통 전극을 증착하는 단계는 상기 공통 전극을 300~500Å의 두께로 증착하는 것이 특징인 액정 디스플레이 패널의 제조 방법.
  20. 제 15 항에 있어서,
    상기 데이터 배선, 소스 전극, 드레인 전극 및 데이터 패드는 단일 금속, 또는 복수의 금속이 복수로 증착된 것을 포함하는 액정 디스플레이 패널의 제조 방법.
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CN104766819B (zh) * 2014-01-06 2017-12-08 瀚宇彩晶股份有限公司 画素基板及其制造方法
KR102322015B1 (ko) * 2015-04-07 2021-11-05 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판의 제조 방법 및 그에 따라 제조된 박막 트랜지스터 어레이 기판
CN105116642B (zh) * 2015-09-24 2018-07-17 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN105448933B (zh) * 2015-11-24 2018-10-30 深圳市华星光电技术有限公司 用于液晶面板中的阵列基板及其制作方法
KR102494779B1 (ko) * 2015-12-22 2023-02-02 엘지디스플레이 주식회사 터치 겸용 액정 표시 장치
KR102454383B1 (ko) * 2015-12-28 2022-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 방식의 액정 표시장치
CN105487285B (zh) * 2016-02-01 2018-09-14 深圳市华星光电技术有限公司 阵列基板及阵列基板的制备方法
KR102555392B1 (ko) * 2016-03-18 2023-07-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
JP2019066719A (ja) * 2017-10-03 2019-04-25 シャープ株式会社 表示パネル
CN110061058A (zh) * 2018-04-17 2019-07-26 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN110707047B (zh) * 2019-09-17 2022-07-01 昆山龙腾光电股份有限公司 阵列基板及制作方法和显示面板
CN111446260B (zh) * 2020-03-31 2023-07-21 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050260804A1 (en) * 2004-05-24 2005-11-24 Tae-Wook Kang Semiconductor device and method of fabricating the same
KR101090249B1 (ko) * 2004-10-06 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
US8305507B2 (en) * 2005-02-25 2012-11-06 Samsung Display Co., Ltd. Thin film transistor array panel having improved storage capacitance and manufacturing method thereof
KR101225440B1 (ko) * 2005-06-30 2013-01-25 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
KR101575750B1 (ko) * 2009-06-03 2015-12-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101250319B1 (ko) * 2009-10-06 2013-04-03 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판과 그 제조방법
JP5280988B2 (ja) * 2009-11-09 2013-09-04 株式会社ジャパンディスプレイ 液晶表示装置の製造方法
KR101290709B1 (ko) * 2009-12-28 2013-07-29 엘지디스플레이 주식회사 터치센서 인셀 타입 액정표시장치용 어레이 기판 및 이의 제조방법
KR101333614B1 (ko) * 2010-06-25 2013-11-27 엘지디스플레이 주식회사 액정표시장치
KR20120080885A (ko) * 2011-01-10 2012-07-18 삼성모바일디스플레이주식회사 액정 표시 장치
KR101394938B1 (ko) * 2011-05-03 2014-05-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101870986B1 (ko) * 2011-09-19 2018-06-26 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 제조방법
KR101894328B1 (ko) * 2011-10-06 2018-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
KR101923717B1 (ko) * 2012-05-24 2018-11-30 엘지디스플레이 주식회사 액정표시장치 어레이 기판 및 그 제조방법
CN103325792A (zh) * 2013-05-23 2013-09-25 合肥京东方光电科技有限公司 一种阵列基板及制备方法、显示装置
KR20150026309A (ko) * 2013-09-02 2015-03-11 삼성디스플레이 주식회사 액정 표시 장치
KR20150036940A (ko) * 2013-09-30 2015-04-08 엘지디스플레이 주식회사 액정표시장치의 제조방법
KR102248645B1 (ko) * 2013-12-02 2021-05-04 엘지디스플레이 주식회사 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20150066365A (ko) * 2013-12-06 2015-06-16 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102183920B1 (ko) * 2013-12-16 2020-11-30 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법

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