KR20150060360A

KR20150060360A - 표시 장치

Info

Publication number: KR20150060360A
Application number: KR1020130144708A
Authority: KR
Inventors: 안익현; 김윤구; 박봉임; 손호석
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2015-06-03
Also published as: CN104680989A; US20150145852A1

Abstract

표시 장치는 제1 게이트 드라이버로부터 제1 방향으로 신장하는 일군의 게이트 라인들과, 제2 게이트 드라이버로부터 제2 방향으로 신장하는 타군의 게이트 라인들과, 제3 방향으로 신장된 복수의 데이터 라인들과, 상기 일군 및 타군의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 각각이 출력 개시 신호 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들 중 대응하는 데이터 라인을 구동하는 복수의 데이터 구동 회로들, 그리고 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정하고, 상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제2 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정한다.

Description

표시 장치{DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 표시 품질이 향상된 표시 장치에 관한 것이다.

일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.

이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 표시 패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라서 게이트 드라이버로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발행할 수 있다. 이러한 경우, 게이트 드라이버로부터 먼 곳에 위치한 액정 커패시터들의 충전율이 가까운 곳에 위치한 액정 커패시터들의 충전율보다 낮아지므로 하나의 표시 패널 내에서 화질이 불균일해지는 현상이 발생한다.

그러므로 평판 표시장치가 대형화 및 고해상도화되더라도 표시 품질의 저하를 최소화하기 위한 노력이 요구된다. 또한, 평판 표시장치들의 대형화 및 고해상도화와 아울러 슬림 베젤(slim bezel) 구현을 위한 연구가 활발히 진행되고 있다.

따라서 본 발명의 목적은 표시 패널의 사이즈가 커지더라도 표시 품질의 저하를 최소화할 수 있는 표시 장치를 제공하는데 있다.

본 발명의 다른 목적은 슬림 베젤을 구현하되 표시 품질 저하를 최소화할 수 있는 표시 장치를 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는, 제1 게이트 드라이버와, 제2 게이트 드라이버와, 상기 제1 게이트 드라이버로부터 제1 방향으로 신장하는 일군의 게이트 라인들과, 상기 제2 게이트 드라이버로부터 제2 방향으로 신장하는 타군의 게이트 라인들과, 제3 방향으로 신장된 복수의 데이터 라인들과, 상기 일군 및 타군의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과, 각각이 출력 개시 신호 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들 중 대응하는 데이터 라인을 구동하는 복수의 데이터 구동 회로들, 그리고 상기 복수의 데이터 구동 회로들로 상기 출력 개시 신호 및 상기 데이터 신호를 제공하고, 상기 제1 및 제2 게이트 드라이버들을 제어하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정하고, 상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제2 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정한다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 복수의 데이터 구동 회로 간의 상기 제1 방향의 거리가 멀수록 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍 지연 시간을 증가시킨다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 복수의 데이터 구동 회로 간의 상기 제2 방향의 거리가 멀수록 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍 지연 시간을 증가시킨다.

이 실시예에서, 상기 제1 방향과 상기 제2 방향은 일직선 상에서 서로 반대 방향이다.

이 실시예에서, 상기 복수의 데이터 라인들은 복수의 데이터 라인 그룹들로 구분되고, 상기 복수의 데이터 구동 회로들 각각은 상기 복수의 데이터 라인 그룹들 각각에 대응한다.

이 실시예에서, 상기 제1 게이트 드라이버는 상기 일군의 게이트 라인들로 제1 게이트 신호를 순차적으로 제공하고, 상기 제2 게이트 드라이버는 상기 타군의 게이트 라인들로 제2 게이트 신호를 순차적으로 제공한다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 일군의 게이트 라인들로 제공되는 상기 제1 게이트 신호의 상기 제1 방향에서의 지연 시간에 대응하는 시간만큼 상기 제1 방향으로 순차적으로 배열된 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 지연시킨다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 타군의 게이트 라인들로 제공되는 상기 제2 게이트 신호의 상기 제2 방향에서의 지연 시간에 대응하는 시간만큼 상기 제2 방향으로 순차적으로 배열된 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 지연시킨다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 상기 제1 방향의 거리에 따라서 상기 데이터 신호를 보상한다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 상기 제2 방향의 거리에 따라서 상기 데이터 신호를 보상한다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 복수의 데이터 구동 회로들과 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 제3 방향의 거리에 따라서 상기 데이터 신호를 보상한다.

이 실시예에서, 상기 타이밍 컨트롤러는, 상기 복수의 데이터 구동 회로들과 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 제3 방향의 거리가 멀수록 상기 데이터 신호에 대한 보상량을 증가시킨다.

이 실시예에서, 상기 제1 게이트 드라이버는 상기 표시 패널의 제1 단변에 인접하게 배열되고, 상기 제2 게이트 드라이버는 상기 표시 패널의 제2 단편에 인접하게 배열된다.

이 실시예에서, 상기 복수의 데이터 구동 회로들은 상기 표시 패널의 장변에 인접하게 상기 제1 방향으로 순차적으로 배열된다.

이 실시예에서, 상기 일군의 게이트 라인들과 상기 타군의 게이트 라인들은 하나씩 번갈아 배열된다.

이와 같은 본 발명에 의하면, 게이트 드라이버와 데이터 라인의 거리에 따라서 타이밍 컨트롤러로부터 출력되는 데이터 신호의 출력 타이밍을 조절할 수 있다. 따라서, 표시 장치의 품질이 향상될 수 있다.

도 1은 본 발명의 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 표시 장치의 블록도이다.
도 3은 도 2에 도시된 제1 게이트 드라이버의 구성을 보여주는 블록도이다.
도 4는 도 2에 도시된 제2 게이트 드라이버의 구성을 보여주는 블록도이다
도 5 및 도 6은 도 1에 도시된 게이트 라인들 중 첫 번째 게이트 라인으로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다.
도 7는 도 1에 도시된 타이밍 컨트롤러로부터 데이터 드라이버 집적 회로들 각각으로 제공되는 데이터 신호 및 출력 개시 신호를 보여주는 타이밍도이다.
도 8는 도 1에 도시된 타이밍 컨트롤러로부터 데이터 드라이버 집적 회로들 각각으로 제공되는 데이터 신호 및 출력 개시 신호를 보여주는 타이밍도이다.
도 9은 게이트 신호의 지연에 따라서 데이터 신호의 출력 타이밍을 설정하는 것을 예시적으로 보여주는 도면이다.
도 10은 타군의 게이트 라인들을 통해 전송되는 게이트 신호의 지연에 따라서 데이터 신호의 출력 타이밍을 설정하는 것을 예시적으로 보여주는 도면이다.
11은 도 1에 도시된 표시 패널에 표시되는 영상의 일 예를 보여주는 도면이다.
도 12는 11에 도시된 표시 패널로 제공되는 데이터 구동 신호의 보상의 일 예를 보여주는 도면이다.
도 13은 도 11에 도시된 표시 패널로 제공되는 데이터 구동 신호의 보상의 다른 예를 보여주는 도면이다.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다. 도 2는 도 1에 도시된 표시 장치의 블록도이다.

도 1 및 도 2를 참조하면, 표시 장치(100)는 표시 패널(110), 인쇄 회로 기판들(121, 122), 컨트롤 보드(130), 데이터 구동 회로들(141-146) 그리고 제1 및 제2 게이트 드라이버들(160, 170)을 포함한다.

표시 패널(110)은 복수의 픽셀들(PX)이 구비된 표시영역(AR) 및 표시 영역(AR)에 인접한 비표시 영역(NAR)을 포함한다. 표시 영역(AR)은 영상이 표시되는 영역이고, 비표시 영역(NAR)은 영상이 표시되지 않는 영역이다. 표시 패널(110)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.

인쇄 회로 기판들(121, 122)은 컨트롤 보드(130)와 제1 및 제2 게이트 드라이버들(160, 170) 및 데이터 구동 회로들(141-146)에 연결되기 위한 다수의 배선들을 포함할 수 있다.

컨트롤 보드(130)는 케이블(131)을 통해 인쇄 회로 기판(121)과 전기적으로 연결되고, 케이블(132)을 통해 인쇄 회로 기판(122)과 전기적으로 연결된다. 컨트롤 보드(130)는 타이밍 컨트롤러(132) 및 클럭 발생기(134)를 포함한다.

타이밍 컨트롤러(132)는 케이블들(131, 132)을 통해 데이터 신호들(DATA1~DATA6) 및 출력 개시 신호들(TP1~TP6)을 데이터 구동 회로들(141-146)로 제공하고, 수직 시작 신호(STV)를 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공한다. 타이밍 컨트롤러(132)는 수평 동기 시작 신호, 및 라인 래치 신호를 더 데이터 구동 회로들(141-146)로 제공할 수 있다. 타이밍 컨트롤러(132)는 수직 시작 신호(STV)뿐만 아니라, 출력 인에이블 신호를 더 제1 게이트 드라이버(160) 및 제2 게이트 드라이버(170)로 제공할 수 있다. 타이밍 컨트롤러(132)는 게이트 펄스 신호(CPV)를 클럭 발생기(134)로 제공한다.

클럭 발생기(134)는 게이트 펄스 신호(CPV)에 응답해서 제1 게이트 클럭 신호(CKV) 및 제2 게이트 클럭 신호(CKVB)를 출력한다. 제1 게이트 클럭 신호(CKV)는 제1 게이트 드라이버(160)로 제공되고, 제2 게이트 클럭 신호(CKVB)는 제2 게이트 드라이버(170)로 제공된다. 제1 게이트 클럭 신호(CKV) 및 제2 게이트 클럭 신호(CKVB)는 상보적 신호들이다.

데이터 구동 회로들(141-146) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 드라이버 집적 회로(151-156)를 각각 실장한다. 데이터 구동 회로들(151-156) 각각은 타이밍 컨트롤러(132)로부터의 대응하는 데이터 신호들(DATA1~DATA6) 및 출력 개시 신호들(TP1~TP6)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 드라이버 집적 회로들(151-156)은 인쇄 회로 기판들(121, 122) 상에 배치되는 것이 아니라 표시 패널(110) 상에 직접 실장될 수도 있다.

데이터 구동 회로들(141-146) 각각은 데이터 라인들(DL11~DL6K) 중 대응하는 K(K는 양의 정수) 개의 데이터 라인들을 데이터 구동 신호로써 구동한다. 이 실시예에서, 데이터 드라이버 집적 회로들(151-156) 각각은 타이밍 컨트롤러(132)로부터 제공된 출력 개시 신호들(TP1~TP6)에 응답해서 데이터 라인들(DL1~DL6K)로 제공되는 데이터 구동 신호의 출력 타이밍을 변경할 수 있다. 데이터 라인들(DL11~DL6K)은 대응하는 데이터 드라이버 집적 회로(151-156)로부터 제3 방향(X3)으로 신장한다.

데이터 구동 회로들(141-146)은 표시 패널(110)의 제1 장변에 인접하게 제1 방향(X1)으로 나란히 순차적으로 배열된다. 제1 게이트 드라이버(160)는 표시 패널(110)의 제1 단변에 인접하게 배열되고, 제2 게이트 드라이버(170)는 표시 패널(110)의 제2 단변에 인접하게 배열된다.

제1 및 제2 게이트 드라이버들(160, 170)은 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(110)의 비표시 영역(NAR)에 집적될 수 있다. 다른 실시예에서, 제1 및 제2 게이트 드라이버들(160, 170)은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현되어 표시 패널(110)의 제1 단변 및 제2 단면에 각각 부착될 수 있다.

제1 게이트 드라이버(160)는 타이밍 컨트롤러(132)로부터의 수직 시작 신호(STV) 및 클럭 발생기(134)로부터의 제1 게이트 클럭 신호(CKV)에 응답해서 일군의 게이트 라인들(GL1~GLn-1)을 구동한다. 일군의 게이트 라인들(GL1~GLn-1)은 제1 게이트 드라이버(160)로부터 제1 방향(X1)으로 신장된다. 일군의 게이트 라인들(GL1~GLn-1)은 게이트 라인들(GL1~GLn) 중 홀수 번째 게이트 라인들이다.

제2 게이트 드라이버(170)은 타이밍 컨트롤러(132)로부터의 수직 시작 신호(STV) 및 클럭 발생기(134)로부터의 제2 게이트 클럭 신호(CKVB)에 응답해서 타군의 게이트 라인들(GL2~GLn)을 구동한다. 타군의 게이트 라인들(GL2~GLn)은 제2 게이트 드라이버(170)로부터 제2 방향(X2)으로 신장된다. 제1 방향(X1)과 제2 방향(X2)은 일직선 상에서 서로 반대 방향이다. 타군의 게이트 라인들(GL2~GLn)은 게이트 라인들(GL1~GLn) 중 짝수 번째 게이트 라인들이다.

도 2는 도 1에 도시된 제1 게이트 드라이버의 구성을 보여주는 도면이다.

도 2를 참조하면, 제1 게이트 드라이버(160)는 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1)를 포함한다. 복수의 스테이지들(ST1~STn-1)은 홀수 번째 게이트 라인들인 제1 게이트 라인들(GL1~GLn-1)에 각각 대응한다. 복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)는 스타트 펄스 신호(STV), 게이트 클럭 신호(CKV), 접지 전압(VSS1) 및 다음단 캐리 신호(CR3)를 수신하고, 캐리 신호(CR1) 및 게이트 신호(G1)를 출력한다. 게이트 신호(G1)는 도 2에 도시된 게이트 라인(GL1)으로 제공된다.

복수의 스테이지들(ST1~STn-1) 중 첫 번째 스테이지(ST1)를 제외한 나머지 스테이지들(STi)(단, i=3, 5, ..., n-1) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 접지 전압(VSS) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다. 게이트 신호(Gi)는 도 2에 도시된 게이트 라인(GLi)으로 제공된다.

더미 스테이지(STn+1)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 접지 전압(VSS), 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+1) 및 게이트 신호(GDn+1)를 출력한다.

도 3은 도 1에 도시된 제2 게이트 드라이버의 구성을 보여주는 도면이다.

도 3을 참조하면, 제2 게이트 드라이버(170)는 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 포함한다. 복수의 스테이지들(ST2~STn)은 짝수 번째 게이트 라인들인 제2 게이트 라인들(GL2~GLn)에 각각 대응한다. 복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)는 스타트 펄스 신호(STV), 반전 게이트 클럭 신호(CKVB), 접지 전압(VSS), 및 다음단 캐리 신호(CR4)를 수신하고, 캐리 신호(CR2) 및 게이트 신호(G2)를 출력한다. 게이트 신호(G2)는 도 2에 도시된 게이트 라인(GL2)으로 제공된다.

복수의 스테이지들(ST2~STn) 중 첫 번째 스테이지(ST2)를 제외한 나머지 스테이지들(STi+1)(단, i=3, 5, ..., n-1) 각각은 이전단 캐리 신호(CRi-2), 게이트 클럭 신호(CKV), 접지 전압(VSS) 및 다음단 캐리 신호(CRi+2)를 수신하고, 캐리 신호(CRi) 및 게이트 신호(Gi)를 출력한다. 게이트 신호(Gi)는 도 2에 도시된 게이트 라인(GLi)으로 제공된다.

더미 스테이지(STn+2)는 이전단 캐리 신호(CRn-2), 게이트 클럭 신호(CKV), 접지 전압(VSS) 및 스타트 펄스 신호(STV)를 수신하고, 캐리 신호(CRn+2)를 출력한다.

제1 게이트 드라이버(160)는 일군의 게이트 라인들(GL1~GLn-1)을 구동하기 위한 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1)를 포함하고, 제2 게이트 드라이버(170)는 타군의 게이트 라인들(GL2~GLn)을 구동하기 위한 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 포함한다.

표시 패널(110)의 제1 단면 및 제2 단면 중 어느 하나 또는 제1 단면 및 제2 단면 각각에 도 2에 도시된 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1), 도 3에 도시된 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 모두 구비하는 경우, 표시 패널(110)의 내로우 베젤(narrow bazel)을 구현하기에 어려움이 따른다.

도 1에 도시된 바와 같이, 복수의 스테이지들(ST1~STn-1) 및 더미 스테이지(STn+1)를 포함하는 제1 게이트 드라이버(160)는 표시 패널(110)의 제1 단변에 배열하고, 복수의 스테이지들(ST2~STn) 및 더미 스테이지(STn+2)를 포함하는 제2 게이트 드라이버(170)는 표시 패널(120)의 제2 단변에 배열한다. 그러므로 표시 패널(110)의 제1 단변에서 비표시 영역(NAR)의 폭(WL) 및 제2 단변에서 비표시 영역(NAR)의 폭(WR)을 최소화할 수 있다. 따라서, 표시 장치(100)의 내로우 베젤 구현이 용이하다.

일군의 게이트 라인들(GL1~GLn-1)과 타군의 게이트 라인들(GL2~GLn)은 제3 방향(X3)으로 하나씩 번갈아 배열된다. 제3 방향(X3)은 제1 방향(X1) 및 제2 방향(X2)과 수직한다. 이 실시예에서, 일군의 게이트 라인들(GL1~GLn-1)은 홀수 번째 게이트 라인들이고, 타군의 게이트 라인들(GL2~GLn)은 짝수 번째 게이트 라인들이다.

하나의 게이트 라인에 게이트 온 전압(VON)이 인가된 동안 이에 연결된 한 행의 스위칭 트랜지스터가 턴 온될 때, 데이터 드라이버 집적 회로들(151-156)은 데이터 신호(DATA)에 대응하는 데이터 구동 신호들을 데이터 라인들(DL11-DL6K)로 제공한다. 데이터 라인들(DL11-DL6K)에 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터를 통해 해당 픽셀에 인가된다.도 5 및 도 6은 도 2에 도시된 게이트 라인들 중 첫 번째 게이트 라인으로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다. 도 5는 게이트 드라이버와 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있고, 도 6은 게이트 드라이버와 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있다.

도 5 및 도 6을 참조하면, 제1 게이트 드라이버(160, 도 1에 도시됨)로부터 발생된 제1 게이트 신호(G1)는 게이트 라인(GL1)을 통해 전송된다. 제1 픽셀(PX1)은 게이트 라인(GL1) 및 데이터 라인(DL11)과 연결되고, 제2 픽셀(PX2)은 게이트 라인(GL1) 및 데이터 라인(DL6k)과 연결된다. 제1 게이트 드라이버(160)로부터 출력된 제1 게이트 신호(G1)는 제1 게이트 드라이버(160)로부터 제1 방향(X1)으로 멀리 떨어진 픽셀(PX2)로 제공될 때 소정 시간 지연됨을 알 수 있다.

한 행의 스위칭 트랜지스터를 턴 온시키기 위한 게이트 신호(G1)의 한 주기를 '1 수평 주기(horizontal period, 1H)라고 할 때, 게이트 신호(G1)의 지연에 의해서 제2 픽셀(PX2) 내 스위칭 트랜지스터의 턴 온 시간이 감소하면 제2 픽셀(PX2)의 충전율은 저하된다.

즉, 데이터 드라이버 집적 회로들(151-156)이 동일한 타이밍에 즉, 동시에 데이터 라인들(DL11~DL6k)로 데이터 구동 신호들(D11~D6k)을 제공하더라도, 게이트 신호(G1)의 지연에 의해서 제1 게이트 드라이버(160)와 제1 방향(X1)으로 인접한 제1 픽셀(PX1)보다 멀리 떨어진 제2 픽셀(PX2)의 충전율은 저하된다.

반대로, 게이트 라인(GL2)으로 제공되는 게이트 신호(G2)의 지연에 의해서 제2 게이트 드라이버(170, 도 1에 도시됨)와 제2 방향(X2)으로 인접한 제1 픽셀(PX3)보다 멀리 떨어진 제4 픽셀(PX4)의 충전율은 저하된다.

이하, 게이트 라인들(GL1~GLn)을 통해 전송되는 게이트 신호들(G1~Gn)의 지연을 보상하기 위해서 게이트 신호들(G1~Gn)의 지연 시간만큼 데이터 라인들(DL11~DL6k)로 제공되는 데이터 구동 신호들(D11~D6k)을 지연시키는 방법이 설명된다.

도 7는 도 2에 도시된 타이밍 컨트롤러로부터 데이터 드라이버 집적 회로들 각각으로 제공되는 데이터 신호 및 출력 개시 신호를 보여주는 타이밍도이다.

도 2 및 도 7를 참조하면, 타이밍 컨트롤러(132)는 데이터 구동 회로들(141~146) 각각으로 데이터 신호(DATA1~DATA6) 및 출력 개시 신호(TP1~TP6)를 병렬로 제공한다. 즉, 타이밍 컨트롤러(132)는 데이터 구동 회로(141)로 데이터 신호(DATA1) 및 출력 개시 신호(TP1)를 제공하고, 데이터 구동 회로(142)로 데이터 신호(DATA2) 및 출력 개시 신호(TP2)를 제공한다.

제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 데이터 구동 회로(141)로 제공하기 위한 데이터 신호(DATA1)를 출력하고 나서 소정의 지연 시간(tda)이 경과한 후 데이터 구동 회로(142)로 제공하기 위한 데이터 신호(DATA2)를 출력한다. 마찬가지로, 데이터 구동 회로(141)로 제공하기 위한 데이터 신호(DATA1)를 출력하고 나서 소정의 지연 시간(tdb)이 경과한 후 데이터 구동 회로(143)로 제공하기 위한 데이터 신호(DATA3)를 출력한다. 이와 같이 데이터 구동 회로들(141-146) 각각으로 제공될 데이터 신호(DATA1~DATA6)의 출력 타이밍을 서로 다르게 설정함으로써 게이트 라인들(GL1~GLn)을 통해 전송되는 게이트 신호들(G1~Gn)의 지연을 보상할 수 있다.

즉, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 제1 게이트 드라이버(160)와 데이터 구동 회로들(141-146) 간의 제1 방향(X1)의 거리에 따라서 데이터 구동 회로들(141-146) 각각으로 제공하기 위한 데이터 신호들(DATA1~DATA6)의 출력 타이밍을 지연시킨다.

제1 게이트 드라이버(160)로부터 제1 방향(X1)으로 멀리 떨어질수록 게이트 신호들(G1~Gn-1)의 지연 시간이 길어지므로 데이터 신호들(DATA1~DATA6)의 출력 타이밍을 점진적으로 지연시킴으로써 픽셀에서의 충전율이 저하되는 것을 방지할 수 있다.

다른 실시예에서, 타이밍 컨트롤러(132)가 데이터 신호들(DATA1~DATA6)을 동시에 출력하되, 출력 개시 신호들(TP1~TP6)을 순차적으로 지연시켜서 출력할 수 있다. 일반적으로, 표시 패널(110)의 i번째 수평 라인에 대한 데이터 신호 전송 구간(H1)과 i+1번째 수평 라인에 대한 데이터 신호 전송 구간(H2) 사이의 수평 블랭크 구간(HB)은 매우 짧은 시간이다. 타이밍 컨트롤러(132)가 데이터 신호들(DATA1~DATA6)을 동시에 출력하되, 출력 개시 신호들(TP1~TP6)을 순차적으로 지연시켜서 출력하는 경우, 출력 개시 신호들(TP1~TP6) 각각의 지연 시간의 범위가 제한된다.

도 7에 도시된 바와 같이, 데이터 신호들(DATA1~DATA6) 각각의 출력 타이밍을 지연시키는 방식은 수평 블랭크 구간(HB)의 폭과 무관하게 데이터 신호들(DATA1~DATA6) 각각의 출력 타이밍을 설정할 수 있다.

도 8는 도 2에 도시된 타이밍 컨트롤러로부터 데이터 드라이버 집적 회로들 각각으로 제공되는 데이터 신호 및 출력 개시 신호를 보여주는 타이밍도이다.

도 2 및 도 8를 참조하면, 타이밍 컨트롤러(132)는 데이터 구동 회로들(141~146) 각각으로 데이터 신호(DATA1~DATA6) 및 출력 개시 신호(TP1~TP6)를 병렬로 제공한다. 즉, 타이밍 컨트롤러(132)는 데이터 구동 회로(141)로 데이터 신호(DATA1) 및 출력 개시 신호(TP1)를 제공하고, 데이터 구동 회로(142)로 데이터 신호(DATA2) 및 출력 개시 신호(TP2)를 제공한다.

제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 데이터 구동 회로(146)로 제공하기 위한 데이터 신호(DATA6)를 출력하고 나서 소정의 지연 시간(tde)이 경과한 후 데이터 구동 회로(145)로 제공하기 위한 데이터 신호(DATA5)를 출력한다. 마찬가지로, 데이터 구동 회로(146)로 제공하기 위한 데이터 신호(DATA5)를 출력하고 나서 소정의 지연 시간(tdf)이 경과한 후 데이터 구동 회로(144)로 제공하기 위한 데이터 신호(DATA4)를 출력한다. 이와 같이 데이터 구동 회로들(146-141) 각각으로 제공될 데이터 신호(DATA6~DATA1)의 출력 타이밍을 서로 다르게 설정함으로써 타군의 게이트 라인들(GL2~GLn)을 통해 전송되는 게이트 신호들(G2~Gn)의 지연을 보상할 수 있다.

즉, 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 제2 게이트 드라이버(170)와 데이터 구동 회로들(146-141) 간의 제2 방향(X2)의 거리에 따라서 데이터 구동 회로들(146-141) 각각으로 제공하기 위한 데이터 신호(DATA6~DATA1)의 출력 타이밍을 지연시킨다.

앞서 도 7에 도시된 예에서, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 데이터 신호(DATA1)부터 데이터 신호(DATA6)까지 순차적으로 각각 소정의 지연 시간(tda, tdb, tdc, tdd, tde)만큼 지연시켜 출력한다.¡

도 8에 도시된 예에서, 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 데이터 신호(DATA6)부터 데이터 신호(DATA1)까지 순차적으로 각각 소정의 지연 시간(tdf, tdg, tdh, tdi, tdj)만큼 지연시켜 출력한다.

이와 같이, 게이트 라인들(GL1~GLn)을 통해 전송되는 게이트 신호들(G1~Gn)의 전송 방향에 따라서 데이터 신호(DATA1~DATA6)의 출력 순서 및 지연 시간을 설정함으로써 게이트 라인들(GL1~GLn)을 통해 전송되는 게이트 신호들(G1~Gn)의 지연을 보상할 수 있다.

도 9은 일군의 게이트 라인들을 통해 전송되는 게이트 신호의 지연에 따라서 데이터 신호의 출력 타이밍을 설정하는 것을 예시적으로 보여주는 도면이다.

도 2 및 도 9을 참조하면, 표시 장치(100)에 구비되는 데이터 구동 회로들의 수가 12개인 경우, 타이밍 컨트롤러(132)는 데이터 구동 회로들(#1~#12)마다 데이터 신호(DATA1~DATA12)의 출력 타이밍을 서로 다르게 설정할 수 있다.

도 9에서 알 수 있는 바와 같이, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 제1 게이트 드라이버(160)로부터 멀리 떨어질수록 게이트 신호(Gi)(i=1, 3, ..., n-1)의 지연 시간이 증가함을 알 수 있다.

따라서, 게이트 신호(Gi)의 지연 시간을 보상하기 위하여 데이터 구동 회로들(#1~#12)로 제공하기 위한 데이터 신호(DATA1~DATA12)의 출력 타이밍은 서로 다르게 설정하는 것이 바람직하다. 타이밍 컨트롤러(132)는 제1 게이트 드라이버(160)로부터 출력되는 게이트 신호(Gi)의 지연 시간에 따라서 데이터 구동 회로들(#1~#12) 각각으로 제공하기 위한 데이터 신호(DATA1~DATA6)의 출력 타이밍을 지연시킨다.

도 10은 타군의 게이트 라인들을 통해 전송되는 게이트 신호의 지연에 따라서 데이터 신호의 출력 타이밍을 설정하는 것을 예시적으로 보여주는 도면이다.

도 1 및 도 10을 참조하면, 표시 장치(100)에 구비되는 데이터 구동 회로들의 수가 12개인 경우, 타이밍 컨트롤러(132)는 데이터 구동 회로들(#1~#12)마다 데이터 신호(DATA1~DATA12)의 출력 타이밍을 서로 다르게 설정할 수 있다.

도 10에서 알 수 있는 바와 같이, 제2 게이트 드라이버(170)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 제1 게이트 드라이버(160)로부터 멀리 떨어질수록 게이트 신호(Gi+1)(i=1, 3, ..., n-1)의 지연 시간이 증가함을 알 수 있다.

따라서, 게이트 신호(Gi+1)의 지연 시간을 보상하기 위하여 데이터 구동 회로들(#1~#12)로 제공하기 위한 데이터 신호(DATA1~DATA12)의 출력 타이밍은 서로 다르게 설정하는 것이 바람직하다. 타이밍 컨트롤러(132)는 제2 게이트 드라이버(170)로부터 출력되는 게이트 신호(Gi+1)의 지연 시간에 따라서 데이터 구동 회로들(#1~#12) 각각으로 제공하기 위한 데이터 신호(DATA1~DATA6)의 출력 타이밍을 지연시킨다.

도 11은 도 2에 도시된 표시 패널에 표시되는 영상의 일 예를 보여주는 도면이다.

도 2 및 도 11을 참조하면, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안 동일한 계조의 데이터 구동 신호들을 데이터 라인들(DL1~DL6K)로 제공하더라도, 제1 게이트 드라이버(160)와 인접한 픽셀의 충전율보다 제1 게이트 드라이버(160)로부터의 멀리 떨어진 픽셀의 충전율이 낮을 수 있다. 이 경우, 일군의 게이트 라인들(GL1~GLn-1)에 대응하는 표시 패널(110)의 홀수 번째 수평 라인들(L1~Ln-1)에서 데이터 라인(DL11)에 대응하는 위치의 휘도보다 데이터 라인(DL6K)에 대응하는 위치의 휘도가 낮다.

마찬가지로 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안 동일한 계조의 데이터 구동 신호들을 데이터 라인들(DL1~DL6K)로 제공하더라도, 제2 게이트 드라이버(170)와 인접한 픽셀의 충전율이 제2 게이트 드라이버(170)로부터의 멀리 떨어진 픽셀의 충전율보다 낮을 수 있다. 이 경우, 타군의 게이트 라인들(GL2~GLn)에 대응하는 표시 패널(110)의 짝수 번째 수평 라인들(L2~Ln)에서 데이터 라인(DL6K)에 대응하는 위치의 휘도보다 데이터 라인(DL11)에 대응하는 위치의 휘도가 낮다.

표시 패널(110) 내 픽셀들(PX)의 충전율 차이에 의해서 게이트 라인들(GL1~GLn)에 대응하는 표시 패널(110)의 수평 라인들(L1~Ln)에는 가로줄 무늬가 표시될 수 있다.

도 12는 도 11에 도시된 표시 패널로 제공되는 데이터 구동 신호의 보상의 일 예를 보여주는 도면이다.

도 2 및 도 12를 참조하면, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 동일한 영상 신호(RGB)에 대해서 제1 게이트 드라이버(160)와 인접한 데이터 구동 회로(141)로 제공하는 데이터 구동 신호보다 제1 게이트 드라이버(160)로부터 멀리 떨어진 데이터 구동 회로(146)로 제공하는 데이터 구동 신호의 계조 전압 레벨이 더 높도록 데이터 신호들(DATA1~DATA6)를 출력한다. 도 12에서, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 데이터 라인들(DL11~DL6K)로 제공되는 데이터 구동 신호를 "ODD 데이터 구동 신호"로 표기한다.

제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 동일한 영상 신호(RGB)에 대해서 제2 게이트 드라이버(170)와 인접한 데이터 구동 회로(146)로 제공하는 데이터 구동 신호보다 제2 게이트 드라이버(170)로부터 멀리 떨어진 데이터 구동 회로(141)로 제공하는 데이터 구동 신호의 계조 전압 레벨이 더 높도록 데이터 신호들(DATA1~DATA6)를 출력한다.

도 12에서, 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 데이터 라인들(DL11~DL6K)로 제공되는 데이터 구동 신호를 "EVEN 데이터 구동 신호"로 표기한다.

타이밍 컨트롤러(132)는 영상 신호(RGB)를 보상한 데이터 신호(DATA1~DATA6)을 데이터 구동 회로들(141~146) 각각으로 제공한다. 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 동일한 영상 신호(RGB)에 대해서 데이터 구동 회로(141)로 제공하는 데이터 신호(DATA1)보다 데이터 구동 회로들(143, 146)로 제공하는 데이터 신호들(DATA3, DATA6)에 대한 보상량을 증가시킨다. 그러므로 도 11에 도시된 바와 같이, 표시 패널(110)의 제1 게이트 드라이버(160)로부터 멀리 떨어진 위치에서 휘도가 저하되는 것을 보상할 수 있다.

마찬가지로, 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 동일한 영상 신호(RGB)에 대해서 데이터 구동 회로(146)로 제공하는 데이터 신호(DATA6)보다 데이터 구동 회로들(143, 141)로 제공하는 데이터 신호들(DATA3, DATA1)에 대한 보상량을 증가시킨다. 그러므로 도 11에 도시된 바와 같이, 표시 패널(110)의 제2 게이트 드라이버(170)로부터 멀리 떨어진 위치에서 휘도가 저하되는 것을 보상할 수 있다.

앞서 도 7에서 설명한 바와 같이, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 타이밍 컨트롤러(132)는 제1 게이트 드라이버(160)와 데이터 구동 회로들(141-146) 간의 제1 방향(X1)의 거리에 따라서 데이터 구동 회로들(141-146) 각각으로 제공하기 위한 데이터 신호(DATA1~DATA6)의 출력 타이밍을 지연시킨다. 또한 타이밍 컨트롤러(132)는 제1 게이트 드라이버(160)와 데이터 구동 회로들(141-146) 간의 제1 방향(X1)의 거리에 따라서 데이터 신호들(DATA1~DATA6)에 대한 보상량을 증가시킨다.

도 8에 설명한 바와 같이, 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 타이밍 컨트롤러(132)는 제2 게이트 드라이버(170)와 데이터 구동 회로들(146-141) 간의 제2 방향(X2)의 거리에 따라서 데이터 구동 회로들(146-141) 각각으로 제공하기 위한 데이터 신호(DATA6~DATA1)의 출력 타이밍을 지연시킨다. 또한 타이밍 컨트롤러(132)는 제2 게이트 드라이버(170)와 데이터 구동 회로들(146-141) 간의 제2 방향(X2)의 거리에 따라서 데이터 신호들(DATA6~DATA1)에 대한 보상량을 증가시킨다.

즉, 타이밍 컨트롤러(132)는 도 7 및 도 8에 도시된 출력 타이밍 지연에 의한 휘도 보상 방법과 도 12에 도시된 계조 보상에 의한 휘도 보상 방법 중 어느 하나를 적용하거나 또는 두 가지 휘도 보상 방법을 모두 적용할 수 있다.

도 13은 도 11에 도시된 표시 패널로 제공되는 데이터 구동 신호의 보상의 다른 예를 보여주는 도면이다.

도 13에 도시된 휘도 보상 방법은 도 12에 도시된 휘도 보상 방법과 동일하게 제1 게이트 드라이버(160)와 데이터 구동 회로들(141-146) 간의 제1 방향(X1)으로의 거리 및 제2 게이트 드라이버(170)와 데이터 구동 회로들(146-141) 간의 제2 방향(X2)으로의 거리에 따라서 데이터 신호들(DATA1~DATA6)에 대한 보상량을 변화시킨다.

도 2 및 도 13을 참조하면, 타이밍 컨트롤러(132)는 데이터 구동 회로들(141-146)과 픽셀들(PX) 사이의 제3 방향(X3)으로의 거리에 따라서 데이터 신호들(DATA1~DATA6)에 대한 보상량을 변화시킨다.

도 13에서, 제1 게이트 드라이버(160)가 일군의 게이트 라인들(GL1~GLn-1)을 구동하는 동안, 데이터 라인들(DL11~DL6K)로 제공되는 데이터 구동 신호를 "ODD 데이터 구동 신호"로 표기한다. 또한 제2 게이트 드라이버(170)가 타군의 게이트 라인들(GL2~GLn)을 구동하는 동안, 데이터 라인들(DL11~DL6K)로 제공되는 데이터 구동 신호를 "EVEN 데이터 구동 신호"로 표기한다.

타이밍 컨트롤러(132)는 동일한 영상 신호(RGB)에 대해서 데이터 구동 회로들(141-146)과 제3 방향(X3)으로 인접한 픽셀들(PX)로 제공하는 데이터 구동 신호보다 데이터 구동 회로들(141-146)로부터 제3 방향(X3)으로 멀리 떨어진 픽셀들(PX)로 제공하는 데이터 구동 신호의 계조 전압 레벨이 더 높도록 데이터 신호들(DATA1~DATA6)를 출력한다.

데이터 구동 회로들(141-146)로부터 출력되는 데이터 구동 신호들은 데이터 라인들(DL11~DL6K)을 통해 표시 패널(110) 내 픽셀들(PX)로 제공된다. 데이터 구동 회로들(141-146)과 픽셀들(PX) 간의 제3 방향(X3)으로의 거리에 따라서 데이터 구동 신호들은 지연된다. 데이터 구동 회로들(141-146)과 픽셀들(PX) 사이의 제3 방향(X3)으로의 거리에 따라서 데이터 신호들(DATA1~DATA6)에 대한 보상량을 변화시킴으로써 데이터 구동 회로들(141-146)로부터 멀리 떨어진 위치에서 휘도가 저하되는 것을 보상할 수 있다.

즉, 타이밍 컨트롤러(132)는 도 7 및 도 8에 도시된 출력 타이밍 지연에 의한 휘도 보상 방법과 도 13에 도시된 계조 보상에 의한 휘도 보상 방법 중 어느 하나를 적용하거나 또는 두 가지 휘도 보상 방법을 모두 적용할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치 110: 표시 패널
121, 122: 인쇄 회로 기판 130: 컨트롤 보드
132: 타이밍 컨트롤러 134: 클럭 발생기
141-146: 데이터 구동 회로 151-156: 데이터 드라이버 집적 회로
160: 제1 게이트 드라이버 170: 제2 게이트 드라이버

Claims

제1 게이트 드라이버와;
제2 게이트 드라이버와;
상기 제1 게이트 드라이버로부터 제1 방향으로 신장하는 일군의 게이트 라인들과;
상기 제2 게이트 드라이버로부터 제2 방향으로 신장하는 타군의 게이트 라인들과;
제3 방향으로 신장된 복수의 데이터 라인들과;
상기 일군 및 타군의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들을 포함하는 표시 패널과;
각각이 출력 개시 신호 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들 중 대응하는 데이터 라인을 구동하는 복수의 데이터 구동 회로들; 그리고
상기 복수의 데이터 구동 회로들로 상기 출력 개시 신호 및 상기 데이터 신호를 제공하고, 상기 제1 및 제2 게이트 드라이버들을 제어하는 타이밍 컨트롤러를 포함하되;
상기 타이밍 컨트롤러는,
상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정하고,
상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 복수의 데이터 구동 회로들 간의 상기 제2 방향의 거리에 따라서 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 설정하는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 타이밍 컨트롤러는,
상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 복수의 데이터 구동 회로 간의 상기 제1 방향의 거리가 멀수록 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍 지연 시간을 증가시키는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 타이밍 컨트롤러는,
상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 복수의 데이터 구동 회로 간의 상기 제2 방향의 거리가 멀수록 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍 지연 시간을 증가시키는 것을 특징으로 하는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 제1 방향과 상기 제2 방향은 일직선 상에서 서로 반대 방향인 것을 특징으로 하는 표시 장치.
제 4 항에 있어서,
상기 복수의 데이터 라인들은 복수의 데이터 라인 그룹들로 구분되고,
상기 복수의 데이터 구동 회로들 각각은 상기 복수의 데이터 라인 그룹들 각각에 대응하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서,
상기 제1 게이트 드라이버는 상기 일군의 게이트 라인들로 제1 게이트 신호를 순차적으로 제공하고, 상기 제2 게이트 드라이버는 상기 타군의 게이트 라인들로 제2 게이트 신호를 순차적으로 제공하는 것을 특징으로 하는 표시 장치.
제 6 항에 있어서,
상기 타이밍 컨트롤러는,
상기 일군의 게이트 라인들로 제공되는 상기 제1 게이트 신호의 상기 제1 방향에서의 지연 시간에 대응하는 시간만큼 상기 제1 방향으로 순차적으로 배열된 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 지연시키는 것을 특징으로 하는 것을 특징으로 하는 표시 장치.
제 6 항에 있어서,
상기 타이밍 컨트롤러는,
상기 타군의 게이트 라인들로 제공되는 상기 제2 게이트 신호의 상기 제2 방향에서의 지연 시간에 대응하는 시간만큼 상기 제2 방향으로 순차적으로 배열된 상기 복수의 데이터 구동 회로들 각각으로 제공하는 상기 데이터 신호의 출력 타이밍을 지연시키는 것을 특징으로 하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서,
상기 타이밍 컨트롤러는,
상기 일군의 게이트 라인들이 구동될 때, 상기 제1 게이트 드라이버와 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 상기 제1 방향의 거리에 따라서 상기 데이터 신호를 보상하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서,
상기 타이밍 컨트롤러는,
상기 타군의 게이트 라인들이 구동될 때, 상기 제2 게이트 드라이버와 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 상기 제2 방향의 거리에 따라서 상기 데이터 신호를 보상하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서,
상기 타이밍 컨트롤러는,
상기 복수의 데이터 구동 회로들과 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 제3 방향의 거리에 따라서 상기 데이터 신호를 보상하는 것을 특징으로 하는 표시 장치.
제 11 항에 있어서,
상기 타이밍 컨트롤러는,
상기 복수의 데이터 구동 회로들과 상기 데이터 신호가 상기 표시 패널에 표시될 위치 사이의 제3 방향의 거리가 멀수록 상기 데이터 신호에 대한 보상량을 증가시키는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 제1 게이트 드라이버는 상기 표시 패널의 제1 단변에 인접하게 배열되고, 상기 제2 게이트 드라이버는 상기 표시 패널의 제2 단편에 인접하게 배열되는 것을 특징으로 하는 표시 장치.
제 13 항에 있어서,
상기 복수의 데이터 구동 회로들은 상기 표시 패널의 장변에 인접하게 상기 제1 방향으로 순차적으로 배열되는 것을 특징으로 하는 표시 장치.
제 13 항에 있어서,
상기 일군의 게이트 라인들과 상기 타군의 게이트 라인들은 하나씩 번갈아 배열되는 것을 특징으로 하는 표시 장치.