JP6952819B2 - ソースドライバ及び表示装置 - Google Patents
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Description
11 表示パネル
12 表示コントローラ
13A,13B ゲートドライバ
14−1〜14−p ソースドライバ
20 ソース制御コア
21 データラッチ部
22 階調電圧変換部
23 出力部
24 タイミング制御部
31 ゲートラインカウンタ
32 レジスタ
33 出力タイミング制御回路
Claims (17)
- m本のソース線及びn本のゲート線(m、nは2以上の整数)と、前記m本のソース線と前記n本のゲート線との交差部の各々にマトリクス状に設けられたm×n個の画素部と、を有する表示パネルに接続され、各々がm個の画素データ片からなるn個の画素データ片群が連続してなる1フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記m×n個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバであって、
前記映像データ信号から前記n個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記m個の画素データ片を前記m本のソース線に対応するm個の出力端から順次出力するデータラッチ部と、
前記データラッチ部から出力された前記m個の画素データ片を順次取り込み、m個の階調電圧に変換する階調電圧変換部と、
前記m個の階調電圧を増幅して前記m本のソース線に出力する出力部と、
前記データラッチ部からの前記m個の画素データ片の出力のタイミングを制御するタイミング制御部と、
を有し、
前記n個の画素データ片群の各々は、前記n本のゲート線の各々に沿って配置された画素部からなるn個の画素列をそれぞれ供給対象とする階調電圧信号に対応する画素データ片群であり、
前記タイミング制御部は、前記ソースドライバから前記画素列までのソース線の長さが長くなるにしたがって、当該画素列を供給対象とする階調電圧信号に対応する画素データ片群の前記データラッチ部による取り込みのタイミングと、当該画素データ片群を構成するm個の画素データ片の前記データラッチ部による出力のタイミングと、のタイミング差が小さくなるように前記データラッチ部の出力のタイミングを制御することを特徴とするソースドライバ。 - 前記表示パネルには、前記n本のゲート線を介して前記m×n個の画素部の各々にゲート信号を供給するゲートドライバが接続され、
前記タイミング制御部は、前記ゲートドライバから前記画素列の各画素部までのゲート線の長さが長くなるにしたがって、当該画素列を構成する1の画素部を供給対象とする階調電圧信号に対応する1の画素データ片の出力のタイミングと、前記画素列を構成し且つ前記1の画素部に隣接する他の画素部を供給対象とする階調電圧信号に対応する他の画素データ片の出力のタイミングと、のタイミング差が大きくなるように、前記データラッチ部の出力のタイミングを制御することを特徴とする請求項1に記載のソースドライバ。 - 前記表示パネルには、前記n本のゲート線を介して前記m×n個の画素部の各々にゲート信号を供給するゲートドライバが接続され、
前記タイミング制御部は、前記ゲートドライバから前記画素列を構成するm個の画素部の各々までの前記ゲート線の長さが長くなるにしたがって、当該画素部を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取込みのタイミングと、当該画素データ片群を構成するm個の画素データ片の前記データラッチ部による出力のタイミングと、のタイミング差が大きくなるように前記データラッチ部の出力のタイミングを制御することを特徴とする請求項1に記載のソースドライバ。 - 前記タイミング制御部は、前記n個の画素データ片群を1個の画素データ片群ごとに前記n本のゲート線の各々と対応付けてカウントするカウンタを有し、当該カウンタのカウンタ値に基づいて、前記データラッチ部による前記m個の画素データ片の出力のタイミングを制御することを特徴とする請求項1乃至3のいずれか1に記載のソースドライバ。
- m本のソース線及びn本のゲート線(m、nは2以上の整数)と、前記m本のソース線と前記n本のゲート線との交差部の各々にマトリクス状に設けられたm×n個の画素スイッチ及び画素部と、を有する表示パネルと、
パルス幅に応じた選択期間において前記画素スイッチをオンに制御するゲート信号を前記n本のゲート線に供給するゲートドライバと、
各々がm個の画素データ片からなるn個の画素データ片群が連続してなる1フレーム分の映像データ信号を受け、前記映像データ信号に基づいて前記m×n個の画素部の各々を供給対象とする階調電圧信号を生成するソースドライバと、
前記映像データ信号を前記ソースドライバに供給する表示コントローラと、
を有し、
前記ソースドライバは、
前記映像データ信号から前記n個の画素データ片群を所定周期で順次取り込み、取り込んだ当該画素データ片群に含まれる前記m個の画素データ片を前記m本のソース線に対応するm個の出力端から順次出力するデータラッチ部と、
前記データラッチ部から出力された前記m個の画素データ片を順次取り込み、m個の階調電圧に変換する階調電圧変換部と、
前記m個の階調電圧を増幅して前記m本のソース線に出力する出力部と、
前記データラッチ部からの前記m個の画素データ片の出力のタイミングを制御するタイミング制御部と、
を有し、
前記n個の画素データ片群の各々は、前記n本のゲート線の各々に沿って配置された画素部からなるn個の画素列をそれぞれ供給対象とする階調電圧信号に対応する画素データ片群であり、
前記タイミング制御部は、前記ソースドライバから前記画素列までのソース線の長さが長くなるにしたがって、当該画素列を供給対象とする階調電圧信号に対応する画素データ片群の前記データラッチ部による取り込みのタイミングと、当該画素データ片群を構成するm個の画素データ片の前記データラッチ部による出力のタイミングと、のタイミング差が小さくなるように前記データラッチ部の出力のタイミングを制御することを特徴とする表示装置。 - 前記タイミング制御部は、前記ゲートドライバから前記画素列の各画素部までのゲート線の長さが長くなるにしたがって、当該画素列を構成する1の画素部を供給対象とする階調電圧信号に対応する1の画素データ片の出力のタイミングと、前記画素列を構成し且つ前記1の画素部に隣接する他の画素部を供給対象とする階調電圧信号に対応する他の画素データ片の出力のタイミングと、のタイミング差が大きくなるように、前記データラッチ部の出力のタイミングを制御することを特徴とする請求項5に記載の表示装置。
- 前記表示パネルには、前記n本のゲート線を介して前記m×n個の画素部の各々にゲート信号を供給するゲートドライバが接続され、
前記タイミング制御部は、前記ゲートドライバから前記画素列を構成するm個の画素部の各々までの前記ゲート線の長さが長くなるにしたがって、当該画素部を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取込みのタイミングと、当該画素データ片群を構成するm個の画素データ片の前記データラッチ部による出力のタイミングと、のタイミング差が大きくなるように前記データラッチ部の出力のタイミングを制御することを特徴とする請求項5に記載の表示装置。 - 前記タイミング制御部は、前記n個の画素データ片群を1個の画素データ片群ごとに前記n本のゲート線の各々と対応付けてカウントするカウンタを有し、当該カウンタのカウンタ値に基づいて、前記データラッチ部による前記m個の画素データ片の出力のタイミングを制御することを特徴とする請求項5乃至7のいずれか1に記載の表示装置。
- m本のソース線及びn本のゲート線(m、nは2以上の整数)と、前記m本のソース線と前記n本のゲート線との交差部の各々にマトリクス状に設けられたm×n個の画素部と、を有する表示パネルと、
複数の画素データ片が連続してなる映像データ信号を出力する表示コントローラと、
前記n本のゲート線を介して前記m×n個の画素部にゲート信号を供給するゲートドライバと、
前記m本のソース線のうちの所定数のソース線毎に設けられ、前記表示コントローラから前記映像データ信号の供給を受け、前記ゲートドライバからの前記ゲート信号の供給のタイミングに応じて、前記映像データ信号に基づく階調電圧信号を前記所定数のソース線に各々が出力する複数個のソースドライバと、
を有し、
前記複数個のソースドライバの各々は、
前記映像データ信号に含まれる画素データ片を前記所定数の画素データ片毎に所定周期で順次取り込み、前記所定数のソース線に対応する出力端から出力するデータラッチ部と、
前記データラッチ部から出力された前記所定数の画素データ片を順次取り込み、前記所定数の階調電圧信号に変換する階調電圧変換部と、
前記所定数の階調電圧信号を増幅して前記所定数のソース線に出力する出力部と、
前記データラッチ部からの前記画素データ片の出力のタイミングを制御するタイミング制御部と、
を有し、
前記タイミング制御部は、
前記ゲートドライバから所定数の画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記画素部の各々を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取込みから出力までの時間間隔が大きくなるように第1の遅延時間を設定する第1の出力遅延設定部と、
前記ソースドライバから前記所定数の画素部の各々が配された各ゲート線までの距離が長くなるにしたがって、前記所定数の画素部の各々を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取り込みから出力までの時間間隔が小さくなるように第2の遅延時間を設定する第2の出力遅延設定部と、
を有し、前記第1の遅延時間と前記第2の遅延時間とによって定まる出力遅延時間に基づいて、前記データラッチ部からの前記画素データ片の出力のタイミングを制御することを特徴とする表示装置。 - 前記第2の出力遅延設定部は、前記第2の遅延時間が、順次選択されるゲート線のゲート信号に対して複数本のゲート線毎に段階的に変化するように、前記第2の遅延時間を設定することを特徴とする請求項9に記載の表示装置。
- 前記複数個のソースドライバの各々の前記第1の出力遅延設定部は、前記第1の遅延時間がソースドライバ毎に、少なくとも先頭chの遅延時間と、ch間で段階的に変化する遅延時間と、を含むように、前記第1の遅延時間を設定することを特徴とする請求項9又は10に記載の表示装置。
- 前記タイミング制御部は、前記表示コントローラから前記複数個のソースドライバの各々に所定のタイミングで供給される設定情報を記憶する設定記憶部を更に備え、
前記設定情報は、ゲート信号の供給に対応した所定のタイミングに対する遅延時間の設定情報を含み、
前記遅延時間の設定情報は、各ソースドライバの先頭chの遅延時間の設定情報と、ゲート信号遅延に応じた各ch間の遅延時間の設定情報と、ソース信号遅延に応じた所定のゲート線毎の遅延時間及び当該遅延時間を何段階に変化させるかを示すステップ数の設定情報と、を少なくとも含み、
前記設定記憶部からの前記先頭chの遅延時間及び前記各ch間の遅延時間の設定情報に基づき、前記第1の出力遅延設定部で前記第1の遅延時間が設定され、
前記設定記憶部からの前記所定のゲート線毎の遅延時間及び前記ステップ数の設定情報に基づき、前記第2の出力遅延設定部で前記第2の遅延時間が設定される、ことを特徴とする請求項9乃至11のいずれか1に記載の表示装置。 - 前記遅延時間の設定情報は、前記ソースドライバに隣接するソースドライバの最終chと前記ソースドライバの先頭chの出力タイミングが円滑に連続するように調整する設定情報を更に含むことを特徴とする請求項12に記載の表示装置。
- m本のソース線及びn本のゲート線(m、nは2以上の整数)と、前記m本のソース線と前記n本のゲート線との交差部の各々にマトリクス状に設けられたm×n個の画素部と、を有する表示パネルに接続され、複数の画素データ片が連続してなる映像データ信号を受け、前記映像データ信号に基づいて前記m本のソース線のうちの所定数のソース線上の複数の画素部を供給対象とする階調電圧信号を生成し、前記n本のゲート線に接続されたゲートドライバからの前記複数の画素部へのゲート信号の供給のタイミングに応じて、前記階調電圧信号を前記所定数のソース線に出力するソースドライバであって、
前記映像データ信号に含まれる画素データ片を前記所定数の画素データ片毎に所定周期で順次取り込み、前記所定数のソース線に対応する出力端から出力するデータラッチ部と、
前記データラッチ部から出力された前記所定数の画素データ片を順次取り込み、前記所定数の階調電圧信号に変換する階調電圧変換部と、
前記所定数の階調電圧信号を増幅して前記所定数のソース線に出力する出力部と、
前記データラッチ部からの前記画素データ片の出力のタイミングを制御するタイミング制御部と、
を有し、
前記タイミング制御部は、
前記ゲートドライバから所定数の画素部の各々までの前記ゲート線の長さが長くなるにしたがって、前記画素部の各々を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取込みから出力までの時間間隔が大きくなるように第1の遅延時間を設定する第1の出力遅延設定部と、
前記ソースドライバから前記所定数の画素部の各々が配されたゲート線までの距離が長くなるにしたがって、前記所定数の画素部の各々を供給対象とする階調電圧信号に対応する画素データ片の前記データラッチ部による取り込みから出力までの時間間隔が小さくなるように第2の遅延時間を設定する第2の出力遅延設定部と、
を有し、前記第1の遅延時間と前記第2の遅延時間とによって定まる出力遅延時間に基づいて、前記データラッチ部からの前記画素データ片の出力のタイミングを制御することを特徴とするソースドライバ。 - 前記第2の出力遅延設定部は、前記第2の遅延時間が、順次選択されるゲート線のゲート信号に対して複数本のゲート線毎に段階的に変化するように、前記第2の遅延時間を設定することを特徴とする請求項14に記載のソースドライバ。
- 前記タイミング制御部は、前記ソースドライバの外部から供給される設定情報を記憶する設定記憶部を更に備え、
前記設定情報は、ゲート信号の供給に対応した所定のタイミングに対する遅延時間の設定情報を含み、
前記遅延時間の設定情報は、前記ソースドライバの先頭chの遅延時間の設定情報と、
ゲート信号遅延に応じた各ch間の遅延時間の設定情報と、ソース信号遅延に応じた所定のゲート線毎の遅延時間及び当該遅延時間を何段階に変化させるかを示すステップ数の設定情報と、を少なくとも含み、
前記設定記憶部からの前記先頭chの遅延時間及び前記各ch間の遅延時間の設定情報に基づき、前記第1の出力遅延設定部で前記第1の遅延時間が設定され、
前記設定記憶部からの前記所定のゲート線毎の遅延時間及び前記ステップ数の設定情報に基づき、前記第2の出力遅延設定部で前記第2の遅延時間が設定される、ことを特徴とする請求項14又は15に記載のソースドライバ。 - 前記遅延時間の設定情報が、前記ソースドライバに隣接するソースドライバの最終chと前記ソースドライバの先頭chの出力タイミングが円滑に連続するように調整する設定情報を更に含むことを特徴とする請求項16に記載のソースドライバ。
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