KR20150055919A - 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치가 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 형성되고, 길이 방향으로 배치되는 채널 영역, 소스 영역과, 드레인 영역을 가지는 액티브층, 액티브층 상에 형성되는 게이트 절연막층 및 게이트 절연막층 상에 형성되는 게이트 금속층을 포함하고, 게이트 금속층의 전체 면적은, 액티브층과 수직 방향으로 오버랩되는 범위 내에 형성된다.

Description

박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND ORGANIC LIGHT EMITTING DISPLAY DEVICE COMPRING THE SAME}
본 발명은 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
일반적으로, 박막 트랜지스터(Thin film transistor)는 박막상(薄膜狀)의 반도체에 흐르는 전류를 그것과 수직인 전기장(E-field)을 가해서 제어하는 것으로, 전계 효과 트랜지스터의 일종이다.
박막 트랜지스터 중에서도 다결정 실리콘으로 제조된 박막 트랜지스터를 LTPS(Low-Temperature Polycrystalline Silicon) 박막 트랜지스터라고 한다. LTPS 박막 트랜지스터의 액티브 패터닝(patterning) 공정에 의해 형성되는 채널 폭 방향의 에지(edge) 구조는 박막 트랜지스터의 동작 시에 전기장 분포를 결정하게 되고, 특히 채널 폭 방향의 에지에 집중된 전기장은 캐리어 인젝션(carrier injection)을 증가시킬 우려가 있다.
LTPS 박막 트랜지스터의 액티브 패터닝(patterning) 공정에 의해 형성되는 채널 폭 방향의 에지 구조는 박막 트랜지스터의 동작 시에 전기장 분포를 결정하게 된다. 특히, 채널 폭 방향의 에지에 집중된 전기장은 캐리어 인젝션(carrier injection)을 증가시켜, 기생 트랜지스터(parasitic transistor)로 작용할 수 있다. 이는 박막 트랜지스터의 특성 편차 유발 인자로 작용하여 패널의 랜덤 얼룩을 유발할 수 있다.
이에, 본 발명이 해결하고자 하는 과제는 액티브층 에지 구조에 의한 전기장의 영향을 최소화할 수 있는 박막 트랜지스터를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 액티브층 에지 구조에 의한 전기장의 영향을 최소화할 수 있는 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공하고자 하는 것이다.
또한, 본 발명이 해결하고자 하는 또 다른 과제는 액티브층 에지 구조에 의한 전기장의 영향을 최소화할 수 있는 박막 트랜지스터의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기판으로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는 기판 상에 형성되고, 길이 방향으로 배치되는 채널 영역, 소스 영역과, 드레인 영역을 가지는 액티브층, 액티브층 상에 형성되는 게이트 절연막층 및 게이트 절연막층 상에 형성되는 게이트 금속층을 포함하고, 게이트 금속층의 전체 면적은, 액티브층과 수직 방향으로 오버랩되는 범위 내에 형성된다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 유기 발광 표시 장치는 전술한 박막 트랜지스터를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은 기판 상에 길이 방향으로 배치되는 채널 영역, 소스 영역과, 드레인 영역을 가지는 액티브층을 형성하고, 액티브층 상에 게이트 절연막층, 게이트 금속층과, 하드마스크 패턴을 순차적으로 적층하여 형성하고, 하드마스크 패턴을 마스크로 이용하여 게이트 금속층과 게이트 절연막층을 순차적으로 식각하는 것을 포함하고, 게이트 금속층의 전체 면적은, 액티브층과 수직 방향으로 오버랩되는 범위 내에 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 액티브층 에지 구조에 의한 전기장의 영향을 최소화할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 평면도이다.
도 2는 도 1에서 A 내지 A′에 따른 유기 발광 표시 장치의 단면도이다.
도 3은 도 1에서 B 내지 B′에 따른 유기 발광 표시 장치의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다.
도 5 내지 도 15는 도 2의 박막 트랜지스터의 제조 방법을 설명한 중간 단계 도면들이다.
도 16 및 도 17은 도 15의 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 제조 방법을 설명한 중간 단계 도면들이다.
도 18 내지 도 22는 도 4의 박막 트랜지스터의 제조 방법을 설명한 중간 단계 도면들이다.
도 23 및 도 24는 도 18의 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 제조 방법을 설명한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는 복수의 화소(P1, P2, P3)를 포함할 수 있다. 복수의 화소(P1, P2, P3) 각각은 광을 방출할 수 있으며, 유기 발광 표시 장치(1)는 복수의 화소(P1, P2, P3) 각각이 방출하는 광의 휘도를 제어하여 화상을 표시할 수 있다. 복수의 화소(P1, P2, P3)는 매트릭스 형상으로 배치될 수 있으나 반드시 이에 한정되는 것은 아니다.
복수의 화소(P1, P2, P3)는 제1 화소(P1), 제2 화소(P2) 및 제3 화소(P3)를 포함할 수 있다. 제1 화소(P1), 제2 화소(P2) 및 제3 화소(P3)는 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 화소(P1)는 적색의 광을 방출하고, 제2 화소(P2)는 녹색의 광을 방출하고, 제3 화소(P3)는 청색의 광을 방출할 수 있으나, 반드시 이에 한정되는 것은 아니다. 인접한 하나의 제1 내지 제3 화소(P1, P2, P3)는 유기 발광 표시 장치(1)에 화상을 표시하기 위한 단위로서 기능할 수 있다.
이하 도 2를 참조하여, 유기 발광 표시 장치(1)에 대하여 보다 상세히 설명하도록 한다. 도 2는 도 1에서 A 내지 A'에 따른 유기 발광 표시 장치의 단면도이다.
도 2를 참조하면, 유기 발광 표시 장치(1)는 기판(10), 복수의 애노드 전극(A1, A2, A3), 유기층(60) 및 캐소드 전극(70)을 포함한다.
기판(10)은 판상의 형상을 가질 수 있으며, 기판(10) 상에 형성되는 타 구조물들을 지지할 수 있다. 기판(10)은 절연 물질로 형성될 수 있다. 예를 들어, 기판(10)은 유리, PET(polyethyeleneterepthalate), PC(polycarbonate), PES(polyethersulfone), PI(polyimide) 또는 PMMA(polymethylmetharcylate) 등으로 형성될 수 있으며, 반드시 이에 한정되는 것은 아니다. 몇몇 실시예에 의하면, 기판(10)은 가요성을 갖는 물질로 형성될 수 있다.
복수의 애노드 전극(A1, A2, A3)은 기판(10) 상에 형성될 수 있다. 복수의 애노드 전극(A1, A2, A3) 각각은 후술할 박막 트랜지스터(T)에 연결될 수 있으며, 박막 트랜지스터(T)로부터 인가되는 신호에 의하여 유기층(60)에 흐르는 전류가 제어될 수 있다. 복수의 애노드 전극(A1, A2, A3)은 반사형 도전성 물질로 형성될 수 있다. 예를 들어, 복수의 애노드 전극(A1, A2, A3)은 Ag/ITO(Indium Tin Oxide), ITO/Ag/ITO, Mo/ITO, Al/ITO 또는 Ti/ITO의 구조로 형성될 수 있으나, 이에 한정되는 것은 아니다. 복수의 애노드 전극(A1, A2, A3)은 반사형 도전성 물질로 형성되어, 유기층(60)에서 생성된 빛을 상부로 반사시킬 수 있다.
복수의 애노드 전극(A1, A2, A3)은 제1 애노드 전극(A1), 제2 애노드 전극(A2) 및 제3 애노드 전극(A3)을 포함할 수 있다. 제1 애노드 전극(A1)은 제1 화소(P1)에 배치되고, 제2 애노드 전극(A2)은 제2 화소(P2)에 배치되고, 제3 애노드 전극(A3)은 제3 화소(P3)에 배치될 수 있다.
유기층(60)은 복수의 애노드 전극(A1, A2, A3) 상에 배치될 수 있다. 유기층(60)은 복수의 애노드 전극(A1, A2, A3)과 캐소드 전극(70) 사이에 흐르는 전류에 대응하는 휘도로 발광할 수 있다.
또한 유기층(60)은 정공 주입층(61), 정공 수송층(62), 전자 수송층(63), 전자 주입층(64) 및 유기 발광층(65a, 65b, 65c)를 포함할 수 있다.
정공 주입층(61)은 복수의 애노드 전극(A1, A2, A3) 상부에 배치될 수 있다. 정공 주입층(61)은 복수의 애노드 전극(A1, A2, A3)과 캐소드 전극(70) 사이에 전계가 인가되는 경우, 정공이 용이하게 유기 발광층(65a, 65b, 65c)으로 주입되도록 보조할 수 있다.
정공 수송층(62)은 정공 주입층(61)의 상부에 배치될 수 있다. 정공 주입층(61)으로부터 전달된 정공이 정공 수송층(62)을 통하여 유기 발광층(65a, 65b, 65c)으로 수송될 수 있다.
전자 수송층(63)은 정공 수송층(62)의 상부에 배치될 수 있다. 전자 주입층(64)으로부터 전달된 전자가 전자 수송층(63)을 통하여 유기 발광층(65a, 65b, 65c)으로 수송될 수 있다.
전자 주입층(64)은 전자 수송층(63)의 상부에 배치될 수 있다. 전자 수송층(63)은 복수의 애노드 전극(A1, A2, A3)과 캐소드 전극(70) 사이에 전계가 인가되는 경우, 전자가 용이하게 유기 발광층(65a, 65b, 65c)으로 주입되도록 보조할 수 있다.
몇몇 실시예에 의하면, 정공 주입층(61), 정공 수송층(62), 전자 수송층(63) 및 전자 주입층(64) 중 하나 이상의 층은 생략될 수도 있으며, 유기층(60)은 정공 주입층(61), 정공 수송층(62), 전자 수송층(63) 및 전자 주입층(64) 중 하나의 층만을 포함할 수도 있다.
유기 발광층(65a, 65b, 65c)은 정공 수송층(62)과 정공 주입층(73) 사이에 배치될 수 있다. 유기 발광층(65a, 65b, 65c)은 복수의 애노드 전극(A1, A2, A3)과 캐소드 전극(70) 사이에 인가되는 전계에 대응하여, 유기 발광층(65a, 65b, 65c)에 흐르는 전류의 크기에 대응되는 밝기로 발광할 수 있다. 정공과 전자가 만나 형성되는 엑시톤의 에너지 준위의 변화에 따라 방출되는 에너지에 대응하여 유기 발광층(65a, 65b, 65c)은 발광할 수 있다. 유기 발광층(65a, 65b, 65c)은 마스크를 이용한 증착 또는 프린팅 방법에 의하여, 복수의 애노드 전극(A1, A2, A3) 상에 형성될 수 있다. 유기 발광층(65a, 65b, 65c)은 제1 유기 발광층(65a), 제2 유기 발광층(65b) 및 제3 유기 발광층(65c)을 포함할 수 있다. 제1 유기 발광층(65a)은 제1 애노드 전극(A1) 상에 배치되며, 적색으로 발광할 수 있다. 제2 유기 발광층(65b)은 제2 애노드 전극(A2) 상에 배치되며, 녹색으로 발광할 수 있다. 제3 유기 발광층(65c)은 제3 애노드 전극(A3) 상에 배치되며, 청색으로 발광할 수 있다.
캐소드 전극(70)은 유기층(60) 상에 배치될 수 있다. 캐소드 전극(70)은 광학적으로 투명 또는 반투명한 도전성 물질로 형성될 수 있다. 예를 들어, 캐소드 전극(70)은 ITO, IZO(Indium Zinc Oxide), 마그네슘(Mg)와 은(Ag)의 화합물, 칼슘(Ca)과 은(Ag)의 화합물 또는 리튬(Li)과 알루미늄(Al)의 화합물로 형성될 수 있으며, 이에 반드시 한정되는 것은 아니다. 유기층(60)에서 생성된 빛은 캐소드 전극(70)을 통하여 외부로 방출될 수 있다. 캐소드 전극(70)의 광투과율을 향상시키기 위하여 캐소드 전극(70)의 두께는 얇게 형성될 수 있다. 예를 들어, 캐소드 전극(70)의 두께는 200Å이하로 형성될 수 있다.
캐소드 전극(70)을 형성하는 물질은 일반적인 금속보다 비저항이 상대적으로 높을 수 있다. 또한, 캐소드 전극(70)의 두께가 얇게 형성될 수 있으므로, 캐소드 전극(70)에 인가되는 전압은 캐소드 전극(70)의 비저항에 의하여 강하될 수 있다. 따라서, 복수의 화소(P1, P2, P3) 각각에서 캐소드 전극(70)의 전압 값이 달라질 수 있으며, 그에 따라 유기 발광 표시 장치(1)에 휘도 얼룩이 발생할 수 있다.
유기 발광 표시 장치(1)는 버퍼층(20), 박막 트랜지스터(T), 평탄화층(40) 및 화소 정의층(50)을 더 포함할 수 있다.
버퍼층(20)은 기판(10)의 상부면 상에 형성될 수 있다. 버퍼층(20)은 불순 원소의 침투를 방지하며 기판(10)의 상부면을 평탄화할 수 있다. 버퍼층(20)은 이와 같은 기능을 수행할 수 있는 다양한 물질로 형성될 수 있다. 예를 들어, 버퍼층(20)으로서 질화 규소(SiNx)막, 산화 규소(SiO2)막, 산질화 규소(SiOxNy)막 중 어느 하나가 사용될 수 있다. 몇몇 실시예에 의하면, 버퍼층(20)은 생략될 수도 있다.
박막 트랜지스터(T)는 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM), 소스 전극(S), 드레인 전극(D)과, 층간 절연층(30)을 포함할 수 있다.
액티브층(ACT)은 기판(10) 상에 형성될 수 있다.
구체적으로, 액티브층(ACT)은 버퍼층(20)의 상부에 배치될 수 있다. 액티브층(ACT)은 예를 들어, 폴리실리콘층을 포함할 수 있으나, 이에 한정되는 것은 아니다. 액티브층(ACT)은 제1 방향(DR1)으로 배치되는 채널 영역(CR), 채널 영역(CR)의 양 측에 배치되어 소스 전극(S) 및 드레인 전극(D)과 각각 접촉하는 소스 영역(SR) 및 드레인 영역(DR)을 포함할 수 있다. 후술하는 제조 방법에서, 액티브층(ACT)에 도핑되는 불순물은 붕소(B)를 포함하는 P형 불순물일 수 있으며, 예를 들어, B2H6 등이 불순물로서 사용될 수 있다. 액티브층(ACT)에 도핑되는 불순물의 종류는 실시예에 따라 다양하게 변경될 수 있다. 몇몇 실시예에 의하면, 액티브층(ACT)은 산화 반도체층으로 대체될 수도 있다.
게이트 절연층(GD)은 액티브층(ACT) 상에 형성될 수 있다. 게이트 절연층(GD)은 후술할 게이트 전극층(GM)과 액티브층(ACT)을 상호 절연시킬 수 있고, 액티브층(ACT)을 덮도록 형성될 수 있다. 게이트 절연층(GD)은 질화 규소(SiNx) 또는 산화 규소(SiO2)로 형성될 수 있다. 또한 게이트 절연층(GD)은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극층(GM)은 게이트 절연층(GD) 상에 형성될 수 있다. 게이트 전극층(GM)은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있다. 게이트 전극층(GM)에 인가되는 전압에 의하여, 액티브층(ACT)이 도전성 또는 비도전성을 갖는지 여부가 제어될 수 있다. 예를 들어, 게이트 전극층(GM)에 상대적으로 높은 전압이 인가되는 경우, 액티브층(ACT)이 도전성을 가져, 드레인 전극(D) 및 소스 전극(S)이 상호 전기적으로 연결되도록 할 수 있으며, 게이트 전극층(GM)에 상대적으로 낮은 전압이 인가되는 경우, 액티브층(ACT)이 비도전성을 가져, 드레인 전극(D) 및 소스 전극(S)이 상호 절연되도록 할 수 있다.
층간 절연층(30)은 기판(10), 액티브층(ACT), 게이트 절연층(GD) 및 게이트 금속층(GM) 상에 형성될 수 있다. 층간 절연층(30)은 게이트 전극층(GM)을 커버하여, 게이트 전극층(GM)을 소스 전극(S) 및 드레인 전극(D)과 절연시킬 수 있다. 층간 절연층(30)은 질화 규소(SiNx) 또는 산화 규소(SiO2) 등으로 형성될 수 있다.
소스 전극(S) 및 드레인 전극(D)은 층간 절연층(30)의 상부에 배치될 수 있다. 소스 전극(S) 및 드레인 전극(D)은 제1 방향(DR1)으로 이격되고, 층간 절연층(30)과 게이트 절연층(GD)을 관통하여 형성된 제1 관통홀 및 제2 관통홀을 통하여 각각 액티브층(ACT)과 연결될 수 있다. 제1 관통홀은 액티브층(ACT)의 소스 영역(SR) 상에 형성되고, 제2 관통홀은 액티브층(ACT)의 드레인 영역(DR) 상에 형성될 수 있으며, 제1 관통홀 및 제2 관통홀에는 각각 소스 전극(S) 및 드레인 전극(D)이 형성될 수 있다.
결과적으로, 박막 트랜지스터(T)는 게이트 전극층(GM)에 인가되는 전압에 따라, 소스 전극(S)에 전달되는 신호를 드레인 전극(D)에 전달할지 여부를 결정할 수 있다. 또한 박막 트랜지스터(T)는 후술하는 제조 방법에서 알 수 있듯이, 게이트 금속층(GM) 상에 하드마스크 패턴(28b)을 더 포함할 수 있고, 하드마스크 패턴(28b)은, 게이트 금속층(GM)과 제2 방향(도 3의 DR2)으로 동일한 테이퍼 각도(θ)를 포함하는 하면과 측벽을 가질 수 있다.
평탄화층(40)은 박막 트랜지스터(T) 및 층간 절연층(30)의 상부에 배치될 수 있다. 평탄화층(40)의 상부에 배치되는 유기층(60)의 발광 효율을 높이기 위하여, 평탄화층(40)의 상부면은 단차가 없이 평탄한 면으로 형성될 수 있다. 평탄화층(40)은 절연 물질로 형성될 수 있다. 예를 들어, 평탄화층(40)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolicresin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다. 평탄화층(40)에는 컨택홀이 형성될 수 있다. 컨택홀은 박막 트랜지스터(T)의 드레인 전극(D)을 상부로 노출시킬 수 있다. 컨택홀을 통하여 캐소드 전극(70)과 드레인 전극(D)은 연결될 수 있다.
화소 정의층(50)은 평탄화층(40)의 상부에 배치될 수 있다. 화소 정의층(50)은 평탄화층(40) 상부의 전면을 커버하는 것은 아니며, 복수의 화소 전극(A1, A2, A3)을 상부로 노출시킬 수 있다. 화소 정의층(50)에 의해 커버되지 않은 복수의 화소 전극(A1, A2, A3)의 영역 및 그 상부의 유기층(60) 및 캐소드 전극(70)을 포함하는 영역이 복수의 화소(P1, P2, P3)로 정의될 수 있다.
이하 도 3을 참조하여, 유기 발광 표시 장치(1)에 포함되는 박막 트랜지스터(T)에 대하여 구체적으로 설명하도록 한다. 도 3은 도 1에서 B 내지 B′에 따른 유기 발광 표시 장치의 단면도이다.
도 3을 참조하면, 박막 트랜지스터(T)의 게이트 금속층(GM)의 전체 면적은, 제3 방향(DR3)으로 액티브층(ACT)과 오버랩되는 범위 내에 형성된다.
구체적으로, 게이트 금속층(GM)의 하면과 측벽으로 이루어지는 테이퍼 각도(θ)는 액티브층(ACT)의 하면과 측벽으로 이루어지는 테이퍼 각도(θ)와 동일할 수 있다. 물론, 게이트 금속층(GM)의 테이퍼 각도(θ)는 게이트 절연층(GD)의 테이퍼 각도(θ)와 동일할 수 있으나, 이에 한정되는 것은 아니다.
또한 게이트 금속층(GM)의 제3 방향(DR3)으로의 제1 높이(L1)는 게이트 절연층(GD)의 제2 높이(L2) 및 액티브층(ACT)의 제3 높이(L3)보다 높을 수 있다.
게이트 절연층(GD)은, 제2 방향(DR2)으로 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있으나, 이에 한정되는 것은 아니다. 즉, 게이트 절연층(GD)의 제2 방향(DR2)으로의 폭은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있다.
구체적으로, 게이트 절연층(GD)의 하면과 측벽으로 이루어지는 테이퍼 각도(θ)는 액티브층(ACT)의 하면과 측벽으로 이루어지는 테이퍼 각도(θ)와 동일할 수 있다. 또한 게이트 절연층(GD)의 제3 방향(DR3)으로의 제2 높이(L2) 는 액티브층(ACT)의 제3 높이(L3)보다 높을 수 있다.
층간 절연층(30)은 기판(10), 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM) 상에 형성될 수 있다.
구체적으로, 층간 절연층(30)은 버퍼층(20)과 평탄화층(40) 사이에 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM)을 덮도록 형성될 수 있다. 또한 층간 절연층(30)은 제2 방향(DR2)으로 게이트 금속층(GM), 게이트 절연층(GD) 및 액티브층(ACT)의 양 측벽을 덮도록 형성될 수 있다.
게이트 절연층(GD), 게이트 금속층(GM), 및 액티브층(ACT)이 동일한 테이퍼 각도(θ)를 가지도록 형성될 수 있는 이유는, 후술하는 하드마스크 패턴(도 10의 28b)을 마스크로 식각하는 공정에 의해서 형성되기 때문이다.
여기에서, 하드마스크 패턴(도 10의 28b)은 게이트 금속층(GM)과 제2 방향(DR2)으로 동일한 테이퍼 각도(θ)를 포함하는 하면과 측벽을 가질 수 있고, 하드마스크 패턴(도 10의 28b)의 하면은 게이트 금속층(GM)의 상면과 면적이 일치할 수 있는바, 이에 대한 구체적인 설명은 후술하도록 한다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는 게이트 금속층(GM) 및 게이트 절연층(GD)이 액티브층(ACT)과 오버랩되는 범위 내에 형성되도록 함으로써, 액티브층(ACT)의 제2 방향(DR2)으로의 에지 구조에 의한 전기장의 영향성을 최소화할 수 있다. 즉, 액티브층(ACT)과 오버랩되는 범위 내에 게이트 금속층(GM) 및 게이트 절연층(GD)이 형성되도록 함으로써, 제2 방향(DR2)으로 액티브층(ACT), 게이트 절연층(GD) 및 게이트 금속층(GM)의 양 측벽에 층간 절연층(30)이 형성될 수 있게 되고, 이로 인해 액티브층(ACT) 채널 영역(CR)의 제2 방향(DR2)의 에지 영역에 몰려있던 캐리어에 대한 전기장의 영향성이 최소화될 수 있게 된 것이다. 제2 방향(DR2)의 에지 영역에 몰려있던 캐리어에 대한 전기장의 영향성이 최소화된바, 캐리어가 액티브층(ACT)의 채널 영역(CR)에서 제2 방향(DR2)으로 고르게 분포될 수 있다.
이하에서, 도 4를 참조하여, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치(2)에 대해 설명하도록 한다. 도 4는 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 단면도이다. 도 4의 유기 발광 표시 장치(2)는, 도 2의 유기 발광 표시 장치(1)와의 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 도 4의 유기 발광 표시 장치(2)의 박막 트랜지스터(T)는 도 2의 유기 발광 표시 장치(1)의 박막 트랜지스터(T)와 게이트 절연층(GD)에서 차이가 있다는 것을 알 수 있다.
즉, 도 4의 게이트 절연층(GD)은 액티브층(ACT)의 채널 영역(CR)을 덮고, 소스 영역(SR)과 드레인 영역(DR)을 노출시키도록 형성될 수 있다. 따라서, 후술하는 제조 공정시, 유기 발광 표시 장치(2)의 박막 트랜지스터(T)는 게이트 금속층(GM)을 식각한 후, 노출되어 있는 소스 영역(SR) 및 드레인 영역(DR)에 불순물 도핑을 할 수 있다.
이하에서, 도 5 내지 도 15를 참조하여, 도 2의 박막 트랜지스터의 제조 방법에 대해 설명하도록 한다. 도 5 내지 도 15는 도 2의 박막 트랜지스터의 제조 방법을 설명한 중간 단계 도면들이다.
도 5 및 도 6을 참조하면, 기판(10) 상에 버퍼층(20)을 형성할 수 있다.
구체적으로, 기판(10) 상에 버퍼층(20)과 비정질 실리콘층(25)을 순차적으로 적층하여 형성할 수 있다.
버퍼층(20)과 비정질 실리콘층(25)을 순차적으로 적층한 후, 비정질 실리콘층(25)에 어닐링 공정(26)을 수행할 수 있다.
여기에서, 어닐링 공정(26)은 예를 들어, 레이저 조사에 의한 어닐링 공정 또는 열처리에 의한 어닐링 공정 중 어느 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
어닐링 공정(26)에 의해 비정질 실리콘층(25)은 재결정화되고, 재결정화된 비정질 실리콘층(25)은 단결정 실리콘층 또는 폴리실리콘층을 포함할 수 있다.
도 7을 참조하면, 재결정화된 비정질 실리콘층(25)을 패터닝하여 액티브층(ACT)을 형성할 수 있다.
구체적으로, 재결정화된 비정질 실리콘층(25) 상에 제1 포토레지스트 패턴(27)을 형성하고, 제1 포토레지스트 패턴(27)을 마스크로 재결정화된 비정질 실리콘층(25)을 패터닝할 수 있다.
패터닝 공정을 통해 비정질 실리콘층(25)은 액티브층(ACT)이 될 수 있고, 액티브층(ACT)의 측면과 하면으로 이루어진 테이퍼 각도(θ)는 예각을 포함할 수 있다. 여기에서 테이퍼 각도(θ)는 제2 방향(DR2)으로 형성된 각도를 의미하고, 테이퍼 각도(θ)의 크기가 예각에만 한정되는 것은 아니다.
또한 액티브층(ACT)은 폴리실리콘층을 포함할 수 있고, 제1 방향(DR1)으로 배치되는 채널 영역(CR), 소스 영역(SR)과, 드레인 영역(DR)을 가질 수 있다.
도 8 및 도 9를 참조하면, 액티브층(ACT) 상에 게이트 절연층(GD), 게이트 금속층(GM)과, 하드마스크층(28a)을 순차적으로 적층하여 형성할 수 있다.
구체적으로, 게이트 절연층(GD)은 기판(10) 상에 액티브층(ACT)을 완전히 덮도록 형성될 수 있다.
액티브층(ACT) 상에 게이트 절연층(GD), 게이트 금속층(GM)과, 하드마스크층(28a)을 순차적으로 적층하여 형성한 후, 하드마스크 패턴(28b)을 형성할 수 있다.
구체적으로, 먼저, 게이트 금속층(GM) 상에 하드마스크층(28a)을 형성한 후, 하드마스크층(28a) 상에 제2 포토레지스트 패턴(29)을 형성할 수 있다. 제2 포토레지스트 패턴(29)을 형성한 후, 제2 포토레지스트 패턴(29)을 마스크로 이용하여 하드마스크층(28a)을 패터닝하여 하드마스크 패턴(28b)을 형성할 수 있다.
하드마스크 패턴(28b)은 액티브층(ACT)의 테이퍼 각도(θ)와 동일한 테이퍼 각도(θ)를 가지는 하면과 측벽을 가질 수 있다.
도 10을 참조하면, 하드마스크 패턴(28b)을 마스크로 이용하여 게이트 금속층(GM)을 식각할 수 있다.
식각된 게이트 금속층(GM)은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있다. 또한 식각된 게이트 금속층(GM)은 액티브층(ACT)의 테이퍼 각도(θ)와 동일한 테이퍼 각도(θ)를 가지는 하면과 측벽을 가질 수 있으나, 경우에 따라서는 식각 정도에 따라 상이한 각도를 가질 수 있다.
도 11 및 도 12를 참조하면, 게이트 금속층(GM)의 식각 공정 후, 액티브층(ACT)의 소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑한다.
구체적으로, 소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑하는 것은, 이온 주입 공정(ion implantation)을 포함할 수 있다. 도핑되는 불순물은 붕소(B)를 포함하는 P형 불순물일 수 있으며, 예를 들어, B2H6 등이 불순물로서 사용될 수 있다. 액티브층(ACT)에 도핑되는 불순물의 종류는 실시예에 따라 다양하게 변경될 수 있다.
소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑한 후, 하드마스크 패턴(28b)을 마스크로 이용하여 게이트 절연층(GD)을 식각할 수 있다.
식각된 게이트 절연층(GD)은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있고, 액티브층(ACT)의 테이퍼 각도(θ)와 동일한 테이퍼 각도(θ)를 가지는 하면과 측벽을 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(GD)까지 식각되면, 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM) 및 하드마스크 패턴(28b)이 제2 방향(DR2)으로 동일한 테이퍼 각도(θ)를 가진 채로, 일체로 식각되어 있는 것을 확인할 수 있다. 도 12에 도시된 구조에 의해 액티브층(ACT)의 채널 영역에 존재하는 캐리어에 미치는 전기장의 영향성이 감소될 수 있다.
여기에서 하드마스크 패턴(28b)은 식각 공정 후 제거될 수 있으나, 이에 한정되는 것은 아니다.
도 13을 참조하면, 게이트 절연층(GD)의 식각 공정 후, 버퍼층(20), 액티브층(ACT), 게이트 절연층(GD) 및 게이트 금속층(GM) 상에 층간 절연층(30)을 형성할 수 있다.
구체적으로, 층간 절연층(30)의 유전율은 조절 가능하고, 층간 절연층(30)이 제2 방향(DR2)으로 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM)의 양 측벽을 덮도록 형성되기에, 도 7에 도시된 액티브층(ACT) 패터닝 공정에 의한 액티브층(ACT)의 구조 변화에 대해서도 험프(hump) 특성이 없는 일정한 Vg-ld 특성을 구현할 수 있다. 또한 층간 절연층(30)의 유전율 변화에 따라 게이트 금속층(GM)과 액티브층(ACT) 간의 프린징 필드(fringing field)가 변화하므로, 기생 트랜지스터의 특성 컨트롤이 가능해질 수 있다. 뿐만 아니라 액티브층(ACT)의 테이퍼 각도(θ) 변화에 대해서도 영향을 덜 받을 수 있다.
도 14 및 도 15를 참조하면, 제1 방향(DR1)으로 이격되고, 게이트 절연층(GD)과 층간 절연층(30)을 관통하는 제1 관통홀(31) 및 제2 관통홀(32)을 형성할 수 있다.
구체적으로, 제1 관통홀(31)은 액티브층(ACT)의 소스 영역(SR) 상에 형성될 수 있고, 제2 관통홀(32)은 액티브층(ACT)의 드레인 영역(DR) 상에 형성될 수 있다.
제1 관통홀(31) 및 제2 관통홀(32)을 형성한 후, 제1 관통홀(31) 및 제2 관통홀(32) 내에 각각 소스 전극(S) 및 드레인 전극(D)을 형성할 수 있다.
소스 전극(S) 및 드레인 전극(D)을 형성함으로써, 도 2의 유기 발광 표시 장치(1)에 포함된 박막 트랜지스터(T)를 완성할 수 있다.
이하에서, 도 16 및 도 17을 참조하여, 도 15의 박막 트랜지스터(T)를 포함하는 유기 발광 표시 장치에 대해 설명하도록 한다. 도 16 및 도 17은 도 15의 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 제조 방법을 설명한 중간 단계 도면들이다. 도 16 및 도 17에 도시된 유기 발광 표시 장치는 도 2의 유기 발광 표시 장치(1)의 일부분만을 도시한 것으로, 나머지 부분에도 공통적으로 적용될 수 있다.
도 16을 참조하면, 제1 애노드 전극(A1)은 기판(10) 상에 형성될 수 있다. 기판(10) 상에는 도 15에 도시된 버퍼층(20) 및 박막 트랜지스터(T)가 형성될 수 있으며, 제1 애노드 전극(A1)은 평탄화층(40) 상에 형성될 수 있다. 제1 애노드 전극(A1)은 드레인 전극(D)과 평탄화층(40)에 형성된 컨택홀을 통하여 연결될 수 있다.
도 17을 참조하면, 화소 정의층(50)은 기판(10) 및 평탄화층(40)의 상부에 형성될 수 있다.
구체적으로, 화소 정의층(50)은 제1 애노드 전극(A1)과 일부 중첩하도록 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 화소 정의층(50)은 제1 애노드 전극(A1)의 적어도 일부를 상부로 노출시킬 수 있다.
유기층(60)을 형성하는 것은, 정공 주입층(61), 정공 수송층(62), 제1 유기 발광층(65a), 전자 수송층(63) 및 전자 주입층(64)을 형성하는 것을 포함할 수 있다.
정공 주입층(61)은 제1 애노드 전극(A1), 화소 정의층(50) 상에 형성될 수 있고, 정공 수송층(62)은 정공 주입층(61)의 상부에 형성될 수 있다.
제1 유기 발광층(65a)은 제1 애노드 전극(A1)의 상부 및 정공 수송층(62)의 상부에 형성될 수 있다. 제1 유기 발광층(65a)은 잉크젯 프린팅 또는 마스크를 이용한 증착을 통하여 형성될 수 있다.
전자 수송층(63)은 정공 수송층(62) 및 제1 유기 발광층(65a)의 상부에 형성될 수 있고, 전자 주입층(64)은 전자 수송층(63)의 상부에 형성될 수 있다.
유기 발광 표시 장치(1)에서 정공 주입층(61), 정공 수송층(62), 전자 수송층(63) 또는 전자 주입층(64)이 생략되는 경우, 생략된 층을 형성하는 단계는 실시되지 않을 수 있다.
캐소드 전극(70)은 유기층(60) 상부에 형성될 수 있다.
캐소드 전극(70)을 유기층(60) 상부에 형성함으로써, 도 2의 유기 발광 표시 장치(1)를 완성할 수 있다.
이하에서, 도 18 내지 도 22를 참조하여, 도 4의 박막 트랜지스터의 제조 방법에 대해 설명하도록 한다. 도 18 내지 도 22는 도 4의 박막 트랜지스터의 제조 방법을 설명한 중간 단계 도면들이다. 도 4의 박막 트랜지스터의 제조 방법은 도 2의 박막 트랜지스터의 제조 방법과 도 5 내지 도 10의 공정이 동일한바, 이에 대한 설명은 생략하도록 한다. 다만, 도 4의 박막 트랜지스터는 도 2의 박막 트랜지스터와 달리, 게이트 절연층(GD)이 액티브층(ACT)의 채널 영역(CR)을 덮고, 소스 영역(SR) 및 드레인 영역(DR)을 노출시키도록 형성될 수 있다.
도 18 및 도 19를 참조하면, 게이트 금속층(GM)의 식각 공정 후, 액티브층(ACT)의 소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑한다.
구체적으로, 소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑하는 것은, 이온 주입 공정(ion implantation)을 수행할 수 있다. 도핑되는 불순물은 붕소(B)를 포함하는 P형 불순물일 수 있으며, 예를 들어, B2H6 등이 불순물로서 사용될 수 있다. 액티브층(ACT)에 도핑되는 불순물의 종류는 실시예에 따라 다양하게 변경될 수 있다.
도 18에 도시된 불순물 도핑 공정은 도 11에 도시된 불순물 도핑 공정과 달리, 게이트 절연층(GD)을 통하지 않고, 소스 영역(SR) 및 드레인 영역(DR)에 바로 불순물을 도핑할 수 있다는 차이가 있다.
소스 영역(SR)과 드레인 영역(DR)에 불순물을 도핑한 후, 하드마스크 패턴(28b)을 마스크로 이용하여 게이트 절연층(GD)을 식각할 수 있다.
식각된 게이트 절연층(GD)은 액티브층(ACT)과 오버랩되는 범위 내에 형성될 수 있고, 액티브층(ACT)의 테이퍼 각도(θ)와 동일한 테이퍼 각도(θ)를 가지는 하면과 측벽을 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(GD)까지 식각되면, 액티브층(ACT), 게이트 절연층(GD), 게이트 금속층(GM) 및 하드마스크 패턴(28b)이 제2 방향(DR2)으로 동일한 테이퍼 각도(θ)를 가진 채로, 일체로 식각되어 있는 것을 확인할 수 있다.
여기에서 하드마스크 패턴(28b)은 식각 공정을 거치면서 제거될 수 있고, 식각 공정 후 별도의 린스 공정으로 제거될 수 있으나, 이에 한정되는 것은 아니고, 제거하지 않고 이후의 공정을 진행할 수도 있다.
도 20 내지 도 24에서 설명된 제조 공정은, 앞서 설명한 도 13 내지 도 17에서 설명한 제조 공정과, 게이트 절연층(GD)이 소스 영역(SR) 및 드레인 영역(DR)을 덮고 있는지 여부에만 차이가 있을 뿐, 나머지는 전부 동일하기에, 구체적인 설명은 생략하도록 한다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
20: 버퍼층
25: 비정질 실리콘층
26: 어닐링 공정
27: 제1 포토레지스트 패턴
28a: 하드마스크층
28b: 하드마스크 패턴
30: 층간 절연층
31: 제1 관통홀
32: 제2 관통홀
40: 평탄화층
50: 화소 정의층
60: 유기층
61: 정공 주입층
62: 정공 수송층
63: 전자 수송층
64: 전자 주입층
65a: 제1 유기 발광층
65b: 제2 유기 발광층
65c: 제3 유기 발광층
70: 캐소드 전극
A1: 제1 애노드 전극
A2: 제2 애노드 전극
A3: 제3 애노드 전극
CR: 채널 영역
SR: 소스 영역
DR: 드레인 영역
ACT: 액티브층
GD: 게이트 절연층
GM: 게이트 금속층
T: 박막 트랜지스터

Claims (23)

  1. 기판 상에 형성되고, 길이 방향으로 배치되는 채널 영역, 소스 영역과, 드레인 영역을 가지는 액티브층;
    상기 액티브층 상에 형성되는 게이트 절연층; 및
    상기 게이트 절연층 상에 형성되는 게이트 금속층을 포함하고,
    상기 게이트 금속층의 전체 면적은, 상기 액티브층과 수직 방향으로 오버랩되는 범위 내에 형성되는 박막 트랜지스터.
  2. 제 1항에 있어서,
    상기 게이트 금속층 상에 하드마스크 패턴을 더 포함하는 박막 트랜지스터.
  3. 제 2항에 있어서,
    상기 하드마스크 패턴의 하면은 상기 게이트 금속층의 상면과 면적이 일치하는 박막 트랜지스터.
  4. 제 1항에 있어서,
    상기 게이트 절연층은, 상기 채널 영역 상에 형성되고, 상기 소스 영역과 상기 드레인 영역을 노출시키는 박막 트랜지스터.
  5. 제 1항에 있어서,
    상기 기판, 상기 액티브층, 상기 게이트 절연층 및 상기 게이트 금속층 상에 형성되는 층간 절연층을 더 포함하는 박막 트랜지스터.
  6. 제 5항에 있어서,
    상기 길이 방향으로 이격되고, 상기 게이트 절연층 및 상기 층간 절연층을 관통하는 제1 및 제2 관통홀을 형성하는 것을 더 포함하고,
    상기 제1 관통홀은 상기 소스 영역 상에 형성되고, 상기 제2 관통홀은 상기 드레인 영역 상에 형성되는 박막 트랜지스터.
  7. 제 6항에 있어서,
    상기 제1 관통홀 내에 형성되는 소스 전극 및 상기 제2 관통홀 내에 형성되는 드레인 전극을 더 포함하는 박막 트랜지스터.
  8. 제 1항에 있어서,
    상기 게이트 절연층은, 폭 방향으로 상기 액티브층과 오버랩되는 범위 내에 형성되는 박막 트랜지스터.
  9. 제 1항에 있어서,
    상기 액티브층은 폴리실리콘층을 포함하는 박막 트랜지스터.
  10. 제 1항 내지 제 9항 중 어느 한 항의 박막 트랜지스터를 포함하는 유기 발광 표시 장치.
  11. 기판 상에 길이 방향으로 배치되는 채널 영역, 소스 영역과, 드레인 영역을 가지는 액티브층을 형성하고,
    상기 액티브층 상에 게이트 절연층, 게이트 금속층과, 하드마스크 패턴을 순차적으로 적층하여 형성하고,
    상기 하드마스크 패턴을 마스크로 이용하여 상기 게이트 금속층과 상기 게이트 절연층을 순차적으로 식각하는 것을 포함하고,
    상기 게이트 금속층의 전체 면적은, 상기 액티브층과 수직 방향으로 오버랩되는 범위 내에 형성되는 박막 트랜지스터의 제조 방법.
  12. 제 11항에 있어서,
    상기 액티브층을 형성하는 것은,
    상기 기판 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층에 어닐링 공정을 수행한 후 패터닝하여 상기 액티브층을 형성하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  13. 제 12항에 있어서,
    상기 비정질 실리콘층에 어닐링 공정을 수행한 후 패터닝하는 것은,
    상기 비정질 실리콘층에 레이저 조사 또는 열처리 중 어느 하나를 포함하는 어닐링 공정을 수행하여 상기 비정질 실리콘층을 재결정화하고,
    상기 재결정화된 비정질 실리콘층 상에 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 마스크로 상기 재결정화된 비정질 실리콘층을 패터닝하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  14. 제 11항에 있어서,
    상기 액티브층은 폴리실리콘층을 포함하는 박막 트랜지스터의 제조 방법.
  15. 제 11항에 있어서,
    상기 게이트 절연층은 상기 채널 영역 상에 형성되고, 상기 소스 영역과 상기 드레인 영역을 노출시키는 박막 트랜지스터의 제조 방법.
  16. 제 11항에 있어서,
    상기 하드마스크 패턴을 형성하는 것은,
    상기 게이트 금속층 상에 하드마스크층을 형성하고,
    상기 하드마스크층 상에 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 마스크로 상기 하드마스크층을 패터닝하여 상기 하드마스크 패턴을 형성하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  17. 제 11항에 있어서,
    상기 하드마스크 패턴을 마스크로 이용하여 상기 게이트 금속층과 상기 게이트 절연층을 순차적으로 식각하는 것은,
    상기 하드마스크 패턴을 마스크로 이용하여 상기 게이트 금속층을 식각하고,
    상기 게이트 금속층의 식각 공정 후 상기 소스 영역과 상기 드레인 영역에 불순물을 도핑하고,
    상기 도핑 공정 후 상기 하드마스크 패턴을 마스크로 이용하여 상기 게이트 절연층을 식각하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  18. 제 17항에 있어서,
    상기 불순물을 도핑하는 것은, 이온 주입 공정을 수행하는 것을 포함하는 박막 트랜지스터의 제조 방법.
  19. 제 17항에 있어서,
    상기 식각된 게이트 절연층은, 폭 방향으로 상기 액티브층과 오버랩되는 범위 내에 형성되는 박막 트랜지스터의 제조 방법.
  20. 제 11항에 있어서,
    상기 게이트 금속층과 상기 게이트 절연층을 순차적으로 식각한 후, 상기 하드마스크 패턴을 제거하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.
  21. 제 11항에 있어서,
    상기 게이트 금속층과 상기 게이트 절연층을 순차적으로 식각한 후, 상기 기판, 상기 액티브층, 상기 게이트 절연층 및 상기 게이트 금속층 상에 층간 절연층을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.
  22. 제 21항에 있어서,
    상기 길이 방향으로 이격되고, 상기 게이트 절연층 및 상기 층간 절연층을 관통하는 제1 및 제2 관통홀을 형성하는 것을 더 포함하고,
    상기 제1 관통홀은 상기 소스 영역 상에 형성되고, 상기 제2 관통홀은 상기 드레인 영역 상에 형성되는 박막 트랜지스터의 제조 방법.
  23. 제 22항에 있어서,
    상기 제1 관통홀 및 상기 제2 관통홀 내에 각각 소스 전극 및 드레인 전극을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.
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