KR20150037054A - 내부 전압 생성 회로 - Google Patents
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Abstract
기준 전압의 전압 레벨과 피드백 전압의 전압 레벨을 비교하여 비교 신호 및 가속 전압을 생성하는 비교부, 상기 비교 신호에 응답하여 내부 전압의 전압 레벨을 높이는 풀업부, 상기 가속 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 풀다운부, 및 상기 내부 전압을 전압 분배하여 상기 내부 전압보다 낮은 전압 레벨의 상기 피드백 전압을 생성하는 전압 분배부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 내부 전압 생성 회로에 관한 것이다.
반도체 장치는 외부로부터 전압을 인가 받아 반도체 장치의 동작에 필요한 전압 레벨을 생성하여 이용한다. 이때, 반도체 장치가 외부로부터 인가 받는 전압을 외부 전압이라 하고, 반도체 장치 내부에서 생성되는 전압을 내부 전압이라 한다.
반도체 장치 내부에서 내부 전압을 생성하는 회로를 내부 전압 생성 회로라고 하며, 일반적으로 내부 전압 생성 회로는 도 1에 도시된 바와 같이, 비교부(10), 풀업부(20), 및 전압 분배부(30)를 포함한다.
상기 비교부(10)는 기준 전압(Vref)과 피드백 전압(V_fb)의 전압 레벨을 비교하여 비교 신호(Com_s)를 생성한다.
상기 풀업부(20)는 상기 비교 신호(Com_s)에 응답하여 내부 전압(V_int)의 전압 레벨을 높인다.
상기 전압 분배부(30)는 상기 내부 전압(V_int)을 전압 분배하여, 상기 내부 전압(V_int)보다 낮은 전압 레벨의 상기 피드백 전압(V_fb)을 생성한다.
이와 같이 구성된 일반적인 내부 전압 생성 회로는 상기 피드백 전압(V_fb)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮으면 상기 내부 전압(V_int)의 전압 레벨을 높임으로써, 상기 내부 전압(V_int)이 타겟 레벨이하로 낮아지는 것을 방지한다.
이러한 상기 내부 전압(V_int)의 전압 레벨은 타겟 레벨을 유지하다가 상기 내부 전압(V_int)을 다른 내부 회로가 이용할 경우 타겟 레벨보다 낮아지기도 한다.
도 2를 참조하여 반도체 메모리 장치를 예로 하여 설명한다.
내부 전압(V_int)은 타겟 레벨을 유지하다가, 커맨드(COMMAND)가 반도체 장치로 입력되는 시점에서 타겟 레벨 이하로 떨어진다. 이유는 상기 커맨드(COMMAND)를 입력 받는 리시버 회로, 리시버 회로의 출력을 디코딩하여 상기 커맨드(COMMAND)가 어떤 명령인지를 판단하는 디코딩 회로, 및 디코딩 결과에 따라 반도체 메모리 장치가 특정 동작을 수행할 때 상기 내부 전압(V_int)을 소모하기 때문이다.
상기 내부 전압(V_int)이 타겟 레벨 이하로 떨어지고 나면 도 1의 내부 전압 생성 회로는 타겟 레벨이하로 낮아진 상기 내부 전압(V_int)의 전압 레벨을 높이기 위한 동작을 수행한다. 이때, 상기 내부 전압(V_int)의 전압 레벨이 타겟 레벨보다 높아지는 오버 슈팅(overshooting) 현상이 발생되기도 한다.
오버 슈팅 현상으로 상기 내부 전압(V_int)이 타겟 레벨보다 높아진 상태에서 상기 커맨드(COMMAND)로 인한 상기 내부 전압(V_int)의 소모보다 더 큰 전력 소모를 요하는 동작(예를 들어, 데이터 출력(DATA_out) 동작)이 수행된다. 이때, 상기 커맨드(COMMAND)에 의해 상기 내부 전압(V_int)의 전압 레벨이 낮아질 때보다 상기 내부 전압(V_int)의 전압 레벨은 더 많이 낮아진다.
오버 슈팅으로 인해 타겟 레벨보다 높아진 상기 내부 전압(V_int)으로 인해 도 1의 풀업부(20)는 중지한다. 이때, 상기 내부 전압(V_int)의 소모가 급격히 많아지면 다시 풀업부(20)가 동작하는 데 소모되는 시간이 길어지기 때문에 오버 슈팅 이후 급격한 전류 소모는 내부 전압이 타겟 레벨로 복귀하는 시간을 길어지게 한다.
본 발명은 일반적인 내부 전압 생성 회로보다 내부 전압의 타겟 레벨 복귀 속도가 빠른 내부 전압 생성 회로를 제공한다.
본 발명의 실시예에 따른 내부 전압 생성 회로는 기준 전압의 전압 레벨과 피드백 전압의 전압 레벨을 비교하여 비교 신호 및 가속 전압을 생성하는 비교부; 상기 비교 신호에 응답하여 내부 전압의 전압 레벨을 높이는 풀업부; 상기 가속 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 풀다운부; 및 상기 내부 전압을 전압 분배하여 상기 내부 전압보다 낮은 전압 레벨의 상기 피드백 전압을 생성하는 전압 분배부를 포함한다.
본 발명의 실시예에 따른 내부 전압 생성 회로는 기준 전압과 피드백 전압의 전압 레벨을 비교하여 제 1 비교 전압 및 제 2 비교 전압을 생성하고, 상기 제 1 및 제 2 비교 전압의 전압 레벨에 응답하여 비교 신호를 생성하는 비교부; 상기 비교 신호에 응답하여 내부 전압의 전압 레벨을 높이는 풀업부; 상기 제 1 비교 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 풀다운부; 및 상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하는 전압 분배부를 포함한다.
본 발명에 따른 내부 전압 생성 회로는 일반적인 내부 전압 생성 회로보다 타겟 레벨로의 내부 전압 복귀가 빨라 안정적인 내부 전압 생성에 유리한다.
도 1은 일반적인 내부 전압 생성 회로의 구성도,
도 2는 일반적인 내부 전압 생성 회로의 동작을 설명하기 위한 도면,
도 3은 본 발명의 실시예에 따른 내부 전압 생성 회로의 구성도이다.
도 2는 일반적인 내부 전압 생성 회로의 동작을 설명하기 위한 도면,
도 3은 본 발명의 실시예에 따른 내부 전압 생성 회로의 구성도이다.
본 발명의 실시예에 따른 내부 전압 생성 회로는 도 3에 도시된 바와 같이, 비교부(100), 풀업부(200), 풀다운부(300), 및 전압 분배부(400)를 포함한다.
상기 비교부(100)는 기준 전압(Vref)의 전압 레벨과 피드백 전압(V_fb)의 전압 레벨을 비교하여 비교 신호(Com_s) 및 가속 전압(V_a)을 생성한다. 예를 들어, 상기 비교부(100)는 상기 피드백 전압(V_fb)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮으면 상기 비교 신호(Com_s)를 인에이블시키고, 상기 가속 전압(V_a)의 전압 레벨을 높인다. 상기 비교부(100)는 상기 피드백 전압(V_fb)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 높으면 상기 비교 신호(Com_s)를 디스에이블시키고, 상기 가속 전압(V_a)의 전압 레벨을 낮춘다.
상기 비교부(100)는 비교 전압 생성부(110), 및 비교 신호 생성부(120)를 포함한다.
상기 비교 전압 생성부(110)는 상기 피드백 전압(V_fb)과 상기 기준 전압(Vref)의 전압 레벨을 비교하여 제 1 및 제 2 비교 전압(V_cl, V_ch)을 생성한다. 예를 들어, 상기 비교 전압 생성부(110)는 상기 피드백 전압(V_fb)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 낮을 경우 상기 제 1 비교 전압(V_cl)의 전압 레벨을 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 낮춘다. 상기 비교 전압 생성부(110)는 상기 피드백 전압(V_fb)의 전압 레벨이 상기 기준 전압(Vref)의 전압 레벨보다 높은 경우 상기 제 1 비교 전압(V_cl)의 전압 레벨을 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 높인다.
상기 비교 전압 생성부(110)는 제 1 내지 제 5 트랜지스터(N1, N2, N3, P1, P2)를 포함한다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 기준 전압(Vref)을 인가 받는다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 피드백 전압(V_fb)을 인가 받는다. 상기 제 3 트랜지스터(N3)는 게이트에 인에이블 신호(EN_s)를 입력 받고 드레인에 상기 제 1 및 제 2 트랜지스터(N1, N2)의 각 소오스와 연결되며, 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(P1)는 드레인에 상기 제 1 트랜지스터(N1)의 드레인이 연결되고, 게이트에 자신의 드레인이 연결되며 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 5 트랜지스터(P2)는 드레인에 상기 제 2 트랜지스터(N2)의 드레인이 연결되고, 게이트에 자신의 드레인이 연결되며 소오스에 외부 전압(VDD)을 인가 받는다. 이때, 상기 제 1 트랜지스터(N1)와 상기 제 4 트랜지스터(P1)가 연결된 노드의 전압이 상기 제 1 비교 전압(V_cl)이고, 상기 제 2 트랜지스터(N2)와 상기 제 5 트랜지스터(P2)가 연결된 노드의 전압이 상기 제 2 비교 전압(V_ch)이다.
상기 비교 신호 생성부(120)는 상기 제 1 및 제 2 비교 전압(V_cl, V_ch)에 응답하여 상기 가속 전압(V_a) 및 상기 비교 신호(Com_s)를 생성한다. 예를 들어, 상기 비교 신호 생성부(120)는 상기 제 1 비교 전압(V_cl)의 전압 레벨이 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 높아지면 상기 비교 신호(Com_s)를 인에이블시키고, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 낮아지면 상기 비교 신호(Com_s)를 디스에이블시킨다. 또한 상기 비교 신호 생성부(120)는 상기 제 1 비교 전압(V_cl)의 전압 레벨과 반비례하는 전압 레벨을 갖는 상기 가속 전압(V_a)을 생성한다. 즉, 상기 비교 신호 생성부(120)는 상기 제 1 비교 전압(V_cl)의 전압 레벨이 높아지면 상기 가속 전압(V_a)의 전압 레벨을 낮추고, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 낮아지면 상기 가속 전압(V_a)의 전압 레벨을 높인다. 이때, 상기 비교 신호 생성부(120)는 상기 가속 전압(V_a)의 전압 레벨이 높아지면 디스에이블되었던 상기 비교 신호(Com_s)가 인에이블되는 천이 시간을 단축시키고, 상기 가속 전압(V_a)의 전압 레벨이 낮아지면 인에이블되었던 상기 비교 신호(Com_s)가 디스에이블되는 천이 시간을 단축시킨다.
상기 비교 신호 생성부(120)는 가속 전압 생성부(121), 디스에이블부(122), 및 인에이블부(123)를 포함한다.
상기 가속 전압 생성부(121)는 상기 제 1 비교 전압(V_cl)의 전압 레벨이 높아지면 상기 가속 전압(V_a)의 전압 레벨을 낮추고, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 낮아지면 상기 가속 전압(V_a)의 전압 레벨을 높인다.
상기 가속 전압 생성부(121)는 제 6 및 제 7 트랜지스터(P3, N4)를 포함한다. 상기 제 6 트랜지스터(P3)는 게이트에 상기 제 1 비교 전압(V_cl)을 입력 받고, 소오스에 상기 외부 전압(VDD)을 인가 받는다. 상기 제 7 트랜지스터(N4)는 드레인에 상기 제 6 트랜지스터(P3)의 드레인이 연결되며, 게이트에 자신의 드레인이 연결되고, 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 7 트랜지스터(N4)의 게에트와 드레인이 연결된 노드의 전압이 상기 가속 전압(V_a)이다.
상기 디스에이블부(122)는 상기 제 2 비교 전압(V_ch)의 전압 레벨에 응답하여 제 1 출력 노드(N_out)의 전압 레벨을 높인다. 예를 들어, 상기 디스에이블부(122)는 상기 제 2 비교 전압(V_ch)의 전압 레벨이 낮아질수록 상기 제 1 출력 노드(N_out)의 전압 레벨을 높인다. 상기 제 1 출력 노드(N_out1)는 상기 비교 신호(Com_s)가 출력되는 노드이다.
상기 디스에이블부(122)는 제 8 트랜지스터(P4)를 포함한다. 상기 제 8 트랜지스터(P4)는 게이트에 상기 제 2 비교 전압(V_ch)을 인가 받고, 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에 상기 제 1 출력 노드(N_out1)가 연결된다.
상기 인에이블부(123)는 상기 가속 전압(V_a)의 전압 레벨에 응답하여 상기 제 1 출력 노드(N_out1)의 전압 레벨을 낮춘다. 예를 들어, 상기 인에이블부(123)는 상기 가속 전압(V_a)의 전압 레벨이 높아질수록 상기 제 1 출력 노드(N_out1)의 전압 레벨을 낮춘다.
상기 인에이블부(123)는 제 9 트랜지스터(N5)를 포함한다. 상기 제 9 트랜지스터(N5)는 게이트에 상기 가속 전압(V_a)을 인가 받고, 드레인에 상기 제 1 출력 노드(N_out1)가 연결되며, 소오스에 접지단(VSS)이 연결된다.
이와 같이 구성된 상기 비교 신호 생성부(120)의 동작을 설명하면 다음과 같다. 상기 제 1 비교 전압(V_cl)의 전압 레벨이 높아지고, 상기 제 2 비교 전압(V_ch)의 전압 레벨이 낮아져, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 높으면 상기 가속 전압(V_a)의 전압 레벨은 낮아진다.
상기 디스에이블부(122)는 상기 제 2 비교 전압(V_ch)의 전압 레벨이 낮아지므로 상기 제 1 출력 노드(N_out)의 전압 레벨을 높인다. 이때, 상기 디스에이블부(122)의 제 8 트랜지스터(P4)는 상기 제 2 비교 전압(V_ch)의 전압 레벨이 낮아질수록 더 많은 전류를 상기 제 1 출력 노드(N_out1)에 전달하여 상기 제 1 출력 노드(N_out1)의 전압 레벨을 높인다.
상기 가속 전압(V_a)의 전압 레벨이 낮아질수록 상기 인에이블부(123)의 제 9 트랜지스터(N5)는 턴오프 정도가 작아져 상기 제 1 출력 노드(N_out1)로부터 접지단(VSS)에 흐르는 전류의 양을 작아지게 된다.
따라서, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 상기 디스에이블부(122)에 의해 더 많은 전류를 인가 받고 상기 인에이블부(123)에 의해 더 작은 양의 전류를 접지단(VSS)으로 흘리므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 빨리 높아지게 된다. 상기 제 1 출력 노드(N_out1)의 전압 레벨이 상기 비교 신호(Com_s)의 전압 레벨이므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨이 빨리 높아지게 되면 상기 비교 신호(Com_s) 또한 하이 레벨로 빨리 천이하게 된다. 즉, 로우 레벨로 인에이블되었던 상기 비교 신호(Com_s)는 하이 레벨로 빨리 디스에이블된다.
반대로, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 낮아지고, 상기 제 2 비교 전압(V_ch)의 전압 레벨이 높아져, 상기 제 1 비교 전압(V_cl)의 전압 레벨이 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 낮으면 상기 가속 전압(V_a)의 전압 레벨은 높아진다.
상기 제 2 비교 전압(V_ch)의 전압 레벨이 높아질수록 상기 디스에이블부(122)의 제 8 트랜지스터(P4)의 턴온 정도가 작아져, 상기 디스에이블부(122)에서 상기 제 1 출력 노드(N_out1)로 인가되는 전류의 양이 작아지게 된다.
상기 인에이블부(123)는 상기 가속 전압(V_a)의 전압 레벨이 높아질수록 상기 제 1 출력 노드(N_out1)로부터 접지단(VSS)으로 흐르는 전류의 양을 많아지게 한다. 즉, 상기 인에이블부(123)는 상기 가속 전압(V_a)의 전압 레벨이 높아질수록 상기 제 1 출력 노드(N_out1)의 전압 레벨을 낮춘다.
따라서, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 상기 디스에이블부(122)에 의해 더 작은 전류를 인가 받고 상기 인에이블부(123)에 의해 더 많은 양의 전류를 접지단(VSS)으로 흘리므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 빨리 낮아지게 된다. 상기 제 1 출력 노드(N_out1)의 전압 레벨이 상기 비교 신호(Com_s)의 전압 레벨이므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨이 빨리 낮아지게 되면 상기 비교 신호(Com_s) 또한 로우 레벨로 빨리 천이하게 된다. 즉, 하이 레벨로 디스에이블되었던 상기 비교 신호(Com_s)는 로우 레벨로 빨리 인에이블된다.
상기 풀업부(200)는 상기 비교 신호(Com_s)에 응답하여 제 2 출력 노드(N_out2)의 전압 레벨을 높이므로써, 상기 내부 전압(V_int)의 전압 레벨을 높인다. 예를 들어, 상기 풀업부(200)는 상기 비교 신호(Com_s)가 로우 레벨로 인에이블되면 상기 제 2 출력 노드(N_out2)의 전압 레벨을 높임으로써, 상기 내부 전압(V_int)의 전압 레벨을 높인다.
상기 풀업부(200)는 제 10 트랜지스터(P5)를 포함한다. 상기 제 10 트랜지스터(P5)는 게이트에 상기 비교 신호(Com_s)를 입력 받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 출력 노드(N_out2)가 연결된다.
상기 풀다운부(300)는 상기 가속 전압(V_a)의 전압 레벨에 응답하여 상기 내부 전압(V_int)의 전압 레벨을 낮춘다. 예를 들어, 상기 풀다운부(300)는 상기 가속 전압(V_a)의 전압 레벨이 낮아질수록 상기 내부 전압(V_int)의 전압 레벨이 더 많이 낮아지도록 한다.
상기 풀다운부(300)는 강하 전압 생성부(310), 및 전압 강하부(320)를 포함한다.
상기 강하 전압 생성부(310)는 상기 가속 전압(V_a)의 전압 레벨에 따라 강하 전압(V_dis)을 생성한다. 예를 들어, 상기 강하 전압 생성부(310)는 상기 가속 전압(V_a)의 전압 레벨이 높아질수록 상기 강하 전압(V_dis)의 전압 레벨을 낮추고, 상기 가속 전압(V_a)의 전압 레벨이 낮아질수록 상기 강하 전압(V_dis)의 전압 레벨을 높인다.
상기 강하 전압 생성부(310)는 저항 소자(R1), 및 제 11 트랜지스터(N6)를 포함한다. 상기 저항 소자(R1)는 일단에 상기 제 2 출력 노드(N_out2)가 연결된다. 상기 제 11 트랜지스터(N6)는 게이트에 상기 강하 전압(V_dis)을 입력받고 드레인에 상기 저항 소자(R1)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 저항 소자(R1)와 상기 제11 트랜지스터(N6)가 연결된 노드에서 상기 강하 전압(V_dis)이 생성된다.
상기 전압 강하부(320)는 상기 강하 전압(V_dis)의 전압 레벨이 높아지면 상기 강하 전압(V_dis)의 전압 레벨이 낮을 때보다 상기 내부 전압(V_int)의 전압 레벨을 더 많이 낮춘다.
상기 전압 강하부(32)는 제 12 트랜지스터(N7)를 포함한다. 상기 제 12 트랜지스터(N7)는 게이트에 상기 강하 전압(V_dis)을 입력 받고, 드레인에 상기 제 2 출력 노드(N_out2)가 연결되며, 소오스에 접지단(VSS)이 연결된다.
상기 전압 분배부(400)는 상기 내부 전압(V_int)을 전압 분배하여 상기 내부 전압(V_int)보다 낮은 전압 레벨의 상기 피드백 전압(V_fb)을 생성한다.
상기 전압 분배부(400)는 제 13 및 제 14 트랜지스터(P6, P7)를 포함한다. 상기 제 13 트랜지스터(P6)는 소오스에 상기 제 2 출력 노드(N_out2)가 연결되고, 자신의 게이트와 드레인이 연결된다. 상기 제 14 트랜지스터(P7)는 소오스에 상기 제 13 트랜지스터(P6)의 드레인이 연결되고, 자신의 게이트와 드레인이 연결되며, 드레인에 접지단(VSS)이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 내부 전압 생성 회로의 동작을 설명하면 다음과 같다.
기준 전압(Vref)의 전압 레벨보다 피드백 전압(V_fb)의 전압 레벨이 낮으면 제 1 비교 전압(V_cl)의 전압 레벨은 낮아지고, 제 2 비교 전압(V_ch)은 높아진다. 즉, 상기 제 1 비교 전압(V_cl)의 전압 레벨은 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 낮아진다.
상기 제 1 비교 전압(V_cl)의 전압 레벨이 낮아지면 가속 전압(V_a)의 전압 레벨은 높아진다.
상기 제 2 비교 전압(V_ch)의 전압 레벨이 높아지면 디스에이블부(122)가 제 1 출력 노드(N_out1)로 흘리는 전류가 적어지게 된다.
상기 가속 전압(V_a)의 전압 레벨이 높아지면 인에이블부(123)가 상기 제 1 출력 노드(N_out1)로부터 접지단(VSS)으로 흘리는 전류가 많아지게 된다.
그러므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 낮아지게 되고, 비교 신호(Com_s)는 로우 레벨로 인에이블된다.
상기 비교 신호(Com_s)가 로우 레벨로 인에이블되면 풀업부(200)는 내부 전압(V_int)의 전압 레벨을 높이게 된다.
상기 가속 전압(V_a)의 전압 레벨이 높아지면 강화 전압(V_dis)의 전압 레벨이 낮아지게 되고, 전압 강하부(320)는 상기 내부 전압(V_int)이 출력되는 제 2 출력 노드(N_out2)로부터 적은 양의 전류만을 접지단(VSS)으로 흘린다.
그러므로, 상기 내부 전압(V_int)의 전압 레벨은 높아져 타겟 레벨에 도달하게 된다.
상기 기준 전압(Vref)의 전압 레벨보다 상기 피드백 전압(V_fb)의 전압 레벨이 높으면 상기 제 1 비교 전압(V_cl)의 전압 레벨은 높아지고, 상기 제 2 비교 전압(V_ch)은 낮아진다. 즉, 상기 제 1 비교 전압(V_cl)의 전압 레벨은 상기 제 2 비교 전압(V_ch)의 전압 레벨보다 높아진다.
상기 제 1 비교 전압(V_cl)의 전압 레벨이 높아지면 가속 전압(V_a)의 전압 레벨은 낮아진다.
상기 제 2 비교 전압(V_ch)의 전압 레벨이 낮아지면 디스에이블부(122)가 제 1 출력 노드(N_out1)로 흘리는 전류가 많아지게 된다.
상기 가속 전압(V_a)의 전압 레벨이 낮아지면 인에이블부(123)가 상기 제 1 출력 노드(N_out1)로부터 접지단(VSS)으로 흘리는 전류가 적어지게 된다.
그러므로, 상기 제 1 출력 노드(N_out1)의 전압 레벨은 높아지게 되고, 비교 신호(Com_s)는 하이 레벨로 디스에이블된다.
상기 비교 신호(Com_s)가 하이 레벨로 디스에이블되면 풀업부(200)는 내부 전압(V_int)의 전압 레벨을 높이는 동작을 중지한다.
상기 가속 전압(V_a)의 전압 레벨이 낮아지면 상기 강화 전압(V_dis)의 전압 레벨이 높아지게 되고, 상기 전압 강하부(320)는 상기 내부 전압(V_int)이 출력되는 제 2 출력 노드(N_out2)로부터 많은 양의 전류를 접지단(VSS)으로 흘린다.
그러므로, 상기 내부 전압(V_int)의 전압 레벨은 낮아져 타겟 레벨에 도달하게 된다.
이와 같이 동작하는 본 발명의 실시예에 따른 내부 전압 생성부는 비교 신호를 생성하는 비교부에서 기준 전압과 피드백 전압 레벨에 따라 제 1 및 제 2 비교 전압을 생성하고, 제 1 및 제 2 비교 전압을 이용하여 비교 신호의 인에이블과 디스에이블을 결정함으로써, 비교 신호의 천이 시간이 단축된다. 즉, 본 발명의 내부 전압 생성부는 기준 전압과 피드백 전압을 비교하여 비교 신호를 생성하는 데 소요되는 응답 시간이 줄어든다. 또한, 내부 전압을 높이고 낮추는 풀업부와 풀다운부를 이용하여 내부 전압을 생성하므로, 내부 전압이 타겟 레벨보다 높을 때 내부 전압의 전압 레벨을 낮추고, 내부 전압이 타겟 레벨보다 낮을 때 내부 전압의 전압 레벨을 높이는 동작을 수행할 수 있다. 또한, 기준 전압과 피드백 전압의 비교에 따라 생성되는 비교 신호보다 더욱 빨리 생성되는 가속 전압으로 내부 전압이 타겟 레벨로 높아질 경우 더욱 빨리 내부 전압의 전압 레벨을 낮출 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (13)
- 기준 전압의 전압 레벨과 피드백 전압의 전압 레벨을 비교하여 비교 신호 및 가속 전압을 생성하는 비교부;
상기 비교 신호에 응답하여 내부 전압의 전압 레벨을 높이는 풀업부;
상기 가속 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 풀다운부; 및
상기 내부 전압을 전압 분배하여 상기 내부 전압보다 낮은 전압 레벨의 상기 피드백 전압을 생성하는 전압 분배부를 포함하는 것을 특징으로 하는 내부 전압 생성 회로. - 제 1 항에 있어서,
상기 비교부는
상기 피드백 전압이 상기 기준 전압의 전압 레벨보다 낮으면 상기 비교 신호를 인에이블시키고, 상기 가속 전압의 전압 레벨을 높이며,
상기 피드백 전압이 상기 기준 전압의 전압 레벨보다 높으면 상기 비교 신호를 디스에이블시키고, 상기 가속 전압의 전압 레벨을 낮추는 것을 특징으로 하는 내부 전압 생성 회로. - 제 2 항에 있어서,
상기 비교부는
상기 가속 전압의 전압 레벨이 높아지면 디스에이블되었던 상기 비교 신호가 인에이블되는 천이 시간을 단축시키고,
상기 가속 전압의 전압 레벨아 낮아지면 인에이블되었던 상기 비교 신호가 디스에이블되는 천이 시간을 단축시키는 것을 특징으로 하는 내부 전압 생성 회로. - 제 2 항에 있어서,
상기 풀다운부는
상기 가속 전압의 전압 레벨이 낮아질수록 상기 내부 전압의 전압 레벨이 더 많이 낮아지도록 하는 것을 특징으로 하는 내부 전압 생성 회로. - 제 4 항에 있어서,
상기 풀다운부는
상기 가속 전압의 전압 레벨에 따라 강하 전압을 생성하는 강하 전압 생성부, 및
상기 강하 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 전압 강하부를 포함하는 것을 특징으로 하는 내부 전압 생성 회로. - 제 5 항에 있어서,
상기 강하 전압 생성부는
상기 가속 전압의 전압 레벨이 높아질수록 상기 강하 전압의 전압 레벨을 낮추고, 상기 가속 전압의 전압 레벨이 낮아질수록 상기 강하 전압의 전압 레벨을 높이는 것을 특징으로 하는 내부 전압 생성 회로. - 제 5 항에 있어서,
상기 전압 강하부는
상기 강하 전압의 전압 레벨이 높아지면 상기 강하 전압의 전압 레벨이 낮을 때보다 상기 내부 전압의 전압 레벨을 더 많이 낮추는 것을 특징으로 하는 내부 전압 생성 회로. - 기준 전압과 피드백 전압의 전압 레벨을 비교하여 제 1 비교 전압 및 제 2 비교 전압을 생성하고, 상기 제 1 및 제 2 비교 전압의 전압 레벨에 응답하여 비교 신호를 생성하는 비교부;
상기 비교 신호에 응답하여 내부 전압의 전압 레벨을 높이는 풀업부;
상기 제 1 비교 전압의 전압 레벨에 응답하여 상기 내부 전압의 전압 레벨을 낮추는 풀다운부; 및
상기 내부 전압을 전압 분배하여 상기 피드백 전압을 생성하는 전압 분배부를 포함하는 것을 특징으로 하는 내부 전압 생성 회로. - 제 8 항에 있어서,
상기 비교부는
상기 피드백 전압의 전압 레벨이 상기 기준 전압의 전압 레벨보다 낮으면 상기 제 1 비교 전압의 전압 레벨을 상기 제 2 비교 전압의 전압 레벨보다 낮추고,
상기 피드백 전압의 전압 레벨이 상기 기준 전압의 전압 레벨보다 높으면 상기 제 1 비교 전압의 전압 레벨을 상기 제 2 비교 전압의 전압 레벨보다 높이는 것을 특징으로 하는 내부 전압 생성 회로. - 제 9 항에 있어서,
상기 비교부는
상기 제 1 비교 전압의 전압 레벨이 상기 제 2 비교 전압의 전압 레벨보다 낮으면 상기 비교 신호를 인에이블시키고,
상기 제1 비교 전압의 전압 레벨이 상기 제 2 비교 전압의 전압 레벨보다 높으면 상기 비교 신호를 디스에이블시키는 것을 특징으로 하는 내부 전압 생성 회로. - 제 8 항에 있어서,
상기 풀다운부는
상기 제 1 비교 전압의 전압 레벨이 낮아질수록 상기 내부 전압의 전압 레벨을 더욱 낮추는 것을 특징으로 하는 내부 전압 생성 회로. - 제 11 항에 있어서,
상기 풀다운부는
상기 내부 전압이 출력되는 출력 노드에 연결되며,
상기 출력 노드로부터 상기 내부 전압을 인가 받고 상기 제 1 비교 전압의 전압 레벨에 응답하여 강하 전압을 생성하는 강하 전압 생성부, 및
상기 출력 노드와 접지단 사이에 연결되어 상기 강하 전압의 전압 레벨이 높아질수록 상기 출력 노드로부터 상기 접지단에 흐르는 전류의 양을 증가시키는 전압 강하부를 포함하는 것을 특징으로 하는 내부 전압 생성 회로. - 제 12 항에 있어서,
상기 강하 전압 생성부는
상기 제 1 비교 전압의 전압 레벨이 높아지면 상기 강하 전압의 전압 레벨이 높아지고, 상기 제 1 비교 전압의 전압 레벨이 낮아지면 상기 강하 전압의 전압 레벨이 낮아지는 것을 특징으로 하는 내부 전압 생성 회로.
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