KR20150032493A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

(과제) 실장성을 향상시킨 반도체 플랫 패키지를 제공한다.
(해결 수단) 봉지 수지로부터 노출되는 리드의 단면은 도금층에 덮이고, 상기 도금층의 측단면과 봉지 수지의 측단면은 동일 면 상에 있는 것을 특징으로 하는 반도체 장치로 한다. 반도체 플랫 패키지의 리드 절단부에 땜납 젖음성이 양호한 재료를 형성하여, 회로 기판과의 땜납 접속 강도를 향상시킴과 함께, 반도체 패키지의 리드 절단부로부터 땜납 필렛을 형성하여, 실장 후의 땜납 자동 외관 검사의 적응을 가능하게 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 수지 봉지형의 반도체 장치로, 리드가 플랫하고 반도체 패키지의 바닥면과 리드 바닥면이 동일 면에 있는 소위 플랫 패키지의 반도체 장치에 관한 것이다.
휴대 기기를 비롯하여, 각종 전자 기기는 박형화·소형화·경량화가 진행되고 있다. 그것들 전자 기기에 실장되는 반도체 패키지에 있어서도 박형·소형이 요구되고 있다. 반도체 패키지를 얇고, 작게 하기 위해서는, 종래의 걸윙 타입의 반도체 패키지로는 대응할 수 없기 때문에, 리드가 플랫하고 반도체 패키지의 바닥면과 리드 바닥면이 동일 면에 있는 소위 플랫 패키지가 유효하다.
플랫 패키지에서는, 패키지의 이면 (회로 기판에 실장되는 면) 으로부터 회로 기판과 접속하기 위한 리드를 노출시키고 있다. 또, 반도체 칩을 탑재하는 부분인 아일랜드는 일반적으로 리드 프레임이나 도금층 등으로 이루어지고, 패키지의 이면으로부터 노출시키고 있는 것과, 노출되어 있지 않은 것이 있다. 나아가서는, 아일랜드를 형성하지 않고, 봉지 수지에 직접 반도체 칩을 탑재하고 있는 것도 있다. 플랫 패키지를 회로 기판에 납땜 실장할 때에는, 아우터 리드 바닥면과 회로 기판의 패턴을 땜납으로 접합한다.
종래의 플랫 패키지의 제조 방법에 대하여 도면을 이용하여 설명한다.
도 10 은, 종래의 반도체 패키지의 제조 방법을 설명하기 위한 공정을 따른 단면도이다. 도 10(a) 는, 도전성 베이스판 (3) 상에 포토레지스트 (2) 를 도포하여 패터닝하고, 포토레지스트의 개구부에 도금층 (1) 을 형성하여 반도체 패키지의 전극을 형성하고 있다. 도금층 (1) 은 3 층으로 형성되어 있는 경우가 많고, 도전성 베이스판 (3) 상에 금 도금 또는 은 도금되고, 그 위에 니켈 도금이나 구리 도금되고, 다시 그 위에 금 도금 또는 은 도금되어 있다. 도 10(b) 는, 포토레지스트 (2) 를 제거한 것이다. 도 10(c) 는, 도금층 (1) 으로 이루어지는 아일랜드 (36) 상에 반도체 칩 (7) 을 다이본딩하고, 동일하게 도금층 (1) 으로 이루어지는 아우터 리드 (30) 에 와이어 (8) 를 전기적으로 접속하고 있다. 도 10(d) 는, 반도체 칩 (7) 이나 와이어 (8) 등을 보호하기 위해 봉지 수지층 (9) 을 형성한 것이다. 도 10(e) 는, 도전성 베이스판 (3) 을 제거한 것이다. 도 10(f) 는, 각각의 반도체 패키지로 분할하기 위한 다이싱 블레이드 (10) 에 의한 다이싱을 나타내고 있다. 다이싱은, 도금층 (1) 으로 이루어지는 아우터 리드 (30) 를 절단한다. 도 10(g) 는, 최종적인 반도체 패키지의 단면을 나타내고 있다. 아우터 리드 (30) 의 단면 (31) 이 노출되어 있다.
다이싱의 공정에 있어서는 도금층 (1) 으로 이루어지는 아우터 리드 (30) 를 절단하고 있기 때문에, 그 절단면인 단면 (31) 에는 니켈이나 구리가 노출되어 있다. 도 11 은, 종래의 제조 방법으로 제조한 반도체 패키지를 회로 기판에 땜납 접합한 상태를 나타내는 단면도이다. 아우터 리드 (30) 의 바닥면 (32) 은 금 도금층이나 은 도금층이 노출되어 있기 때문에, 땜납 젖음성이 양호하고, 땜납과의 양호한 접합 상태가 얻어진다 (예를 들어, 특허문헌 1 참조).
또, 종래의 걸윙형 반도체 패키지에 있어서의 아우터 리드의 절단면에 대해 납땜성이 양호한 소재를 붙이고자 하는 기술이 특허문헌 2, 3 에 기재되어 있다.
일본 공개특허공보 2002-9196호 일본 공개특허공보 평8-213540호 일본 공개특허공보 평7-030043호
상기 서술한 바와 같이, 전자 기기의 박형화·소형화·경량화에 수반하여, 패키지된 반도체 장치에 있어서는 플랫 타입이 증가되고 있다.
그러나, 도 11 에 나타내는 구조에서는, 아우터 리드 (30) 의 단면 (31) 은 도금층 (1) 의 주된 재료인 니켈이나 구리가 노출되어 있기 때문에, 땜납의 젖음성이 나쁘고, 땜납과의 접합이 곤란하다. 따라서, 도 11 에 나타낸 바와 같이 단면 (31) 으로부터의 양호한 땜납 필렛은 얻어지지 않기 때문에 회로 기판과의 접합에 있어서 충분한 접합 면적이 얻어지지 않아, 접합 강도가 약하다는 문제를 갖는다. 또, 회로 기판에 대한 땜납 접합 후에 실시하는 화상 검사에 의한 자동 외관 검사는, 필렛의 형상을 관찰하여 아우터 리드 (30) 와 땜납 (11) 의 접속 상태의 합격 여부를 판정하지만, 땜납 필렛 아우터 리드 (30) 의 단면 (31) 이 접합되어 있지 않기 때문에, 필렛을 관찰한 것만으로는 합격 여부를 판정할 수 없어, 플랫 패키지에는 자동 외관 검사를 적용할 수 없다는 문제도 있다.
본 발명은 이와 같은 종래의 플랫 패키지가 가지고 있던 문제를 해결하고자 하는 것으로, 땜납 접합부에서는 양호한 필렛을 형성하고, 회로 기판과는 높은 접합 강도를 갖고, 자동 외관 검사에도 대응할 수 있는 패키지된 반도체 장치를 제공하는 것을 과제로 한다.
상기 과제 해결을 위해 하기 수단을 사용하였다.
먼저, 아일랜드에 탑재된 반도체 칩과, 상기 반도체 칩을 덮는 봉지 수지와, 상기 봉지 수지에 부분적으로 덮여 상기 반도체 칩과 전기적으로 접속하는 리드를 갖는 반도체 장치로서, 상기 봉지 수지로부터 노출되는 상기 리드의 단면은 도금층에 덮이고, 상기 도금층의 측단면과 봉지 수지의 측단면은 동일 면 상에 있는 것을 특징으로 하는 반도체 장치로 하였다.
또, 도전성 베이스판 상에 소정의 패터닝을 한 제 1 레지스트 패턴을 형성하는 공정과, 상기 제 1 레지스트 패턴을 제외한 상기 도전성 베이스판의 개구면에 전해 도금법으로 제 1 도금층을 석출시켜 아일랜드 및 리드를 형성하는 공정과, 상기 제 1 레지스트 패턴 및 제 1 도금층의 표면에 포토레지스트를 도포하는 공정과, 상기 제 1 레지스트 패턴 및 상기 포토레지스트의 일부를 제거하여, 상기 리드의 단면에 공극을 갖는 제 2 레지스트 패턴을 형성하는 공정과, 상기 공극에 제 2 도금층을 석출시켜, 상기 리드 (단면의 도금층으로 하는 공정과, 상기 제 2 레지스트 패턴을 제거하는 공정과, 상기 아일랜드에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드를 와이어로 접속하는 공정과, 상기 도전성 베이스판 상의 상기 반도체 칩과 상기 와이어와 상기 리드 상기 제 2 도금층을 절연성의 봉지 수지로 덮는 공정과, 상기 봉지 수지와 상기 아일랜드와 상기 리드와 상기 제 2 도금층으로부터 상기 도전성 베이스판을 박리하는 공정과, 상기 봉지 수지 및 상기 제 2 도금층의 중앙부를 절단하여, 반도체 장치로 개편화하는 공정으로 이루어지는 반도체 장치의 제조 방법으로 하였다.
또, 도전성 베이스판 상에 소정의 패터닝을 한 제 1 레지스트 패턴을 형성하는 공정과, 상기 제 1 레지스트 패턴을 제외한 상기 도전성 베이스판의 개구면에 전해 도금법으로 제 1 도금층을 석출시켜 리드를 형성하는 공정과, 상기 리드 사이를 매립하도록 절연성의 제 1 봉지 수지를 형성하는 공정과, 상기 제 1 봉지 수지와 상기 제 1 도금층으로부터 상기 도전성 베이스판을 박리하는 공정과, 상기 제 1 봉지 수지와 상기 제 1 도금층으로 이루어지는 부재의 양면에 포토레지스트를 형성하고, 상기 제 1 도금층 상의 편측의 제 1 면의 포토레지스트를 제거하여 포토레지스트 제거부를 형성하는 공정과, 상기 제 1 도금층의 단면이 노출되도록 상기 포토레지스트와 상기 제 1 봉지 수지를 부분적으로 제거하여 공극을 형성하는 공정과, 상기 공극과 상기 포토레지스트 제거부에 제 2 도금층을 석출시켜 상기 리드 단면의 도금층으로 하는 공정과, 상기 포토레지스트의 잔부를 제거하는 공정과, 상기 제 1 봉지 수지와 상기 제 1 도금층 및 제 2 도금층으로 이루어지는 부재를 표리 반전시켜, 아일랜드부가 되는 상기 제 1 수지 표면에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드를 와이어로 접속하는 공정과, 상기 제 1 봉지 수지 상의 상기 반도체 칩과 상기 와이어와 상기 리드 상기 제 2 도금층을 절연성의 제 2 봉지 수지로 덮는 공정과, 상기 제 2 봉지 수지 및 상기 제 2 도금층의 중앙부를 절단하여, 반도체 장치로 개편화하는 공정으로 이루어지는 반도체 장치의 제조 방법으로 하였다.
상기 수단을 사용함으로써, 반도체 패키지를 회로 기판에 실장했을 때, 플랫 패키지의 아우터 리드 단면에 양호한 땜납 필렛을 형성할 수 있어, 회로 기판과의 접합 강도가 향상된다. 또, 땜납 필렛의 관찰에 의한 자동 외관 검사에 의해서도 회로 기판과의 접합의 합격 여부의 판정을 실시할 수 있게 된다.
도 1 은 본 발명에 의한 반도체 장치의 제 1 실시예를 나타내는 단면도이다.
도 2 는 본 발명에 의한 반도체 장치의 제 1 실시예의 제조 공정을 나타내는 단면도이다.
도 3 은 본 발명에 의한 반도체 장치의 제 2 실시예의 제조 공정을 나타내는 단면도이다.
도 4 는 본 발명에 의한 반도체 장치의 제 3 실시예의 제조 공정을 나타내는 단면도이다.
도 5 는 본 발명에 의한 반도체 장치의 제 3 실시예의 제조 공정을 나타내는 상면도이다.
도 6 은 도 5 에 이어, 본 발명에 의한 반도체 장치의 제 3 실시예의 제조 공정을 나타내는 상면도이다.
도 7 은 본 발명의 제 1 실시예에 의한 반도체 장치를 회로 기판에 실장한 상태를 나타낸 단면도이다.
도 8 은 본 발명의 제 2 실시예에 의한 반도체 장치를 회로 기판에 실장한 상태를 나타낸 단면도이다.
도 9 는 본 발명의 제 2 실시예에 의한 반도체 장치를 회로 기판에 실장한 상태를 나타낸 단면도이다.
도 10 은 종래의 반도체 장치의 제조 공정의 예를 나타내는 단면도이다.
도 11 은 종래의 반도체 장치를 회로 기판에 실장한 상태를 나타내는 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
도 1 은 본 발명의 제 1 실시예에 관련된 반도체 장치의 단면도이다.
본 발명에 의한 반도체 장치의 구성은, 반도체 칩 (7) 과 아우터 리드 (30) 를 전기적으로 접속하는 와이어 (8) 와, 반도체 칩 (7) 을 탑재하는 아일랜드부 봉지 수지 (37), 아우터 리드의 단면 (31) 을 덮도록 형성한 도금층 (6), 및 반도체 장치 전체를 보호하는 봉지 수지 (19) 로 이루어진다.
본 발명의 특징으로는, 아우터 리드 (30) 의 단면 (31) 에 접하여 도금층 (6) 을 형성하고 있고, 그 도금층 (6) 은 반도체 장치의 대략 외형 치수보다 돌출되는 경우가 없다. 즉, 도금층 (6) 의 측단면과 봉지 수지 (19) 의 측단면은 동일 면 상에 있다.
또, 도 1 에는 아우터 리드의 바닥면 (32) 에도 도금층 (26) 을 나중에 형성하여, 아일랜드 하면에 스탠드 오프를 형성하고 있다. 단, 이 아우터 리드 바닥면에 나중에 붙인 도금층 (26) 은 필수는 아니다. 미리 아우터 리드 (30) 를 형성하는 단계에서 복수의 도금층을 형성하고, 땜납과 접하는 리드 바닥면 (32) 에 금 등의 땜납 젖음성이 양호한 도금층을 형성해 두면, 그것만으로 회로 기판과의 납땜은 가능하다. 이 경우, 나중에 도금층 (26) 을 형성할 필요는 없다.
도 2 는, 본 발명의 제 1 실시예에 관련된 반도체 장치의 제조 공정을 단면도로 나타내어 설명하는 것이다.
도 2(a) ∼ 도 2(d) 까지는 공지된 기술을 이용하고 있으며, 제 1 실시예에 관련된 반도체 장치의 제조 방법의 특징은 도 2(e) ∼ 도 2(l) 에 나타나 있다.
도 2(a) 는, 도전성 베이스판 (3) 상에 포토레지스트 (2) 를 패터닝하고, 당해 포토레지스트 (2) 의 개구부에 도금층 (1) 을 석출시킨 도면이다. 도금층 (1) 은, 도전성 베이스판 (3) 과 접하는 면에 직접 니켈 도금이나 구리 도금을 실시하고, 그 위에 금 도금이나 은 도금을 실시하는 2 층 구조를 하고 있다. 또는 도전성 베이스판 (3) 상에 땜납 젖음성이 양호한 금 도금이나 은 도금 등을 도금해 두고, 그 위에 니켈 도금이나 구리 도금을 석출시키고, 다시 그 위에 금 도금이나 은 도금 등을 실시하여 3 층 구조로 해도 된다.
도 2(b) 는, 포토레지스트 (2) 를 제거한 도면이다. 도 2(c) 는, 도전성 베이스판 (3) 상에 도금층 (1) 을 형성한 부품에 수지 봉지를 실시하여 봉지 수지층 (9) 을 형성한 것으로, 봉지 수지층 (9) 은 도금층 (1) 의 공극에 충전되어 있다. 도 2(d) 는, 하면의 도전성 베이스판 (3) 을 제거한 것이다.
도 2(e) 는, 봉지 수지층 (9) 과 도금층 (1) 이 일체로 된 부품의 표리에 포토레지스트 (14) 를 도포하고, 도금층 (1) 상의 편측 표면의 포토레지스트를 제거한 것으로, 포토레지스트 제거부를 부호 16 으로 나타내고 있다. 도 2(f) 는, 도금층 (1) 의 단면이 노출되도록 포토레지스트 (14) 와 봉지 수지층 (9) 을 부분적으로 제거하여 공극 (5) 을 형성한 것이다.
이 공정의 포토레지스트 (14) 와 봉지 수지층 (9) 을 제거하는 방법으로는, 레이저 조사, 금형을 사용한 펀치, 다이싱 등을 적용할 수 있다. 도 2(g) 는, 전공정에서 형성한 공극 (5) 에 도금 처리로 도금층 (6) 을 형성한 것이다. 여기서 실시하는 도금 처리는, 납땜성이 양호한 주석계의 도금이나 금 도금 등을 적용할 수 있다.
도 2(h) 는, 포토레지스트 (14) 를 제거한 것이다. 도 2(i) 는, 전공정까지 제조된 부품을 표리 (상하) 반전시켜, 봉지 수지층 (9) 상에 반도체 칩 (7) 을 다이본딩 하고, 다시 반도체 칩 (7) 과 도금층 (1) 으로 이루어지는 아우터 리드 (30) 를 와이어 (8) 로 전기적으로 접속한 것이다. 다이 본딩 공정에서는, 절연 페이스트나 도전성 페이스트를 이용하여 반도체 칩을 접착시킬 수 있다.
도 2(j) 는, 반도체 칩 (7) 이나 와이어 (8) 를 보호하기 위해 봉지 수지층 (19) 으로 덮은 것이다. 도 2(k) 는, 다이싱 블레이드 (10) 에 의한 다이싱 등으로 각각의 반도체 패키지로 개편화하는 공정이지만, 도금층 (6) 의 중앙부를 절단하여, 아우터 리드 (30) 의 단면 (31) 에 도금층 (6) 을 남기는 것이 중요해진다. 도 2(l) 은, 최종적으로 각각의 반도체 패키지로 분할된 것이다. 이와 같은 공정을 거쳐, 도 1 에 나타낸 반도체 장치가 완성된다.
도 3 은, 본 발명의 제조 방법을 나타내는 제 2 실시예이다.
도 3(a) 는, 도전성 베이스판 (3) 상에 포토레지스트 (2) 를 패터닝하고, 그 개구부에 도금층 (1) 을 형성하고 있다. 도금층 (1) 은, 도전성 베이스판 (3) 상에 땜납 젖음성이 양호한 금 도금이나 은 도금을 실시하고, 그 위에 반도체 패키지의 전극의 중심 재료가 되는 니켈 도금이나 구리 도금을 실시하고, 다시 그 위에 양호한 와이어 본딩을 할 수 있도록 금이나 은 도금되어 있는 경우가 많다. 요컨대, 도전성 베이스판 (3) 에 제 1 도금층으로서 금 도금되고, 그 위에 니켈이나 구리 도금되고, 최상면에 금이나 은 도금되어 있는 3 층 구조로 되어 있다.
도 3(b) 에서는, 전공정에서 도전성 베이스판 (3) 상에 형성한 도금층 (1) 과 포토레지스트 (2) 의 표면에 다시 포토레지스트 (21) 를 도포하고 있다. 도 3(c) 에서는, 도금층 (1) 의 아우터 리드 (30) 가 되는 부분의 단면 (31) 을 노출시키도록 포토레지스트 (2) 및 포토레지스트 (21) 를 부분적으로 제거하고 있다. 이 포토레지스트 제거 방법은 약액에 의한 에칭이나 레이저 조사 등으로 실시할 수 있다. 도 3(d) 에서는, 전공정에서 포토레지스트를 제거한 부분에 도금 처리를 실시함으로써 도금층 (6) 을 형성한다. 이 도금층 (6) 은, 땜납 젖음성이 양호한 재료를 사용한다. 예를 들어, 금 도금이나 주석계의 땜납 도금이 적합하다. 도 3(e) 에서는, 전도금 공정에서 마스크의 역할을 하고 있던 포토레지스트 (2 및 21) 를 제거하였다. 이 공정이 종료된 시점에서, 반도체 패키지의 구조가 명확해지며, 도전성 베이스판 (3) 상에 후공정에서 반도체 칩을 탑재하는 아일랜드 (36) 와 아우터 리드 (30) 및 그 단면에 형성한 도금층 (6) 이 형성되어 있다.
도 3(f) 에서는, 아일랜드 (36) 상에 반도체 칩 (7) 을 탑재하고, 아우터 리드 (30) 와 와이어 (8) 와 전기적으로 접속하였다. 도 3(g) 에서는, 반도체 칩 (7) 이나 와이어 (8) 를 보호하기 위해 봉지 수지층 (9) 으로 전체를 덮었다. 도 3(h) 에서는, 도전성 베이스판 (3) 을 박리하였다. 도 3 (i) 는, 다이싱 공정의 블레이드 (10) 에 의해 각각의 반도체 패키지로 분할되어 있는 공정이다. 이 공정에서 중요한 것은, 도금층 (6) 의 중앙부에서 분할하여, 아우터 리드 (30) 의 단면에 도금층 (6) 을 남기는 것이다. 도 3(j) 는, 각각의 반도체 패키지로 분할된 최종적인 반도체 패키지 형태를 나타내고 있다. 이상과 같은 공정을 거침으로써, 아우터 리드 (30) 의 단면 (31) 에는 주석계나 금으로 이루어지는 도금층 (6) 을 배치할 수 있고, 나아가 아우터 리드 (30) 의 바닥면 (32) 은 땜납 젖음성이 양호한 금 도금이나 은 도금의 도금층으로 되어 있다.
도 4 는, 도 3 의 도 3(a) ∼ 도 3(h) 까지의 공통의 공정을 거친 후에, 아우터 리드 (30) 및 아일랜드 (36) 의 바닥면에도 땜납 젖음성이 양호한 재료를 형성하는 것이다. 그러나, 도 4 에 나타낸 공정에서 반도체 패키지를 제조하는 경우에는, 도 3(a) 의 공정에서 형성하는 도금층 (1) 은 3 층 구조일 필요는 없고, 도전성 베이스판 (3) 상에 직접 니켈 도금이나 구리 도금을 실시하고, 그 위에 금 도금이나 은 도금을 형성하면 된다. 즉, 도금층 (1) 은 와이어 (8) 와 아우터 리드 (30) 를 접합하기 위해, 와이어와의 접합면에 금 도금이나 은 도금을 실시한 이중 구조여도 된다.
도 4(a) 는, 아우터 리드 (30) 의 바닥면 (32) 및 아일랜드 (36) 의 바닥면 (35) 에 도금층을 형성하기 위해 포토레지스트 (33) 를 패터닝한 것이다. 도 4(b) 는, 패터닝한 포토레지스트 (33) 의 개구부에 도금층 (26) 을 형성한 것이다. 도 4(c) 는, 포토레지스트 (33) 를 제거한 것이다. 도금층 (26) 이 봉지 수지층 (9) 의 바닥면으로부터 돌출된 형태를 하고 있어, 반도체 패키지의 스탠드 오프로서도 작용할 수 있다. 스탠드 오프를 가짐으로써 회로 기판에 대한 실장시에 셀프 얼라이먼트가 작용하기 쉬워진다. 도 4(d) 는, 도 3(i) 와 마찬가지로 다이싱 공정의 블레이드 (10) 에 의해 각각의 반도체 패키지로 분할되어 있는 공정이다. 이 공정에서 중요한 것은, 도금층 (6) 의 내부에서 분할하여, 아우터 리드 (30) 의 단면 (31) 에 도금층 (6) 을 남기는 것이다. 도 4(e) 는, 본 발명의 공정을 거쳐 최종적으로 완성된 반도체 패키지의 단면도이다. 아우터 리드 (30) 의 단면 (31) 과 바닥면 (32) 에 땜납 젖음성이 양호한 재료로 이루어지는 도금층 (6) 및 도금층 (26) 을 형성하고 있는 것이 특징이다.
도 5 및 도 6 은, 도 3 의 일부 공정을 보다 알기 쉽게 하기 위해 상면에서 본 도면이다.
도 5(a) 는, 도 3(a) 의 상면도이다. 패터닝한 포토레지스트 (2) 의 형상에 따라 도금층 (1) 을 형성한 것이다. 도금층 (1) 은 반도체 패키지가 된 것으로, 반도체 칩을 탑재하는 아일랜드부와 아우터 리드의 역할을 한다. 도 5(b) 는, 도 3(c) 의 상면도이다. 아우터 리드 (30) 의 단면 (31) 을 노출시키기 위해 포토레지스트나 봉지 수지층을 제거하여 공극 (5) 을 형성하고 있다. 이 공극 (5) 은 아우터 리드 (30) 의 단면 (31) 과 접하고 있는 부분에만 형성하는 것이 좋고, 인접하는 아우터 리드의 단면 사이에서 연결되는 것은 바람직하지 않다. 도 5(c) 는, 도 3(d) 의 상면도이다. 공극 (5) 에 도금 처리로 도금층 (6) 을 형성하고 있다. 이 도금층 (6) 은 땜납 젖음성이 양호한 재료일 필요가 있다. 도 5(d) 는, 포토레지스트 (2) 를 제거하고, 아일랜드 (30) 상에 반도체 칩 (7) 을 탑재하고, 아우터 리드 (30) 와 와이어 (8) 에 의해 접속한 상태를 나타내고 있다.
도 6(a) 는, 봉지 수지층 (9) 과 반도체 패키지 전체를 덮은 것이다. 도 6(b) 는, 도 3(i) 와 마찬가지로, 다이싱 블레이드 (10) 로 개별의 반도체 패키지로 분할되어 있는 것이다. 이 공정에서 중요한 것은, 땜납 젖음성이 양호한 재료로 이루어지는 도금층 (6) 을 절단하여, 아우터 리드 (30) 의 단면 (31) 에 도금층 (6) 이 남도록 하는 것이다. 이상의 공정을 거쳐 도 6(c) 에 나타낸 바와 같이 각각으로 분할된 반도체 패키지가 완성된다.
도 7 은, 도 4 의 공정을 거쳐 제조된 반도체 패키지를 회로 기판에 땜납 접합한 상태의 단면도이다. 아우터 리드 (30) 의 단면 (31) 에 형성된 도금층 (6) 에 땜납 (11) 이 젖어, 양호한 필렛를 형성하고 있다. 아우터 리드 (30) 의 바닥면 (32) 에도 도금층 (26) 이 형성되어 있어, 땜납 (11) 과 접합하기 쉽도록 되어 있다. 회로 기판에 대한 땜납 접합 후에 실시하는 화상 검사에 의한 자동 외관 검사는, 필렛의 형상을 관찰하여 아우터 리드 (30) 와 땜납 (11) 의 접속 상태의 합격 여부를 판정하지만, 땜납 필렛 (11) 이 아우터 리드 (30) 의 단면 (31) 에 형성되어 있어, 자동 외관 검사로 용이하게 검사할 수 있다.
도 8 은, 도 3 의 공정을 거쳐 제조된 반도체 패키지를 회로 기판에 땜납 접합한 상태의 단면도이다. 도 7 과 마찬가지로, 아우터 리드 (30) 의 단면 (31) 에 형성된 도금층 (6) 에 땜납이 젖어, 양호한 필렛을 형성하고 있다. 또, 이 실시예의 경우, 아우터 리드 (30) 의 바닥면 (32) 에는 나중에 붙인 도금층 (26) 을 형성하고 있지 않지만, 도 3(a) 에서 설명한 바와 같이, 땜납 젖음성이 양호한 도금층이 미리 형성되어 있기 때문에 땜납 접합성은 양호하다.
도 9 는, 본 발명에 의한 제 2 실시예에 의한 반도체 패키지를 회로 기판에 실장한 상태를 나타내고 있다. 반도체 칩 (7) 에 형성한 범프를 아우터 리드 (30) 와 접합하는 소위 플립 칩 본딩을 실시하고 있다. 이와 같이, 반도체 패키지 내에서는 반도체 칩 (7) 과 아우터 리드 (30) 를 와이어뿐만 아니라, 범프 접속할 수도 있다.
1 : 도금층
2 : 포토레지스트
3 : 도전성 베이스판
4 : 포토레지스트
5 : 공극
6 : 도금층
7 : 반도체 칩
8 : 와이어
9 : 봉지 수지층
10 : 다이싱 블레이드
11 : 땜납 (땜납 필렛)
12 : 회로 기판의 패턴
13 : 회로 기판
14 : 포토레지스트
15 : 범프
16 : 포토레지스트 제거부
19 : 봉지 수지층
21 : 포토레지스트
26 : 나중에 붙인 도금층
30 : 아우터 리드
31 : 단면
32 : 바닥면
33 : 포토레지스트
36 : 아일랜드
37 : 아일랜드부 봉지 수지

Claims (11)

  1. 아일랜드에 탑재된 반도체 칩과,
    상기 반도체 칩을 덮는 봉지 수지와,
    상기 봉지 수지에 부분적으로 덮여 상기 반도체 칩과 전기적으로 접속된 리드를 갖는 반도체 장치로서,
    상기 봉지 수지로부터 노출되는 상기 리드의 단면은 도금층으로 덮여 있고,
    상기 도금층의 측단면과 봉지 수지의 측단면은 동일 면 상에 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 리드의 바닥면에도 상기 도금층이 형성되어 있고, 상기 아일랜드 하면에 스탠드 오프를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 칩 표면에는, 돌기 전극이 형성되어 있고, 상기 반도체 칩과 상기 봉지 수지로부터 노출되는 상기 리드는 상기 돌기 전극을 개재하여 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 도전성 베이스판 상에 소정의 패터닝을 한 제 1 레지스트 패턴을 형성하는 공정과,
    상기 제 1 레지스트 패턴이 형성되어 있지 않은 상기 도전성 베이스판의 개구면에 전해 도금법으로 제 1 도금층을 석출시켜 아일랜드 및 리드를 형성하는 공정과,
    상기 제 1 레지스트 패턴 및 제 1 도금층의 표면에 포토레지스트를 도포하는 공정과,
    상기 제 1 레지스트 패턴 및 상기 포토레지스트의 일부를 제거하여, 상기 리드의 단면에 공극을 갖는 제 2 레지스트 패턴을 형성하는 공정과,
    상기 공극에 제 2 도금층을 석출시켜 상기 리드 단면의 도금층으로 하는 공정과,
    상기 제 2 레지스트 패턴을 제거하는 공정과, 상기 아일랜드에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드를 와이어로 접속하는 공정과,
    상기 도전성 베이스판 상의 상기 반도체 칩과 상기 와이어와 상기 리드와 상기 제 2 도금층을 절연성의 봉지 수지로 덮는 공정과,
    상기 봉지 수지와 상기 아일랜드와 상기 리드와 상기 제 2 도금층으로부터 상기 도전성 베이스판을 박리하는 공정과,
    상기 봉지 수지 및 상기 제 2 도금층의 중앙부를 절단하여, 반도체 장치로 개편화하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 도전성 베이스판을 박리하는 공정과 반도체 장치로 개편화하는 공정 사이에, 상기 리드의 바닥면에 제 3 도금층을 형성하는 공정을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 레지스트 패턴을 형성하는 공정은, 약액에 의한 에칭법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 2 레지스트 패턴을 형성하는 공정은, 레이저법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 도전성 베이스판 상에 소정의 패터닝을 한 제 1 레지스트 패턴을 형성하는 공정과,
    상기 제 1 레지스트 패턴이 형성되어 있지 않은 상기 도전성 베이스판의 개구면에 전해 도금법으로 제 1 도금층을 석출시켜 리드를 형성하는 공정과,
    상기 리드 사이를 매립하도록 절연성의 제 1 봉지 수지를 형성하는 공정과,
    상기 제 1 봉지 수지와 상기 제 1 도금층으로부터 상기 도전성 베이스판을 박리하는 공정과,
    상기 제 1 봉지 수지와 상기 제 1 도금층으로 이루어지는 부재의 양면에 포토레지스트를 형성하고, 상기 제 1 도금층 상의 편측의 제 1 면의 포토레지스트를 제거하여 포토레지스트 제거부를 형성하는 공정과,
    상기 제 1 도금층의 단면이 노출되도록 상기 포토레지스트와 상기 제 1 봉지 수지를 부분적으로 제거하여 공극을 형성하는 공정과,
    상기 공극과 상기 포토레지스트 제거부에 제 2 도금층을 석출시켜 상기 리드 단면의 도금층으로 하는 공정과,
    상기 포토레지스트의 잔부를 제거하는 공정과,
    상기 제 1 봉지 수지와 상기 제 1 도금층 및 제 2 도금층으로 이루어지는 부재를 표리 반전시켜, 아일랜드부가 되는 상기 제 1 봉지 수지 표면에 반도체 칩을 탑재하고, 상기 반도체 칩과 상기 리드를 와이어로 접속하는 공정과,
    상기 제 1 봉지 수지 상의 상기 반도체 칩과 상기 와이어와 상기 리드와 상기 제 2 도금층을 절연성의 제 2 봉지 수지로 덮는 공정과,
    상기 제 2 봉지 수지 및 상기 제 2 도금층의 중앙부를 절단하여, 반도체 장치로 개편화하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 공극을 형성하는 공정은, 레이저법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 공극을 형성하는 공정은, 금형 펀치법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 공극을 형성하는 공정은, 다이싱법을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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