JP2006278914A - 半導体装置の製造方法、半導体装置および樹脂封止体 - Google Patents

半導体装置の製造方法、半導体装置および樹脂封止体 Download PDF

Info

Publication number
JP2006278914A
JP2006278914A JP2005098665A JP2005098665A JP2006278914A JP 2006278914 A JP2006278914 A JP 2006278914A JP 2005098665 A JP2005098665 A JP 2005098665A JP 2005098665 A JP2005098665 A JP 2005098665A JP 2006278914 A JP2006278914 A JP 2006278914A
Authority
JP
Japan
Prior art keywords
layer
metal layer
semiconductor device
resin sealing
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005098665A
Other languages
English (en)
Inventor
Daisuke Takao
大輔 高尾
Masahiro Tomiya
正博 富家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aoi Electronics Co Ltd
Original Assignee
Aoi Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aoi Electronics Co Ltd filed Critical Aoi Electronics Co Ltd
Priority to JP2005098665A priority Critical patent/JP2006278914A/ja
Publication of JP2006278914A publication Critical patent/JP2006278914A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】
金属層の成膜を安定して精度よく行うことができ、また、半導体装置の製造コストが安くなる半導体装置の製造方法を提供する。
【解決手段】
可撓性を有する金属板にパターニングされたNi層23とAg層24とを形成する。そ次に、Ag層24に複数の半導体素子2を隣接して搭載する。そして、ワイヤボンディングによって、Ag層24と半導体素子2とをワイヤ5によって接続する。次に、半導体素子2、ワイヤ5、Ni層23およびAg層24を樹脂6によって封止し、金属板21を剥離して樹脂封止体50を作製する。そして、樹脂封止体50をSn−Pbめっき溶液に浸漬し、剥離面51にパターニングされたSn−Pb層52を形成する。次に、2点鎖線53に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体50をダイシングする。そして、一つの樹脂封止体50が分割され、半導体装置1が完成する。
【選択図】図5

Description

本発明は、電鋳フレームを用いたリードレスタイプの半導体装置の製造方法、半導体装置および樹脂封止体に関する。
電鋳フレームを用いたリードレスタイプの半導体装置として、特許文献1の半導体装置が知られている。この半導体装置は、金属層に接着された半導体素子と、その半導体素子上の電極パッドと外部導出用の金属層とを電気的に接続するワイヤと、そのワイヤで配線を行った半導体素子を封止する樹脂パッケージとを備え、半導体素子が接着されている金属層裏面と外部導出用の金属層裏面とが樹脂パッケージ底面と同一平面である。
この特許文献1の半導体装置は、可撓性平板状の金属基板に、パターニングされた金属層を形成した電着フレームを形成する工程と、電着フレームのパターニングされた金属層に複数の半導体素子を隣接して搭載する工程と、パターニングされた金属層に搭載される各半導体素子間に形成された外部導出用の金属層に、隣接する各半導体素子の電極パッドをワイヤで所定間隔を設けて電気的に共通接続するワイヤボンディング工程と、電着フレームに搭載されて配線がなされた半導体素子を樹脂封止する樹脂封止工程と、金属基板を剥離して樹脂封止体を得る剥離工程と、半導体素子が複数封止された樹脂封止体を、パターニングされた金属層の切断マークで個々の半導体装置に切断する切り出し工程と、半導体装置を切断する切り出し工程後、樹脂封止体の裏面の金属層に電極用の金属層を成膜する成膜工程とにより製作される。
特開2002−16181号公報
しかしながら、上記特許文献1に開示されている半導体装置では、個々の半導体装置に切断した後、樹脂封止体の裏面の金属層に電極用の金属層を成膜するようにしている。すなわち、電極用金属膜を成膜する工程が個々の半導体装置ごとに必要であり、コストが高い。
(1)請求項1の発明の半導体装置の製造方法は、パターニングされた第1の金属層が形成されている可撓性平板状の導電性基板を用い、第1の金属層に複数の半導体素子を隣接して搭載し、半導体素子と第1の金属層とを電気的に接続する半導体素子実装工程と、第1の金属層および半導体素子を樹脂封止する樹脂封止工程と、導電性基板を剥離して樹脂封止体を得る剥離工程と、樹脂封止体の導電性基板を剥離した剥離面に露出する第1の金属層に第2の金属層を形成する金属層形成工程と、金属層形成工程において第2の金属層が形成された樹脂封止体を切断して、個々の半導体装置に分割する分割工程とを備えることを特徴とする。
(2)請求項2の発明は、請求項1に記載の半導体装置の製造方法において、複数の半導体素子がそれぞれ実装される複数の第1の金属層は互いに電気的に接続されたパターンとして形成され、金属層形成工程は、第1の金属層のパターンの複数箇所から通電して第2の金属層を形成することを特徴とする。
(3)請求項3の発明の半導体装置は、請求項1または2に記載の半導体装置の製造方法によって製造されたことを特徴とする。
(4)請求項4の発明は、半導体素子と、半導体素子が電気的に接続されている外部電極とを備える一組の組立体を樹脂によって複数隣接配置して封止する樹脂封止体であって、複数組の組立体における各外部電極に半田接続用の金属層が形成されていることを特徴とする。
本発明によれば、個々の半導体装置に切断する前に、樹脂封止体の裏面の金属層に半田接続用の金属層を成膜する。したがって、半田接続用の金属層の成膜を安定的に精度よく行うことができ、また、半導体装置の製造コストが安くなる。
−第1の実施の形態−
本発明の第1の実施形態の半導体装置1の構造について図1を参照して説明する。図1(a)は半導体装置1の断面図である。図1(b)は半導体装置1の裏面図である。2は半導体素子であり、3bは外部電極であり、4bは搭載パッド部である。半導体素子2は、搭載パッド部4bの略中央に搭載される。搭載パッド部4bには不図示のボンディング剤が塗布され、半導体素子2は固定される。外部電極3bおよび搭載パッド部4bは、Niまたは、Ni・Co合金からなる。
外部電極3bおよび搭載パッド部4bの上面にはワイヤ5と接続するためのAg層3a,4aが形成され、下面には半田と接続する際の濡れ性向上のためのSn−Pb層3c,4cが形成される。外部電極3bおよび搭載パッド部4bの厚さは50〜80μmであり、Ag層3a,4aの厚さは約2.5μmであり、Sn−Pb層3c,4cの厚さは3〜20μmである。また、半導体素子2と外部電極3bとはAuのワイヤ5によって電気的に接続しており、図1(b)に示すように、6つの外部電極3bのうちの4つの外部電極3bと半導体素子2とが電気的に接続している。
半導体素子2、ワイヤ5、外部電極3bおよび搭載パッド部4bは、エポキシ樹脂などからなる樹脂6によって封止される。半導体装置2の底面には、図1(b)に示すように、樹脂6と外部電極3bおよび搭載パッド部4bに形成したSn−Pb層3c,4cとが露呈している。
次に本発明の第1の実施形態の半導体装置1の製造方法について、図2〜図7を参照して説明する。本発明の第1の実施形態の半導体装置1の製造方法では、1つの金属板を用いて複数の半導体装置1を同時に作製する。第1の実施形態の半導体装置1の製造方法は、第1金属層形成工程と、半導体素子実装工程と、樹脂封止工程と、金属板剥離工程と、第2金属層形成工程と、分割工程とからなる。
第1金属層形成工程について、図2(a)〜(d)および図3を参照して説明する。
図2(a)に示すように、レジスト22を可撓性を有する金属板21の両面に塗布またはラミネートする。金属板21は、厚さ約0.1mmの平板状のJIS規格のSUSステンレス鋼板またはCu板の金属薄板などからなる。次にアクリルフィルムベースのパターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図2(b)に示すように、金属層を形成する部分のレジスト22を除去する。このときの金属板21の平面方向の状態を図3に示すと、1組の半導体装置1を作製するためのレジスト22a,22bが縦横に複数並列して形成されている。
レジスト22a,22bのパターンは、図3に示すように、これから形成される金属層が全て電気的に接続するように形成される。金属板21の一方の面には金属層を形成しないので、レジスト22によって全面が覆われる。次に、HSO−HやNaなどの酸化性溶液により、レジスト22を除去した部分の金属板21面のソフトエッチングを行う。そして、硫酸などの酸で酸洗いし、酸活性処理を行う。
次に、酸活性処理を行った金属板21をNiめっき溶液に浸漬して金属板21に電力を供給し、電鋳を行う。そして、Ni層23を形成する。次に、Agめっき溶液に金属板21を浸漬して金属板21に電力を供給する。そして、Ag層24を形成する。このようにして、図2(c)に示すように、金属板21に金属層として、パターニングされたNi層23とAg層24とを形成する。金属層を形成後、図2(d)に示すように、レジスト22を金属板21から剥離する。
次に、半導体素子実装工程について図2(e)を参照して説明する。
半導体素子2の搭載面に不図示のボンディング剤を塗布し、そして図2(e)に示すように、複数の半導体素子2を隣接して搭載する。そして、ワイヤボンディングによって、Ag層24と半導体素子2とをワイヤ5によって接続し、半導体素子2をNi層23およびAg層24に実装する。
次に、樹脂封止工程について、図2(f)および図4を参照して説明する。
樹脂封止工程では、図2(f)に示すように半導体素子2、ワイヤ5、Ni層23およびAg層24を樹脂6によって封止する。樹脂封止は次のようにして行う。図4に示すように、金属板21の半導体素子2が実装などされている面に金型41が被せられる。そして、樹脂6が金型41内に注入され、金属板21に搭載された複数の隣接配置された半導体素子2などが一括に封止される。この樹脂封止工程では、金型41は上型の役割を果たし、金属板21は下型の役割を果たす。
次に、金属板剥離工程について、図5(a)を参照して説明する。
樹脂6による封止が完了した後は、図5(a)に示すように、Ni層23や樹脂6から金属板21を剥離する。金属板21は可撓性を有するので、容易に剥離することができる。この金属板21を剥離したものを以下、樹脂封止体50と呼ぶ。
次に、第2金属層形成工程について、図5(b)および図6を参照して説明する。
樹脂封止体50をSn−Pbめっき溶液に浸漬し、剥離面51に電力を供給する。電力の供給は、図6に示すように樹脂封止体50の両側を基板ホルダ61ではさみ、基板ホルダ61より電力を供給して、2箇所から通電するようにして行う。ところで、剥離面51に露出されているNi層23は全ての外部電極3bの形成部分や搭載パッド部4bの形成部分において電気的に接続されている。したがって、矢印62で示すように、全ての外部電極3bの形成部分や搭載パッド部4bの形成部分に基板ホルダ61から供給された電流が流れる。そして、図5(b)に示すように、樹脂封止体50の剥離面51にパターニングされたSn−Pb層52を形成する。
次に、分割工程について、図5(b),(c)および図7を参照して説明する。
図5(b)の2点鎖線53に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体50をダイシングする。ダイジングは、ダイシングライン75,76において行われる。図7に示すように、Sn−Pb層で形成されためっきパターンの辺71,72および辺73,74はダイシングライン75,76に沿って形成されているので、辺71,72および辺73,74を目印として画像認識し、ダイシングを行うことができる。そして、図5(c)に示すように、一つの樹脂封止体50が分割され、半導体装置1が完成する。
以上の第1の実施形態による半導体装置1の製造方法は次のような作用効果を奏する。
(1)以上の実施の形態によれば、個々の半導体装置1に切断する前に、樹脂封止体50の剥離面51のNi層23に半田接続用のSn−Pb層52を成膜する。したがって、個々の半導体装置1ごとの半田接続用のSn−Pb層52を成膜する工程が必要なく、半導体装置1の製造コストを安くすることができる。
(2)樹脂封止体50の剥離面51に形成されている外部電極3bや搭載パッド部4bに相当するNi層23は電気的に接続されるように形成されている。このため、半導体装置1の外部電極3bと搭載パッド部4bとにおけるSn−Pb層3c,4cの膜厚および膜質を1回のめっき処理で安定的に精度よく均一にすることができる。
(3)外部電極3bや搭載パッド部4bに形成されたSn−Pb層52のパターンの辺の一部は樹脂封止体50のダイシングライン75,76に沿って形成される。したがって、Sn−Pb層52で形成されたそのパターンの辺の一部を目印にすることによって、ダイシングラインを画像認識するためのマークを別途形成する必要がない。
−第2の実施の形態−
本発明の第2の実施形態の半導体装置1Aの構造について、図8を参照して説明する。第1の実施形態の半導体装置1と共通する部分は同じ符号を使用し、共通する部分の説明は省略する。
図8(a)は半導体装置1Aの断面図である。図8(b)は半導体装置1Aの裏面図である。外部電極3bおよび搭載パッド部4b下面には、半田と接続するためのAu層3d,4dが形成される。また、半導体装置1Aの底面において、Au層3d,4dと樹脂6とは同一の平面に形成されている。半導体装置1Aの底面には、図8(b)に示すように、樹脂6と外部電極3bおよび搭載パッド部4bに形成したAu層3d,4dとが露呈している。
次に本発明の第2の実施形態の半導体装置1Aの製造方法について、図9および図10を参照して説明する。第2の実施形態の半導体装置1Aの製造方法は、第1金属層形成工程と、半導体素子実装工程と、樹脂封止工程と、金属板剥離工程と、分割工程とからなり、第2金属形成工程を有さない点で第1の実施形態の半導体装置1の製造方法と異なる。第1の実施形態の半導体装置1の製造方法と共通する部分は同じ符号を使用する。
第1金属層形成工程について、図9(a)〜(d)を参照して説明する。
図9(a)に示すように、レジスト22を可撓性を有する金属板21の両面に塗布またはラミネートする。次にアクリルフィルムベースのパターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図9(b)に示すように、金属層を形成する部分のレジスト22を除去する。このとき、金属板21の一方の面には金属層を形成しないので、全面をレジスト22によって覆う。次に、レジスト22を除去した部分の金属板21面をソフトエッチングし、そして、酸活性処理を行う。
酸活性処理を行った金属板21をAuめっき溶液に浸漬して金属板21に電力を供給する。そして、Au層91を形成する。次に、Niめっき溶液に浸漬して金属板21に電力を供給し、電鋳を行う。そして、Ni層23を形成する。次に、Agめっき溶液に金属板21を浸漬して金属板21に電力を供給する。そして、Ag層24を形成する。このようにして、図9(c)に示すように、金属板21にAu層91とNi層23とAg層24とを形成する。そして、図9(d)に示すように、レジスト22を金属板21から剥離する。以下、半導体素子実装工程と、樹脂封止工程と、金属板剥離工程と、分割工程とは、第1の実施形態の半導体装置製造方法と同じなので説明を省略する。
以上の第2の実施形態による半導体装置1Aの製造方法は、第1の実施形態による半導体装置製造方法の実施形態による作用効果(1)のほかに次のような作用効果を奏する。
(1)以上の実施の形態によれば、金属板21を剥離した後、ダイシングで分割すれば半導体装置1Aが完成する。ところで外部電極3bの下面にはAu層3dが形成されているので、金属板21の剥離のあと、半導体装置1Aを半田接続用の金属層を形成する必要がない。したがって、金属板21を樹脂封止体100から剥離した後のめっき処理の必要がないので、半導体装置の製造コストを安くすることができる。
以上の実施の形態の半導体装置1,1Aおよび半導体装置1,1Aの製造方法を次のように変形することができる。
(1)以上の実施の形態では、半導体素子2と外部電極3bをワイヤ5で接続したが、図11(a)および(b)に示すようにハンダバンプ110でフリップチップ接続してもよい。図11(a)は半導体装置1の断面図である。図11(b)は半導体装置1の裏面図である。ハンダバンプ110でフリップチップ接続する場合は、搭載パッド部4bを設けず、外部電極3bのみ設けることとなる。この場合においても、樹脂封止体50の剥離面51に形成されている外部電極3bに相当するNi層23は、図6と同様に電気的に接続されるように形成されている。また、ワイヤ5を用いて接続する場合に比べて、半導体装置1をさらに低背化、小型化することができる。そして、半導体装置1の低背化、小型化に伴い、外部電極3bにおけるSn−Pb層3c,4cの膜厚および膜質の均一性に対する要求が厳しくなるので、半導体素子2と外部電極4bをハンダバンプ110でフリップチップ接続した場合において、本発明の効果が一層発揮される。
(2)以上の実施の形態では、外部電極3bおよび搭載パッド部4bはNiまたはNi・Co合金より形成したが、導電性を有する金属であればNiまたはNi・Co合金に限定されない。
(3)以上の実施の形態では、ワイヤ接続用の金属層や半田接続用の金属層をめっき法によって形成したが、真空蒸着法やCVD法によって形成してもよい。
(4)以上の実施の形態では、Ni層23の上面側にAg層24を形成しているが、ワイヤ5とNi層23とを接続できるようにするためのものであれば、Ag層24に限定されない。たとえば、Au層を形成してもよい。また、ワイヤ5を直接Ni層23に接続できる場合は、Ag層24を形成しなくてもよい。
(5)以上の実施の形態では、Ni層の下面側にSn−Pb層52やAu層91を形成したが、外部電極4bと半田と接合するための金属層であれば実施の形態に限定されない。たとえば、Sn−Ag層、Sn−Cu層、Sn−Bi層またはSn層を形成してもよい。
(6)以上の実施の形態では、外部電極3bおよび搭載パッド部4bの厚さは50〜80μmであり、Ag層3a,4aの厚さは約2.5μmであり、Sn−Pb層3c,4cの厚さは3〜20μmであったが、実施の形態には限定されない。
(7)以上の第1の実施形態では、第2金属層形成工程について、電力の供給は、2箇所から通電するようにして行ったが、2箇所に限定されず、2箇所以上の複数箇所から通電してもよい。
(8)以上の実施の形態では、可撓性を有する金属板21にNi層23やレジスト22などを形成したが、可撓性を有し、導電性を有する導電性基板であればSUSステンレス鋼板やCu板に限定されない。たとえば、SUSステンレス鋼板やCu板以外の金属薄板を使用してもよいし、導電性樹脂を使用してもよい。また、表面に導電膜を形成した基板を使用してもよい。
特許請求の範囲の要素と実施の形態との対応関係を説明する。
本発明の第1の金属層はNi層23およびAg層24に対応し、第2の金属層はSn−Pb層52に対応する。半田接続用の金属層はSn−Pb層52に対応し、金属層形成工程は第2金属層形成工程に対応する。なお、以上の説明はあくまで一例であり、発明を解釈する上で、上記の実施形態の構成要素と本発明の構成要素との対応関係になんら限定されるものではない。
本発明の第1の実施形態の半導体装置の構造を示す図である。 本発明の第1の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法におけるレジストが形成された金属板を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法における樹脂の封止を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法におけるSn−Pbめっき処理を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法におけるダイシング工程を説明するための図である。 本発明の第2の実施形態の半導体装置の構造を示す図である。 本発明の第2の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第2の実施形態の半導体装置の製造方法を説明するための図である。 半導体素子をフリップチップ接続した半導体装置を説明するための図である。
符号の説明
1,1A 半導体装置
2 半導体素子
3a,4a,24 Ag層
3b 外部電極
3c,4c,52 Sn−Pb層
3d,4d,91 Au層
4b 搭載パッド部
5 ワイヤ
6 樹脂
21 金属板
22,22a,22b レジスト
23 Ni層
41 金型
50 樹脂封止体
51 剥離面
61 基板ホルダ
110 ハンダバンプ

Claims (4)

  1. パターニングされた第1の金属層が形成されている可撓性平板状の導電性基板を用い、前記第1の金属層に複数の半導体素子を隣接して搭載し、前記半導体素子と前記第1の金属層とを電気的に接続する半導体素子実装工程と、
    前記第1の金属層および前記半導体素子を樹脂封止する樹脂封止工程と、
    前記導電性基板を剥離して樹脂封止体を得る剥離工程と、
    前記樹脂封止体の前記導電性基板を剥離した剥離面に露出する前記第1の金属層に第2の金属層を形成する金属層形成工程と、
    前記金属層形成工程において第2の金属層が形成された樹脂封止体を切断して、個々の半導体装置に分割する分割工程とを備えることを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記複数の半導体素子がそれぞれ実装される複数の第1の金属層は互いに電気的に接続されたパターンとして形成され、
    前記金属層形成工程は、前記第1の金属層のパターンの複数箇所から通電して前記第2の金属層を形成することを特徴とする半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
  4. 半導体素子と、
    前記半導体素子が電気的に接続されている外部電極とを備える一組の組立体を樹脂によって複数隣接配置して封止する樹脂封止体であって、
    前記複数組の組立体における各外部電極に半田接続用の金属層が形成されていることを特徴とする樹脂封止体。
JP2005098665A 2005-03-30 2005-03-30 半導体装置の製造方法、半導体装置および樹脂封止体 Pending JP2006278914A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005098665A JP2006278914A (ja) 2005-03-30 2005-03-30 半導体装置の製造方法、半導体装置および樹脂封止体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005098665A JP2006278914A (ja) 2005-03-30 2005-03-30 半導体装置の製造方法、半導体装置および樹脂封止体

Publications (1)

Publication Number Publication Date
JP2006278914A true JP2006278914A (ja) 2006-10-12

Family

ID=37213312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005098665A Pending JP2006278914A (ja) 2005-03-30 2005-03-30 半導体装置の製造方法、半導体装置および樹脂封止体

Country Status (1)

Country Link
JP (1) JP2006278914A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146585A (ja) * 2010-01-15 2011-07-28 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板及びその製造方法並びにそれを用いた半導体装置の製造方法
CN102790140A (zh) * 2011-05-20 2012-11-21 旭德科技股份有限公司 封装结构及其制作方法
JP2014138170A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
CN104465544A (zh) * 2013-09-18 2015-03-25 精工电子有限公司 半导体装置及其制造方法
JP2015073120A (ja) * 2009-09-29 2015-04-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10134659B2 (en) 2009-09-29 2018-11-20 Renesas Electronics Corporation Semiconductor device with overlapped lead terminals

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015073120A (ja) * 2009-09-29 2015-04-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10134659B2 (en) 2009-09-29 2018-11-20 Renesas Electronics Corporation Semiconductor device with overlapped lead terminals
JP2011146585A (ja) * 2010-01-15 2011-07-28 Sumitomo Metal Mining Co Ltd 半導体素子搭載用基板及びその製造方法並びにそれを用いた半導体装置の製造方法
CN102790140A (zh) * 2011-05-20 2012-11-21 旭德科技股份有限公司 封装结构及其制作方法
JP2012244160A (ja) * 2011-05-20 2012-12-10 Kyokutoku Kagi Kofun Yugenkoshi パッケージ構造およびその製造方法
CN102790140B (zh) * 2011-05-20 2015-04-01 旭德科技股份有限公司 封装结构及其制作方法
JP2014138170A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
CN104465544A (zh) * 2013-09-18 2015-03-25 精工电子有限公司 半导体装置及其制造方法
JP2015060917A (ja) * 2013-09-18 2015-03-30 セイコーインスツル株式会社 半導体装置およびその製造方法
TWI627721B (zh) * 2013-09-18 2018-06-21 日商艾普凌科有限公司 半導體裝置之製造方法

Similar Documents

Publication Publication Date Title
JP4032063B2 (ja) 半導体装置の製造方法
TWI364101B (en) Semiconductor package and a manufacturing method thereof
JP2008306128A (ja) 半導体装置およびその製造方法
JP2009055055A (ja) 半導体装置の製造方法
JP2008047832A (ja) 半導体装置および半導体装置製造方法
JP6838104B2 (ja) 半導体装置用基板および半導体装置
JP2006278914A (ja) 半導体装置の製造方法、半導体装置および樹脂封止体
JPH01235170A (ja) マイクロ入出力ピンおよびその製造方法
JP2005244033A (ja) 電極パッケージ及び半導体装置
JP2006196922A (ja) 半導体装置、その製造方法、及び電着フレーム
JP2006303305A (ja) 半導体装置
JP2007048978A (ja) 半導体装置及びその製造方法
JP2018022772A (ja) リードフレーム
JP4073308B2 (ja) 回路装置の製造方法
JP4288277B2 (ja) 半導体装置
JP2007048911A (ja) 半導体装置、半導体装置の製造方法およびその製造方法に用いるシート
JP2005203390A (ja) 樹脂封止型半導体装置の製造方法
JP2006303028A (ja) 半導体装置および半導体装置の製造方法
JP2007157846A (ja) 半導体装置の製造方法
JP2022168143A (ja) 半導体装置用基板、および半導体装置
JP4549318B2 (ja) 半導体装置および半導体装置の製造方法
JP6913993B2 (ja) 半導体装置用基板、半導体装置の製造方法
JP2014022582A (ja) 半導体装置の製造方法、及び半導体装置
JP6889531B2 (ja) 半導体装置用基板およびその製造方法、半導体装置の製造方法
JP2006351835A (ja) 半導体装置および半導体装置の製造方法