KR20150018592A - 하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어 - Google Patents

하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어 Download PDF

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Abstract

기판 위의 에칭층 상에 형성된 탄소계 하드마스크층을 개구하는 방법이 제공된다. 하드마스크층은 패터닝된 마스크 아래에 배치된다. 기판은 플라즈마 프로세싱 챔버 내에 배치된다. COS 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키고, 하드마스크 개구 가스로부터 플라즈마를 형성하고 그리고 하드마스크 개구 가스의 유입을 중지시킴으로써, 하드마스크층이 개구된다. 하드마스크층은 아몰퍼스 탄소로 이루어질 수도 있고, 또는 스펀온 탄소 (spun-on carbon) 로 이루어질 수도 있으며, 하드마스크 개구 가스는 O2 를 더 포함할 수도 있다.

Description

하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어{HARDMASK OPEN AND ETCH PROFILE CONTROL WITH HARDMASK OPEN}
본 발명은 반도체 디바이스의 제조 동안 마스크를 통해 에칭층을 에칭하는 것에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 디바이스의 제조 동안 하드마스크를 통해 고 애스펙트비 (high aspect ratio) 의 피쳐를 에칭하는 것에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐는 패터닝된 마스크에 의해 정의된다.
증가된 밀도를 제공하기 위해, 피쳐 크기가 감소된다. 이것은 피쳐의 임계 치수 (CD; Critical Dimension) 를 감소시킴으로써 달성될 수도 있는데, 이는 개선된 분해능을 요구한다.
에칭층에 고 애스펙트비의 피쳐를 형성하는데 있어서, 하드마스크층 위에 마스크를 가진 채로 에칭층 위에 이 하드마스크층이 형성될 수도 있다. 추가적으로, 고성능 ULSI 디바이스의 제조 프로세스에 있어서 다층 레지스트 (Multi-Layer Resist) 가 널리 이용되고 있다. 다층 레지스트는 통상 패터닝 레지스트층, 스핀온 글래스 (SOG; spin-on-glass) 중간층, 및 하부 레지스트층을 포함한다. 패터닝 레지스트층은 포토레지스트일 수도 있다. 하부 레지스트층은 스퍼터링된 탄소막 (sputtered carbon film), 또는 스펀온 탄소막 (spun-on carbon film) 일 수도 있다.
상기한 점을 달성하기 위해 그리고 본 발명의 목적에 따라서, 마스크 아래에 배치된 하드마스크층 아래에 배치되고 기판 위에 있는 에칭층을 에칭하는 방법이 제공된다. 기판은 플라즈마 프로세싱 챔버 내에 배치된다. 황화카르보닐 (carbonyl sulfide; COS) 또는 CS2 을 갖는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키고, 하드마스크 개구 가스로부터 플라즈마를 형성하고 그리고 하드마스크 개구 가스의 유입을 중지시킴으로써, 하드마스크층이 개구된다. 하드마스크를 통해 에칭층에 피쳐가 에칭된다. 하드마스크가 제거된다.
본 발명의 다른 양태에 있어서, 마스크 아래에 배치된 하드마스크층 아래에 배치되고 기판 위에 있는 에칭층을 에칭하는 방법이 제공되는데, 여기서 하드마스크는 탄소계 재료 또는 실리콘 도핑된 탄소계 성분 중 하나를 포함한다. 기판은 플라즈마 프로세싱 챔버 내에 배치된다. COS 또는 CS2 의 첨가제와 함께 O2, CO2, N2 또는 H2 중 적어도 하나의 개구 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키고, 하드마스크 개구 가스로부터 플라즈마를 형성하고 그리고 하드마스크 개구 가스의 유입을 중지시킴으로써, 하드마스크층이 개구된다. 하드마스크를 통해 에칭층에 피쳐가 에칭된다. 하드마스크가 제거된다.
본 발명의 또 다른 양태에 있어서, 기판 위의 에칭층 상에 형성된 탄소계 하드마스크층을 개구하는 방법이 제공된다. 하드마스크층은 패터닝된 마스크 아래에 배치된다. 기판은 플라즈마 프로세싱 챔버 내에 배치된다. COS 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키고, 하드마스크 개구 가스로부터 플라즈마를 형성하고 그리고 하드마스크 개구 가스의 유입을 중지시킴으로써, 하드마스크층이 개구된다. 하드마스크층은 아몰퍼스 탄소로 이루어질 수도 있고, 또는 스펀온 탄소로 이루어질 수도 있으며, 하드마스크 개구 가스는 O2 를 더 포함할 수도 있다.
본 발명의 또 다른 양태에 있어서, 기판 위의 에칭층 상에 형성된 다층 레지스트 마스크 에서의 스펀온 탄소층을 개구하는 방법이 제공된다. 다층 레지스트 마스크는, 스펀온 탄소층, 스펀온 탄소층 위에 배치된 산화물계 재료층, 및 산화물계 재료층 상에 배치된 패터닝된 마스크를 포함한다. 기판은 플라즈마 프로세싱 챔버 내에 배치된다. 산화물계 재료층은 패터닝된 마스크를 이용하여 패터닝된다. COS 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키고, 하드마스크 개구 가스로부터 플라즈마를 형성하고 그리고 하드마스크 개구 가스의 유입을 중지시킴으로써, 패터닝된 산화물계 재료층을 이용하여 스펀온 탄소층이 개구된다. 하드마스크 개구 가스는 O2 를 더 포함할 수도 있다. 개구된 스펀온 탄소층을 통해 에칭층에 피쳐가 에칭될 수도 있고, 그후, 패터닝된 스펀온 탄소층이 챔버에서 제거될 수도 있다.
본 발명의 또 다른 양태에 있어서, 마스크 아래의 탄소 함유 하드마스크 아래에 있고 기판 위에 있는 에칭층에 고 애스펙트비의 피쳐를 에칭하는 장치가 제공된다. 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 적어도 하나의 전극에 전기적으로 접속된 적어도 하나의 RF 전원, 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함하는 플라즈마 프로세싱 챔버가 제공된다. 가스 소스가 가스 유입구와 유체 연결되고, 개구 성분 소스, 에칭 가스 소스 및 첨가제 소스를 포함한다. 제어기가 가스 소스, RF 바이어스 소스, 및 적어도 하나의 RF 전원에 제어가능하게 접속되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 첨가제 소스로부터의 COS 또는 CS2 의 첨가제와 함께 개구 성분 소스로부터의 O2, CO2, N2 또는 H2 중 적어도 하나의 개구 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키기 위한 컴퓨터 판독가능 코드, 하드마스크 개구 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 개구 가스의 유입을 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 하드마스크층을 개구하기 위한 컴퓨터 판독가능 코드; 에칭 가스 소스로부터 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 에칭 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 에칭 가스를 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 하드마스크를 통해 에칭층에 피쳐를 에칭하기 위한 컴퓨터 판독가능 코드; 및 하드마스크를 제거하기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 다른 양태에 있어서, 상부에 형성된 다층 레지스트 마스크를 이용하여 기판 위의 에칭층을 에칭하는 장치가 제공된다. 다층 레지스트 마스크는, 에칭층 상에 형성된 스펀온 탄소층, 스펀온 탄소층 상에 배치된 산화물계 재료층, 및 산화물계 재료층 상에 배치된 패터닝된 마스크를 포함한다. 이 장치는 플라즈마 프로세싱 챔버를 포함한다. 플라즈마 프로세싱 챔버는, 플라즈마 프로세싱 챔버 인클로저를 형성하는 챔버 벽, 플라즈마 프로세싱 챔버 인클로저 내부에서 기판을 지지하는 기판 지지체, 플라즈마 프로세싱 챔버 인클로저 내의 압력을 조절하기 위한 압력 조절기, 플라즈마를 유지하기 위해 플라즈마 프로세싱 챔버 인클로저에 전력을 제공하기 위한 적어도 하나의 전극, 적어도 하나의 전극에 전기적으로 접속된 적어도 하나의 RF 전원, 플라즈마 프로세싱 챔버 인클로저에 가스를 제공하기 위한 가스 유입구, 및 플라즈마 프로세싱 챔버 인클로저로부터 가스를 배출하기 위한 가스 배출구를 포함한다. 이 장치는, 가스 유입구와 유체 연결되고, 패터닝 가스 소스, 개구 가스 소스 및 에칭 가스 소스를 포함하는 가스 소스; 및 가스 소스, RF 바이어스 소스 및 적어도 하나의 RF 전원에 제어가능하게 접속된 제어기를 더 포함한다. 제어기는 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 패터닝된 마스크를 이용하여 산화물계 재료층을 패터닝하기 위한 컴퓨터 판독가능 코드; COS 성분을 포함하는 하드마스크 개구 가스를 플라즈마 프로세싱 챔버 내로 유입시키기 위한 컴퓨터 판독가능 코드, 하드마스크 개구 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 하드마스크 개구 가스의 유입을 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 패터닝된 산화물계 재료층을 이용하여 스펀온 탄소층을 개구하기 위한 컴퓨터 판독가능 코드를 포함한다. 컴퓨터 판독가능 매체는, 에칭 가스 소스로부터 에칭 가스를 제공하기 위한 컴퓨터 판독가능 코드, 에칭 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드, 및 에칭 가스를 중지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 개구된 스펀온 탄소층을 통해 에칭층에 피쳐를 에칭하기 위한 컴퓨터 판독가능 코드를 더 포함한다. 또한, 컴퓨터 판독가능 매체는 패터닝된 스펀온 탄소층을 제거하기 위한 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이러한 특징 및 다른 특징은 발명의 상세한 설명에서 다음의 도면들과 관련되어 이하 더욱 상세하게 기재될 것이다.
본 발명은 첨부 도면의 도에 있어서 한정을 위해서가 아닌 예시를 위해서 설명되며, 첨부 도면에 있어서의 유사한 참조 부호들은 유사한 구성 요소들을 지칭한다.
도 1 은 본 발명의 실시형태의 하이 레벨 플로우차트이다.
도 2 는 에칭에 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 3a 및 도 3b 는 본 발명의 실시형태에 사용되는 제어기를 구현하기에 적합한 컴퓨터 시스템을 도시한다.
도 4a 내지 도 4e 는 본 발명의 실시형태에 따라 프로세싱된 스택의 개략도이다.
도 5 는 첨가제에 의해 하드마스크층을 개구하는 단계의 보다 상세한 플로우차트이다.
도 6 은 본 발명의 일 실시형태에 따른 기판 상에 형성된 에칭층 상에 형성된 다층 레지스트 마스크의 예의 개략 단면도이다.
도 7 은 본 발명의 이 실시형태에 따른 다층 레지스트 마스크를 이용하여 기판 상에 형성된 에칭층을 에칭하는 프로세스의 하이 레벨 플로우차트이다.
도 8 은 본 발명의 일 실시형태에 따른 개구 및 에칭에 이용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 9a 는 본 발명의 일 실시형태에 따른 개구 프로세스 이후의 스펀온 탄소층의 프로파일의 개략 단면도이다.
도 9b 는 참조로서 (COS 를 갖지 않는) 종래의 개구 프로세스 이후의 스펀온 탄소층의 프로파일의 개략 단면도이다.
바람직한 실시형태의 상세한 설명
이하, 본 발명은 첨부 도면들에 도시된 바와 같이 그 몇몇 바람직한 실시형태들을 참조하여 상세하게 설명될 것이다. 다음의 설명에서, 다수의 특정 상세내용이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 이러한 특정 상세내용의 일부 또는 전부 없이도 본 발명이 실시될 수도 있음은 당업자에게 자명할 것이다. 다른 예시에서, 본 발명을 불필요하게 모호하게 하지 않게 하기 위하여, 주지된 프로세스 단계들 및/또는 구조들에 대해서는 상세하게 기재되지 않는다.
이해를 돕기 위해, 도 1 은 본 발명의 실시형태에 이용되는 프로세스의 하이 레벨 플로우차트이다. 에칭층, 그 상부의 하드마스크층, 그 상부의 마스크를 갖는 기판이 에칭 챔버 내에 배치된다 (단계 104). COS (carbonyl sulfide) 또는 CS2 (carbon sulfide) 의 첨가제와 함께 개구 가스를 이용하여 하드마스크층이 개구된다 (단계 108). 하드마스크를 통해 에칭층에 피쳐가 에칭된다 (단계 112). 상기 에칭 프로세스 동안 COS 또는 CS2 를 포함하는 패시베이션 가스 (passivation gas) 를 이용하여 피쳐가 패시베이팅된다 (단계 116). 그후, 하드마스크가 완전히 제거된다 (단계 120).
도 2 는 본 발명을 실시할 때 이용될 수도 있는 플라즈마 프로세싱 챔버 (에칭 반응기) 의 개략도이다. 본 발명의 하나 이상의 실시형태에 있어서, 에칭 반응기 (200) 는 챔버 벽 (250) 내부에 상부 중앙 전극 (206), 상부 외측 전극 (204), 하부 중앙 전극 (208), 및 하부 외측 전극 (210) 을 포함한다. 상부 절연체 링 (207) 은 상부 외측 전극 (204) 으로부터 상부 중앙 전극 (206) 을 절연시킨다. 하부 절연체 링 (212) 은 하부 외측 전극 (210) 으로부터 하부 중앙 전극 (208) 을 절연시킨다. 또한, 에칭 반응기 (200) 내부에서는, 기판 (280) 이 하부 중앙 전극 (208) 의 상단에 위치된다. 선택적으로, 하부 중앙 전극 (208) 은 기판 (280) 을 유지하기 위한 적절한 기판 척킹 메커니즘 (substrate chucking mechanism) (예컨대, 정전기적, 기계적 클램핑 등) 을 통합한다.
가스 소스 (224) 가 에칭 반응기 (200) 에 접속되어, 에칭 프로세스 동안 에칭 반응기 (200) 의 플라즈마 영역 (240) 내로 에칭 가스를 공급한다. 이 예에 있어서, 가스 소스 (224) 는 개구 가스 소스 (264), 에칭 가스 소스 (266), 및 COS 또는 CS2 소스 (268) 를 포함하고, 이들 소스는 하드마스크 개구 가스에 이용되는 가스를 제공한다.
바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252) 및 제 2 여기 RF 소스 (256) 는 제어기 (235) 를 통해 에칭 반응기 (200) 에 전기적으로 접속되어 전극 (204, 206, 208 및 210) 에 전력을 제공한다. 바이어스 RF 소스 (248) 는 바이어스 RF 전력을 발생시키고, 이 바이어스 RF 전력을 에칭 반응기 (200) 에 공급한다. 바람직하게, 이 바이어스 RF 전력은 1 kHz 와 10 MHz 사이의 주파수를 가진다. 보다 바람직하게, 이 바이어스 RF 전력은 1 MHz 와 5 MHz 사이의 주파수를 가진다. 보다 더 바람직하게, 이 바이어스 RF 전력은 약 2 MHz 의 주파수를 가진다.
제 1 여기 RF 소스 (252) 는 소스 RF 전력을 발생시키고, 이 소스 RF 전력을 에칭 반응기 (200) 에 공급한다. 바람직하게, 이 소스 RF 전력은 바이어스 RF 전력보다 더 큰 주파수를 가진다. 보다 바람직하게, 이 소스 RF 전력은 10 MHz 와 40 MHz 사이의 주파수를 가진다. 가장 바람직하게, 이 소스 RF 전력은 27 MHz 의 주파수를 가진다.
제 2 여기 RF 소스 (256) 는 다른 소스 RF 전력을 발생시키고, 제 1 여기 RF 소스 (252) 에 의해 발생되는 RF 전력에 추가하여, 이 소스 RF 전력을 에칭 반응기 (200) 에 공급한다. 바람직하게, 이 소스 RF 전력은 바이어스 RF 소스 및 제 1 여기 RF 소스보다 더 큰 주파수를 가진다. 보다 바람직하게, 제 2 여기 RF 소스는 40 MHz 이상의 주파수를 가진다. 가장 바람직하게, 이 소스 RF 전력은 60 MHz 의 주파수를 가진다.
상부 전극 및 하부 전극의 다양한 조합으로 상이한 RF 신호가 공급될 수도 있다. 바람직하게, 가장 낮은 주파수의 RF 는 에칭될 재료가 배치되는 하부 전극을 통해 인가되어야 하고, 이 예에서 이 하부 전극은 하부 중앙 전극 (208) 이다.
제어기 (235) 는 가스 소스 (224), 바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252) 및 제 2 여기 RF 소스 (256) 에 접속된다. 제어기 (235) 는 3 개의 RF 소스 (248, 252, 256) 로부터의 RF 전력의 발생, 전극 (204, 206, 208 및 210), 및 배출 펌프 (220) 뿐만 아니라, 에칭 반응기 (200) 내로의 에칭 가스의 유입도 제어한다.
이 예에 있어서, 플라즈마 및 가스의 한정을 제공하기 위해 한정 링들 (202) 이 제공되고, 이 플라즈마 및 가스는 한정 링들 사이를 지나서 배출 펌프에 의해 배출된다.
도 3a 및 도 3b 는 본 발명의 하나 이상의 실시형태에 사용되는 제어기 (235) 를 구현하기에 적합한 컴퓨터 시스템을 도시한다. 도 3a 는 컴퓨터 시스템 (300) 의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄회로 보드 및 소형 휴대 장치에서부터 대형 슈퍼 컴퓨터까지 이르는 수많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (300) 은 모니터 (302), 디스플레이 (304), 하우징 (306), 디스크 드라이브 (308), 키보드 (310) 및 마우스 (312) 를 포함한다. 디스크 (314) 는 컴퓨터 시스템 (300) 으로 그리고 컴퓨터 시스템 (300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 3b 는 컴퓨터 시스템 (300) 에 대한 블록도의 예이다. 다양한 서브시스템이 시스템 버스 (320) 에 부착된다. 프로세서(들) (322) (또한 중앙 처리장치 또는 CPU 라고 칭함) 는, 메모리 (324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (324) 는 RAM (Random Access Memory) 및 ROM (Read-Only Memory) 을 포함한다. 당업계에 주지된 바와 같이, ROM 은 데이터 및 명령들을 일방향으로 CPU 에 전달하도록 작용하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 메모리들 모두는 이하 설명되는 임의의 적합한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (326) 는 CPU (322) 에 양방향으로 커플링되는데; 그것은 추가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 주 저장소보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 적절한 경우에, 고정 디스크 (326) 내에 보존되는 정보가 메모리 (324) 에서의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (322) 는 또한 디스플레이 (304), 키보드 (310), 마우스 (312) 및 스피커 (330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (322) 는 선택적으로 네트워크 인터페이스 (340) 를 사용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신했을 수도 있고, 또는 상기 서술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력했을 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (322) 상에서만 실행할 수도 있고, 또는 프로세싱의 일부를 공유하는 원격 CPU 와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가적으로, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수도 있으며, 또는 컴퓨터 소프트웨어 업계의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 그리고 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 포함된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
실시예
본 발명의 이해를 돕기 위해, 도 4a 는 기판 (404), 그 상부에 제공된 에칭층 (408), 그 상부에 제공된 하드마스크층 (412), 그 상부에 제공된 마스크 (416), 그 상부에 제공된 포토레지스트 마스크 (420) 를 갖는 스택 (400) 의 개략 단면도이다. 본 발명의 이 실시형태에 있어서, 기판 (404) 은 실리콘 웨이퍼이고, 에칭층 (408) 은 도핑된 또는 미도핑된 실리콘 산화물 무기계 또는 유기계 로우-k (low-k) 유전체 재료와 같은 유전체층이고, 하드마스크층 (412) 은 아몰퍼스 탄소이고, 마스크 (416) 는 실리콘 산화물 (SiO2) 또는 실리콘 산질화물 (SiON) 이다. 다른 예에 있어서, 에칭층은 실리콘 이산화물계 재료, 유기-실리케이트 글래스, 실리콘 질화물계 재료, 실리콘 산질화물계 재료, 실리콘 탄화물계 재료, 실리콘 또는 폴리-실리콘 재료, 또는 임의의 금속 게이트 재료 중 적어도 하나이다. 다른 예에 있어서, 하드마스크는 탄소계 재료 또는 탄소 성분을 갖는 실리콘계 재료이다.
기판 (404), 에칭층 (408), 하드마스크층 (412) 및 마스크 (416) 가 에칭 반응기 (200) 내에 배치된다 (단계 104). 도 4b 에 도시된 바와 같이, 마스크 (416) 를 패터닝하기 위해 마스크 (416) 가 포토레지스트 마스크를 통해 에칭된다. 종종, 마스크 (416) 는 일 층 (DARC; Dielectric Anti-Reflective Coating) 또는 2 층 (BARC/DARC; Bottom Anti-Reflective Coating/Dielectric Anti-Reflective Coating) 으로 구성된다. 이런 종류의 마스크를 개구하는데 유용한 가스는, Ar 과 O2 를 첨가하거나 또는 Ar 과 O2 를 첨가하지 않은, 불화탄소계 또는 수소화불화탄소계 화학물질을 가진다.
COS 또는 CS2 첨가제를 이용하여 하드마스크층이 개구된다 (단계 108). 도 5 는 COS 또는 CS2 첨가제를 이용하여 하드마스크층을 개구하는 단계의 보다 상세한 플로우차트이다. 첨가제와 함께 개구 가스가 에칭 챔버 내로 유입된다 (단계 504). 이 예에 있어서, O2, COS 및 가능한 불활성 가스를 포함하는 개구 가스가 제공된다. 개구 가스가 플라즈마로 형성된다 (단계 508). 하드마스크를 개구하기 위해 플라즈마가 이용된다. 도 4c 는 개구 프로세스가 하드마스크층 (412) 에 피쳐를 개구한 후의 스택 (400) 의 개략 단면도이다. 일단 하드마스크층 (412) 에 피쳐가 개구되면, 개구 가스의 유입이 중지된다 (단계 512). 아마도, 이 단계 동안, 포토레지스트 (PR) 층이 완전히 제거될 것이다.
하드마스크 개구를 위한 예시 레시피는 20 mTorr 의 챔버 압력을 제공한다. 정전 척 온도는 -10 ℃ 로 유지된다. 상부 전극 온도는 140 ℃ 로 유지된다. 대안으로서, 정전 척 온도는 30 ℃ 로 유지되고, 상부 전극 온도는 110 ℃ 로 유지된다. 200 sccm O2 및 10 sccm COS 의 개구 가스가 제공된다. 60 MHz 에서의 600 W 가 52 초간 제공된다. 이 예시 레시피에 대해, 하드마스크를 제거하는 에칭 레이트는 약 6000 Å/min 이다.
개구된 하드마스크층을 통해 에칭층에 피쳐가 에칭된다 (단계 112). 이용되는 레시피는 에칭되어야 할 재료의 종류에 의존한다. TEOS, BPSG, 로우-k 유전체, FSG, SiN 등에 대해, 상이한 프로세스 레시피가 요구된다.
도 4d 는 에칭층 (408) 에 피쳐가 에칭된 후의 스택 (400) 의 개략 단면도이다. 마스크 (416) 는 에칭층 (408) 과 동일한 재료일 수도 있고 또는 에칭층 (408) 과 유사한 에칭 특성을 가질 수도 있다. 결과적으로, 에칭층 (408) 과 마스크 (416) 사이의 선택도는 매우 낮을 수도 있고 또는 대략 1:1 일 수도 있는데, 이는 이 마스크가 에칭층 (408) 에서의 피쳐의 에칭 동안 에칭되어 없어지게 할 것이다. 하드마스크층 (412) 이 에칭층 (408) 과는 상이한 에칭 특성을 가지기 때문에, 에칭층 (408) 은 하드마스크에 관해 선택적으로 에칭된다.
본 발명의 다른 실시형태에 있어서, 에칭층은 미도핑된 또는 도핑된 실리콘 이산화물계 재료 (예컨대, TEOS, BPSG, FSG 등), 유기-실리케이트 글래스 (OSG; Organo-Silicate Glass), 다공성 OSG, 실리콘 질화물계 재료, 실리콘 산질화물계 재료, 실리콘 탄화물계 재료, 로우-k 유전체 또는 임의의 금속 게이트 재료일 수도 있다.
이 예에 있어서, 에칭된 피쳐가 패시베이팅된다 (단계 116). 이 예에 있어서, 챔버 압력은 20 mTorr 이다. 정전 척 온도는 -10 ℃ 로 유지된다. 상부 전극 온도는 140 ℃ 로 유지된다. 200 sccm O2 및 10 sccm COS 의 패시베이팅 가스가 제공된다. 60 MHz 에서의 600 W 가 제공된다. 이론에 얽매이지 않고, 패시베이션은 하드마스크층을 제거하거나 또는 박리하는 동안 에칭층을 보호하는 배리어를 제공한다고 여겨진다. 아마도, 아몰퍼스 탄소로부터의 탄소에 S 가 결합되어 C-S 또는 C-S-S-C 결합을 함유하는 구조를 형성할 것이다. 이런 종류의 화합물은 양호한 에칭 내성을 가진다고 여겨진다.
하드마스크가 제거된다 (단계 120). O2 박리 가스를 제공하는 것과 같은, 통상의 유기층 박리 프로세스가 이용될 수도 있다. 박리 동안 로우-k 유전체 및/또는 유기 유전체층을 보호하기 위해 패시베이션층이 이용될 수도 있다. 대안으로서, COS 또는 CS2 의 첨가제가 박리 가스에 부가되어 박리 프로세스 동안 보호층을 추가로 제공할 수도 있다. 에칭층을 손상시키지 않고, 임의의 잔류 패시베이션층을 제거하기 위해 하드마스크의 제거 이후에 습식-세정 (wet-clean) 프로세스가 이용될 수도 있다. 도 4e 는 하드마스크층이 박리된 후의 스택의 개략 단면도이다.
일 예에 있어서, 개구 가스는 불소를 포함하지 않는다. 불소가 사용되는지의 여부는 하드마스크의 재료에 의존한다. 불소 미포함 개구 가스는 실리콘을 함유하지 않는 하드마스크층을 개구할 수 있다. 다른 예에 있어서, 하드마스크층이 실리콘 성분을 가지는 경우, 개구 가스는 불소 성분을 가진다. 마스크 (416) 층에 대해 충분한 선택도를 가지기 위해 불소 조성이 적절히 조절되어야 한다.
COS 또는 CS2 이외에, 박리 가스는 O2, CO2, N2 또는 H2 중 적어도 하나를 포함한다. 보다 바람직하게, 박리 가스는 Ar 과 같은 충돌 성분 (bombarding component) 을 포함한다. 더욱 바람직하게, 박리 가스는 O2 또는 N2 를 포함한다. 가장 바람직하게, 박리 가스는 O2 를 포함한다.
다른 예는 패시베이션 단계를 제공하지 않거나 또는 COS 또는 CS2 첨가제 없이 패시베이션을 제공한다.
일 예에 있어서, 하드마스크는 아몰퍼스 탄소일 수 있고 또는 아몰퍼스 탄소 구조 내로 통합된 Si 를 함유할 수 있다. 가장 바람직하게, 하드마스크층은 아몰퍼스 탄소이다. 이러한 하드마스크는 스핀온되거나 또는 화학 기상 증착 (CVD) 될 수도 있고 또는 다른 방법에 의해 증착될 수도 있다. 다른 예에 있어서, 하드마스크층은 탄소 성분을 가진다 (예컨대, 탄소 성분을 갖는 실리콘계 하드마스크, 또는 아몰퍼스 탄소와 같은 탄소계 하드마스크). 본 발명은 이러한 층에 임의의 애스펙트비의 피쳐를 에칭하기 위해 이용될 수 있다.
바람직하게, 마스크층은 실리콘 산화물 또는 SiON 이다. 바람직하게, 마스크층 및 에칭층은 유사한 에칭 특성을 가진다. 바람직하게, 하드마스크층은 마스크층에 관해 선택적으로 에칭될 수도 있고, 에칭층은 하드마스크층에 관해 선택적으로 에칭될 수도 있다.
바람직하게, 본 발명은 20:1 보다 더 큰 고 애스펙트비의 에칭을 제공한다. 보다 바람직하게, 본 발명은 25:1 보다 더 큰 고 애스펙트비의 에칭을 제공한다.
본 발명의 일 실시형태에 따르면, 기판 위에 형성된 에칭층의 에칭시에 다층 레지스트 (MLR) 마스크가 이용된다. 도 6 은 기판 (602) 상에 형성된 에칭층 (604) 상에 형성된 다층 레지스트 마스크 (600) 의 예를 개략적으로 도시한다. 도 6 에 도시된 바와 같이, 다층 레지스트 마스크 (600) 는 에칭층 (604) 상에 형성된 스펀온 탄소 (SOC; Spun-On Carbon) 층 (606), 스펀온 탄소층 (606) 상에 배치된 산화물계 재료층 (608), 및 산화물계 재료층 (608) 상에 배치된 패터닝된 마스크 (610) 를 포함한다.
예컨대, 패터닝된 마스크 (610) 는 약 120 nm 의 두께를 갖는 패터닝된 포토레지스트 (PR) 마스크일 수도 있다. PR 마스크 (610) 는 약 70 nm 의 CD 를 갖는 침지 193nm 포토리소그래피에 의해 패터닝될 수도 있다. 산화물계 재료층 (608) 은 약 45 nm 의 두께를 갖는 스핀온 글래스 (SOG) 층과 같은 SiO2 계 재료로 이루어질 수도 있다. 스펀온 탄소층 (606) 은 하부 에칭층 (604) 의 에칭시의 하드마스크로서 이용될 수도 있고, 또한 스펀온 하드마스크 (SOH; spun-on hardmask) 라고 지칭될 수도 있다. 스펀온 탄소층 (606) 은 약 350 nm 의 두께를 가질 수도 있다. 통상 스퍼터 막 증착 프로세스를 필요로 하는 이전 실시형태에서의 아몰퍼스 탄소와 비교해서, 스펀온 탄소층은 종래의 레지스트 코터를 이용하여 스핀 코팅에 의해 형성되므로, 저렴하다. 스펀온 탄소는 아몰퍼스 탄소 보다 더 폴리머에 유사하므로, 더 소프트하다. 한편, 다른 유기 막과 비교해서, 스펀온 탄소는 보다 높은 탄소 농도 및 보다 낮은 산소 농도를 가진다. 스펀온 탄소층은, 미국 캘리포니아주 서니베일 소재의 JSR Micro, Inc. 로부터 입수가능한 NFC 와 같은 유기 평탄화 재료, 그리고 JSR Micro, Inc., 일본의 TOK, 미국 매사추세츠주 말버러 소재의 Shipley Co. Inc. 등으로부터 입수가능한 SOC (Spin-On Carbon), SOH (Spin-On Hardmask) 와 같은 다른 재료를 이용하여 형성될 수도 있다. 에칭층 (604) 은 약 400 nm 의 두께를 갖는 TEOS (tetra-ethyl-ortho-silicate, tetra-ethoxy-silane) 또는 PE-TEOS 층일 수도 있다. 기판 (602) 은 SiN 또는 다른 실리콘계 재료로 이루어질 수도 있다. 본 발명은 특정 재료의 에칭층 또는 기판에 한정되지 않는다는 것에 유념해야 한다.
도 7 은 본 발명의 이 실시형태에 따른 다층 레지스트 마스크를 이용하여 기판 상에 형성된 에칭층을 에칭하는 프로세스의 하이 레벨 플로우차트이다. 상기 서술된 에칭층 (604) 및 다층 레지스트 마스크 (600) 는 설명적인 예로서 이용된다. 층들의 스택을 갖는 기판 (602) 이 플라즈마 프로세싱 챔버 내에 배치된다 (단계 702). 도 8 은 본 발명의 일 실시형태에 따른 본 발명의 에칭에 이용될 수도 있는 플라즈마 프로세싱 챔버 (800) 의 개략도이다. 플라즈마 프로세싱 챔버 (800) 는 한정 링들 (802), 상부 전극 (804), 하부 전극 (808), 가스 소스 (810), 및 가스 배출구에 접속된 배출 펌프 (820) 를 포함한다. 플라즈마 프로세싱 챔버 (800) 내부에서, (층들의 스택을 갖는) 기판 (602) 이 하부 전극 (808) 상에 위치되어 있다. 하부 전극 (808) 은 기판 (602) 을 유지하기 위한 적절한 기판 척킹 메커니즘 (예컨대, 정전기적, 기계적 클램핑 등) 을 통합한다. 반응기 상단부 (828) 는 하부 전극 (808) 의 정반대에 배치된 상부 전극 (804) 을 통합한다. 상부 전극 (804), 하부 전극 (808) 및 한정 링들 (802) 은 한정된 플라즈마 체적 (840) 을 정의한다. 상부 전극에 형성된 가스 유입구 (홀들) (843) 를 통해 가스 소스 (810) 에 의해 한정된 플라즈마 체적 (840) 에 가스가 공급되고, 하부 전극에 인가된 RF 전력에 의해 반응성 플라즈마로 해리되고, 그후, 배출 펌프 (820) 에 의해 배출 포트 및 한정 링들 (802) 을 통해 한정된 플라즈마 체적 (840) 으로부터 배출된다. 가스 배출을 돕는 것 이외에도, 배출 펌프 (820) 는 압력 조절을 돕는다. 이 실시형태에 있어서, 가스 소스 (810) 는 패터닝 가스 소스 (812), 하드마스크 개구 가스 소스 (814) 및 에칭 가스 소스 (816) 를 포함한다. 하드마스크 개구 가스 소스는 COS 가스 소스, O2 가스 소스, 및 선택적으로 개구 가스 레시피에 따라 다른 가스 소스들 (도시하지 않음) 을 포함할 수도 있다. 가스 소스 (810) 는, 플라즈마 프로세싱 챔버 (800) 에서 수행될 하드마스크에 대한 후속 박리 프로세스를 위한 박리 가스 소스와 같은, 다른 가스 소스(들) (818) 를 더 포함할 수도 있다.
도 8 에 도시된 바와 같이, RF 소스 (848) 가 하부 전극 (808) 에 전기적으로 접속된다. 챔버 벽 (852) 은 한정 링들 (802), 상부 전극 (804) 및 하부 전극 (808) 을 둘러싼다. RF 소스 (848) 는 2 MHz 전원, 60 MHz 전원 및 27 MHz 전원을 포함할 수도 있다. 전극에 RF 전력을 접속시키는 상이한 조합이 가능하다. 본 발명의 바람직한 실시형태에 이용될 수도 있는, 미국 캘리포니아주 프리몬트 소재의 LAM Research CorporationTM 이 제조한 Exelan® 시리즈와 같은 Lam Research Corporation 의 유전체 에칭 시스템의 경우에, 27 MHz, 2 MHz 및 60 MHz 전원이 하부 전극에 접속된 RF 소스 (848) 를 이루고, 상부 전극은 접지된다. 제어기 (835) 는 RF 소스 (848), 배출 펌프 (820) 및 가스 소스 (810) 에 제어가능하게 접속된다. 제어기 (835) 는 도 3a 및 도 3b 를 참조하여 상기 서술된 제어기 (235) 와 동일한 방식으로 구현될 수도 있다.
도 7 을 다시 참조하면, 산화물계 재료층 (608) 이 패터닝 가스를 이용하여 패터닝된 PR 마스크 (610) 를 통해 패터닝된다 (단계 704). 임의의 종래의 가스가 산화물계 재료층 (608) 을 에칭/패터닝하는데 적합하다. 그후, 스펀온 탄소층 (606) 이 하드마스크 개구 가스를 이용하여 패터닝된 산화물계 재료층 (608) 을 통해 개구된다 (단계 706). 이 개구 단계에 있어서, COS 성분을 함유하는 하드마스크 개구 가스가 하드마스크 개구 가스 소스로부터 플라즈마 프로세싱 챔버 내로 도입된다. 스펀온 탄소층을 개구(에칭)하기 위해 하드마스크 개구 가스로부터 플라즈마가 형성된다. 그후, 하드마스크 개구 가스의 유입이 중지된다. 본 발명의 실시형태에 따르면, 하드마스크 개구 가스는 O2 를 더 포함한다. 바람직하게, 하드마스크 개구 가스는 O2, COS 및 희석 가스 (dilutant gas) (예컨대, Ar) 를 본질적으로 포함한다. 대안으로서, 하드마스크 개구 가스는 COS 와, O2, CO2, N2 또는 H2 중 적어도 하나와, 선택적으로 Ar 을 포함할 수도 있다. 하드마스크 개구 가스에 CO 또는 CH4 가 더 첨가될 수도 있다. 바람직한 예에 있어서, 하드마스크 개구 가스는 약 100 내지 400 sccm O2 및 약 1 내지 50 sccm COS 를 함유하고, 바람직하게는 약 5 내지 20 sccm COS 를 함유하고, 보다 바람직하게는 약 10 sccm COS 를 함유한다. 대안으로서, COS 는 하드마스크 개구 가스의 전체 유량의 약 1 % 내지 25 % 일 수도 있고, 바람직하게는 5 % 내지 15 %, 보다 바람직하게는 약 10 % 일 수도 있다. 하드마스크 개구에 대한 예시 레시피는 20 mTorr 의 챔버 압력을 제공한다. 정전 척 온도는 30 ℃ 로 유지된다. 상부 전극 온도는 110 ℃ 로 유지된다. 200 sccm O2 및 10 sccm COS 의 개구 가스가 제공된다.
도 9a 는 본 발명의 일 실시형태에 따른 개구 프로세스 이후의 스펀온 탄소층의 프로파일의 단면도를 개략적으로 도시한다. 비교를 위해, 도 9b 는 참조로서 (COS 를 갖지 않는) 종래의 개구 프로세스 이후의 스펀온 탄소층의 프로파일의 개략 단면도를 도시한다. 하드마스크 개구 가스에 COS 를 첨가함으로써, 스펀온 탄소층 (606) 의 프로파일이 현저하게 개선된다. 스펀온 탄소는 아몰퍼스 탄소 보다 더 폴리머에 유사하고 더 소프트하기 때문에, 스펀온 탄소층은 개구 프로세스 동안 언더컷 (undercut), 휨 (bowing), 테이퍼링 (tapering) 등에 더 영향을 받을 수도 있다고 여겨진다. 본 발명자들은 스펀온 탄소층의 프로파일을 제어하기 위해 하드마스크 개구 가스에 대한 첨가제로서 CH3F, CH4, C2H4 및 CO 와 같은 다양한 가스를 시험하여, COS 가 개구 프로세스의 높은 에칭 레이트를 유지하면서도 프로파일을 예상외로 개선시킴을 발견하였다. COS 는 다른 첨가제들만큼 현저하게 에칭 레이트에 영향을 미치지 않는다.
도 7 을 다시 참조하면, 하드마스크로서 이와 같이 개구된 스펀온 탄소층을 이용하여, 에칭 가스 소스로부터 에칭 가스를 제공하고, 에칭 가스로부터 플라즈마를 형성하고 그리고 에칭 가스를 중지시킴으로써, 에칭 가스를 이용하여 에칭층 (604) 에 피쳐가 에칭된다 (단계 708). 에칭층의 에칭은 이전 실시형태와 유사한 방식으로 수행될 수도 있고, 또는 에칭층 (이 예에 있어서 TEOS) 에 적합한 임의의 종래의 에칭 프로세스를 이용하여 수행될 수도 있다 . 후속 프로세스 (단계 710) 에서, 하드마스크가 완전히 제거될 수도 있다.
본 발명은 몇몇 바람직한 실시형태들에 의해 설명되었지만, 본 발명의 범위 내에 있는 대체물, 변경물, 변형물 및 다양한 치환 등가물이 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 다른 방식이 존재할 수 있음에 유념해야 한다. 이에 따라, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 있는 그러한 대체물, 변경물 및 다양한 치환 등가물 모두를 포함하는 것으로서 해석되도록 의도된다.

Claims (1)

  1. 명세서에 기재된 장치.
KR1020147036747A 2007-05-03 2008-05-02 하드마스크 개구 및 하드마스크 개구에 의한 에칭 프로파일 제어 KR20150018592A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US6614707P 2007-05-03 2007-05-03
US61/066,147 2007-05-03
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180120118A (ko) * 2017-04-26 2018-11-05 도쿄엘렉트론가부시키가이샤 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8283255B2 (en) * 2007-05-24 2012-10-09 Lam Research Corporation In-situ photoresist strip during plasma etching of active hard mask
JP2009200080A (ja) * 2008-02-19 2009-09-03 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
JP5656010B2 (ja) * 2009-12-04 2015-01-21 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated ハードマスク膜を形成する方法およびハードマスク膜を成膜する装置
TWI495009B (zh) * 2010-02-12 2015-08-01 Advanced Micro Fab Equip Inc A Plasma Etching Method with Silicon Insulating Layer
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
WO2013077952A1 (en) * 2011-11-23 2013-05-30 Applied Materials, Inc. Apparatus and methods for silicon oxide cvd photoresist planarization
CN103227109B (zh) * 2012-01-31 2015-11-25 中微半导体设备(上海)有限公司 一种有机物层刻蚀方法
US8551877B2 (en) * 2012-03-07 2013-10-08 Tokyo Electron Limited Sidewall and chamfer protection during hard mask removal for interconnect patterning
KR20130107628A (ko) 2012-03-22 2013-10-02 삼성디스플레이 주식회사 트렌치 형성 방법, 금속 배선 형성 방법, 및 박막 트랜지스터 표시판의 제조 방법
KR101926418B1 (ko) 2012-05-16 2018-12-10 삼성전자주식회사 반도체 소자의 제조 방법
US10325773B2 (en) 2012-06-12 2019-06-18 Novellus Systems, Inc. Conformal deposition of silicon carbide films
US10832904B2 (en) 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
US10211310B2 (en) 2012-06-12 2019-02-19 Novellus Systems, Inc. Remote plasma based deposition of SiOC class of films
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
JP5898587B2 (ja) * 2012-08-09 2016-04-06 株式会社東芝 パターン形成方法
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
US10297442B2 (en) 2013-05-31 2019-05-21 Lam Research Corporation Remote plasma based deposition of graded or multi-layered silicon carbide film
US9018103B2 (en) * 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
US9397004B2 (en) 2014-01-27 2016-07-19 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits with simultaneous formation of local contact openings
JP6196190B2 (ja) * 2014-07-08 2017-09-13 信越化学工業株式会社 多層膜形成方法及びパターン形成方法
US9997405B2 (en) 2014-09-30 2018-06-12 Lam Research Corporation Feature fill with nucleation inhibition
US20160314964A1 (en) 2015-04-21 2016-10-27 Lam Research Corporation Gap fill using carbon-based films
JP6327295B2 (ja) * 2015-08-12 2018-05-23 セントラル硝子株式会社 ドライエッチング方法
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
CN116631865A (zh) * 2016-01-20 2023-08-22 应用材料公司 用于侧向硬模凹槽减小的混合碳硬模
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
US10002787B2 (en) 2016-11-23 2018-06-19 Lam Research Corporation Staircase encapsulation in 3D NAND fabrication
KR102535484B1 (ko) * 2016-11-29 2023-05-22 램 리써치 코포레이션 유기 층 에칭시 수직 프로파일들을 생성하기 위한 방법
US9837270B1 (en) 2016-12-16 2017-12-05 Lam Research Corporation Densification of silicon carbide film using remote plasma treatment
US9941123B1 (en) * 2017-04-10 2018-04-10 Lam Research Corporation Post etch treatment to prevent pattern collapse
CN109994379B (zh) * 2017-12-29 2021-10-19 长鑫存储技术有限公司 双重图形化方法及双重图形化结构
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
WO2019152322A1 (en) * 2018-02-05 2019-08-08 Lam Research Corporation Amorphous carbon layer opening process
EP3891780A4 (en) * 2018-12-07 2022-12-21 Sunrise Memory Corporation METHODS OF FORMING NETWORKS OF MULTILAYER VERTICAL NOR TYPE MEMORY CHAINS
US11264249B2 (en) 2018-12-18 2022-03-01 Mattson Technology, Inc. Carbon containing hardmask removal process using sulfur containing process gas
JP7180847B2 (ja) * 2018-12-18 2022-11-30 東京エレクトロン株式会社 カーボンハードマスク、成膜装置、および成膜方法
WO2020190878A1 (en) * 2019-03-18 2020-09-24 Lam Research Corporation Carbon based depositions used for critical dimension control during high aspect ratio feature etches and for forming protective layers
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
WO2023220054A1 (en) * 2022-05-13 2023-11-16 Lam Research Corporation Simultaneous dielectric etch with metal passivation
WO2024124150A1 (en) * 2022-12-09 2024-06-13 Lam Research Corporation Selective metal passivation of carbon and nitrogen containing layers

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116569B2 (ja) * 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
US6187688B1 (en) * 1997-01-21 2001-02-13 Matsushita Electric Industrial Co., Ltd. Pattern formation method
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6951709B2 (en) * 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6767824B2 (en) * 2002-09-23 2004-07-27 Padmapani C. Nallan Method of fabricating a gate structure of a field effect transistor using an alpha-carbon mask
US6803313B2 (en) * 2002-09-27 2004-10-12 Advanced Micro Devices, Inc. Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes
US7109101B1 (en) * 2003-05-06 2006-09-19 Amd, Inc. Capping layer for reducing amorphous carbon contamination of photoresist in semiconductor device manufacture; and process for making same
US7115993B2 (en) * 2004-01-30 2006-10-03 Tokyo Electron Limited Structure comprising amorphous carbon film and method of forming thereof
US7064078B2 (en) * 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7645707B2 (en) * 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
US20070031609A1 (en) * 2005-07-29 2007-02-08 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
KR100618907B1 (ko) * 2005-07-30 2006-09-01 삼성전자주식회사 다중 반사 방지층을 포함한 반도체 구조물 및 그 구조물을이용한 pr 패턴 형성 방법 및 반도체 소자의 패턴 형성방법
US7432210B2 (en) * 2005-10-05 2008-10-07 Applied Materials, Inc. Process to open carbon based hardmask
KR100780944B1 (ko) * 2005-10-12 2007-12-03 삼성전자주식회사 탄소함유막 식각 방법 및 이를 이용한 반도체 소자의 제조방법
KR101615914B1 (ko) * 2008-02-01 2016-04-27 램 리써치 코포레이션 포토레지스트 스트립핑 동안 로우-k 재료에 대한 손상 감소

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180120118A (ko) * 2017-04-26 2018-11-05 도쿄엘렉트론가부시키가이샤 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법

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