KR20140135002A - 자기 기억 소자 및 그 제조방법 - Google Patents

자기 기억 소자 및 그 제조방법 Download PDF

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Abstract

자기 기억 소자 및 그 제조방법이 제공된다. 자기 기억 소자는, 기판 상의 제1 수직 자성 패턴, 상기 제1 수직 자성 패턴 상의 제2 수직 자성 패턴, 및 상기 제1 수직 자성 패턴과 상기 제2 수직 자성 패턴 사이의 터널 배리어 패턴을 포함하되, 상기 제1 수직 자성 패턴은 상기 기판 상의 제1 패턴, 상기 제1 패턴 상의 제2 패턴, 및 상기 제1 패턴과 상기 제2 패턴 사이의 교환결합 패턴을 포함하고, 상기 제1 패턴은 비정질 자성체 및 성분 X를 포함하되, 여기서, 성분 X는 백금, 팔라듐, 니켈 중 적어도 하나를 포함한다.

Description

자기 기억 소자 및 그 제조방법{MAGNETIC MEMORY DEVICES AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 자기 기억 소자 및 그 제조방법에 관한 것이다.
전자 기기의 고속화 및/또는 저 소비전력화 등에 따라, 전기 기기에 포함되는 반도체 기억 소자의 고속화 및/또는 낮은 동작 전압 등에 대한 요구가 증가되고 있다. 이러한 요구들을 충족시키기 위하여, 반도체 기억 소자로서 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속 동작 및/또는 비휘발성 등의 특성들을 가질 수 있어서 차세대 반도체 기억 소자로 각광 받고 있다.
일반적으로, 자기 기억 소자는 자기터널접합 패턴(Magnetic tunnel junction pattern; MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막을 포함할 수 있다. 두 자성체의 자화 방향들에 따라 자기터널접합 패턴의 저항 값이 달라질 수 있다. 예를 들면, 두 자성체의 자화 방향이 반평행한 경우에 자기터널접합 패턴은 큰 저항 값을 가질 수 있으며, 두 자성체의 자화 방향이 평행한 경우에 자기터널접합 패턴은 작은 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 자기 기억 소자의 스위칭 불량 및 BV(Breakdown Voltage) 특성을 개선함으로써, 우수한 신뢰성을 갖는 자기 기억 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 자기 기억 소자는, 기판 상의 제1 수직 자성 패턴, 상기 제1 수직 자성 패턴 상의 제2 수직 자성 패턴, 및 상기 제1 수직 자성 패턴과 상기 제2 수직 자성 패턴 사이의 터널 배리어 패턴을 포함하되, 상기 제1 수직 자성 패턴은 상기 기판 상의 제1 패턴, 상기 제1 패턴 상의 제2 패턴, 및 상기 제1 패턴과 상기 제2 패턴 사이의 교환결합 패턴을 포함하고, 상기 제1 패턴은 비정질 자성체 및 성분 X를 포함하되, 여기서, 성분 X는 백금, 팔라듐, 니켈 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 패턴은 상기 비정질 자성체 및 상기 성분 X를 교대로 적층하여 형성된 초격자 구조일 수 있다.
일 실시예에 따르면, 상기 비정질 자성체는 CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 기판과 상기 제1 패턴 사이의 시드 패턴을 더 포함하되, 상기 제1 패턴의 하부면은 상기 시드 패턴의 상부면과 접할 수 있다.
일 실시예에 따르면, 상기 시드 패턴은 루테늄(Ru)을 포함할 수 있다.
다른 실시예에 따르면, 상기 제1 패턴은 상기 비정질 자성체를 함유하는 제1 서브 패턴들, 및 상기 성분X를 함유하는 제2 서브 패턴들을 포함하되, 상기 제1 패턴은, 상기 제1 서브 패턴들과 상기 제2 서브 패턴들이 교대로 그리고 반복적으로 적층된 다층막 구조일 수 있다.
다른 실시예에 따르면, 상기 기판과 상기 제1 패턴 사이의 시드 패턴을 더 포함하되, 상기 제1 서브 패턴들 중 최하층의 하부면은 상기 시드 패턴의 상부면과 접할 수 있다.
다른 실시예에 따르면, 상기 제2 서브 패턴들의 두께는 상기 제1 서브 패턴들의 두께보다 두꺼울 수 있다.
일 실시예에 따르면, 상기 제1 수직 자성 패턴은 자화방향이 고정된 고정층일 수 있다.
일 실시예에 따르면, 상기 제1 패턴은, 상기 기판의 상부면에 수직하고 일방향으로 고정된 자화 방향을 가지고, 상기 제2 패턴은, 상기 기판의 상부면에 수직하고, 상기 제1 패턴의 자화 방향에 반평행하게 고정된 자화 방향을 가질 수 있다.
일 실시예에 따르면, 상기 제2 수직 자성 패턴은 자화 방향이 변경 가능한 자유층일 수 있다.
본 발명의 개념에 따르면, 자기 기억 소자의 스위칭 불량 및 BV(Breakdown Voltage) 특성이 개선될 수 있다. 따라서, 우수한 신뢰성을 갖는 자기 기억 소자 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 자기 기억 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(70)은 서로 교차하는 제1 배선(L1) 및 제2 배선(L2) 사이에서 이들을 연결할 수 있다. 상기 단위 메모리 셀(70)은 스위칭 소자(60), 자기터널접합(magnetic tunnel junction; MTJ), 제1 도전 구조체(10), 및 제2 도전 구조체(50)를 포함할 수 있다. 상기 스위칭 소자(60), 상기 제1 도전 구조체(10), 상기 자기터널접합(MTJ), 및 상기 제2 도전 구조체(50)는 전기적으로 직렬로 연결될 수 있다. 상기 제1 및 제2 배선들(L1, L2) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
상기 스위칭 소자(60)는 상기 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 스위칭 소자(60)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 스위칭 소자(60)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(60)에 연결될 수 있다.
상기 자기터널접합(MTJ)은 제1 자성 구조체(20), 제2 자성 구조체(40) 및 이들 사이의 터널 배리어(30)를 포함할 수 있다. 상기 제1 및 제2 자성 구조체들(20 및 40) 각각은 자성 물질로 형성되는 적어도 하나의 자성층을 포함할 수 있다. 상기 제1 도전 구조체(10)는 상기 제1 자성 구조체(20)와 상기 스위칭 소자(60) 사이에 개재될 수 있고, 상기 제2 도전 구조체(50)은 상기 제2 자성 구조체(40)과 상기 제2 배선(L2) 사이에 개재될 수 있다.
상기 제1 자성 구조체(20)의 자성층 및 상기 제2 자성 구조체(40)의 자성층 중 하나의 자화 방향는, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정될 수 있다. 이러한 고정된 자화 특성을 갖는 자성층을 고정층(pinned layer)이라 정의한다. 반면, 상기 제1 자성 구조체(20)의 자성층 및 상기 제2 자성 구조체(40)의 자성층 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 이러한 가변적인 자화 특성을 갖는 자성층을 자유층(free layer)이라 정의한다. 상기 자기터널접합(MTJ)은 상기 터널 베리어(30)에 의해 분리된 적어도 하나의 상기 자유층 및 적어도 하나의 상기 고정층을 구비할 수 있다.
상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층 및 상기 고정층의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기터널접합(MTJ)의 전기적 저항은 상기 자유층의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 자기 기억 소자를 나타내는 단면도이다.
도 2를 참조하면, 기판(100) 상에 제1 유전막(110)이 배치될 수 있고, 하부 콘택 플러그(120)가 상기 제1 유전막(110)을 관통할 수 있다. 상기 하부 콘 택 플러그(120)의 하부면은 스위칭 소자의 일 단자에 전기적으로 접속될 수 있다. 상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 일 예로, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 상기 제1 유전막(110)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 상기 하부 콘택 플러그(120)는 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은, 도펀트로 도핑된 반도체(ex, 도프트 실리콘, 도프트 게르마늄, 도프트 실리콘-게르마늄 등), 금속(ex, 티타늄, 탄탈늄, 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 중 적어도 하나일 수 있다.
상기 제1 유전막(110) 상에 제1 도전 패턴(130), 시드 패턴(140), 제1 수직 자성 패턴(180), 터널 배리어 패턴(190), 제2 수직 자성 패턴(200), 및 제2 도전 패턴(210)이 차례로 적층될 수 있다. 상기 제1 도전 패턴(130)은 상기 하부 콘택 플러그(120)의 상부면에 전기적으로 접속될 수 있다. 상기 제1 수직 자성 패턴(180), 상기 터널 배리어 패턴(190), 및 상기 제2 수직 자성 패턴(200)은 자기터널접합 패턴(magnetic tunnel junction pattern, MTJ)에 포함될 수 있다. 상기 제1 도전 패턴(130), 상기 시드 패턴(140), 상기 자기터널접합(MTJ), 및 상기 제2 도전 패턴(210)은 서로 정렬된 측벽들을 가질 수 있다.
상기 제1 수직 자성 패턴(180)은, 상기 시드 패턴(140) 상의 제1 패턴(150), 상기 제1 패턴(150) 상의 제2 패턴(170), 및 상기 제1 패턴(150)과 상기 제2 패턴(170) 사이의 교환결합 패턴(160)을 포함할 수 있다. 구체적으로, 상기 제1 패턴(150)은 상기 시드 패턴(140)과 상기 교환결합 패턴(160) 사이에 배치될 수 있고, 상기 제2 패턴(170)은 상기 교환결합 패턴(160)과 상기 터널 배리어 패턴(190) 사이에 배치될 수 있다.
상기 제1 수직 자성 패턴(180)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 방향을 가질 수 있다. 마찬가지로, 상기 제2 수직 자성 패턴(200)의 자화 방향도 상기 기판(100)이 상부면에 실질적으로 수직할 수 있다.
일 실시예에 따르면, 상기 제1 수직 자성 패턴(180)은 자화 방향이 고정된 고정층에 해당할 수 있고, 상기 제2 수직 자성 패턴(200)은 자화 방향이 변경 가능한 자유층에 해당할 수 있다. 구체적으로, 상기 제1 패턴(150)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 이에 따라, 상기 제1 패턴(150)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 방향을 가질 수 있다. 상기 제1 패턴(150)의 자화 방향은 일 방향으로 고정될 수 있다. 마찬가지로, 상기 제2 패턴(170)도 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다. 이에 따라, 상기 제2 패턴(170)도 상기 기판(100)의 상부면에 실질적으로 수직한 자화 방향을 가질 수 있다. 상기 제2 패턴(170)의 자화 방향은 상기 교환결합 패턴(160)에 의해 상기 제1 패턴(150)의 자화 방향에 반평행하게 고정될 수 있다. 프로그램 동작에 의해, 상기 제2 수직 자성 패턴(200)의 자화 방향은 상기 제2 패턴(170)의 자화 방향에 평행하거나 반평행하도록 변경될 수 있다.
상기 제1 도전 패턴(130)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물일 수 있다. 상기 제1 도전 패턴(130)은 상기 자기터널접합(MTJ)의 아래에 배치되어 하부 전극으로 기능을 수행할 수 있다. 상기 시드 패턴(140)은 차례로 적층된 제1 서브 패턴(141) 및 제2 서브 패턴(142)을 포함할 수 있다. 일 예로, 상기 제1 서브 패턴(141)은 탄탈늄(Ta)을 포함할 수 있고, 상기 제2 서브 패턴(142)은 루테늄(Ru)을 포함할 수 있다. 상기 시드 패턴(140)은 상기 제1 패턴(150)의 성장에 도움을 주는 시드 역할을 수행할 수 있다.
상기 제1 패턴(150)은 비정질 자성체(amorphous magnetic substance) 및 성분 X를 포함할 수 있고, 여기서 성분 X는 백금(Pt), 팔라듐(Pd), 및 니켈(Ni) 중 적어도 하나일 수 있다. 상기 비정질 자성체는, 예를 들면, CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함할 수 있다. 상기 제1 패턴(150)은, 상기 비정질 자성체와 상기 성분 X를 교대로 적층하여 형성된 초격자(super lattice) 구조일 수 있다. 일 예로, 상기 제1 패턴(150)은 코발트-보론(CoB) 및 백금(Pt)을 교대로 적층하여 형성된 초격자 구조일 수 있고, 상기 초격자 구조는 L11과 유사한 결정구조를 가질 수 있다. 여기서, L11 구조는 strukturbericht 지명(strukturbericht designation)에 의한 결정 구조들 중에 하나이고, 상기 L11과 유사한 결정구조는 L11 구조 내에 비정질 물질이 포함된 결정구조를 의미한다. 상기 제1 패턴(150)은 제1 두께(T1)를 가질 수 있다.
상기 시드 패턴(140)은 상기 제1 패턴(150)과 접하여 상기 제1 패턴(150)의 결정 성장에 영향을 미칠 수 있다. 특히, 상기 시드 패턴(140)의 표면 러프니스(roughness)는 상기 제1 패턴(150) 및 상기 제1 패턴(150) 상에 형성되는 다른 패턴들로 전이될 수 있다. 구체적으로, 상기 시드 패턴(140)의 표면 러프니스는, 상기 제1 패턴(150)을 통하여 상기 제1 수직 자성 패턴(180)으로 전이될 수 있다. 상기 시드 패턴(140) 내에 포함된 물질(일 예로, 루테늄(Ru) 등)의 결정구조의 결정축이 틀어지는 경우, 상기 시드 패턴(140)의 표면 러프니스가 증가될 수 있고, 이에 따라, 상기 제1 패턴(150)의 표면 러프니스 및 상기 제1 수직 자성 패턴(180)의 표면(즉, 상기 제1 수직 자성 패턴(180)과 상기 터널 배리어 패턴(190)의 계면) 러프니스도 증가될 수 있다. 상기 제1 패턴(150)의 표면 러프니스가 증가되면, 상기 제1 패턴(150)의 보자력(coercive force, Hc) 산포가 커지게 되어, 자기 기억 소자의 스위칭 불량이 발생할 수 있다. 또한, 상기 제1 수직 자성 패턴(180)의 표면 러프니스가 증가하면, 상기 제1 수직 자성 패턴(180) 상의 상기 터널 배리어 패턴(190)의 표면 러프니스도 증가할 수 있다. 상기 터널 배리어 패턴(190)의 표면 러프니스가 증가함에 따라, BV(Breakdown Voltage) 특성이 저하되어 자기 기억 소자의 신뢰성이 낮아질 수 있다.
본 발명의 개념에 따르면, 상기 제1 패턴(150)이 비정질 자성체를 포함함으로써, 상기 시드 패턴(140)이 상기 제1 패턴(150)에 미치는 영향이 최소화될 수 있다. 구체적으로, 비정질 상태의 물질은 결정질 상태의 물질보다 작은 표면 러프니스를 가질 수 있다. 따라서, 상기 제1 패턴(150)이 비정질 상태의 자성 물질을 포함함으로써, 앞서 언급한 탄탈륨, 루테늄 등과 같은 결정질 상태의 물질을 포함하는 상기 시드 패턴(140)의 표면 러프니스가 상기 제1 패턴(150), 상기 제1 수직 자성 패턴(180) 및 상기 터널 배리어 패턴(190)으로 전이되는 것이 억제될 수 있다. 상기 제1 패턴(150)의 표면 러프니스가 감소함에 따라, 상기 제1 패턴(150)의 보자력(Hc) 산포가 작아지게 되어, 자기 기억 소자의 스위칭 불량이 개선될 수 있다. 또한, 상기 터널 배리어 패턴(190)의 표면 러프니스가 감소함에 따라, BV(Breakdown Voltage) 특성이 개선되어 우수한 신뢰성을 갖는 자기 기억 소자가 구현될 수 있다.
상기 교환결합 패턴(160)은 루테늄, 이리듐, 및 로듐 중 적어도 하나를 포함할 수 있다. 상기 교환결합 패턴(160)은 상기 제1 패턴(150)과 상기 제2 패턴(170)을 반강자성적으로 결합시킬 수 있다. 상기 교환결합 패턴(160)에 의해 상기 제2 패턴(170)은, 상기 제1 패턴(150)의 자화 방향에 반평행한 수직 자화를 가질 수 있다.
상기 제2 패턴(170)은, 일 예로, 코발트철보론(CoFeB), 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 및 조밀육방격자(HCP) 구조의 CoPt 등 중 적어도 하나를 포함할 수 있다. 또는, 상기 제2 패턴(170)은, 도시하지 않았으나, 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다.
상기 터널 배리어 패턴(190)은 유전 물질로 형성될 수 있다. 예컨대, 상기 터널 베리어 패턴(190)은 산화마그네슘(MgO) 및/또는 산화알루미늄(AlO) 등으로 형성될 수 있다.
상기 제2 수직 자성 패턴(200)은, 일 예로, 코발트철보론(CoFeB), 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), 코발트철디스프로슘(CoFeDy), L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 및 조밀육방격자(HCP) 구조의 CoPt 등 중의 적어도 하나를 포함할 수 있다. 또는, 상기 제2 수직 자성 패턴(200)은, 도시하지 않았으나, 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조일 수 있다. 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다. 상기 제2 수직 자성 패턴(200)은 상기 제1 수직 자성 패턴(180)보다 얇은 두께를 가질 수 있다. 또는, 상기 제2 수직 자성 패턴(200)의 보자력이 상기 제1 수직 자성 패턴(180)의 보자력보다 작을 수 있다. 즉, 일 실시예에 따르면, 상기 제1 수직 자성 패턴(180)은 고정층에 해당할 수 있고, 상기 제2 수직 자성 패턴(200)은 자유층에 해당할 수 있다.
상기 제2 도전 패턴(210)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물일 수 있다. 상기 제2 도전 패턴(210)은 상기 자기터널접합 패턴(MTJ)의 위에 배치되어 상부 전극으로의 기능을 수행할 수 있다.
제2 유전막(230)이 상기 기판(100)의 전면 상에 배치되어 상기 제1 도전 패턴(130), 상기 시드 패턴(140), 상기 자기터널접합 패턴(MTJ), 및 상기 제2 도전패턴(210)을 덮을 수 있다. 상부 콘택 플러그(220)가 상기 제2 유전막(230)을 관통하여 상기 제2 도전 패턴(210)에 접속될 수 있다. 상기 제2 유전막(230)은 산화물, 질화물 및/또는 산화질화물 등을 포함할 수 있으며, 상기 상부 콘택 플러그(220)는 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 상기 제2 유전막(230) 상에 배선(240)이 배치될 수 있다. 상기 배선(240)은 상기 상부 콘택 플러그(220)에 접속될 수 있다. 상기 배선(240)은 금속(ex, 티타늄, 탄탈늄, 구리, 알루미늄 또는 텅스텐 등) 및 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄 등) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 상기 배선(240)은 비트 라인일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 하부 콘택 플러그(120), 상기 제1 도전 패턴(130), 및 상기 시드 패턴(140)은, 도 1의 상기 제1 도전 구조체(10)에 해당할 수 있고, 상기 제2 도전 패턴(210) 및 상기 상부 콘택 플러그(220)는, 도 1의 상기 제2 도전 구조체(50)에 해당할 수 있다.
도 3 내지 도 5는 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 제1 유전막(110)이 형성될 수 있고, 상기 제1 유전막(110)을 관통하는 하부 콘택 플러그(120)가 형성될 수 있다. 상기 하부 콘택 플러그(120)는 스위칭 소자의 일 단자에 전기적으로 접속되도록 형성될 수 있다. 상기 제1 유전막(110) 상에 제1 도전막(131)이 형성될 수 있다. 상기 제1 도전막(131)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 질화티타늄 및/또는 질화탄탈늄 등과 같은 도전성 금속질화물일 수 있다. 상기 제1 도전막(131)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다. 상기 제1 도전막(131) 상에 시드층(145)이 형성될 수 있다. 상기 시드층(145)은 차례로 적층된 제1 서브막(143) 및 제2 서브막(144)을 포함할 수 있다. 일 예로, 상기 제1 서브막(143)은 탄탈늄(Ta)을 포함할 수 있고, 상기 제2 서브막(144)은 루테늄(Ru)을 포함할 수 있다. 상기 시드층(145)은 스퍼터링, 화학기상증착, 또는 원자층증착 공정 등으로 형성될 수 있다.
도 4를 참조하면, 상기 시드층(145) 상에 제1 수직 자성층(181)이 형성될 수 있다. 상기 제1 수직 자성층(181)은 제1 막(155), 교환결합층(161), 및 제2 막(171)을 포함할 수 있다. 먼저, 상기 시드층(145) 상에 제1 막(155)이 형성될 수 있다. 상기 제1 막(155)은 비정질 자성체 및 성분 X를 포함할 수 있고, 여기서 성분 X는 백금(Pt), 팔라듐(Pd), 및 니켈(Ni) 중 적어도 하나일 수 있다. 상기 비정질 자성체는, 예를 들면, CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함할 수 있다. 상기 제1 막(155)은, 상기 비정질 자성체와 상기 성분 X를 교대로 적층하여 초격자 구조로 형성될 수 있다. 일 예로, 상기 제1 막(155)은, 코발트-보론(CoB)을 약 1.7Å 내지 2.7Å의 두께로, 그리고 백금(Pt)을 약 2Å의 두께로, 교대로 그리고 반복적으로 증착하여 초격자 구조로 형성될 수 있고, 상기 증착 공정은 약 300℃ 내지 약 350℃의 고온 스퍼터링 공정에 의해 수행될 수 있다. 상기 제1 막(155)은 제1 두께(T1)를 가지도록 형성될 수 있다. 상기 제1 막(155) 상에 교환결합층(161)이 형성될 수 있다. 상기 교환결합층(161)은 루테늄, 이리듐, 및 로듐 중 적어도 하나를 포함할 수 있다. 상기 교환결합층(161)은 일 예로, 스퍼터링 공정 등으로 형성될 수 있다. 상기 교환결합층(161) 상에 제2 막(171)이 형성될 수 있다. 일 예로, 상기 제2 막(171)은 코발트철보론(CoFeB), 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), 코발트철디스프로슘(CoFeDy), L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 조밀육방격자(HCP) 구조의 CoPt 등 중의 적어도 하나를 포함할 수 있다. 또는, 상기 제2 막(171)은, 도시하지 않았으나, 자성층들 및 비자성층들을 교대로 그리고 반복적으로 적층시켜 형성될 수 있다. 일 예로, 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다. 상기 제2 막(171)은, 일 예로, 스퍼터링 공정 등으로 형성될 수 있다.
상기 제1 수직 자성층(181) 상에 터널 베리어막(191)이 형성될 수 있다. 상기 터널 베리어막(191)은 유전 물질(ex, 산화마그네슘 및/또는 산화 알루미늄 등)로 형성될 수 있다. 상기 터널 베리어막(191)은 스퍼터링 공정, 화학기상 증착 공정 또는 원자층 증착 공정 등으로 형성될 수 있다. 상기 터널 배리어막(191) 상에 제2 수직 자성층(201)이 형성될 수 있다. 일 예로, 상기 제2 수직 자성층(201)은 코발트철보론(CoFeB), 터븀(Tb)의 함량비가 10% 이상인 코발트철터븀(CoFeTb), 가돌리늄(Gd)의 함량비가 10% 이상인 코발트철가돌리늄(CoFeGd), 코발트철디스프로슘(CoFeDy), L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, L10 구조의 CoPt, 조밀육방격자(HCP) 구조의 CoPt 등 중의 적어도 하나를 포함할 수 있다. 또는, 상기 제2 수직 자성층(201)은, 도시하지 않았으나, 자성층들 및 비자성층들을 교대로 그리고 반복적으로 적층시켜 형성될 수 있다. 일 예로, 상기 자성층들 및 비자성층들이 교대로 그리고 반복적으로 적층된 구조는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수)의 구조일 수 있다. 상기 제2 수직 자성층(201)은 스퍼터링, 화학기상증착, 원자층증착, 또는 에피택시얼 공정 등으로 형성될 수 있다. 상기 제2 수직 자성층(201)은 상기 제1 수직 자성층(181)보다 얇게 형성될 수 있다. 상기 제2 수직 자성층(201) 상에 제2 도전막(211)이 형성될 수 있다. 상기 제2 도전막(211)은 도전성 금속질화물을 포함할 수 있고, 스퍼터링 공정, 화학기상증착 공정, 또는 원자층 증착 공정 등으로 형성될 수 있다.
도 5를 참조하면, 상기 제2 도전막(211), 상기 제2 수직 자성층(201), 상기 터널 배리어막(191), 상기 제1 수직 자성층(181), 상기 시드층(145), 및 상기 제1 도전막(131)이 연속적으로 패터닝될 수 있다. 이에 따라, 차례로 적층된 제1 도전 패턴(130), 시드 패턴(140), 제1 수직 자성 패턴(180), 터널 배리어 패턴(190), 제2 수직 자성 패턴(200), 및 제2 도전 패턴(210)이 형성될 수 있다. 상기 시드 패턴(140)은 차례로 적층된 제1 서브 패턴(141) 및 제2 서브 패턴(142)을 포함할 수 있고, 상기 제1 수직 자성 패턴(180)은 차례로 적층된 제1 패턴(150), 교환결합패턴(160), 및 제2 패턴(170)을 포함할 수 있다.
도 2를 다시 참조하면, 상기 기판(100) 전면 상에 제2 유전막(230)이 형성될 수 있고, 상기 제2 유전막(230)을 관통하는 상부 콘택 플러그(220)가 형성될 수 있다. 상기 상부 콘택 플러그(220)는 상기 제2 도전 패턴(210)에 전기적으로 접속하도록 형성될 수 있다. 이 후, 상기 제2 유전막(230) 상에, 상기 상부 콘택 플러그(220)에 접속하는 배선(240)이 형성될 수 있다. 이로써, 본 발명의 일 실시예에 따른 자기 기억 소자가 구현될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 자기 기억 소자를 나타내는 단면도이다. 도 2를 참조하여 설명한, 본 발명의 일 실시예에 따른 자기 기억 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다
도 6을 참조하면, 상기 제1 수직 자성 패턴(180)은, 상기 시드 패턴(140) 상의 제1 패턴(150), 상기 제1 패턴(150) 상의 제2 패턴(170), 및 상기 제1 패턴(150)과 상기 제2 패턴(170) 사이의 교환결합 패턴(160)을 포함할 수 있다. 구체적으로, 상기 제1 패턴(150)은 상기 시드 패턴(140)과 상기 교환결합 패턴(160) 사이에 배치될 수 있고, 상기 제2 패턴(170)은 상기 교환결합 패턴(160)과 상기 터널 배리어 패턴(190) 사이에 배치될 수 있다.
상기 제1 패턴(150)은 교대로 그리고 반복적으로 적층된 제3 서브 패턴들(151) 및 제4 서브 패턴들(152)을 포함할 수 있다. 즉, 상기 제1 패턴(150)은 상기 제3 및 제4 서브 패턴들(151 및 152)을 포함하는 다층막(multi-layered) 구조일 수 있다. 상기 제3 서브 패턴들(151)은 비정질 자성체를 포함할 수 있다. 상기 비정질 자성체는, 일 예로, CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함할 수 있다. 상기 제4 서브 패턴들(152)은 백금(Pt), 팔라듐(Pd), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제3 서브 패턴들(151)은 코발트-보론(CoB)을 포함할 수 있고, 상기 제4 서브 패턴들(152)은 백금(Pt)을 포함할 수 있다. 상기 제4 서브 패턴들(152)의 두께(T4)는 상기 제3 서브 패턴들(151)의 두께(T3)보다 두꺼울 수 있다. 상기 제3 서브 패턴들(151) 중 최하층의 하부면은 상기 시드 패턴(140)의 상부면과 접할 수 있다. 도 2를 참조하여 설명한 본 발명의 일 실시예에 따르면, 상기 제1 패턴(150)은 상기 제1 두께(T1)을 가질 수 있다. 그러나, 도 6을 참조하여 설명한 본 발명의 다른 실시예에 따르면, 상기 제1 패턴(150)은 제2 두께(T2)를 가질 수 있고, 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 두꺼울 수 있다. 상기 제3 서브 패턴들(151) 및 상기 제4 서브 패턴들(152)을 반복적으로 적층시킴으로써, 상기 제1 패턴(150)은 상기 기판(100)의 상부면에 실질적으로 수직한 자화 용이축을 가질 수 있다.
본 발명의 개념에 따르면, 상기 제1 패턴(150)이 비정질 자성체를 포함하므로써, 상기 시드 패턴(140)이 상기 제1 패턴(150)에 미치는 영향이 최소화될 수 있다. 즉, 앞서 설명한 바와 같이, 비정질 물질의 특성 상, 상기 시드 패턴(140)의 표면 러프니스가 상기 제1 패턴(150)을 통하여 상기 제1 수직 자성 패턴(180) 및 상기 터널 배리어 패턴(190)으로 전이되는 것이 억제될 수 있다. 이에 따라, 상기 제1 패턴(150)의 보자력(Hc) 산포가 작아지게 되어, 자기 기억 소자의 스위칭 불량이 개선될 수 있다. 또한, 상기 터널 배리어 패턴(190)의 표면 러프니스가 감소함에 따라, BV(Breakdown Voltage) 특성이 개선되어 우수한 신뢰성을 갖는 자기 기억 소자가 구현될 수 있다.
도 7 및 도 8은 본 발명의 다른 실시예에 따른 자기 기억 소자의 제조방법을 설명하기 위한 단면도들이다. 도 3 내지 도 5를 참조하여 설명한, 본 발명의 일 실시예에 따른 자기 기억 소자의 제조방법과 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 7을 참조하면, 도 3를 참조하여 설명한 상기 시드층(145) 상에 제1 막(155)이 형성될 수 있다. 상기 제1 막(155)은 제3 서브막(153) 및 제4 서브막(154)을 교대로 그리고 반복적으로 적층한 다층막으로 형성될 수 있다. 상기 제3 서브막(153)은 비정질 자성체를 포함할 수 있다. 상기 비정질 자성체는, 일 예로, CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함할 수 있다. 상기 제4 서브막(154)은 백금(Pt), 팔라듐(Pd), 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 막(155)은 (CoB/Pt)n(n은 적층 횟수)의 구조로 형성될 수 있다. 상기 제4 서브막(154)의 두께(T4)는 상기 제3 서브막(153)의 두께(T3)보다 두껍게 형성될 수 있다. 상기 제1 막(155)은 일 예로, 스퍼터링 공정 등으로 형성될 수 있고, 제2 두께(T2)를 가지도록 형성될 수 있다. 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 두꺼울 수 있다.
도 8을 참조하면, 상기 제2 도전막(211), 상기 제2 수직 자성층(201), 상기 터널 배리어막(191), 상기 제1 수직 자성층(181), 상기 시드층(145), 및 상기 제1 도전막(131)이 연속적으로 패터닝되어, 차례로 적층된 제1 도전 패턴(130), 시드 패턴(140), 제1 수직 자성 패턴(180), 터널 배리어 패턴(190), 제2 수직 자성 패턴(200), 및 제2 도전 패턴(210)이 형성될 수 있다. 상기 시드 패턴(140)은 차례로 적층된 제1 서브 패턴(141) 및 제2 서브 패턴(142)을 포함할 수 있고, 상기 제1 수직 자성 패턴(180)은 차례로 적층된 제1 패턴(150), 교환결합패턴(160), 및 제2 패턴(170)을 포함할 수 있다. 상기 제1 패턴(150)은 제3 서브 패턴(151)과 제4 서브 패턴(152)이 교대로 그리고 반복적으로 적층된 다층막 구조로 형성될 수 있다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 9를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 10을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
10: 제1 도전 구조체 20: 제1 자성 구조체
30: 터널 배리어 40: 제2 자성 구조체
50: 제2 도전 구조체 60: 스위칭 소자
MTJ: 자기터널접합 70: 단위 메모리 셀
L1, L2, 240: 배선들 100: 기판
110: 제1 유전막 120: 하부 콘택 플러그
130: 제1 도전 패턴 140: 시드 패턴
141, 142, 151, 152: 서브 패턴들 150: 제1 패턴
160: 교환결합패턴 170: 제2 패턴
180: 제1 수직 자성 패턴 190: 터널 배리어 패턴
200: 제2 수직 자성 패턴 210: 제2 도전 패턴
220: 상부 콘택 플러그 230: 제2 유전막

Claims (11)

  1. 기판 상의 제1 수직 자성 패턴;
    상기 제1 수직 자성 패턴 상의 제2 수직 자성 패턴; 및
    상기 제1 수직 자성 패턴과 상기 제2 수직 자성 패턴 사이의 터널 배리어 패턴을 포함하되,
    상기 제1 수직 자성 패턴은:
    상기 기판 상의 제1 패턴;
    상기 제1 패턴 상의 제2 패턴; 및
    상기 제1 패턴과 상기 제2 패턴 사이의 교환결합 패턴을 포함하고,
    상기 제1 패턴은 비정질 자성체 및 성분 X를 포함하되,
    여기서, 성분 X는 백금, 팔라듐, 니켈 중 적어도 하나를 포함하는 자기 기억 소자.
  2. 청구항 1에 있어서,
    상기 제1 패턴은, 상기 비정질 자성체 및 상기 성분 X를 교대로 적층하여 형성된 초격자 구조인 자기 기억 소자.
  3. 청구항 1에 있어서,
    상기 비정질 자성체는 CoB, FeB, CoFeB, CoFeBTa, CoFeSiB, FeZr, 및 CoHf 중 적어도 하나를 포함하는 자기 기억 소자.
  4. 청구항 1에 있어서,
    상기 기판과 상기 제1 패턴 사이의 시드 패턴을 더 포함하되,
    상기 제1 패턴의 하부면은 상기 시드 패턴의 상부면과 접하는 자기 기억 소자.
  5. 청구항 4에 있어서,
    상기 시드 패턴은 루테늄(Ru)을 포함하는 자기 기억 소자.
  6. 청구항 1에 있어서,
    상기 제1 패턴은:
    상기 비정질 자성체를 함유하는 제1 서브 패턴들; 및
    상기 성분X를 함유하는 제2 서브 패턴들을 포함하되,
    상기 제1 패턴은, 상기 제1 서브 패턴들과 상기 제2 서브 패턴들이 교대로 그리고 반복적으로 적층된 다층막 구조인 자기 기억 소자.
  7. 청구항 6에 있어서,
    상기 기판과 상기 제1 패턴 사이의 시드 패턴을 더 포함하되,
    상기 제1 서브 패턴들 중 최하층의 하부면은 상기 시드 패턴의 상부면과 접하는 자기 기억 소자.
  8. 청구항 6에 있어서,
    상기 제2 서브 패턴들의 두께는 상기 제1 서브 패턴들의 두께보다 두꺼운 자기 기억 소자.
  9. 청구항 1에 있어서,
    상기 제1 수직 자성 패턴은 자화방향이 고정된 고정층인 자기 기억 소자.
  10. 청구항 9에 있어서,
    상기 제1 패턴은, 상기 기판의 상부면에 수직하고 일방향으로 고정된 자화 방향을 가지고,
    상기 제2 패턴은, 상기 기판의 상부면에 수직하고, 상기 제1 패턴의 자화 방향에 반평행하게 고정된 자화 방향을 갖는 자기 기억 소자.
  11. 청구항 1에 있어서,
    상기 제2 수직 자성 패턴은 자화 방향이 변경 가능한 자유층인 자기 기억 소자.
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