KR20150015927A - 수직 자기터널접합을 구비하는 자기 기억 소자 - Google Patents

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Abstract

자기 기억 소자가 제공된다. 자기 기억 소자는 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 기준 자성 구조체를 포함한다. 교환 결합층 및 상기 교환 결합층을 사이에 두고 이격된 제 1 자유층 및 제 2 자유층이 제공되고 상기 제 1 자유층은 상기 제 2 자유층과 상기 터널 배리어 사이에 제공된다. 상기 제 1 자유층의 두께는 상기 제 1 자유층의 수직 이방성이 최고가 되는 두께보다 두껍고, 상기 제 2 자유층의 두께는 상기 제 2 자유층의 수직 이방성이 최고가 되는 두께보다 얇다.

Description

수직 자기터널접합을 구비하는 자기 기억 소자{MAGNETIC MEMORY DEVICES HAVING PERPENDICULAR MAGNETIC TUNNEL JUNCTION}
본 발명은 자기 기억 소자에 관한 것으로, 보다 상세하게는, 수직 자기터널접합을 구비하는 자기 기억 소자에 관한 것이다.
전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구들을 충족시키기 일 방안으로 반도체 기억 소자로 자기 기억 소자가 제안된 바 있다. 자기 기억 소자는 고속으로 동작할 수 있으며, 또한 비휘발성 특성을 가질 수 있어, 차세대 기억 소자로서 각광받고 있다.
자기 기억 소자는 자기터널접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 자기터널접합은 두 개의 자성체들과 그 사이에 개재된 터널 배리어층을 포함할 수 있다. 두 개의 자성체들의 자화 방향들에 따라 상기 자기터널접합의 저항값이 달라질 수 있다. 예컨대, 두 개의 자성체들의 자화 방향들이 서로 반평행한 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 두 개의 자성체들의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 자기 기억 소자는 데이터를 기입/판독할 수 있다.
전자 산업이 고도로 발전함에 따라, 자기 기억 소자에 대한 고집적화 및/또는 저 소비전력화에 대한 요구가 심화되고 있다. 따라서, 이러한 요구들을 충족시키기 위한 많은 연구들이 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 자기 기억 소자의 자기 저항비를 향상시키는 동시에 자기 기억 소자의 스위칭 전류를 줄일 수 있는 자기 기억 소자 및 그 제조 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 자기 기억 소자는 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 기준 자성 구조체를 포함하고, 상기 자유 자성 구조체는 교환 결합층 및 상기 교환 결합층을 사이에 두고 이격된 제 1 자유층 및 제 2 자유층을 포함하고, 상기 제 1 자유층은 상기 제 2 자유층과 상기 터널 배리어 사이에 제공되고, 상기 제 1 자유층의 두께는 상기 제 1 자유층의 수직 이방성이 최고가 되는 두께보다 두껍고, 상기 제 2 자유층의 두께는 상기 제 2 자유층의 수직 이방성이 최고가 되는 두께보다 얇을 수 있다.
상기 제 1 및 제 2 자유층들은 계면 수직 자기 이방성(interface perpendicular anisotropy)을 가질 수 있다.
상기 제 1 자유층의 두께는 상기 제 1 자유층이 수직 자화를 갖는 최대 두께보다 얇을 수 있다.
상기 제 2 자유층의 두께는 상기 제 2 자유층이 수직 자화를 갖는 최소 두께보다 두꺼울 수 있다.
상기 제 2 자유층의 적어도 일부는 비정질일 수 있다.
상기 제 1 자유층은 상기 제 2 자유층과 동일 물질을 포함하고, 상기 제 1 자유층의 두께는 상기 제 2 자유층의 두께의 약 1.5배 이상일 수 있다.
상기 제 1 및 제 2 자유층들은 내재적 수평 자화 특성을 갖는 물질을 포함할 수 있다.
상기 제 1 및 제 2 자유층들은 코발트, 철, 및 니켈 중 적어도 하나와 보론을 포함할 수 있다.
상기 자유 자성 구조체는 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격된 수직 자화 증진층을 더 포함할 수 있다.
상기 수직 자화 증진층은 상기 제 2 자유층과 접할 수 있다.
상기 수직 자화 증진층의 적어도 일부는 비정질일 수 있다.
상기 수직 자화 증진층은 상기 터널 배리어보다 얇을 수 있다.
상기 수직 자화 증진층의 RA값은 상기 터널 배리어의 RA값보다 작을 수 있다.
상기 수직 자화 증진층은 금속 산화물을 포함할 수 있다.
상기 자기 기억 소자는 기판을 더 포함하고, 상기 자유 자성 구조체는 상기 기판과 상기 터널 배리어 사이에 제공될 수 있다.
상기 자기 기억 소자는 기판을 더 포함하고, 상기 자유 자성 구조체는 상기 터널 배리어를 사이에 두고 상기 기판과 이격될 수 있다.
상기 교환 결합층은 금속을 포함할 수 있다.
상기 교환 결합층은 Ta, W, Nb, Ru, Ti, Cr, V, Mo, 및 Re 중 적어도 하나를 포함할 수 있다.
기판 상의 터널 배리어; 및 상기 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 기준 자성 구조체를 포함하고, 상기 자유 자성 구조체는: 교환 결합층을 사이에 두고 상호 이격되고 계면 수직 자기 이방성을 갖는 제 1 자유층 및 제 2 자유층; 및 상기 제 2 자유층과 접하고 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격되는 수직 자화 증진층을 포함하고, 상기 제 2 자유층의 두께는 상기 제 1 자유층의 두께보다 얇을 수 있다.
상기 수직 자화 증진층의 적어도 일부는 비정질일 수 있다.
상기 수직 자화 증진층은 상기 터널 배리어보다 얇을 수 있다.
상기 수직 자화 증진층의 RA값은 상기 터널 배리어의 RA값보다 작을 수 있다.
상기 수직 자화 증진층은 금속 산화물을 포함할 수 있다.
상기 제 1 자유층의 두께는 상기 제 1 자유층의 수직 이방성이 최고가 되는 두께보다 두껍고 상기 제 1 자유층이 수직 자화를 갖는 최대 두께보다 얇을 수 있다.
상기 제 2 자유층의 두께는 상기 제 2 자유층이 수직 자화를 갖는 최소 두께보다 두껍고 상기 제 2 자유층의 수직 이방성이 최고가 되는 두께보다 얇을 수 있다.
기판 상의 터널 배리어; 및 상기 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 고정 자성 구조체를 포함하고, 상기 자유 자성 구조체는: 교환 결합층을 사이에 두고 이격된 제 1 자유층 및 제 2 자유층; 및 상기 제 2 자유층과 접하고 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격되는 수직 자화 증진층을 포함하고, 상기 수직 자화 증진층 및 상기 제 2 자유층 각각의 적어도 일부는 비정질일 수 있다.
상기 제 1 자유층은 BCC 결정 구조를 갖고, 상기 터널 배리어는 NaCl 결정 구조를 가질 수 있다.
상기 수직 자화 증진층은 상기 터널 배리어보다 얇고,
상기 수직 자화 증진층은 금속 산화물을 포함할 수 있다.
상기 제 1 자유층의 두께는 상기 제 1 자유층의 수직 이방성이 최고가 되는 두께보다 두껍고 상기 제 1 자유층이 수직 자화를 갖는 최대 두께보다 얇을 수 있다.
상기 제 2 자유층의 두께는 상기 제 2 서브층이 수직 자화를 갖는 최소 두께보다 두껍고 상기 제 2 자유층의 수직 이방성이 최고가 되는 두께보다 얇을 수 있다.
상기 교환 결합층은 Ta, W, Nb, Ru, Ti, Cr, V, Mo, 및 Re 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 두께를 갖는 두 개의 자유층들에 의하여 자기 기억 소자의 자기 저항비를 개선함과 동시에 스위칭 전류를 낮출 수 있다. 본 발명의 실시예들에 따르면, 수직 자화 증진층에 의하여 제 2 자유층의 수직 자화 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체(FRL)을 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체를 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 또 다른 실시예들에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체를 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 또 다른 실시예들에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다.
도 12는 수직 자화 유도층(PM)과 이에 접하는 계면 수직 자기 이방성을 갖는 자성층(IPA)을 설명하기 위한 개념도이다.
도 13은 상기 계면 자성층(IPA)의 두께(t)에 따른 상기 계면 자성층(IPA)의 수직 이방성 및 상기 계면 자성층(IPA)을 포함하는 자기 기억 소자(10)의 자기 저항비를 도시하는 그래프이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막질로 언급된 막질이 다른 실시예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 자기 메모리 소자의 단위 메모리 셀을 예시적으로 도시하는 회로도이다.
도 1을 참조하면, 단위 메모리 셀(UMC)은 서로 교차하는 제 1 배선(L1) 및 제 2 배선(L2) 사이에서 이들을 연결한다. 상기 단위 메모리 셀(UMC)은 선택 소자(SW) 및 자기터널접합(magnetic tunnel junction; MTJ)을 포함할 수 있다. 상기 선택 소자(SW) 및 상기 자기터널접합(MTJ)은 전기적으로 직렬로 연결될 수 있다. 상기 제 1 및 제 2 배선들(L1, L2) 중의 하나는 워드라인으로 사용되고 다른 하나는 비트라인으로 사용될 수 있다.
상기 선택 소자(SW)는 상기 자기터널접합(MTJ)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 상기 선택 소자(SW)는 다이오드, 피엔피 바이폴라 트랜지스터, 엔피엔 바이폴라 트랜지스터, 엔모스 전계효과트랜지스터 및 피모스 전계효과트랜지스터 중의 하나일 수 있다. 상기 선택 소자(SW)가 3단자 소자인 바이폴라 트랜지스터 또는 모스 전계효과트랜지스터로 구성되는 경우, 추가적인 배선(미도시)이 상기 선택 소자(SW)에 연결될 수 있다.
상기 자기터널접합(MTJ)은 제 1 수직 자성 구조체(MS1), 제 2 수직 자성 구조체(MS2) 및 이들 사이의 터널 배리어(TBR)를 포함할 수 있다. 상기 제 1 및 제 2 수직 자성 구조체들(MS1, MS2) 각각은 적어도 하나의 자성층을 포함할 수 있다. 일부 실시예들에 따르면, 도 1에 도시된 것처럼, 상기 자기터널접합(MTJ)은 상기 제 1 수직 자성 구조체(MS1)와 상기 선택 소자(SW) 사이에 개재되는 제 1 도전 구조체(CS1) 및 상기 제 2 수직 자성 구조체(MS2)와 상기 제 2 배선(L2) 사이에 개재되는 제 2 도전 구조체(CS2)를 더 포함할 수 있다.
도 2 및 도 3은 본 발명의 실시예들에 따른 자기 터널 접합을 설명하기 위한 도면들이다. 상기 제 1 수직 자성 구조제(MS1)의 자성층 및 제 2 수직 자성 구조체(MS2)의 자성층 중의 하나의 자화 방향는, 통상적인 사용 환경 아래에서, 외부 자계(external magnetic field)에 상관없이 고정된다. 본 명세서에서, 이러한 고정된 자화 특성을 갖는 자성층을 기준 자성 구조체(PNL)라 부를 것이다. 상기 제 1 수직 자성 구조제(MS1)의 자성층 또는 제 2 수직 자성 구조체(MS2)의 자성층 중 다른 하나의 자화 방향은 그것에 인가되는 외부 자계에 의해 스위치될 수 있다. 아래에서는, 이러한 가변적인 자화 특성을 갖는 자성층을 자유 자성 구조체(FRL)라 부를 것이다. 즉, 도 2 및 도 3에 도시된 것처럼, 상기 자기터널접합(MTJ)는 상기 터널 배리어(TBR)에 의해 분리된 적어도 하나의 상기 자유 자성 구조체(FRL) 및 적어도 하나의 상기 기준 자성 구조체(PNL)을 구비할 수 있다.
자기터널접합(MTJ1, MTJ2)의 전기적 저항은 상기 자유 자성 구조체(FRL) 및 상기 기준 자성 구조체(PNL)의 자화 방향들에 의존적일 수 있다. 예를 들면, 상기 자기터널접합(MTJ1, MTJ2)의 전기적 저항은 상기 자유 자성 구조체(FRL) 및 상기 기준 자성 구조체(PNL)의 자화 방향들이 평행한 경우에 비해 이들이 반평행한(antiparallel) 경우에 훨씬 클 수 있다. 결과적으로, 상기 자기터널접합(MTJ1, MTJ2)의 전기적 저항은 상기 자유 자성 구조체(FRL)의 자화 방향을 변경함으로써 조절될 수 있으며, 이는 본 발명에 따른 자기 메모리 장치에서의 데이터 저장 원리로서 이용될 수 있다.
상기 자기터널접합(MTJ1, MTJ2)을 구성하는 상기 제 1 및 제 2 수직 자성 구조체들(MS1, MS2)은, 도 2 및 도 3에 도시된 것처럼, 기판(sub) 상에 차례로 형성될 수 있다. 이 경우, 상기 자기터널접합(MTJ1, MTJ2)은, 그것을 구성하는 자유 자성 구조체(FRL)과 상기 기판(sub) 사이의 상대적 배치 및/또는 자유 자성 구조체(FRL)과 기준 자성 구조체(PNL)의 형성 순서에 따라, 두 가지 유형으로 구분될 수 있다. 예를 들면, 도 2에 도시된 것처럼, 상기 자기터널접합(MTJ1, MTJ2)은 상기 제 1 수직 자성 구조체(MS1) 및 상기 제 2 수직 자성 구조체(MS2)가 각각 상기 기준 자성 구조체(PNL) 및 상기 자유 자성 구조체(FRL)을 포함하도록 구성되는 제 1 유형의 자기터널접합(MTJ1)이거나, 도 3에 도시된 것처럼, 상기 제 1 수직 자성 구조체(MS1) 및 상기 제 2 수직 자성 구조체(MS2)가 각각 상기 자유 자성 구조체(FRL) 및 상기 기준 자성 구조체(PNL)을 포함하도록 구성되는 제 2 유형의 자기터널접합(MTJ2)일 수 있다.
도 4는 본 발명의 일 실시예에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체(FRL)을 설명하기 위한 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 자유 자성 구조체(FRL)는 터널 배리어(TBR)와 제 2 도전 구조체(CS2) 사이에 차례로 배치된 제 1 자유층(FL1), 제 1 교환 결합층(105), 및 제 2 자유층(FL2)을 포함할 수 있다. 본 실시예에 따른 자유 자성 구조체(FRL)는 도 2의 제 1 유형의 자기터널접합(MTJ1)의 일부일 수 있다.
상기 터널 배리어(TBR)는 마그네슘(Mg)의 산화물, 티타늄(Ti)의 산화물, 알루미늄(Al), 마그네슘-아연(MgZn)의 산화물, 마그네슘-보론(MgB)의 산화물, 티타늄(Ti)의 질화물 및 바나듐(V)의 질화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 터널 배리어(TBR)는 산화마그네슘(MgO)막일 수 있다. 이와 달리, 상기 터널 배리어(TBR)는 복수의 층들을 포함할 수 있다.
상기 제 1 교환 결합층(105)은 상기 제 2 자유층(FL2)이 상기 제 1 자유층(FL1)의 자화 방향에 반평행한 수직 자화를 갖도록 만드는 두께로 형성될 수 있다. 상기 제 1 자유층(FL1)과 상기 제 2 자유층(FL2)의 전체 교환 에너지(exchange integral energy)는 0(zero) 이상일 수 있다. 일 예로, 상기 제 1 교환 결합층(105)의 두께는 약 2Å 내지 약 10Å일 수 있다.
상기 제 1 교환 결합층(105)은 Ta, W, Nb, Ru, Ti, Cr, V, Mo, 및 Re 중의 적어도 하나로 형성될 수 있다. 일 예로, 상기 제 1 교환 결합층(105)은 BCC(Body Centered Cubic) 또는 HCP(Hexagonal Close Packed) 구조를 가질 수 있다.
상기 제 2 자유층(FL2)과 상기 제 2 도전 구조체(CS2) 사이에 수직 자화 증진층(150)이 제공될 수 있다. 상기 수직 자화 증진층(150)은 금속 산화물을 포함할 수 있다. 일 예로, 상기 수직 자화 증진층(150)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-보론(MgB)의 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 수직 자화 증진층(150)은 산화마그네슘(MgO)막일 수 있다. 상기 수직 자화 증진층(150)은 적어도 일부가 비정질(amorphous)일 수 있다. 일 예로, 상기 수직 자화 증진층(150)은 실질적으로 비정질이거나, 상기 제 2 자유층(FL2)과 접하는 하부가 비정질일 수 있다. 실질적으로 비정질은 비록 국소적(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로 (virtually) 해당 층 또는 부분이 비정질인 것을 의미한다. 일 예로, 실질적으로 비정질인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 자유층(FL2)은 상기 제 1 교환 결합층(105)을 통한 상기 제 1 자유층(FL1)과의 반강자성 교환 결합을 통해 그것의 두께 방향에 평행한 자화를 갖게 된다. 즉, 상기 제 2 자유층(FL2)은 상기 터널 배리어(TBR)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다.
상기 제 1 자유층(FL1) 및 상기 제 2 자유층(FL2)은 계면 수직 자기 이방성(interface perpendicular magnetic anisotropy)을 갖는 물질을 포함할 수 있다. 계면 수직 자기 이방성은 내재적 수평 자화 특성을 갖는 자성층이 그와 인접하는 다른 층과의 계면으로부터의 영향에 의하여 수직 자화 방향을 갖는 현상을 말한다. 여기서, 상기 "내재적 수평 자화 특성"은 외부적 요인이 없을 경우, 자성층이 그것의 가장 넓은 표면에 평행한 자화 방향을 갖는 특성을 의미한다. 예를 들면, 내재적 수평 자화 특성을 갖는 자성층이 기판 상에 형성되고 외부적 요인이 없을 경우, 상기 자성층의 자화 방향은 상기 기판의 상면과 실질적으로 평행할 수 있다.
상기 제 1 및 제 2 자유층들(FL1, FL2)의 내재적 수평 자화 특성은 이에 인접한 층에 의하여 외인성 수직자화 특성(extrinsic perpendicular magnetization property)을 갖는 구조(이하, 외인성 수직 구조체)가 될 수 있다. 이와 같은 외인성 수직자화 특성은 자유층들의 두께에 의존한다. 이하, 두께에 따른 자성층의 계면 수직 자기 이방성 및 그에 따른 자기 저항비가 도 12 및 도 13을 참조하여 보다 상세히 설명된다.
도 12는 수직 자화 유도층(PM)과 이에 접하는 계면 수직 자기 이방성을 갖는 자성층(이하, 계면 자성층)(IPA)을 설명하기 위한 개념도이다. 도 13은 상기 계면 자성층(IPA)의 두께(t)에 따른 상기 계면 자성층(IPA)의 계면 수직 이방성 및 상기 계면 자성층(IPA)을 포함하는 자기 기억 소자(10)의 자기 저항비를 도시하는 그래프이다.
내재적 수평 자화 특성을 갖는 상기 계면 자성층(IPA)은 상기 수직 자화 유도층(PM)에 의하여 자화 방향이 상기 계면 자성층(IPA)의 두께 방향(예를 들면, Z 방향)에 평행하도록 외인적으로 변화될 수 있다. 이와 같은 계면 수직 자기 이방성의 원인에 대한 설명은 다양한 방법으로 가능하다. 일 예로, 상기 계면 수직 자기 이방성은 금속 원소와 산소의 결합에 기인할 수 있다. 일 예로, 상기 수직 자화 유도층(PM)이 MgO와 같은 금속 산화물층을 포함하고 상기 계면 자성층(IPA)이 CoFeB를 포함하는 경우, 상기 계면 수직 자기 이방성은 상기 수직 자화 유도층(PM)내의 산소와 상기 계면 자성층(IPA) 내의 철(Fe) 원소의 결합에 기인할 수 있다. 이와 같은 산소와 철의 결합은 상기 계면 자성층(IPA) 내의 비금속 원소, 일 예로 보론(B)이 상기 수직 자화 유도층(PM)과 상기 계면 자성층(IPA) 사이의 계면으로부터 배출되면서 촉진될 수 있다. 이와 같은 계면 수직 자기 이방성은 상기 계면 자성층(IPA)의 증착 이후의 열처리 공정에 의한 상기 비금속 원소, 즉 보론(B)의 배출에 의하여 유도될 수 있다.
상기 계면 자성층(IPA)의 계면 수직 이방성은 그 두께에 따라 변화될 수 있다. 계면 수직 이방성은 다음 수식의 Ku*t 에 상응한다.
Figure pat00001
(Hk: 이방성 자계(hard axis anisotropy field), Ms: 포화 자화 (saturated magnetization), t: 두께, Ku : 이방성 에너지)
도 13에 도시된 바와 같이, 상기 계면 자성층(IPA)은 계면 수직 이방성이 최고가 되는 두께(tM , 이하, 최대 이방성 두께)를 갖는다. 즉, 상기 계면 자성층(IPA)의 계면 수직 이방성은 제 1 두께(t1)로부터 최대 이방성 두께(tM)까지 점진적으로 증가되나, 상기 최대 이방성 두께(tM)로부터 제 2 두께(t2)까지 점진적으로 감소된다. 상기 제 1 두께(t1)는 상기 계면 자성층(IPA)이 수직 자화를 갖는 최소 두께로, 상기 계면 자성층(IPA)이 상기 제 1 두께(t1)보다 작은 경우 상기 계면 자성층(IPA)은 수평 자화를 갖거나 자성 특성을 갖지 못한다. 즉, 상기 제 1 두께(t1)는 상기 계면 자성층(IPA)이 수직 자화를 갖는 최소 두께에 해당한다.
상기 제 2 두께(t2)는 상기 계면 자성층(IPA)이 수직 자화를 갖는 최대 두께로, 상기 계면 자성층(IPA)의 두께가 상기 제 2 두께(t2)보다 큰 경우 상기 수직 자화 유도층(PM)의 영향이 상대적으로 감소되어 상기 계면 자성층(IPA)은 수평 자화를 갖는다.
상기 두께(t)에 따른 상기 계면 자성층(IPA)의 계면 수직 이방성의 변화에 따라, 상기 수직 자화 유도층(PM)과 상기 계면 자성층(IPA)을 포함하는 자기 기억 소자(10)의 자기 저항비(MR ratio)도 영향을 받는다. 자기 기억 소자(10)의 자기 저항비는 다음과 같다.
Figure pat00002
상기 자기 기억 소자(10)의 자기 저항비(MR ratio)는 계면 수직 이방성과 유사하게 변화되나, 최대가 되는 두께(tR , 이하 최대 저항비 두께)가 상기 최대 이방성 두께(tM)보다 크다.
상기 제 1 두께(t1), 상기 제 2 두께(t2), 상기 최대 이방성 두께(tM) 및 상기 최대 자기 저항비 두께(tR)는 상기 계면 자성층(IPA) 및 상기 수직 자화 유도층(PM)의 물질 및 조성에 따라 변경될 수 있다. 일 예로, 상기 계면 자성층(IPA)이 CoFeB를 포함하고, 상기 수직 자화 유도층(PM)이 MgO를 포함하는 경우, 상기 제 1 두께(t1)는 약 6Å일 수 있고, 상기 제 2 두께(t2)는 약 12Å일수 있고, 상기 최대 이방성 두께(tM)은 약 8Å 내지 약 9Å일 수 이고, 상기 최대 자기 저항비 두께(tR)는 약 11Å일 수 있다.
도 4, 도 12 및 도 13을 다시 참조하여, 상기 제 1 자유층(FL1)의 두께는 자기 저항비를 고려하여 결정되고, 상기 제 2 자유층(FL2)의 두께는 스위칭 전류를 고려하여 결정될 수 있다. 즉, 본 발명의 실시예들에 따르면, 상기 제 1 자유층(FL1)은 높은 자기 저항비를 위하여 상대적으로 두껍게 형성되고, 상기 제 2 자유층(FL2)은 낮은 스위칭 전류를 위하여 상대적으로 얇게 형성될 수 있다. 스위칭 전류는 상기 제 1 자유층(FL1)의 두께에 영향을 받지 않거나 상기 제 2 자유층(FL2)에 비하여 상대적으로 영향을 덜 받고, 자기 저항비는 상기 제 2 자유층(FL2)의 두께에 영향을 받지 않거나 상기 제 1 자유층(FL1)에 비하여 상대적으로 영향을 덜 받을 수 있다.
상기 터널 배리어(TBR)는 상기 수직 자화 유도층(PM)에 해당하고, 상기 제 1 및 제 2 자유층들(FL1, FL2)은 상기 계면 자성층(IPA)에 해당할 수 있다. 본 실시예에 있어서, 상기 수직 자화 증진층(150)은 상기 터널 배리어(TBR)와 함께 상기 제 2 자유층(FL2)의 수직 이방성을 강화하는 수직 자화 유도층(PM)에 해당할 수 있다.
이하, 상기 제 1 자유층(FL1)과 상기 제 2 자유층(FL2)의 두께에 대하여 보다 상세히 설명된다.
상기 제 2 자유층(FL2)의 두께는 상기 제 2 자유층(FL2)이 수직 자화를 갖는 최소 두께보다 두껍고 상기 제 2 자유층(FL2)의 수직 이방성이 최고가 되는 두께(즉, 최대 이방성 두께)보다 작을 수 있다. 즉, 상기 제 2 자유층(FL2)이 도 12 및 도 13의 계면 자성층(IPA)인 경우 상기 제 2 자유층(FL2)의 두께는 제 1 두께(t1)보다 크고 최대 이방성 두께(tM)작을 수 있다. 상기 제 2 자유층(FL2)은 상기 제 1 자유층(FL1)에 비하여 상대적으로 상기 터널 배리어(TBR)로부터 먼 층으로, 자화 반전을 위한 스위칭 전류(switching current)를 결정한다. 자기 기억 소자의 스위칭 전류는 온도가 0K에서 다음 수학식 3의 Ic에 상응한다.
Figure pat00003
(e:전하량, h : 플랑크 상수의 절반, η: 스핀분극효율(spin polarization efficiency), Hk: 이방성 자계(hard axis anisotropy field), Ms : 포화 자화 (saturated magnetization), V: 부피, α: 비례 상수)
자기 기억 소자의 고집적화와 고속화를 위해서는 스위칭 전류의 감소가 요구된다. 상기 수학식 3에서 스위칭 전류(Ic)를 낮추기 위해서는 이방성 자계(Hk), 포화 자화(Ms), 및 부피(V)가 작아져야 한다. 그러나, 계면 수직 자기 이방성을 이용한 수직 자성 소자의 자유층의 이방성 자계(Hk)를 낮추게 되면 자기 저항비가 감소되는 현상이 발생한다. 본 발명의 일 실시예에 따른 자유층은 상기 제 1 자유층(FL1) 및 상기 제 2 자유층(FL2)을 포함하고, 스위칭 전류는 상대적으로 상기 터널 배리어(TBR)에서 멀고 두께가 얇은 상기 제 2 자유층(FL2)에 의존한다.
즉, 자기 기억 소자에 공급되는 전류에 의하여 상기 제 2 자유층(FL2)의 자화 방향이 반전되는 경우, 상기 제 1 자유층(FL1)은 상기 제 1 교환 결합층(105)을 통한 자화 반전에 의하여 상기 제 2 자유층(FL2)의 자화 방향에 반평행한 자화를 갖게 된다. 본 발명에 따른 자기 기억 소자의 스위칭 전류는 상기 1 자유층(FL1) 보다 상기 제 2 자유층(FL2)에 의하여 결정된다. 자기 기억 소자의 스위칭 전류는 상기 제 1 자유층(FL1)에 의하여 실질적으로 영향을 받지 않는다.
상기 제 1 자유층(FL1)의 두께는 상기 제 1 자유층(FL1)의 수직 이방성이 최고가 되는 두께(즉, 최대 이방성 두께) 보다 두껍고, 상기 제 1 자유층(FL1)이 수평 자화를 갖는 최대 두께보다 작을 수 있다. 즉, 상기 제 1 자유층(FL1)이 도 12 및 도 13의 계면 자성층(IPA)인 경우 상기 제 1 자유층(FL1)의 두께는 최대 이방성 두께(tM) 보다 크고 제 2 두께(t2)보다 작을 수 있다. 이 범위에서, 본 발명의 실시예에 따른 자기 기억 소자는 높은 자기 저항비를 가질 수 있다. 스위칭 전류는 상술한 바와 같이 상기 제 2 자유층(FL2)에 의하여 결정되므로, 상기 제 1 자유층(FL1)을 상기 제 2 자유층(FL2) 보다 두껍게 형성하여도 스위칭 전류를 증가시키지 않으면서 자기 저항비를 증가시킬 수 있다. 자기 저항비는 상기 제 1 자유층(FL1)에 의하여 결정되며 실질적으로 상기 제 2 자유층(FL2)에 의하여 영향을 받지 않을 수 있다.
상기 제 1 자유층(FL1)과 상기 제 2 자유층(FL2)이 동일한 물질로 형성되는 경우, 수직 이방성이 최고가 되는 두께는 동일할 수 있으나, 이에 한정되지 않으며, 각 층의 수직 이방성이 최고가 되는 두께는 상기 제 1 자유층(FL1) 및 상기 제 2 자유층(FL2)의 물질 및 결정 구조에 따라 변경될 수 있다. 일 예로, 상기 제 1 자유층(FL1) 및 상기 제 2 자유층(FL2)이 동일한 물질로 형성되는 경우, 상기 제 1 자유층(FL1)의 두께는 상기 제 2 자유층(FL2)의 두께의 약 1.5배 이상일 수 있다.
상기 제 1 및 제 2 자유층들(FL1, FL2)은 코발트, 철 또는 이들의 합금들 중의 적어도 하나를 포함하는 단층 또는 다층 구조를 통해 구현될 수 있다. 예를 들면, 제 1 및 제 2 자유층들(FL1, FL2)은 CoFeB, CoHf, Co, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있다. 보다 구체적으로, 제 1 및 제 2 자유층들(FL1, FL2)은 Co막 및 CoHf막을 포함하는 복층 구조 또는 CoFeB막을 포함하는 복층 구조로서 제공될 수 있다. 상술한 물질들은, 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 제 1 및 제 2 자유층들(FL1, FL2)의 상술한 내재적 수평 자화 특성을 갖는 물질들의 예로서 언급되는 것일 뿐, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
상기 터널 배리어(TBR)가 NaCl 구조를 갖는 MgO를 포함하는 경우, 상기 제 1 자유층(FL1)은 상기 터널 배리어(TBR)의 결정 구조와 유사한 BCC(Body Centered Cubic) 구조를 갖도록 형성될 수 있다. 상기 제 1 자유층(FL1)의 수직 자화 특성 및 결정 구조는 상기 제 1 자유층(FL1)의 증착 이후 추가적인 열처리 공정에 의하여 유도될 수 있다. 즉, 상기 제 1 자유층(FL1)은 증착 시에 적어도 일부가 비정질일 수 있으나, 이 후의 열처리 공정에 의하여 외인성 수직 자화 특성을 갖도록 변형되며, 이 경우 상기 제 1 자유층(FL1)의 결정 구조도 상기 터널 배리어(TBR)의 결정 구조의 영향을 받아 변형될 수 있다. 일 예로, 상기 터널 배리어(TBR)가 NaCl 결정 구조를 갖는 경우, 상기 제 1 자유층(FL1)은 NaCl 결정 구조와 격자 배치가 유사한 BCC 결정 구조가 될 수 있다. 즉, 상기 터널 배리어(TBR)의 <001> 결정면과 상기 제 1 자유층(FL1)의 <001> 결정면이 서로 접하여 계면을 이룰 수 있다. 이와 같은 터널 배리어(TBR)와 상기 제 1 자유층(FL1)의 계면 결정면의 정합은 자기 터널 접합의 자기 저항비를 향상시킬 수 있다.
상기 수직 자화 증진층(150)은 적어도 일부가 비정질일 수 있으며, 이에 접하는 상기 제 2 자유층(FL2)의 적어도 일부는 비정질일 수 있다. 상기 수직 자화 증진층(150)은 상기 터널 배리어(TBR)보다 얇을 수 있다. 일 예로, 상기 터널 배리어(TBR)의 두께는 상기 수직 자화 증진층(150)의 두께의 약 1.5배 이상일 수 있다. 일 예로, 상기 수직 자화 증진층(150)의 두께는 약 1Å 내지 약 10Å이고, 상기 터널 배리어(TBR)의 두께는 약 5Å 내지 약 15Å일 수 있다.
상기 수직 자화 증진층(150)은 상기 터널 배리어(TBR) 보다 낮은 저항값을 가질 수 있다. 일 예로, 상기 수직 자화 증진층(150)은 상기 터널 배리어(TBR)에 비하여 작은 RA값(R:저항, A: 인접층과의 접합 면적)을 가질 수 있다. 일 예로, 상기 수직 자화 증진층(150)의 RA값은 약 0.1 내지 약 5 Ω·㎛2이고, 상기 터널 배리어(TBR)의 RA값은 약 5 내지 약 30 Ω·㎛2일 수 있다. 비정질 부분을 포함하고 상대적으로 얇게 형성되는 상기 수직 자화 증진층(150)과 상기 제 2 자유층(FL2)은 자기 기억 소자의 스위칭 전류를 낮출 수 있다.
본 발명의 일 실시예에 따른 자유 자성 구조체(FRL)는 상대적으로 두꺼운 제 1 자유층(FL1)에 의하여 높은 자기 저항비를 가질 수 있고, 상대적으로 얇은 제 2 자유층(FL2)에 의하여 낮은 스위칭 전류를 가질 수 있다.
도 5는 본 발명의 다른 실시예에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체를 설명하기 위한 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 자유 자성 구조체(FRL)는 터널 배리어(TBR)와 제 2 도전 구조체(CS2) 사이에 차례로 배치된 제 1 자유층(FL1), 제 1 교환 결합층(105), 및 제 2 자유층(FL2)을 포함할 수 있다. 본 실시예에 따른 자유 자성 구조체(FRL)는 도 2의 제 1 유형의 자기터널접합(MTJ1)의 일부일 수 있다. 본 실시예에 있어서, 상기 자유 자성 구조체(FRL)는 도 4를 참조하여 설명된 수직 자화 증진층(150)을 포함하지 않을 수 있다. 일 예로, 상기 제 2 자유층(FL2)은 상기 제 2 도전 구조체(CS2)와 접하도록 형성될 수 있다. 예를 들면, 제 1 및 제 2 자유층들(FL1, FL2)은 CoFeB, CoHf, Co, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있으며, 상기 제 2 자유층(FL2) 및 상기 제 1 자유층(FL1)은 모두 BCC 구조를 가질 수 있다.
도 6 및 도 7은 본 발명의 또 다른 실시예들에 따른 자기터널접합의 일부를 구성하는 자유 자성 구조체를 설명하기 위한 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 6 및 도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 자유 자성 구조체(FRL)는 제 1 도전 구조체(CS1)와 터널 배리어(TBR) 사이에 차례로 배치된 시드층(seed layer), 제 2 자유층(FL2), 제 1 교환 결합층(105), 및 제 1 자유층(FL1)을 포함할 수 있다. 본 실시예들에 따른 자유 자성 구조체(FRL)는 도 3의 제 2 유형의 자기터널접합(MTJ2)의 일부일 수 있다.
상기 시드층(101)은 조밀육방격자(HCP)를 구성하는 금속 원자들을 포함할 수 있다. 일 예로, 상기 시드층(101)은 루테늄(Ru) 및/또는 티타늄(Ti)을 포함할 수 있다. 상기 시드층(101)은 10Å 내지 100Å로 형성될 수 있다. 다른 실시예에서, 상기 시드층(101)은 면심입방격자(FCC)를 구성하는 금속원자들을 포함할 수 있다. 예를 들어, 상기 시드층(101)은 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 상기 시드층(101)은 단일의 층 또는 서로 다른 결정구조를 갖는 복수의 층을 포함할 수 있다.
도 6의 실시예에 있어서, 상기 제 2 자유층(FL2)과 상기 시드층(101) 사이에 수직 자화 증진층(150)이 제공될 수 있다. 상기 수직 자화 증진층(150)은 금속 산화물을 포함할 수 있다. 일 예로, 상기 수직 자화 증진층(150)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-보론(MgB)의 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 수직 자화 증진층(150)은 산화마그네슘(MgO)막일 수 있다. 상기 수직 자화 증진층(150)은 적어도 일부가 비정질(amorphous)일 수 있다.
도 7의 실시예에 있어서, 자유 자성 구조체(FRL)는 도 6를 참조하여 설명된 수직 자화 증진층(150)을 포함하지 않을 수 있다. 일 예로, 상기 제 2 자유층(FL2)은 상기 시드층(101)과 접할 수 있다. 본 실시예에서, 상기 제 2 자유층(FL2)은 상기 제 2 도전 구조체(CS2)와 접하도록 형성될 수 있다. 예를 들면, 제 1 및 제 2 자유층들(FL1, FL2)은 CoFeB, CoHf, Co, 또는 CoZr 중의 적어도 하나를 포함하는 단층 또는 다층 구조일 수 있으며, 상기 제 2 자유층(FL2) 및 상기 제 2 자유층(FL1)은 모두 BCC 구조를 가질 수 있다.
도 8은 본 발명의 일 실시예에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다.
도 8을 참조하여, 본 발명의 일 실시예에 따른 기준 자성 구조체(PNL)는 터널 배리어(TBR)와 제 1 도전 구조체(CS1) 사이에 차례로 배치된 제 1 기준층(PL1), 제 2 교환 결합층(103), 제 2 기준층(PL2)을 포함할 수 있다. 상기 기준 자성 구조체(PNL)와 상기 제 1 도전 구조체(CS1) 사이에 시드층(101)이 제공될 수 있다. 본 실시예에 따른 기준 자성 구조체(PNL)는 도 2의 제 1 유형의 자기터널접합(MTJ1)의 일부일 수 있다.
상기 시드층(101)은 조밀육방격자(HCP)를 구성하는 금속 원자들을 포함할 수 있다. 상기 시드층(101)은 약 10Å 내지 약 100Å로 형성될 수 있다. 상기 시드층(101)은 루테늄(Ru) 또는 티타늄(Ti)을 포함할 수 있다. 이와 달리, 상기 시드층(101)은 면심입방격자(FCC)를 구성하는 금속원자들을 포함할 수도 있다. 예를 들어, 상기 시드층(101)은 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 또는 알루미늄(Al)을 포함할 수 있다. 상기 시드층(101)은 단일의 층 또는 서로 다른 결정구조를 갖는 복수의 층을 포함할 수 있다. 이와 달리, 상기 시드층(101)은 상기 제 1 기준층(PL1)을 구성하는 물질이 비정질 상태인 경우 생략될 수 있다.
상기 제 1 기준층(PL1)의 자화방향은 상기 터널 배리어(TBR)의 상면에 실질적으로 수직할 수 있다. 상기 제 1 기준층(PL1)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 기준층(PL1)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중에서 선택된 적어도 하나일 수 있다. 이와 달리, 상기 제 1 기준층(PL1)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 상기 제 1 기준층(PL1)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 선택된 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
상기 제 1 기준층(PL1) 상에 제 2 교환 결합층(103)이 배치될 수 있다. 상기 제 2 교환 결합층(103)은 약 2Å 내지 약 20Å의 두께로 형성될 수 있다. 상기 제 2 교환 결합층(103)은 결정학적 텍스쳐(crystallographic texture)를 갖지 않을 수 있다. 예를 들어, 상기 제 2 교환 결합층(103)은 상기 제 1 기준층(PL1) 상에 균일하게 형성되되, 상기 얇은 두께에 의해 텍스쳐를 갖지 않을 수 있다. 본 명세서에서, 결정학적 텍스쳐란 다결정층의 결정학적 배향을 의미한다. 즉, 결정학적 텍스쳐를 갖지 않는 상기 제 2 교환 결합층(103)은 결정립들(grains)이 무작위적 배향(random orientation)을 갖는다.
상기 제 1 기준층(PL1)은 그 하부에 고정층을 더 포함할 수 있다. 상기 고정층은 반강자성 물질을 포함할 수 있다. 예를 들어, 상기 고정층은 PtMn, IrMn, FeMn, NiMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고정층은 인접한 자성층의 자화방향을 일 방향으로 고정시킬 수 있다.
상기 제 2 교환 결합층(103)은 비자성 전이 금속을 포함하는 비자성 금속원소 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 2 교환 결합층(103)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 선택된 적어도 하나를 포함할 수 있다.
일 실시예에서, 상기 제 2 교환 결합층(103)은 복수의 층으로 형성될 수 있다. 예를 들어, 상기 제 2 교환 결합층(103)은 차례로 적층된 하부 금속 화합물층, 비자성 금속층 및 상부 금속 화합물층을 포함할 수 있다. 상기 비자성 금속층은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 루테늄(Ru), 구리(Cu), 아연(Zn), 탄탈륨(Ta), 금(Au), 은(Ag), 팔라듐(Pd), 로듐(Rh), 이리듐(Ir), 몰리브덴(Mo), 바나듐(V), 텅스텐(W), 니오브덴(Nb), 지르코늄(Zr), 이트늄(Y) 및 하프늄(Hf) 중 적어도 하나를 포함할 수 있다. 상기 하부 및 상부 금속 화합물층들은 금속산화물, 금속질화물, 금속산화질화물 또는 이들의 조합일 수 있다. 예를 들어, 상기 금속 화합물층은 상기 비자성 금속층의 화합물일 수 있다. 상기 상부 및 하부 금속 화합물층들은 상기 비자성 금속층 내의 금속 원자들이 인접한 다른 층으로 확산되는 것이 방지할 수 있다.
상기 제 2 교환 결합층(103) 상에 제 2 기준층(PL2)이 배치될 수 있다. 상기 제 2 기준층(PL2)은 연자성 물질(soft magnetic material)을 포함할 수 있다. 상기 제 2 기준층(PL2)은 낮은 댐핑 상수(damping constant) 및 높은 스핀 분극률(spin polarization ratio)을 가질 수 있다. 예를 들어, 상기 제 2 기준층(PL2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제 2 기준층(PL2) 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 상기 제 2 기준층(PL2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여 상기 제 2 기준층(PL2)의 포화 자화량을 낮추기 위해, 상기 제 2 기준층(PL2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중에서 선택된 적어도 하나를 더 포함할 수 있다.
상기 제 2 기준층(PL2)은 상기 제 2 교환 결합층(103)을 통한 상기 제 1 기준층(PL1)과의 반강자성 교환 결합을 통해 그것의 두께 방향에 평행한 자화를 갖게 된다. 즉, 상기 제 2 기준층(PL2)은 상기 터널 배리어(TBR)의 상면에 실질적으로 수직한 자화 방향을 가질 수 있다. 다른 실시예에 있어서, 상기 제 2 교환 결합층(103)은 제공되지 않을 수 있다.
도 9는 본 발명의 다른 실시예에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다. 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 9를 참조하여, 시드층(101)과 제 2 교환 결합층(103) 사이에 제 1 기준층(PL1)이 제공될 수 있다. 본 실시예에 따른 기준 자성 구조체(PNL)는 도 2의 제 1 유형의 자기터널접합(MTJ1)의 일부일 수 있다. 상기 제 1 기준층(PL1)은 교대로 적층된 비자성층들(161)과 강자성층들(162)을 포함할 수 있다. 상기 강자성층들(162)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있고, 상기 비자성층들(161)은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 기준층(PL1)은 [Co/Pt]n, [Co/Pd]n, [Ni/Pt]n (n은 층의 적층 횟수로, 2 이상의 자연수) 또는 이들의 조합을 포함할 수 있다. 상기 강자성층들(162)은 1개 내지 수개의 원자의 두께로 얇게 형성될 수 있다. 상기 제 1 기준층(PL1)은 상기 제 2 교환 결합층(103)에 의하여 상기 제 2 기준층(PL2)과 반강자성적으로 교환결합될 수 있다. 상기 제 1 기준층(PL1) 이외의 구성 요소들은 도 8을 참조하여 설명된 구성들과 동일한 구성을 가질 수 있다.
도 10 및 도 11은 본 발명의 또 다른 실시예들에 따른 자기터널접합의 일부를 구성하는 기준 자성 구조체를 설명하기 위한 단면도이다. 설명의 간소화를 위하여 중복된 구성에 대한 설명은 생략된다.
도 10 및 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 기준 자성 구조체(PNL)는 터널 배리어(TBR)와 제 2 도전 구조체(CS2) 사이에 차례로 배치된 제 2 기준층(PL2), 제 2 교환 결합층(103), 및 제 1 기준층(PL1)을 포함할 수 있다. 본 실시예들에 따른 자유 자성 구조체(FRL)는 도 3의 제 2 유형의 자기터널접합(MTJ2)의 일부일 수 있다.
상기 제 2 기준층(PL2)은 연자성 물질(soft magnetic material)을 포함할 수 있다. 상기 제 2 기준층(PL2)은 낮은 댐핑 상수(damping constant) 및 높은 스핀 분극률(spin polarization ratio)을 가질 수 있다. 예를 들어, 상기 제 2 기준층(PL2)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다. 상기 제 2 기준층(PL2) 보론(B), 아연(Zn), 알루미늄(Al), 티타늄(Ti), 루테늄(Ru), 탄탈륨(Ta), 실리콘(Si), 은(Ag), 금(Au), 구리(Cu), 탄소(C) 및 질소(N)를 포함하는 비자성 물질 중 적어도 하나를 더 포함할 수 있다. 일 예로, 상기 제 2 기준층(PL2)은 CoFe 또는 NiFe를 포함하되, 보론(B)를 더 포함할 수 있다. 이에 더하여 상기 제 2 기준층(PL2)의 포화 자화량을 낮추기 위해, 상기 제 2 기준층(PL2)은 티타늄(Ti), 알루미늄(Al), 실리콘(Si), 마그네슘(Mg), 탄탈륨(Ta) 및 실리콘(Si) 중에서 선택된 적어도 하나를 더 포함할 수 있다.
도 10의 실시예에 있어서, 상기 제 1 기준층(PL1)은 L10 결정구조를 갖는 물질, 조밀육방격자를 갖는 물질 및 비정질 RE-TM(Rare-Earth Transition Metal) 합금 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 기준층(PL1)은 Fe50Pt50, Fe50Pd50, Co50Pt50, Co50Pd50 및 Fe50Ni50를 포함하는 L10 결정구조를 갖는 물질 중에서 선택된 적어도 하나일 수 있다. 이와 달리, 상기 제 1 기준층(PL1)은 조밀육방격자를 갖는 10 내지 45 at. %의 백금(Pt) 함량을 갖는 코발트-백금(CoPt) 무질서 합금(disordered alloy) 또는 Co3Pt 질서합금(ordered alloy)을 포함할 수 있다. 이와 달리, 상기 제 1 기준층(PL1)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나와 희토류 금속인 터븀(Tb), 디스프로슘(Dy) 및 가돌리늄(Gd) 중 선택된 적어도 하나를 포함하는 비정질 RE-TM 합금 중 선택된 적어도 하나를 포함할 수 있다.
도 11에 있어서, 상기 제 1 기준층(PL1)은 교대로 적층된 비자성층들(161)과 강자성층들(162)을 포함할 수 있다. 상기 강자성층들(162)은 철(Fe), 코발트(Co) 및 니켈(Ni) 중 선택된 적어도 하나를 포함할 수 있고, 상기 비자성층들(161)은 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re), 금(Au), 및 구리(Cu) 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제 1 기준층(PL1)은 [Co/Pt]n, [Co/Pd]n, [Ni/Pt]n (n은 층의 적층 횟수로, 2 이상의 자연수) 또는 이들의 조합을 포함할 수 있다. 상기 강자성층들(162)은 1개 내지 수개의 원자의 두께로 얇게 형성될 수 있다. 상기 제 1 기준층(PL1)은 상기 제 2 교환 결합층(103)에 의하여 상기 제 2 기준층(PL2)과 반강자성적으로 교환결합될 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 15를 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
상술된 실시예들에서 개시된 반도체 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
FL1, FL2: 자유층 PL1, PL2: 기준층
101: 시드층 103, 105: 교환 결합층
L1 및 L2: 제 1 및 제 2 배선들 SW: 선택 소자
CS1, CS2: 도전 구조체 MS1, MS2: 자성 구조체
MTJ1, MTJ2: 자기 터널 접합 150: 수직 자화 증진층
IPA: 계면 자성층 PM: 수직 자화 유도층
TBR: 터널 배리어 UMC: 단위 메모리 셀
FRL: 자유층 PNL: 고정층

Claims (20)

  1. 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 기준 자성 구조체를 포함하고,
    상기 자유 자성 구조체는 교환 결합층 및 상기 교환 결합층을 사이에 두고 이격된 제 1 자유층 및 제 2 자유층을 포함하고, 상기 제 1 자유층은 상기 제 2 자유층과 상기 터널 배리어 사이에 제공되고,
    상기 제 1 자유층의 두께는 상기 제 1 자유층의 수직 이방성이 최고가 되는 두께보다 두껍고,
    상기 제 2 자유층의 두께는 상기 제 2 자유층의 수직 이방성이 최고가 되는 두께보다 얇은 자기 기억 소자.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 자유층들은 계면 수직 자기 이방성(interface perpendicular anisotropy)을 갖는 자기 기억 소자.
  3. 제 2 항에 있어서,
    상기 제 1 자유층의 두께는 상기 제 1 자유층이 수직 자화를 갖는 최대 두께보다 얇은 자기 기억 소자.
  4. 제 2 항에 있어서,
    상기 제 2 자유층의 두께는 상기 제 2 자유층이 수직 자화를 갖는 최소 두께보다 두꺼운 자기 기억 소자.
  5. 제 1 항에 있어서,
    상기 제 2 자유층의 적어도 일부는 비정질인 자기 기억 소자.
  6. 제 1 항에 있어서,
    상기 제 1 자유층은 상기 제 2 자유층과 동일 물질을 포함하고,
    상기 제 1 자유층의 두께는 상기 제 2 자유층의 두께의 약 1.5배 이상인 자기 기억 소자.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 자유층들은 내재적 수평 자화 특성을 갖는 물질을 포함하는 자기 기억 소자.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 자유층들은 코발트, 철, 및 니켈 중 적어도 하나와 보론을 포함하는 자기 기억 소자.
  9. 제 1 항에 있어서,
    상기 자유 자성 구조체는 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격된 수직 자화 증진층을 더 포함하는 자기 기억 소자.
  10. 제 9 항에 있어서,
    상기 수직 자화 증진층은 상기 제 2 자유층과 접하는 자기 기억 소자.
  11. 제 9 항에 있어서,
    상기 수직 자화 증진층의 적어도 일부는 비정질인 자기 기억 소자.
  12. 제 9 항에 있어서,
    상기 수직 자화 증진층은 상기 터널 배리어보다 얇은 자기 기억 소자.
  13. 제 9 항에 있어서,
    상기 수직 자화 증진층의 RA값은 상기 터널 배리어의 RA값보다 작은 자기 기억 소자.
  14. 제 9 항에 있어서,
    상기 수직 자화 증진층은 금속 산화물을 포함하는 자기 기억 소자.
  15. 제 1 항에 있어서,
    상기 자기 기억 소자는 기판을 더 포함하고,
    상기 자유 자성 구조체는 상기 기판과 상기 터널 배리어 사이에 제공되는 자기 기억 소자.
  16. 제 1 항에 있어서,
    상기 자기 기억 소자는 기판을 더 포함하고,
    상기 자유 자성 구조체는 상기 터널 배리어를 사이에 두고 상기 기판과 이격되는 자기 기억 소자.
  17. 제 1 항에 있어서,
    상기 교환 결합층은 금속을 포함하는 자기 기억 소자.
  18. 제 17 항에 있어서,
    상기 교환 결합층은 Ta, W, Nb, Ru, Ti, Cr, V, Mo, 및 Re 중 적어도 하나를 포함하는 자기 기억 소자.
  19. 기판 상의 터널 배리어; 및
    상기 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 기준 자성 구조체를 포함하고,
    상기 자유 자성 구조체는:
    교환 결합층을 사이에 두고 상호 이격되고 계면 수직 자기 이방성을 갖는 제 1 자유층 및 제 2 자유층; 및
    상기 제 2 자유층과 접하고 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격되는 수직 자화 증진층을 포함하고,
    상기 제 2 자유층의 두께는 상기 제 1 자유층의 두께보다 얇은 자기 기억 소자.
  20. 기판 상의 터널 배리어; 및
    상기 터널 배리어를 사이에 두고 이격된 자유 자성 구조체 및 고정 자성 구조체를 포함하고,
    상기 자유 자성 구조체는:
    교환 결합층을 사이에 두고 이격된 제 1 자유층 및 제 2 자유층; 및
    상기 제 2 자유층과 접하고 상기 제 2 자유층을 사이에 두고 상기 교환 결합층과 이격되는 수직 자화 증진층을 포함하고,
    상기 수직 자화 증진층 및 상기 제 2 자유층 각각의 적어도 일부는 비정질인 자기 기억 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016148392A1 (ko) * 2015-03-18 2016-09-22 한양대학교 산학협력단 메모리 소자
KR20160113504A (ko) * 2015-03-18 2016-09-29 한양대학교 산학협력단 메모리 소자
WO2017164646A3 (ko) * 2016-03-24 2018-09-07 한양대학교 산학협력단 수직자기이방성을 갖는 mtj 구조 및 이를 포함하는 자성소자
US10580964B2 (en) 2015-03-18 2020-03-03 Industry-University Cooperation Foundation Hanyang University Memory device

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102153559B1 (ko) * 2013-08-02 2020-09-08 삼성전자주식회사 수직 자기터널접합을 구비하는 자기 기억 소자
KR101698532B1 (ko) * 2015-03-18 2017-01-20 한양대학교 산학협력단 메모리 소자
CN104766923B (zh) * 2015-04-01 2017-12-15 上海磁宇信息科技有限公司 一种三层结构记忆层的磁电阻元件
CN104868052B (zh) * 2015-04-16 2017-12-15 上海磁宇信息科技有限公司 一种可调的垂直式磁电阻元件
US9728712B2 (en) 2015-04-21 2017-08-08 Spin Transfer Technologies, Inc. Spin transfer torque structure for MRAM devices having a spin current injection capping layer
US10468590B2 (en) 2015-04-21 2019-11-05 Spin Memory, Inc. High annealing temperature perpendicular magnetic anisotropy structure for magnetic random access memory
US9853206B2 (en) 2015-06-16 2017-12-26 Spin Transfer Technologies, Inc. Precessional spin current structure for MRAM
US9773974B2 (en) 2015-07-30 2017-09-26 Spin Transfer Technologies, Inc. Polishing stop layer(s) for processing arrays of semiconductor elements
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
CN105633275B (zh) * 2015-09-22 2018-07-06 上海磁宇信息科技有限公司 一种垂直型stt-mram记忆单元及其读写方法
KR20170037707A (ko) * 2015-09-25 2017-04-05 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
WO2017052635A1 (en) 2015-09-25 2017-03-30 Intel Corporation Psttm device with bottom electrode interface material
US10326075B2 (en) 2015-09-25 2019-06-18 Intel Corporation PSTTM device with multi-layered filter stack
US10580970B2 (en) * 2015-09-25 2020-03-03 Intel Corporation PSTTM device with free magnetic layers coupled through a metal layer having high temperature stability
US9741926B1 (en) * 2016-01-28 2017-08-22 Spin Transfer Technologies, Inc. Memory cell having magnetic tunnel junction and thermal stability enhancement layer
CN107369757B (zh) * 2016-05-11 2020-09-15 上海磁宇信息科技有限公司 一种采用拓扑绝缘体构成的电子自旋滤波器
CN107369759B (zh) * 2016-05-11 2021-02-09 上海磁宇信息科技有限公司 一种垂直型磁性随机存储器及其读写方法
CN107369758B (zh) * 2016-05-11 2021-02-09 上海磁宇信息科技有限公司 一种垂直型磁性随机存储器及其读写方法
WO2018004616A1 (en) * 2016-06-30 2018-01-04 Intel Corporation Crystal texture barrier in pmtj stack design
US10460781B2 (en) 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10991410B2 (en) 2016-09-27 2021-04-27 Spin Memory, Inc. Bi-polar write scheme
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
KR102612437B1 (ko) 2016-10-31 2023-12-13 삼성전자주식회사 자기 기억 소자
US10665777B2 (en) 2017-02-28 2020-05-26 Spin Memory, Inc. Precessional spin current structure with non-magnetic insertion layer for MRAM
US10672976B2 (en) 2017-02-28 2020-06-02 Spin Memory, Inc. Precessional spin current structure with high in-plane magnetization for MRAM
KR20180122771A (ko) * 2017-05-04 2018-11-14 에스케이하이닉스 주식회사 전자 장치
US10032978B1 (en) 2017-06-27 2018-07-24 Spin Transfer Technologies, Inc. MRAM with reduced stray magnetic fields
US10794968B2 (en) * 2017-08-24 2020-10-06 Everspin Technologies, Inc. Magnetic field sensor and method of manufacture
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
JP2019096815A (ja) 2017-11-27 2019-06-20 株式会社サムスン日本研究所 磁気トンネル接合素子及び磁気抵抗メモリ装置
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10236047B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. Shared oscillator (STNO) for MRAM array write-assist in orthogonal STT-MRAM
US10270027B1 (en) 2017-12-29 2019-04-23 Spin Memory, Inc. Self-generating AC current assist in orthogonal STT-MRAM
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10360961B1 (en) 2017-12-29 2019-07-23 Spin Memory, Inc. AC current pre-charge write-assist in orthogonal STT-MRAM
US10236048B1 (en) 2017-12-29 2019-03-19 Spin Memory, Inc. AC current write-assist in orthogonal STT-MRAM
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10199083B1 (en) 2017-12-29 2019-02-05 Spin Transfer Technologies, Inc. Three-terminal MRAM with ac write-assist for low read disturb
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10229724B1 (en) 2017-12-30 2019-03-12 Spin Memory, Inc. Microwave write-assist in series-interconnected orthogonal STT-MRAM devices
US10255962B1 (en) 2017-12-30 2019-04-09 Spin Memory, Inc. Microwave write-assist in orthogonal STT-MRAM
US10141499B1 (en) 2017-12-30 2018-11-27 Spin Transfer Technologies, Inc. Perpendicular magnetic tunnel junction device with offset precessional spin current layer
US10236439B1 (en) 2017-12-30 2019-03-19 Spin Memory, Inc. Switching and stability control for perpendicular magnetic tunnel junction device
US10319900B1 (en) 2017-12-30 2019-06-11 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with precessional spin current layer having a modulated moment density
US10339993B1 (en) 2017-12-30 2019-07-02 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic assist layers for free layer switching
US10468588B2 (en) 2018-01-05 2019-11-05 Spin Memory, Inc. Perpendicular magnetic tunnel junction device with skyrmionic enhancement layers for the precessional spin current magnetic layer
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10930840B2 (en) * 2018-01-23 2021-02-23 Seagate Technology Llc Exchange-coupled composites
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US20190296220A1 (en) 2018-03-23 2019-09-26 Spin Transfer Technologies, Inc. Magnetic Tunnel Junction Devices Including an Annular Free Magnetic Layer and a Planar Reference Magnetic Layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11120856B2 (en) * 2018-04-23 2021-09-14 Regents Of The University Of Minnesota Spin-orbit torque devices
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US11502188B2 (en) 2018-06-14 2022-11-15 Intel Corporation Apparatus and method for boosting signal in magnetoelectric spin orbit logic
US11476412B2 (en) 2018-06-19 2022-10-18 Intel Corporation Perpendicular exchange bias with antiferromagnet for spin orbit coupling based memory
US11444237B2 (en) 2018-06-29 2022-09-13 Intel Corporation Spin orbit torque (SOT) memory devices and methods of fabrication
US11616192B2 (en) 2018-06-29 2023-03-28 Intel Corporation Magnetic memory devices with a transition metal dopant at an interface of free magnetic layers and methods of fabrication
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
JP2020043202A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 磁気記憶装置
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10991756B2 (en) 2018-10-23 2021-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Bipolar selector with independently tunable threshold voltages
US10580827B1 (en) 2018-11-16 2020-03-03 Spin Memory, Inc. Adjustable stabilizer/polarizer method for MRAM with enhanced stability and efficient switching
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
CN111613720B (zh) * 2019-02-25 2022-09-09 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
US11557629B2 (en) 2019-03-27 2023-01-17 Intel Corporation Spin orbit memory devices with reduced magnetic moment and methods of fabrication
US11594673B2 (en) 2019-03-27 2023-02-28 Intel Corporation Two terminal spin orbit memory devices and methods of fabrication
US11107859B2 (en) 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with unipolar selectors
CN112635650B (zh) * 2019-10-08 2022-11-08 上海磁宇信息科技有限公司 磁性隧道结结构及其磁性存储器
CN112750945A (zh) * 2019-10-31 2021-05-04 上海磁宇信息科技有限公司 一种具双自由层的磁性随机存储器存储单元
CN112864308B (zh) * 2019-11-12 2023-04-28 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
CN112802959A (zh) * 2019-11-13 2021-05-14 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
US11839162B2 (en) 2019-11-22 2023-12-05 Western Digital Technologies, Inc. Magnetoresistive memory device including a plurality of reference layers
CN111697127B (zh) * 2020-05-08 2022-07-12 北京航空航天大学 自旋轨道矩磁性器件、磁性隧道结器件及磁存储器
US20240268236A1 (en) * 2023-02-06 2024-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction (mtj) having a diffusion blocking spacer layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100118743A (ko) * 2009-04-29 2010-11-08 삼성전자주식회사 자기 메모리 소자
US20130175644A1 (en) * 2012-01-05 2013-07-11 Headway Technologies, Inc. Spin Torque Transfer Magnetic Tunnel Junction Fabricated with a Composite Tunneling Barrier Layer

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1252742C (zh) * 2002-03-27 2006-04-19 复旦大学 一种磁性多层膜中实现垂直各向异性的方法
US7927724B2 (en) * 2004-05-28 2011-04-19 Hitachi Global Storage Technologies Netherlands B.V. Magnetic recording media with orthogonal anisotropy enhancement or bias layer
US8183652B2 (en) 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8058697B2 (en) 2007-03-26 2011-11-15 Magic Technologies, Inc. Spin transfer MRAM device with novel magnetic synthetic free layer
JP2009081315A (ja) 2007-09-26 2009-04-16 Toshiba Corp 磁気抵抗素子及び磁気メモリ
JP5062597B2 (ja) 2008-08-29 2012-10-31 独立行政法人産業技術総合研究所 トンネル磁気抵抗素子
JP2010080496A (ja) 2008-09-24 2010-04-08 Fujitsu Ltd トンネル磁気抵抗素子、磁気メモリ装置及びその製造方法
US10446209B2 (en) * 2009-08-10 2019-10-15 Samsung Semiconductor Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US8724414B2 (en) * 2010-02-09 2014-05-13 Qualcomm Incorporated System and method to select a reference cell
US8254195B2 (en) * 2010-06-01 2012-08-28 Qualcomm Incorporated High-speed sensing for resistive memories
JP5093910B2 (ja) 2010-09-16 2012-12-12 株式会社東芝 磁気抵抗素子及び磁気メモリ
JP5148673B2 (ja) 2010-09-17 2013-02-20 株式会社東芝 磁気抵抗効果素子及び磁気メモリ
JP5691604B2 (ja) 2011-02-17 2015-04-01 富士通株式会社 磁気トンネル接合素子及び磁気ランダムアクセスメモリ
US9252710B2 (en) * 2012-11-27 2016-02-02 Headway Technologies, Inc. Free layer with out-of-plane anisotropy for magnetic device applications
US9147833B2 (en) * 2013-07-05 2015-09-29 Headway Technologies, Inc. Hybridized oxide capping layer for perpendicular magnetic anisotropy
KR102153559B1 (ko) * 2013-08-02 2020-09-08 삼성전자주식회사 수직 자기터널접합을 구비하는 자기 기억 소자

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100118743A (ko) * 2009-04-29 2010-11-08 삼성전자주식회사 자기 메모리 소자
US20130175644A1 (en) * 2012-01-05 2013-07-11 Headway Technologies, Inc. Spin Torque Transfer Magnetic Tunnel Junction Fabricated with a Composite Tunneling Barrier Layer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016148392A1 (ko) * 2015-03-18 2016-09-22 한양대학교 산학협력단 메모리 소자
KR20160113504A (ko) * 2015-03-18 2016-09-29 한양대학교 산학협력단 메모리 소자
US10580964B2 (en) 2015-03-18 2020-03-03 Industry-University Cooperation Foundation Hanyang University Memory device
WO2017164646A3 (ko) * 2016-03-24 2018-09-07 한양대학교 산학협력단 수직자기이방성을 갖는 mtj 구조 및 이를 포함하는 자성소자
US10559745B2 (en) 2016-03-24 2020-02-11 Industry-University Cooperation Foundation Hanyang University Magnetic tunnel junction (MTJ) structure with perpendicular magnetic anisotropy (PMA) having an oxide-based PMA-inducing layer and magnetic element including the same

Also Published As

Publication number Publication date
KR102153559B1 (ko) 2020-09-08
US9490298B2 (en) 2016-11-08
US20150035095A1 (en) 2015-02-05
CN104347796B (zh) 2018-10-16
TWI628653B (zh) 2018-07-01
US20170025472A1 (en) 2017-01-26
CN104347796A (zh) 2015-02-11
US9859333B2 (en) 2018-01-02
TW201519230A (zh) 2015-05-16

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