KR20140072637A - 비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법 Download PDF

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KR20140072637A
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Abstract

본 발명의 실시 예에 따른 비휘발성 메모리 장치 읽기 동작 방법은 제 1 워드 라인에 제 1 읽기 전압 및 제 2 읽기 전압을 인가하여, 상기 제 1 읽기 전압 및 상기 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들을 카운트를 하고, 제 2 읽기 전압에 이어 순차적으로, 제 1 워드 라인에 제 3 읽기 전압을 인가하여, 제 2 읽기 전압 및 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀들의 개수를 카운트한다. 그리고, 제 1 메모리 셀의 개수와 제 2 메모리 셀의 개수를 비교하고, 비교한 결과에 기초로 하여 결정된 제 4 읽기 전압을 제 1 워드 라인에 인가함으로 읽기 동작이 수행된다.

Description

비휘발성 메모리 장치 및 메모리 컨트롤러의 동작 방법{method for operating non-volatile memory device and memory controller}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 상세하게는 비휘발성 메모리 장치의 동작방법 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원(power)이 제거될 때 데이터는 유지되지 않는다. 그러나 비휘발성 메모리 장치는 전원이 제거되더라도 데이터는 유지된다.
비휘발성 메모리 장치의 예들로서 ROM(read only memory), 또는 EEPROM (Electrically Erasable Programmable Read-Only Memory) 등이 있다.
플래시(flash) EEPROM으로 소개된 플래시 메모리 장치의 구조와 동작은 종래의 EEPROM의 구조와 동작과 서로 다르다. 플래시 메모리 장치는 블락(block) 단위로 전기적 소거(electric erase) 동작을 수행하고 비트 단위로 프로그램 동작을 수행할 수 있다.
플래시 메모리 장치에 포함된 프로그램된 다수개의 메모리 셀들의 문턱 전압들(threshold voltages)은 여러 가지 원인, 예컨대 플로팅 게이트 커플링 (floating gate coupling), 시간의 경과에 따른 전하 손실(charge loss), 등에 따라 변할 수 있다.
다수의 메모리 셀들의 문턱 전압들의 변화는 읽기 데이터의 신뢰성 (reliability)을 악화시킬 수 있다.
본 발명이 해결하려는 과제는 읽기 데이터의 신뢰성을 향상시키는 메모리 컨트롤러 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 읽기 데이터의 신뢰성을 향상시키는 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 동작 방법은, 제 1 워드 라인에 제 1 및 제 2 읽기 전압을 인가하여 읽는 단계; 상기 제 1 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들의 개수를 카운트하는 단계; 상기 제 1 워드 라인에 상기 제 2 읽기 전압에 이어 순차적으로 제 3 읽기 전압을 인가하여, 상기 제 2 및 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀들의 개수를 카운트하는 단계; 상기 제 1 메모리 셀들의 개수와 상기 제 2 메모리 셀들의 개수를 비교하고, 비교한 결과에 기초하여 제 4 읽기 전압을 결정하는 단계; 및 상기 제 3 읽기 전압에 이어 상기 결정된 제 4 읽기 전압을 상기 제 1 워드 라인에 인가하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 제 1 읽기 전압 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들의 개수를 카운트하고, 상기 제 2 읽기 전압의 인가에 이어 순차적으로 제 3 읽기 전압을 인가하고, 상기 제 2 읽기 전압 및 상기 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀의 수를 카운트하고, 상기 제 1 메모리 셀의 개수 및 상기 제 2 메모리 셀의 개수를 비교하여, 상기 제 3 읽기 전압에 이어 순차적으로 인가될 제 4 읽기 전압을 결정한다.
본 발명의 실시 예에 따른 플래시 메모리 시스템은 에러 비트율이 최소인 문턱 전압 분포의 골(valley)을 찾고 ECC 에러 정정 확률을 높일 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행 후 프로그램 상태 및 소거 상태의 문턱 전압 산포를 보여주는 도면이다.
도 1b는 3비트 멀티 레벨 셀(3bit-MLC) 플래시 메모리가 프로그램 후, 시간이 경과하고, 또한 프로그램 및 소거를 반복하여 상기 시간이 경과한 경우, 플래시 메모리 셀의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태의 문턱 전압 산포를 예시적으로 보여 주는 도면이다.
도 2는 본 발명의 실시 예에 따른 비휘발성 메모리 시스템을 보여주는 블록도이다.
도 3은 도 2에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다.
도 4 내지 도 6은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 읽기 전압 레벨 서치 방법을 보여주는 다이어그램이다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 읽기 전압 레벨 서치 방법을 보여주는 순서도이다.
도 8 내지 도 12는 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 15는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 16은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 18은 도 17에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1a는 3 비트 멀티 레벨 셀(3bit-MLC) 비휘발성 메모리 장치의 프로그램 수행 후 프로그램 상태 및 소거 상태의 문턱 전압 산포를 보여주는 도면이다. MLC 플래시 메모리의 경우, 하나의 메모리 셀에 k개의 비트를 프로그램 하려면, 2k개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성되어야 한다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램 된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성할 수 있다. 각각의 문턱 전압 산포 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응될 수 있다. 3 비트 MLC의 경우, 도 2a 와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1, P2~P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1a는 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 읽기 전압 마진을 가지게 된다.
도 1b는 3비트 멀티 레벨 셀(3bit-MLC) 플래시 메모리가 프로그램 후, 시간이 경과하고 프로그램 및 소거를 반복한 경우, 플래시 메모리 셀의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태의 문턱 전압 산포를 예시적으로 보여 주는 도면이다.
플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스 (charge loss) 가 발생한다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가시킬 수 있다. 차지 로스(Charge loss)는 문턱 전압을 감소시킬 수 있다. 예컨대 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도 2 b에 도시된 바와 같이 인접한 각 상태(E, P1~P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면 특정 읽기 전압 인가 시, 읽기 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 읽기 전압(Vread3)을 인가 시에, 온(on)상태이면 상태(P2) 쪽에 있는 읽기 데이터를 말하고, 오프(off) 상태이면 상태(P3) 쪽에 있는 데이터를 말한다. 그러나 중첩된 부분의 경우, 메모리 셀이 오프(off) 상태로 읽어야 할 경우에도, 온(on) 상태로 읽을 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 읽기 데이터에는 많은 에러 비트들이 포함될 수 있다.
도 2는 본 발명의 실시 예에 따른 플래시 메모리 시스템을 보여주는 블록도이다. 도 2를 참조하면, 플래시 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다. 도 2에 도시된 플래시 메모리 시스템(1000)에는 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체가 모두 포함될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 플래시 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력받는다. 또한, 플래시 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(1200)는 전반적으로 플래시 메모리 장치(1100) 동작을 제어할 수 있다. 메모리 컨트롤러(1200)는 에러 비트를 정정하는 ECC 엔진(1210) 및 읽기 전압 레벨 조정 유닛(RVAU; read voltage level adjusting unit, 1220)을 포함한다.
ECC 엔진(1210)은 에러 비트 정정을 수행한다. ECC 엔진(1210)은 플래시 메모리 장치(1100)에 프로그램될 데이터를 오류 정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 플래시 메모리 장치(1100)에 저장될 수 있다.
또한, ECC 엔진(1210)은 플래시 메모리 장치(1100)로부터 읽은 데이터에 대하여 에러 정정 디코딩을 수행한다. ECC 엔진(1210)은 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력한다. ECC 엔진(1210)은 ECC 인코딩 시에 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
ECC 엔진(1210)은 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생한다.
ECC 엔진(1210)은 LDPC(low density parity check) code, BCH code, turbo code, 읽기-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 엔진(1210)은 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
위에서 설명한 바와 같이, ECC 엔진(1210)은 에러 개수가 에러 비트 정정 한계치보다 많은 경우에 에러 비트 정정 페일(fail) 신호를 발생할 수 있다. 본 발명의 실시 예들에 의하면, ECC 엔진(1210)은 제 1 읽기 전압을 인가하여 읽은 데이터에 페일이 발생한 경우, 읽기 동작을 다시 수행하도록 할 수 있다.
다시 말해서, 플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라, 제 1 읽기 전압보다 낮은 제 2 읽기 전압을 인가하여, 데이터를 다시 읽을 수 있다. ECC 엔진(1210)은 읽기 데이터의 에러 정정을 성공할 때까지 플래시 메모리 장치(1100)가 읽기 동작을 반복하여 수행하도록 할 수 있다.
읽기 전압 레벨 조정 유닛(RVAU, 1220)은 플래시 메모리 장치(1100)의 제 1 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀의 개수를 카운트한다. 그리고 제 2 읽기 전압에 이어 순차적으로 제 3 읽기 전압을 인가하고, 제 2 및 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀의 수를 카운트한다. 그리고 제 1 및 제 2 메모리 셀의 개수를 비교한다.
예시적으로, ECC 엔진(1210)이 제 1 및 제 2 읽기 전압을 인가하여 읽은 데이터가 에러 비트 정정에 실패하면, 메모리 컨트롤러(1200)는 플래시 메모리 장치(1100)로 제 2 읽기 전압에 이어 순차적으로 제 3 전압을 인가하여, 다시 선택 워드 라인을 읽도록 제어할 수 있다.
읽기 전압 레벨 조정 유닛(1220)은 제 1 및 제 2 메모리 셀의 개수를 비교한 결과에 따라서, 3 읽기 전압에 이어 순차적으로 인가되는 제 4 읽기 전압을 결정할 수 있다. 읽기 전압 레벨 조정 유닛(1220)은 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 작으면, 제 4 읽기 전압을 제 3 읽기 전압보다 낮은 전압으로 결정할 수 있다. 제 4 읽기 전압이 제 3 읽기 전압보다 낮으면, 제 4 읽기 전압에 연속된 제 5 읽기 전압을 제 4 읽기 전압보다 낮은 전압으로 결정할 수 있다. 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 크면, 읽기 전압 레벨 조정 유닛(1220)은 제 4 읽기 전압을 제 3 읽기 전압보다 높은 전압으로 결정할 수 있다.
또한, ECC 엔진(1210)은 제 4 읽기 전압을 사용하여 읽은 데이터가 에러 비트 정정에 실패하면, 메모리 컨트롤러(1200)는 플래시 메모리 장치(1100)로 제 4 읽기 전압에 이어 순차적으로 제 5 전압을 인가하고, 다시 선택 워드 라인을 읽도록 제어할 수 있다. 예를 들면, 읽기 전압 레벨 조정 유닛(1220)은 제 4 읽기 전압이 제 3 전압보다 높으면, 제 4 읽기 전압에 이어 인가될 제 5 읽기 전압을 제 4 읽기 전압보다 높은 전압 또는 낮은 전압으로 결정할 수 있다. 마찬가지로 제 5 읽기 전압에 이어 인가될 제 6 읽기 전압은 제 5 읽기 전압보다 낮거나 높을 수 있다.
ECC 엔진(1210)은 읽기 데이터에 대한 에러 정정이 성공할 때까지 플래시 메모리 장치(1100)가 읽기 동작을 반복하여 수행하도록 제어할 수 있다.
도 3은 도 2에 도시된 플래시 메모리 장치를 예시적으로 보여주는 블록도이다. 도 3를 참조하면, 플래시 메모리 장치(1100)는 메모리 셀 어레이(1110), 어드레스 디코더(1120), 페이지 버퍼 회로(1130), 데이터 입출력 회로(1140), 전압 발생기(1150), 그리고 제어 로직(1160)을 포함한다.
도 3에서, 메모리 셀 어레이(1110)는 하나의 메모리 블록으로 구성되어 있으나, 이보다 더 많은 메모리 블록을 가질 수 있다. 참조번호 1111은 하나의 페이지의 예이다. 각각의 페이지는 복수의 메모리 셀로 구성될 수 있다. 각각의 메모리 셀은 컨트롤 게이트와 플로팅 게이트를 갖는 셀 트랜지스터로 구성될 수 있다.
한편, 메모리 셀 어레이(1110)는 복수의 셀 스트링(cell string)으로 구성되어 있다. 각각의 셀 스트링(예를 들면, 1112)은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WLn)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
하나의 메모리 셀에는 싱글 비트 데이터 또는 두 비트 이상의 멀티 비트 데이터가 저장될 수 있다. 싱글 비트 데이터가 저장될 수 있는 메모리 셀은 싱글 레벨 셀(SLC; Single Level Cell) 또는 싱글 비트 셀(single bit cell)이라 부르고, 멀티 비트 데이터가 저장될 수 있는 메모리 셀은 멀티 레벨 셀(MLC; Multi Level Cell) 또는 멀티 비트 셀(multi bit cell)이라 부른다.
2 비트 MLC 플래시 메모리 장치의 경우, 하나의 물리 페이지(physical page)에 두 개의 논리 페이지(logical page)가 저장될 수 있다. 여기에서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 의미한다. 3 비트 MLC 플래시 메모리 장치의 경우에는, 하나의 물리 페이지(1111)에 세 개의 논리 페이지가 저장될 수 있을 것이다.
한편, 메모리 셀 어레이(1110)는 복수의 셀 스트링(cell string)으로 구성되어 있다. 각각의 셀 스트링(예를 들면, 1112)은 스트링 선택 라인(SSL; String Selection Line)에 연결되는 스트링 선택 트랜지스터, 복수의 워드 라인(WL0~WLn)에 연결되는 복수의 메모리 셀, 그리고 접지 선택 라인(GSL; Ground Selection Line)에 연결되는 접지 선택 트랜지스터를 포함한다. 스트링 선택 트랜지스터는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
계속해서 도 3을 참조하면, 어드레스 디코더(1120)는 선택 라인(SSL, GSL) 또는 워드 라인(WL0~WLn)을 통해 메모리 셀 어레이(1110)와 연결된다. 프로그램 또는 읽기 동작 시에, 어드레스 디코더(1120)는 어드레스(ADDR)를 입력 받고, 어느 하나의 워드 라인(예를 들면, WLn-1)을 선택할 수 있다.
페이지 버퍼 회로(1130)는 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(1110)와 연결된다. 페이지 버퍼 회로(1130)는 복수의 페이지 버퍼(도시되지 않음)로 구성된다. 하나의 페이지 버퍼에는 하나의 비트 라인이 연결(all BL 구조)되거나, 두 개 또는 그 이상의 비트 라인이 연결(shield BL 구조)될 수도 있다. 페이지 버퍼 회로(1130)는 선택 페이지(1111)에 프로그램될 데이터나 선택 페이지(1111)로부터 읽은 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(1140)는 내부적으로는 데이터 라인(DL)을 통해 페이지 버퍼 회로(1130)와 연결되고, 외부적으로는 입출력 라인(I/O)을 통해 메모리 컨트롤러(도 2 참조, 1200)와 연결된다. 데이터 입출력 회로(1140)는 프로그램 동작 시 메모리 컨트롤러(1200)로부터 프로그램 데이터(program data)를 입력 받고, 읽기 동작 시 읽기 데이터(read data)를 메모리 컨트롤러(1200)로 제공한다.
전압 발생기(1150)는 메모리 컨트롤러(1200)로부터 전원(PWR)을 입력받고, 데이터를 읽거나 쓰는 데 필요한 워드 라인 전압(VWL)을 발생한다. 워드 라인 전압(VWL)은 어드레스 디코더(1120)로 제공된다. 도 3을 참조하면, 전압 발생기(1150)는 고전압 발생기(1151), 저전압 발생기(1152), 그리고 음전압 발생기(1153)를 포함한다.
고전압 발생기(1151)는 전원 전압보다 높은 고전압(HV; High Voltage)을 발생할 수 있다. 고전압은 프로그램 전압(Vpgm)이나 패스 전압(Vpass), 읽기 전압(Vread) 등으로 사용될 수 있다. 저전압 발생기(1152)는 전원 전압과 같거나 그보다 낮은 저전압(LV; Low Voltage)을 발생할 수 있다. 전원 전압 또는 저전압은 비트 라인 프리차지 전압 또는 CSL 전압 등으로 사용될 수 있다. 그리고 음전압 발생기(1153)는 OV보다 낮은 음전압(NV; Negative Voltage)을 발생할 수 있다. 음전압은 프로그램 검증 전압 등으로 사용될 수 있다.
제어 로직(1160)은 커맨드(CMD), 어드레스(ADDR), 그리고 제어신호(CTRL)를 이용하여, 플래시 메모리 장치(1100)의 프로그램, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(1160)은 프로그램 동작 시에, 어드레스 디코더(1120)를 제어함으로 선택 워드 라인(예를 들면, WLn-1)으로 읽기 전압이 제공되도록 하고, 페이지 버퍼 회로(1130) 및 데이터 입출력 회로(1140)를 제어함으로 선택 페이지(1111)의 데이터를 읽기 할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(도 2 참조, 1000)은 제어 로직(1160) 내에 읽기 전압 레벨 조정 유닛을 포함하도록 구성될 수도 있다. 이때, 제어 로직(1160)은 제 1 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀의 개수를 카운트하고, 제 2 읽기 전압에 이어 제 3 읽기 전압을 인가하도록 제어할 수 있다. 그리고 제 2 및 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀의 수를 카운트하고, 제 1 및 제 2 메모리 셀의 개수를 비교하여 제 3 읽기 전압에 이어 순차적으로 인가될 제 4 읽기 전압을 결정할 수 있다.
제어 로직(1160)은 결정된 제 4 읽기 전압을 선택 워드 라인에 제공하도록 전압 발생기(1150)를 제어할 수 있다. 제어 로직(1160)은 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 작으면, 제 4 읽기 전압을 제 3 읽기 전압보다 낮은 전압으로 결정할 수 있다.
제 4 읽기 전압이 제 3 읽기 전압보다 낮으면, 제 4 읽기 전압에 연속된 제 5 읽기 전압을 제 4 읽기 전압보다 낮은 전압으로 결정할 수 있다. 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 크면, 제어 로직(1160)은 제 4 읽기 전압을 제 3 읽기 전압보다 높은 전압으로 결정할 수 있다. 제어 로직(1160)은 제 4 읽기 전압이 제 3 전압보다 높으면, 제 4 읽기 전압에 이어 인가될 제 5 읽기 전압을 제 4 읽기 전압보다 높은 전압 또는 낮은 전압으로 결정할 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)은 읽기 재시도(read retry) 동작을 수행할 수 있다. 읽기 재시도 동작은 읽기 페일 시에 도 1b에 도시된 문턱 전압 분포에서 비트 에러율(bit error ratio)이 가장 작은 읽기 전압 레벨을 서치(search)하기 위한 동작이다. 읽기 재시도 동작 시에, 에러 정정 확률을 높이기 위해서는 문턱 전압 분포의 골(valley)이 있는 방향으로 서치해야 한다.
본 발명의 실시 예에 따른 플래시 메모리 시스템(1000)은 읽기 재시도 동작 시에 문턱 전압 분포의 골(valley)을 서치(search)하기 위해 읽기 전압 레벨 조정 유닛(1220)을 메모리 컨트롤러(1200) 또는 플래시 메모리 장치(1100) 내에 포함할 수 있다.
도 4 내지 도 6은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 읽기 전압 레벨 서치 방법을 보여주는 다이어그램이다. 도 4 내지 도 6에서, X 축은 메모리 셀의 문턱 전압(Vth)을 나타내고, Y축은 메모리 셀의 개수(number of cell)를 나타낸다.
도 4에 도시된 읽기 전압 레벨 서치 방법은 읽기 전압 레벨이 점점 낮아지는 방향으로 읽기 재시도 동작이 수행된다. 도 3 및 도 4를 참조하면, 플래시 메모리 장치(1100)는 제 1 읽기 전압(RD1)을 서치 시작 레벨(search start level)로 설정하고, 선택 워드 라인(WLn-1)에 제 1 읽기 전압(RD1)을 인가하여 읽기 동작을 수행한다. 다음으로, 플래시 메모리 장치(1100)는 제 1 읽기 전압(RD1)보다 낮은 제 2 읽기 전압(RD2)을 인가하여 읽기 재시도 동작을 수행한다. 플래시 메모리 장치(1100)는 이와 같은 방법으로 제 3 내지 제 6 읽기 전압(RD3~RD6)을 인가하고, 에러 비트율이 최소인 문턱 전압 분포의 골(valley)을 서치한다.
구체적으로는 제어 로직(1160)은 제 1 및 제 2 읽기 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들의 개수를 카운트한다. 그리고 제 2 및 제 3 읽기 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀들의 개수를 카운트한다. 예로서, 제 1 메모리 셀의 수는 제 1 및 제 2 읽기 전압을 사용한 읽기 결과 값을 배타적 논리합(XOR) 연산하여 카운트할 수 있다. 또한, 제 2 메모리 셀들의 수는 제 2 및 제 3 읽기 전압을 사용한 읽기 결과 값을 배타적 논리합(XOR) 연산하여 카운트할 수 있다.
제어 로직(1160)은 제 1 및 제 2 메모리 셀의 개수 정보를 메모리 컨트롤러(1200) 내의 읽기 전압 조정 유닛(1220)으로 제공할 수 있다. 읽기 전압 조정 유닛(RVAU; 1220)은 제 1 및 제 2 메모리 셀들의 개수를 비교하여, 선택 워드 라인에 제 3 읽기 전압(RD3)에 이어 순차적으로 인가될 제 4 읽기 전압 레벨을 결정할 수 있다. 읽기 전압 조정 유닛(1220)은 결정된 제 4 읽기 전압 레벨을 제어 로직(1160)으로 제공한다. 제어 로직(1160)은 전압 발생기(1150)를 제어하여, 선택 워드 라인에 제 4 읽기 전압(RD4)이 인가되도록 한다. 도 4를 참조하면, 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 확률적으로 작기 때문에, 제 4 읽기 전압(RD4)은 제 3 읽기 전압(RD3)보다 낮은 전압으로 결정될 수 있다.
ECC 엔진(1210)은 제 4 읽기 전압(RD4)을 사용하여 읽은 데이터를 에러 비트 정정을 한다. 에러 비트 정정에 실패하면, 플래시 메모리 장치(1100)는 제 4 읽기 전압(RD4)보다 낮은 제 5 읽기 전압(RD5)을 선택 워드 라인에 인가할 수 있다. 마찬가지로, 플래시 메모리 장치(1100)는 제 5 읽기 전압(RD5)보다 낮은 제 6 읽기 전압(RD6)을 선택 워드 라인에 인가할 수 있다. 메모리 컨트롤러(1200)는 읽기 데이터에 대한 에러 정정이 성공할 때까지, 읽기 재시도 동작을 반복하도록 플래시 메모리 장치(1100)를 제어할 수 있다. 한편, 메모리 셀의 문턱 전압 산포는 여러 가지 원인으로 인해 이동(shift)할 수 있다. 이런 경우 문턱 전압 분포의 골(valley)을 찾지 못해 읽기 fail이 계속 발생하고, ECC 정정 확률이 떨어질 수 있다.
본 발명의 다른 실시 예에 따른 플래시 메모리 시스템(1000)은 읽기 재시도 동작 시에 문턱 전압 분포의 골(valley)을 서치(search)하기 위한 서치 방향(search direction)과 서치 시작 전압(search start voltage)를 바꿀 수 있다. 읽기 전압 레벨 조정 유닛(1220)은 서치 방향(search direction)과 서치 시작 전압(search start voltage)을 조절할 수 있다.
도 5에 도시된 읽기 전압 레벨 서치 방법은 읽기 재시도 동작 동안에 서치 방향과 서치 시작 전압이 변경되는 경우의 예를 보여준다.
도 5를 참조하면, 제 1 읽기 전압(RD1)에서 시작하여 제 3 읽기 전압(RD3) 방향으로 읽기 재시도 동작이 수행된다. 이 경우에 메모리 셀의 개수가 계속 증가하는 것으로 판단되면, 플래시 메모리 시스템(1000)은 서치 방향(search direction)을 바꾸고 서치 시작 레벨(search start level)을 제 1 읽기 전압(RD1)보다 높은 제 4 읽기 전압(RD4)으로 설정한다.
그리고 제 1 내지 제 3 읽기 전압(RD1~RD3)과 반대 방향으로 읽기 재시도 동작이 수행된다. 제 5 읽기 전압(RD5)은 제 4 읽기 전압(RD4)보다 높고, 제 6 읽기 전압(RD6)은 제 5 읽기 전압(RD5)보다 높다. 플래시 메모리 시스템(1000)은 에러 비트율이 최소인 문턱 전압 분포의 골(valley)을 찾고, ECC 에러 정정 확률을 높일 수 있다.
도 6에 도시된 읽기 전압 레벨 서치 방법은 읽기 재시도 동작 동안에 서치 방향은 바꾸지 않고 서치 시작 전압을 변경하는 예를 보여준다.
도 6을 참조하면, 도 5와 마찬가지로 제 1 읽기 전압(RD1)에서 시작하여 제 3 읽기 전압(RD3) 방향으로 읽기 재시도 동작이 수행된다. 이 경우에 메모리 셀의 개수가 계속 증가하는 것으로 판단되면, 플래시 메모리 시스템(1000)은 서치 시작 레벨(search start level)을 제 1 읽기 전압(RD1)보다 몇 단계 더 높은 제 4 읽기 전압(RD4)으로 설정한다.
그리고 제 1 내지 제 3 읽기 전압(RD1~RD3)과 같은 방향으로 읽기 재시도 동작이 수행된다. 제 5 읽기 전압(RD5)은 제 4 읽기 전압(RD4)보다 낮고, 제 6 읽기 전압(RD6)은 제 5 읽기 전압(RD5)보다 낮다. 플래시 메모리 시스템(1000)은 이와 같은 방법으로 에러 비트율이 최소인 문턱 전압 분포의 골(valley)을 찾고, ECC 에러 정정 확률을 높일 수 있다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 시스템의 읽기 전압 레벨 서치 방법을 보여주는 순서도이다.
메모리 컨트롤러(도 2 참조, 1200)는 플래시 메모리 장치(도 2 참조, 1100)로부터 데이터를 읽고 에러 정정을 수행한다. 만약 에러 정정에 실패하면, 메모리 컨트롤러(1200)는 읽기 전압을 변경하고 읽기 재시도(read retry) 동작을 수행하도록 플래시 메모리 장치(1100)를 제어할 수 있다. 플래시 메모리 장치(1100)는 수 차례의 읽기 재시도를 통해서, 메모리 셀의 개수가 가장 작은 읽기 전압을 서치할 수 있다.
도 7을 참조하면, 플래시 메모리 장치(1100)는 제 1 워드 라인에 제 1 및 제 2 읽기 전압을 인가하고(S110), 제 1 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들을 카운트한다(S120). 플래시 메모리 장치(1100)는 제 2 읽기 전압에 이어 제 3 읽기 전압을 제 1 워드 라인에 인가하고(S130), 제 2 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀들을 카운트한다(S140). 플래시 메모리 장치(1100)는 제 1 메모리 셀들의 개수와 제 2 메모리 셀들의 개수를 비교하고(S150), 제 3 읽기 전압에 이어 제 1 워드 라인에 인가될 제 4 읽기 전압을 결정할 수 있다(S160).
예를 들어, 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 적으면, 제 4 읽기 전압은 제 3 읽기 전압보다 낮은 전압으로 결정될 수 있다. 반면에, 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 많으면, 제 4 읽기 전압은 제 3 읽기 전압보다 높은 전압으로 결정될 수 있다. 플래시 메모리 시스템(1000)은 이와 같은 방법으로 에러 비트율이 최소인 문턱 전압 분포의 골(valley)을 찾고, ECC 에러 정정 확률을 높일 수 있다.
도 8 내지 도 12는 본 발명에 따른 플래시 메모리 장치를 3차원으로 구현한 예를 보여준다. 도 8은 도 3에 도시된 메모리 셀 어레이(1110)를 보여주는 블록도이다. 도 8을 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 9를 참조하여 더 상세하게 설명된다.
도 9는 도 8의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 10은 도 9의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 9 및 도 10을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.
우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다. 기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다.
예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다. 제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예를 들면, 복수의 절연 물질들(112)은 각각 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 9 및 도 10에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다. 트랜지스터 구조(TS)는 도 14를 참조하여 더 상세하게 설명된다.
도 11은 도 10의 트랜지스터 구조(TS)를 보여주는 단면도이다. 도 9 내지 도 11을 참조하면, 절연막(116)은 제 1 내지 제 3 서브 절연막들(117, 118, 119)을 포함한다.
필라(113)의 p-타입 실리콘(114)은 바디(body)로 동작할 것이다. 필라(113)에 인접한 제 1 서브 절연막(117)은 터널링 절연막으로 동작할 것이다. 예를 들면, 필라(113)에 인접한 제 1 서브 절연막(117)은 열산화막을 포함할 것이다.
제 2 서브 절연막(118)은 전하 저장막으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 전하 포획층으로 동작할 것이다. 예를 들면, 제 2 서브 절연막(118)은 질화막 또는 금속 산화막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 것이다.
도전 물질(233)에 인접한 제 3 서브 절연막(119)은 블로킹 절연막으로 동작할 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질(233)과 인접한 제 3 서브 절연막(119)은 단일층 또는 다층으로 형성될 수 있다. 제 3 서브 절연막(119)은 제 1 및 제 2 서브 절연막들(117, 118)보다 높은 유전상수를 갖는 고유전막(예를 들면, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(233)은 게이트(또는 제어 게이트)로 동작할 것이다. 즉, 게이트(또는 제어 게이트, 233), 블로킹 절연막(119), 전하 저장막(118), 터널링 절연막(117), 그리고 바디(114)는 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 것이다. 예시적으로, 제 1 내지 제 3 서브 절연막들(117~119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서, 필라(113)의 p-타입 실리콘(114)을 제 2 방향의 바디라 부르기로 한다.
메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.
각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.
게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.
제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.
제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.
요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.
도 9 내지 도 11에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
도 9 내지 도 11에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.
도 9 내지 도 11에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.
도 12는 도 9 내지 도 11를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 9 내지 도 12를 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.
이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.
각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.
동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드 라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드 라인(DWL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드 라인들(DWL)은 공통으로 연결된다.
예시적으로, 워드 라인들(WL) 또는 더미 워드 라인들(DWL)은 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 제공되는 층에서 공통으로 연결될 수 있다. 예시적으로, 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 방향으로 신장되는 도전 물질들(211~291 212~292, 213~293)이 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다.
공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.
도 12에 도시된 바와 같이, 동일 깊이의 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공된다. 더미 메모리 셀(DMC) 및 접지 선택 라인(GST) 사이에 제 1 내지 제 3 메모리 셀들(MC1~MC3)이 제공된다. 더미 메모리 셀(DMC) 및 스트링 선택 라인(SST) 사이에 제 4 내지 제 6 메모리 셀들(MC4~MC6)이 제공된다. 이하에서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할되는 것으로 가정한다. 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1~MC3)을 하부 메모리 셀 그룹이라 부르기로 한다. 그리고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4~MC6)을 상부 메모리 셀 그룹이라 부르기로 한다.
도 8 내지 도 12를 참조하면, 기판과 수직 방향으로 배열된 메모리 셀들을 연결한 제 1 워드 라인에 제 1 전압을 인가하여 제 1 하드 디시젼 읽기를 수행하고, 상기 제 1 하드 디시젼 읽기 수행 결과를 페이지 버퍼의 제 1 래치에 저장하고, 순차적으로 상기 제 1 전압보다 높은 제 2 전압을 인가하여 제 2 하드 디시젼 읽기를 수행하여, 제 1 래치에 저장된 제 1 하드 디시젼 읽기 결과를 사용하여, 제 1 소프트 디지젼 읽기 전압을 인가하지 않고 제 1 소프트 디시젼 값을 형성할 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 컨트롤러(15000) 및 비휘발성 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도를 나타낸다.
도 13을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다.
비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(24000) 및 비휘발성 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도를 나타낸다.
도 14를 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.
비휘발성 메모리 장치(16000)는 도 2 및 도 3에서 도시한 플래시 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다. 도 15를 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 읽기 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 읽기 또는 라이트하고자 하는 데이터를 수신하거나 전송한다. 비휘발성 메모리 장치(16000)는 도 2 및 도 3에서 도시한 플래시 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
도 15의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 16은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다. 도 16을 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다. 비휘발성 메모리 장치(16000)는 도 2 및 도 3에서 도시한 플래시 메모리 장치를 의미할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.
도 17은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다. 도 17을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다. 비휘발성 메모리 장치(16000)는 도 2 및 도 3에서 도시한 플래시 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장할 수 있다. 실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 18은 도 17에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다. 도 17과 도 18을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B ~72000N; N는 자연수)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72000B ~72000N) 각각은 도 16에 도시된 전자 장치일 수 있다. 다수개의 메모리 시스템들(72000A, 72000B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72000B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 읽기 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템 중(72000A, 72000B ~72000N)에서 어느 하나의 메모리 시스템으로부터 읽은 데이터를 호스트로 전송할 수 있다.
다수개의 메모리 시스템 각각의(72000A, 72000B ~72000N) 메모리 컨트롤러는 도 1에서 도시한 씨드 컨트롤러(1260)을 포함한 메모리 컨트롤러를 의미할 수 있다. 메모리 컨트롤러(44000)는 제 1 파라미터를 사용하여 제 1 시클릭 시프트를 수행하기 위한 제 1 레지스터 블록, 제 2 파라미터를 사용하여 제 2 시클릭 시프트를 수행하기 위한 제 2 레지스터 블록, 및 제 1 및 제 2 레지스터 블록에서 수행된 시클릭 시프트 결과를 사용하여 씨드를 형성하는 씨드 생성 블록을 포함하고, 생성된 씨드를 사용하여 오리지널 데이터를 랜덤데이터로 랜덤화 할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 플래시 메모리 장치
1200: 메모리 컨트롤러 1210: ECC 엔진
1220: 읽기 전압 레벨 조정 유닛

Claims (15)

  1. 제 1 워드 라인에 제 1 및 제 2 읽기 전압을 인가하여 읽는 단계;
    상기 제 1 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들의 개수를 카운트하는 단계;
    상기 제 1 워드 라인에 상기 제 2 읽기 전압에 이어 순차적으로 제 3 읽기 전압을 인가하여, 상기 제 2 및 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀들의 개수를 카운트하는 단계;
    상기 제 1 메모리 셀들의 개수와 상기 제 2 메모리 셀들의 개수를 비교하고, 비교한 결과에 기초하여 제 4 읽기 전압을 결정하는 단계; 및
    상기 제 3 읽기 전압에 이어 상기 결정된 제 4 읽기 전압을 상기 제 1 워드 라인에 인가하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 4 읽기 전압은 상기 제 2 메모리 셀들의 개수가 상기 제 1 메모리 셀들의 개수보다 적으면, 상기 제 3 읽기 전압보다 낮은 전압으로 결정되는 비휘발성 메모리 장치의 읽기 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 4 읽기 전압을 인가한 다음에, 상기 제 1 워드 라인에 상기 제 4 읽기 전압보다 낮은 제 5 읽기 전압을 인가하는 방법을 더 포함하는 비휘발성 메모리 장치의 읽기 동작 방법.
  4. 제 3 항에 있어서,
    상기 제 5 읽기 전압을 인가한 다음에, 상기 제 1 워드 라인에 상기 제 5 읽기 전압보다 낮은 제 6 읽기 전압을 인가하는 방법을 더 포함하는 비휘발성 메모리 장치의 읽기 동작 방법.
  5. 제 1 항에 있어서,
    상기 제 4 읽기 전압은, 상기 제 2 메모리 셀의 개수가 제 1 메모리 셀의 개수보다 많으면, 상기 제 3 읽기 전압보다 높은 전압으로 결정되는 비휘발성 메모리 장치의 읽기 동작 방법.
  6. 제 5 항에 있어서,
    상기 제 4 읽기 전압을 인가한 다음에, 상기 제 4 읽기 전압보다 높은 제 5 읽기 전압을 인가하는 방법을 더 포함하는 비휘발성 메모리 장치의 읽기 동작 방법.
  7. 제 6 항에 있어서,
    상기 제 5 읽기 전압을 인가한 다음에, 상기 제 5 읽기 전압보다 낮은 제 6 읽기 전압을 인가하는 비휘발성 메모리 장치의 읽기 동작 방법.
  8. 제 6 항에 있어서,
    상기 제 5 읽기 전압을 인가한 다음에, 제 5 읽기 전압보다 높은 제 6 읽기 전압을 인가하는 비휘발성 메모리 장치의 읽기 동작 방법.
  9. 제 1 읽기 전압 및 제 2 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 1 메모리 셀들의 개수를 카운트하고,
    상기 제 2 읽기 전압의 인가에 이어 순차적으로 제 3 읽기 전압을 인가하고,
    상기 제 2 읽기 전압 및 상기 제 3 읽기 전압 사이의 전압 범위에 대응되는 문턱 전압을 가지는 제 2 메모리 셀의 수를 카운트하고,
    상기 제 1 메모리 셀의 개수 및 상기 제 2 메모리 셀의 개수를 비교하여, 상기 제 3 읽기 전압에 이어 순차적으로 인가될 제 4 읽기 전압을 결정하는 메모리 컨트롤러의 동작 방법.
  10. 제 9 항에 있어서,
    상기 제 2 메모리 셀의 개수가 상기 제 1 비휘발성 메모리 개수보다 적으면, 상기 제 4 읽기 전압은 상기 제 3 읽기 전압보다 낮은 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
  11. 제 10 항에 있어서,
    상기 제 4 읽기 전압이 상기 제 3 읽기 전압보다 낮은 전압으로 결정되면, 상기 제 4 읽기 전압에 이어 순차적으로 인가되는 제 5 읽기 전압을 상기 제 4 읽기 전압보다 낮은 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
  12. 제 9 항에 있어서,
    상기 제 2 메모리 셀의 개수가 상기 제 1 메모리 셀의 개수보다 많으면, 상기 제 4 읽기 전압은 상기 제 3 읽기 전압보다 높은 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 4 읽기 전압이 상기 제 3 읽기 전압보다 높은 전압으로 결정되면, 상기 제 4 읽기 전압에 이어 순차적으로 인가될 제 5 읽기 전압을 상기 제 4 읽기 전압보다 높은 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
  14. 제 12 항에 있어서,
    상기 제 4 읽기 전압이 상기 제 3 읽기 전압보다 높은 전압으로 결정되면, 상기 제 4 읽기 전압에 이어 순차적으로 인가할 제 5 읽기 전압을 상기 제 4 읽기 전압보다 낮은 전압으로 결정하는 메모리 컨트롤러의 동작 방법.
  15. 제 9 항에 있어서,
    상기 제 1 메모리 셀의 개수는 상기 제 1 읽기 전압을 사용하여 읽은 결과와 상기 제 2 읽기 전압을 사용하여 읽은 결과를 논리 연산하여 구하는 메모리 컨트롤러의 동작 방법.
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