KR101486980B1

KR101486980B1 - 불휘발성 메모리의 문턱 전압 산포의 분석 방법

Info

Publication number: KR101486980B1
Application number: KR20080105398A
Authority: KR
Inventors: 유한웅; 송승환; 공준진; 김재홍
Original assignee: 삼성전자주식회사
Priority date: 2008-10-27
Filing date: 2008-10-27
Publication date: 2015-01-30
Also published as: US8116141B2; US20100103731A1; KR20100046530A

Abstract

본 발명에 따른 불휘발성 메모리 장치의 산포 분석 방법은, (a) 중첩된 문턱 전압 산포를 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하는 단계; 그리고 (b) 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하는 단계를 포함한다.

Description

불휘발성 메모리의 문턱 전압 산포의 분석 방법{ANALYSIS METHOD OF THRESHOLD VOLTAGE DISTRIBUTION OF NON-VOLATILE MEMORY}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치 및 그것의 메모리 셀들의 문턱 전압 상태를 추정하는 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.

불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸 드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(Channel Hot Electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다.

플래시 메모리 장치의 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 상태들, 즉 데이터 "1"과 데이터 "0" 중 어느 하나에 대응되는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 상태들 중 어느 하나에 포함되는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터 또는 그 이상의 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.

본 발명의 목적은 불휘발성 메모리 장치의 신뢰성을 높이는 방법 및 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 산포 분석 방법은, (a) 중첩된 문턱 전압 산포를 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하는 단계; 그리고 (b) 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명의 메모리 시스템은, 불휘발성 메모리 장치; 및 상기 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는 (a) 중첩된 문턱 전압 산포를 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하는 단계; 그리고 (b) 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하는 단계에 따라 상기 불휘발성 메모리 장치를 제어한다.

이상과 같은 본 발명에 따르면, 인덱스 데이터(예를 들면, 문턱 전압 분포의 최소점, 최대점, 최대점 및 최소점의 비율)의 검출을 통하여 중첩된 문턱 전압 산포의 특성들을 추정할 수 있다. 따라서, 본 발명의 분석 방법에 따르면 요청되는 임의의 신뢰도를 갖는 읽기 전압이나 임의의 읽기 전압에서 추정된 신뢰도 그리고 최적의 읽기 파라미터들을 제공할 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 불휘발성 메모리 장치로서 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 불휘발성 메모리의 셀 어레이(100)를 간략히 보여주는 도면이다. 도 1을 참조하면, 메모리 셀은 프로그램 동작 시에 인접한 메모리 셀들 또는 주변에 분포하는 메모리 셀들에 의해서 영향을 받는다. 이러한 주변에 위치하는 영향을 주는 셀들(MC1~MC8, Aggressor cell) 때문에, 메모리 셀(MC0, Victim cell)의 문턱 전압은 시프트된다. 문턱 전압이 시프트되는 대표적인 현상으로 커플링 효과가 있다. 커플링 효과에 의해서 메모리 셀(MC0, Victim cell)의 문턱 전압은 원래의 프로그램된 문턱 전압으로부터 일정 수준 시프트(Shift)된다. 메모리 셀(MC0, Victim cell)의 문턱 전압 시프트의 일예로 커플링 효과가 예시적으로 설명되었다. 하지만, 커플링 효과 뿐만 아니라 메모리 셀들의 문턱 전압은 다양한 원인들로 인하여 시프트된다. 예를 들면, 주변 셀들의 프로그램에 따른 프로그램 디스터브(Program disturbance)에 의해 메모리 셀(MC0)의 문턱 전압은 높아질 수 있다. 물론, 주변 셀들(MC1~MC8, Aggressor cell)의 프로그램 이후의 리텐션(Retention)의 크기에 따라 메모리 셀의 문턱 전압이 가변될 수 있을 것이다. 메모리 셀(MC0)의 문턱 전압은 주변 셀들(MC1~MC8)로부터 다양한 요인들로 인한 다양한 형태의 물리적인 영향을 받는다. 즉, 메모리 셀(MC0)는 프로그램 동작시에는 워드 라인(WL2)으로 제공되는 프로그램 전압에 의하여, 메모리 셀(MC3)로부터의 커플링 영향을 지배적으로 받는다. 또한, 다양한 프로그램 방식에 따라서 물리적 영향을 미치는 인접 셀들이 바뀔 수도 있다. 메모리 셀(MC0)의 문턱 전압의 시프트는 특정 동작에서만 국한되지 않는다. 즉, 메모리 셀들(MC3, MC6)과 같이 동일 비트 라인(BL1)에 연결됨에 따라, 또는 메모리 셀들(MC1, MC2)와 같이 동일 워드 라인(WL1)에 연결되었다는 것만으로도 메모리 셀(MC0)의 문턱 전압은 메모리 셀들(MC1, MC2, MC3, MC6)로부터 영향을 받는다. 이 밖에, 메모리 셀(MC0)의 문턱 전압은 시간의 경과, 고온 스트레스(Hot Temperature Stress: HTS), 프로그램/소거 사이클(P/E cycle)의 증대에 따른 산화막의 절연 열화 등에 의하여 변화(예를 들면, 낮아짐)한다.

이상에서 설명된 다양한 요인들로 인해 메모리 셀들의 문턱 전압은 이동한다. 따라서, 불휘발성 메모리 장치의 독출 동작시에는 상술한 문턱 전압의 이동으로 읽기 마진(Read margin)이 감소하여 이웃하는 두 문턱 전압의 산포들이 겹쳐질 수 있다. 이 경우, 독출된 데이터에는 다수 비트의 에러가 포함될 수 있다. 그러나 본 발명의 분석 방법에 따르면, 문턱 전압의 이동으로 인하여 중첩된 산포들 각각 을 분리할 수 있다. 중첩된 산포들 각각을 분리하고, 분리된 산포들 각각에 대한 특성(예들 들면, 산포의 하한 전압, 상한 전압, 에러율 등)을 추정할 수 있다. 또한, 본 발명의 분석 방법에 따라, 중첩된 산포들 각각을 커플링 또는 프로그램 디스터브의 영향에 따라 복수의 서브-산포들로 분리하여 해석할 수 있다. 분리된 산포들을 이용하여, 주변 셀들로부터 받는 커플링 또는 프로그램 디스터브의 영향이 동일하거나 유사한 메모리 셀들의 선택하여 액세스할 수 있다. 이러한 분석 방법에 따라, 다양한 요구 조건에 대응하는 읽기 전압의 제공이 가능하다. 즉, 특정 신뢰도를 갖는 읽기 전압을 설정할 수 있고, 독출되는 셀이 받은 커플링의 크기에 따른 DC 파라미터들이 제공될 수 있다.

도 2는 본 발명에 따른 메모리 시스템(200)을 간략히 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 메모리 시스템(200)은 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)를 포함한다.

불휘발성 메모리 장치(220)는 앞서 설명된 도 1에 도시된 셀 어레이(100)를 갖는 플래시 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(220)와 메모리 컨트롤러(210)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(211)은 프로세싱 유닛(212)의 동작 메모리로써 사용된다. 호스트 인터페이스(213)는 메모리 시스템(200)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(214)은 불휘발성 메모리 장치(220)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터 페이스(214)는 본 발명의 불휘발성 메모리 장치(220)와 인터페이싱 한다. 프로세싱 유닛(212)은 메모리 컨트롤러(210)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(220)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(200)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(210)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

여기서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)를 액세스하여 획득된 자료(이하, 인덱스 데이터라 칭함)를 이용하여 중첩된 문턱 전압 분포들 각각의 특성(예를 들면, 산포의 형태)를 추정(Estimate)할 수 있다. 즉, 메모리 컨트롤러(210)는 인덱스 데이터(Index data)로부터 중첩된 두 개의 산포들의 임의의 문턱 전압에 대응하는 메모리 셀들의 수를 얻을 수 있다. 임의의 문턱 전압을 갖는 또는 임의의 문턱 전압 범위에 포함되는 메모리 셀들의 수를 통해 메모리 컨트롤러(210)는 중첩된 산포들 각각에 대한 제반 특성을 추정할 수 있다. 메모리 셀들의 산포들이 겹쳐져 있어, 산포간의 분리가 용이하지 않다 할지라도 중첩된 문턱 전압 범위의 산포 형태를 각각 복원할 수 있다. 또한, 복원된 산포 형태를 참조하여 중첩된 문턱 전압 영역에서 각각의 산포에 포함되는 메모리 셀들의 비율도 파악할 수 있다. 또한, 인덱스 데이터(Index data)와, 커플링 크기를 분석할 수 있는 제반 시프트 파라미터(Shift parameter)를 이용하여, 중첩된 산포들 각각을 커플링의 크기에 따라 복수의 서브-산포들로 분리할 수 있다. 분리된 서브-산포들을 이용하면, 보다 고해상도의 읽기 동작을 지원할 수 있는 정보(예를 들면, 커플링 크기에 따른 읽기 전압)의 생산이 가능하다.

여기서, 시프트 파라미터(Shift parameter)에는 영향을 받는 셀이 주변 셀들로부터 받는 커플링의 크기 정보(예를 들면, 주변 셀들의 프로그램 스테이트)가 포함된다. 이뿐 아니라, 보다 정확한 문턱 전압의 이동을 예측하기 위해서는 칩단위, 블록 단위 또는 페이지 단위로 제공되는 추가 정보들을 사용할 수 있다. 예를 들면, 공정 파라미터들, 디스터브, 리텐션(Retention), 프로그램-소거 사이클 수(P/E cycle), 파일럿 셀(Pilot cell)로부터 획득한 특성 등이 시프트 파라미터(Shift parameter)로 제공될 수 있을 것이다. 인덱스 데이터(Index data)는 특정 문턱 전압을 갖는 메모리 셀들의 수(최소 산포점 셀들의 수 또는 최대 산포점 셀들의 수), 최소 산포점 및 최대 산포점 간의 문턱 전압 차이, 최소 산포점의 셀수와 최대 산포점의 셀수의 비율 등을 포함한다. 이하에서는 최소 산포점(Minimum dispersion point)을 최소점(Minimum point), 최대 산포점(Maximum dispersion point)을 최대점(Maximum point)라 칭하기로 한다.

메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로부터 제공된 인덱스 데 이터(Index data)를 이용하여 중첩된 산포들 각각의 특성을 복원할 수 있다. 예를 들면, 중첩에 의해서 숨겨진 산포들 각각의 상한 문턱 전압이나 하한 문턱 전압, 또는 특정 신뢰도로 읽혀지는 문턱 전압의 크기 등을 복원할 수 있다. 더불어, 메모리 컨트롤러(210)는 인덱스 데이터(Index data)와 상술한 시프트 파라미터(Shift parameter)을 이용한 연산 또는 테이블 맵핑을 통해서 중첩된 산포들 각각의 특성을 복원할 수 있다. 이에 더하여, 메모리 컨트롤러(210)는 인덱스 데이터(Index data)와 상술한 시프트 파라미터(Shift parameter)을 이용한 연산 또는 테이블 맵핑을 통해서 커플링 영향에 따라 하나의 산포를 복수의 서브-산포들로 분리할 수 있다. 예를 들면, 메모리 컨트롤러(210)는 커플링의 크기에 따른 최적의 읽기 전압의 레벨들을 예측하여 불휘발성 메모리 장치(220)에 제공할 수 있다. 또는, 메모리 컨트롤러(210)는 테스트를 통해서 획득된 산포 특성들이나 커플링의 영향에 따른 서브-산포들의 특성들을 테이블로 구비할 수 있다. 이 경우, 메모리 컨트롤러(210)는 인덱스 데이터(Index data)에 대응하는 특성들이 선택되어 선택된 메모리 셀들에 대한 산포 특성으로 제공될 수 있을 것이다. 또한, 메모리 컨트롤러(210)는 에러 정정 블록(214)이 요구하는 신뢰도의 읽기 전압으로 선택된 메모리 셀들을 액세스하도록 불휘발성 메모리 장치(220)를 제어할 수 있을 것이다.

이상의 메모리 시스템(200)에 따르면, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)로부터 인덱스 데이터(Index data)를 독출하여 중첩된 산포들 각각의 특성을 추정 또는 복원할 수 있다. 또한, 메모리 컨트롤러(210)는 시프트 파라미터(Shift parameter)와 인덱스 데이터를 결합하여 커플링의 크기에 따른 메모리 셀들의 산포를 추정할 수 있다. 메모리 셀들의 산포 추정이 완료되면, 이후에는 이를 기반으로 다양한 파생 데이터의 생성이 가능하다. 즉, 불휘발성 메모리 장치(220)의 각종 DC 레벨값, 최적의 읽기 전압, 요구되는 신뢰도의 읽기 전압, 커플링 크기에 따른 메모리 셀들의 읽기 전압 등과 같은 구동 파라미터(Operation parameter)로 제공될 수 있다. 혹은 CPU(212)나 SRAM(211), ECC(214) 등의 Memory 컨트롤러에서 가공을 통해 신뢰성과 퍼포먼스를 향상시킬 수도 있다. 또한 이 데이터는 Host 에도 제공하여 메모리 시스템(200)의 활용에 이용할 수도 있다. 이러한 파생 데이터의 제공을 통하여 메모리 시스템(200)의 신뢰성과 퍼포먼스를 향상시킬 수 있을 것이다. 상술한 설명에서는 인덱스 데이터를 통해서 중첩된 산포들의 원래 형태를 추정하고, 이를 기초로 동작 파라미터를 계산하는 동작을 메모리 컨트롤러(210)가 수행하는 것으로 설명되었으나, 본 발명의 특징은 이에 국한되지 않는다. 메모리 컨트롤러(210)의 인덱스 데이터를 이용한 산포 추정 및 동작 파라미터의 생성은 퓨전 메모리 장치(예를 들면, 원낸드 플래시 메모리)와 같은 경우에는 불휘발성 메모리 장치의 내부에서 수행될 수도 있을 것이다.

도 3은 본 발명의 제 1 실시예를 설명하기 위한 다이어그램들이다. 도 3의 각 다이어그램들을 참조하면, 두 산포(ST1, ST2)의 중첩 영역에는 최소점(Minimum point)이 존재한다. 그리고 최소점에 해당되는 메모리 셀들의 수(이하, 최소값)를 참조하면, 중첩된 산포들 각각의 완전한 형태를 파악할 수 있다. 즉, 인덱스 데이터(Index data)를 획득하여 메모리 셀들의 산포의 전반적인 특징을 추정할 수 있다. 좀더 자세히 설명하면 다음과 같다. 여기서, 다이어그램 (a) 및 다이어그램 (b)는 각각 서로 다른 비율로 두 개의 산포(ST1, ST2)가 중첩된 경우를 간략히 보여주는 도면들이다.

다이어그램 (a)를 참조하면, 인접한 산포 (ST1)과 산포 (ST2)가 다양한 요인들로 인하여 겹쳐져 있는 일예를 보여준다. 중첩된 문턱 전압 범위(예를 들면, Rb≤Vth≤Ra)의 문턱 전압을 갖는 메모리 셀들은, 불휘발성 메모리 장치(220)의 외부에서는 두 산포들 중 어느 산포에 포함되는지 판단하기 어렵다. 그러나 본 발명의 분석 방법에 따르면, 중첩된 문턱 전압 범위(예를 들면, Rb≤Vth≤Ra)에서 최소점에 대응하는 문턱 전압(예를 들면, Rindex)을 검출하고, 검출된 문턱 전압(Rindex)에 대응하는 메모리 셀들의 수인 최소값(M)을 검출하게 된다. 그리고 검출된 최소값(M)에 의하여 중첩된 산포들(ST1, ST2) 각각의 제반 특성들이 예측 가능하다. 즉, 최소값(M)의 크기에 따라 겹쳐지는 영역의 크기와 중첩된 문턱 전압 범위에서 메모리 셀들의 신뢰도 수준 등을 실험치나 이론치로 제공될 수 있다. 외부에서 센싱을 통해서는 검출할 수 없었던, 산포 (ST1)의 상한 문턱 전압 레벨(Ra) 및 산포 (ST2)의 하한 문턱 전압 레벨(Rb)도 예측 가능하다.

다이어그램 (b)를 참조하면, 산포 (ST1)과 산포 (ST2)가 다이어그램 (a)의 경우보다 더 심하게 중첩되어 있는 예를 보여준다. 중첩된 문턱 전압 범위(예를 들면, Rb′≤Vth≤Ra′)에 대응하는 메모리 셀들은 불휘발성 메모리 장치(220)의 외부에서 어느 산포에 대응하는 프로그램 상태인지 판단하기 어렵다. 그러나 본 발명의 분석 방법에 따르면, 중첩된 문턱 전압 범위(예를 들면, Rb′≤Vth≤Ra′)에서 최소점에 대응하는 문턱 전압(예를 들면, Rindex)을 검출할 수 있다. 검출된 문턱 전압(Rindex)에 대응하는 메모리 셀들의 수인 최소값(N)이 카운트되면, 산포들(ST1, ST2) 각각의 제반 특성들이 예측 가능하다. 즉, 최소값(N)의 크기에 따라 겹쳐지는 영역의 크기와 중첩된 문턱 전압 범위에서 메모리 셀들의 신뢰도 수준 등을 실험치나 이론치로 제공될 수 있다. 외부에서 센싱을 통해서는 검출할 수 없었던, 산포 (ST1)의 상한 문턱 전압 레벨(Ra′) 및 산포 (ST2)의 하한 문턱 전압 레벨(Rb′)도 예측 가능하다.

또한, 산포의 중첩된 정도가 예측되면, 임의의 읽기 전압에서의 에러율을 구할 수 있다. 즉, 다이어그램 (b)의 문턱 전압(Ra)에서 읽을 경우 산포 (ST1)에 포함되는 메모리 셀들과 산포(ST2)에 속하는 메모리 셀들의 비율이 예측된 산포를 통해서 추정될 수 있다. 이러한 에러율의 계산은 문턱 전압(Rb)에 대해서도 동일하게 적용될 수 있다.

여기서, 다이어그램 (b)에 도시된 산포들간의 중첩된 정도는 다이어그램 (a)에서의 경우보다 크다. 산포들 간의 중첩된 정도의 차이는 중첩된 문턱 전압 범위에서 최소값(M 또는 N)의 검출에 의하여 예측될 수 있을 것이다. 결국, 최소값(M 또는 N)이 제 1 실시예에서는 인덱스 데이터(Index data)에 해당한다. 인덱스 데이터의 획득만으로 중첩된 산포들 각각의 특성에 대한 정보를 정확히 예측하기 위해서는 메모리 셀들의 산포들 각각의 형태가 동일하다는 가정하에서 설명되었다. 그러나, 산포들 각각의 형태가 동일하지 않거나, 비대칭적인 경우라 할지라도 설계를 통해 얻어지는 각각의 상태별 셀의 개수, 산포의 형태 등의 개략적인 산포 특성을 미리 알고 있다면 상기의 기술적 특징들을 용이하게 적용할 수 있다. 또한, 실험을 통해서 획득된 산포 모델이나, 추가적인 연산을 통해서 도출된 산포 모델을 적용하면, 본 발명의 기술적 특징들을 용이하게 적용하여 본 발명의 기술적 특징들을 용이하게 적용할 수 있다.

이상의 실시예을 참조하면, 인덱스 데이터(최소값)의 획득을 통하여 제반 산포 특성들이 예측될 수 있는 실시예가 설명되었다. 또한, 최소값이 검출되면, 산포들 각각에 대한 특성이 파악될 수 있어, 디바이스나 또는 외부에서 요구하는 환경에 따라 독출 데이터를 제공하는 동작이 가능하다. 즉, 다이어그램 (b)를 참조하면, 에러 정정 블록(214)이나, 외부 호스트로부터 특정 신뢰도를 갖는 읽기 레벨로 독출 데이터를 제공해 달라는 요청이 있는 경우, 파악된 산포 특성을 참조하여 대응하는 읽기 레벨로 데이터를 독출하여 제공할 수 있다. 예를 들면, 에러 정정 블록(214)의 연산 알고리즘의 요청에 따라 신뢰도 70%의 읽기 레벨로 독출 데이터를 제공해야 하는 경우, 산포 특성을 참조하여 대응하는 읽기 레벨(Ra1, Rb1)로 데이터를 독출하여 제공할 수 있을 것이다.

도 4는 본 발명의 제 1 실시예에 따른 산포 분석 방법을 보여주는 순서도이다. 도 4를 참조하여, 인덱스 데이터의 검출을 통해서 중첩된 문턱 전압의 산포들 각각의 구분 및 특성 파악을 위한 절차가 설명될 것이다.

먼저, 인덱스 데이터를 획득하기 위하여 불휘발성 메모리 장치(220)로 액세스하여 데이터를 읽는 동작이 실시된다. 최소점의 검출 및 최소점에 대응하는 메모리 셀들의 수(최소값)를 파악하기 위해서는 특정 문턱 전압 범위에서 읽기 전압을 달리하여 복수회 읽게 될 것이다(S10). 읽기 결과를 참조하여 인덱스 데이터(예를 들면, 최소값)를 검출한다. 본 실시예에서는 인덱스 데이터로써 최소점에서의 메모리 셀들의 수를 검출하는 것으로 설명되었다. 그러나, 인덱스 데이터로는 산포들 각각의 중첩된 문턱 전압 영역의 최소점, 최소값, 최대점, 최대값, 그리고 최대값과 최소값의 차이 등이 포함될 수 있다(S20).

인덱스 데이터의 검출에 따라 중첩된 산포들 각각의 특성이 추정될 것이다. 즉, 검출된 인덱스 데이터의 크기에 대응하는 각 산포들의 하한값, 상한값, 특정 신뢰도에 대응하는 읽기 전압들 등이 테이블이나 다양한 파라미터들을 고려한 추정 알고리즘을 통해서 생성될 것이다(S30). 각 산포들의 실시간 특성들을 고려하여, 실제 불휘발성 메모리 장치(220)를 구동하기 위한 파라미터(Operation parameter)들로 제공한다. 또는 도출된 산포들 각각의 특성을 고려하여, 디폴트 값으로 제공되는 다양한 설정 값들(예를 들면, 불휘발성 메모리 장치의 DC 레벨, 구동 주파수 등)을 정정할 수 있다(S40).

이상에서는 획득된 인덱스 데이터를 참조하여, 메모리 셀들의 중첩된 산포들 각각에 대한 특성을 분석하기 위한 방법이 기술되었다. 그리고 분석된 산포들 각각의 특성을 참조하여 불휘발성 메모리 장치(220)를 최적의 구동 환경으로 제어하기 위한 파라미터 제공 및 파라미터 조정 방법이 기술되었다. 제 1 실시예에서는 인덱스 데이터를 이용한 중첩된 산포들(ST1, ST2) 각각의 특성들을 복원하는 기술적 특징이 설명되었다. 그러나, 커플링 또는 프로그램 디스터브(Program distrubance)와 같은 문턱 전압의 시프트 영향을 고려한 산포들의 분리가 가능하다. 이하에서는 이러한 커플링이나 프로그램 디스터브의 영향을 참조하여 산포들을 복수의 서브-산포 들로 분리하는 실시예들이 설명될 것이다.

도 5는 본 발명의 제 2 실시예를 설명하기 위한 다이어그램이다. 도 5를 참조하면, 인덱스 데이터(예를 들면, 최소값)를 참조하여 중첩된 산포들(ST1, ST2) 각각이 커플링 현상을 고려한 서브-산포들(SST1, SST1′, SST2, SST2′)로 구분될 수 있다. 다시 말하면, 산포들(ST1, ST2) 각각은 커플링에 의해서 문턱 전압의 이동이 발생한 메모리 셀들과 커플링으로부터 크게 영향을 받지 않은 메모리 셀들을 모두 포함한다. 만일, 이러한 커플링의 영향을 고려한 액세스가 가능하다면, 더 높은 신뢰도를 갖는 읽기 동작이 가능할 것이다. 문턱 전압의 시프트의 원인으로 커플링 현상을 예로 들어서 설명되었으나, 이는 설명의 편의를 위한 예시에 불과하다. 즉, 문턱 전압의 시프트 원인으로 프로그램 디스터브가 더 포함될 것이다. 좀더 자세히 설명하면 다음과 같다.

인접한 산포 (ST1)과 산포 (ST2)는 서로 중첩된 문턱 전압 구간(예를 들면, Rb1≤Vth≤Ra1)을 포함한다. 따라서, 중첩된 문턱 전압 범위(Rb1≤Vth≤Ra1)에 포함되는 메모리 셀들은 불휘발성 메모리 장치(220)의 외부에서 어느 산포에 속하는 지 판단하기 어려울 것이다. 또한, 중첩된 산포 (ST1)과 산포 (ST2) 각각은 커플링의 영향을 받지 않은 또는 상대적으로 적은 영향을 받은 메모리 셀들의 산포들(SST1, SST2)과 커플링의 영향을 상대적으로 많이 받은 메모리 셀들의 산포(SST1′, SST2′)들로 구분될 수 있다.

산포 (ST1)은 커플링의 영향을 받지 않은 또는 상대적으로 커플링의 영향을 적게 받은 메모리 셀들의 서브-산포(SST1)와 커플링의 영향을 상대적으로 많이 받 은 메모리 셀들을 나타내는 서브-산포(SST1′)로 구분된다. 여기서, 서브-산포들은 커플링의 영향에 따라 2가지(SST1 및 SST1′)로 분류되었으나, 이는 설명의 편의를 위한 분류 기준일 뿐이다. 즉, 각 산포들은 커플링의 영향에 따라 3가지 이상의 서브-산포들로 분류될 수 있다. 서브-산포들(SST1, SST1′)을 구분하기 위해서, 메모리 컨트롤러(210)는 메모리 셀들의 주변에서 커플링의 영향을 주는 메모리 셀들(Agressor cells)의 프로그램 스테이트를 인지하고 있어야 한다. 즉, 메모리 셀(Victim cell)의 주변에 위치하는 메모리 셀(Aggressor cell)의 프로그램 정도를 기준으로 메모리 셀(Victim cell)이 서브-산포들 중 어느 산포에 포함되는지 결정될 것이다. 만일, 커플링 영향이 없거나 상대적으로 적은 서브-산포들(SST1, SST2)의 산포 특성이 파악되면, 데이터 독출 동작시 이들 메모리 셀들에 대한 최적의 읽기 전압을 제공할 수 있다. 즉, 서브-산포들(SST1, SST2)에 대한 산포의 특성이 파악되면, 각 서브-산포들의 상한 문턱 전압(Ra2) 및 하한 문턱 전압(Rb1)이 제공될 수 있다. 그리고, 서브-산포들(SST1, SST2)의 중첩 구간에서 최소점에 대응하는 문턱 전압(Rc1)도 계산될 수 있다. 문턱 전압(Rc1)은, 예를 들면, 서브-산포들(SST1, SST2)을 식별하기 위한 읽기 전압으로 제공될 수도 있을 것이다.

또한, 커플링 영향이 상대적으로 큰 서브-산포들(SST1′, SST2′)의 산포 특성이 파악되면, 데이터 독출 동작시 이들 메모리 셀들에 대한 최적의 읽기 전압을 제공할 수 있다. 즉, 서브-산포들(SST1′, SST2′)에 대한 산포의 특성이 파악되면, 각 서브-산포들의 상한 문턱 전압(Ra1) 및 하한 문턱 전압(Rb2)이 예측될 수 있다. 이러한 커플링의 영향을 고려한 서프-산포들의 특성은 산포들 (ST1, ST2)의 중첩된 영역에 존재하는 최소값의 크기를 검출하여 예측할 수 있다. 그리고, 서브-산포들(SST1′, SST2′)의 중첩 구간에서 최소점에 대응하는 문턱 전압(Rc2)도 계산될 수 있다. 문턱 전압(Rc2)은, 예를 들면, 서브-산포들(SST1′, SST2′)을 식별하기 위한 읽기 전압으로 제공될 수도 있을 것이다.

결국, 문턱 전압(Rindex)에 대응하는 메모리 셀들의 최소값(K)를 검출하는 것으로 제반 문턱 전압 산포들의 특성을 얻을 수 있다. 즉, 최소값(K)에 대응하는 산포들(ST1, ST2)의 상한 및 하한 문턱 전압과, 그리고 서브-산포들(SST1, SST1′, SST2, SST2′) 각각의 상한 및 하한 문턱 전압들을 포함하는 산포 특성들이 획득 가능하다.

도 6은 본 발명의 제 2 실시예에 따른 산포 분석 방법을 보여주는 순서도이다. 도 6을 참조하여, 인덱스 데이터의 검출을 통해서 중첩된 문턱 전압의 산포들 각각의 구분 및 특성 파악을 위한 절차가 설명될 것이다.

먼저, 인덱스 데이터를 획득하기 위한 전 단계로 불휘발성 메모리 장치(220)로 액세스하여 데이터를 읽는 동작이 실시된다. 최소점의 검출 및 최소점에 대응하는 최소값(K)를 파악하기 위해서는 특정 문턱 전압 범위에서 읽기 전압을 달리하여 복수회 읽게 될 것이다. 예를 들면, 인터벌 리드(또는, Fractional read)를 통해서 최소점과 최소값(K)을 얻을 수 있다(S110). 읽기 결과를 참조하여, 인덱스 데이터(K)를 결정한다. 본 실시예에서는 인덱스 데이터로써 최소점에서의 메모리 셀들의 수를 검출하는 것으로 설명되었다. 그러나, 인덱스 데이터는 산포들 각각의 중첩된 문턱 전압 영역의 최소점 위치, 최소점에 대응하는 메모리 셀의 수를 나타내 는 최소값, 최대점, 최대값 등이 포함될 수 있다(S120).

인덱스 데이터(Index data)의 검출에 따라 중첩된 산포들 각각의 특성이 분석된다. 즉, 검출된 인덱스 데이터의 크기에 대응하는 각 산포들(ST1, ST2)의 하한값, 상한값, 특정 신뢰도에 대응하는 읽기 전압들 등이 테이블이나 다양한 파라미터들을 고려한 추정 알고리즘을 통해서 생성될 것이다. 동시에, 커플링을 고려한 복수의 서브-산포들(SST1, SST1′, SST2, SST2′)에 대한 특성이 추정될 것이다(S130). 이어서, 각 산포들의 실시간 특성들을 고려하여, 실제 불휘발성 메모리 장치(220)를 구동하기 위한 구동 파라미터(Operation parameter)들로 제공한다. 또는 도출된 산포들 각각의 특성을 고려하여, 디폴트 값으로 제공되는 다양한 설정 값들(예를 들면, 불휘발성 메모리 장치의 DC 레벨, 구동 주파수 등)을 정정할 수 있다(S140).

이상에서는 획득된 인덱스 데이터를 참조하여, 메모리 셀들의 중첩된 산포들과 산포들 각각에 대응하는 서브-산포들의 특성을 분석하기 위한 방법이 기술되었다. 그리고 분석된 산포들 각각의 특성을 참조하여 불휘발성 메모리 장치(220)를 최적의 구동 환경으로 제어하기 위한 파라미터 제공 및 파라미터 조정 방법이 기술되었다.

도 7은 본 발명의 제 3 실시예를 보여주는 다이어그램이다. 도 7을 참조하면, 커플링 또는 프로그램 디스터브의 영향을 고려하여 서브-산포들을 구분하여 읽는 경우를 보여준다. 즉, 커플링 또는 프로그램 디스터브의 크기에 따라 메모리 셀들은 서브-산포들로 구분될 것이다. 그러나, 서브-산포들 각각이 중첩된 영역을 갖 는다. 이 경우, 커플링 또는 프로그램 디스터브의 영향이 대등한 서브-산포들(SST1, SST2) 및 서브-산포들(SST1′, SST2′) 단위로 메모리 셀들이 읽혀질 수 있을 것이다. 즉, 커플링 또는 프로그램 디스터브의 영향이 없거나 적은 서브-산포들(SST1, SST2)에 대응하는 메모리 셀들을 액세스하여 인덱스 데이터(최소값 L)를 얻을 수 있다. 만일, 인덱스 데이터 L을 얻는 경우, 서브-산포(SST1)의 상한 문턱 전압(Ra2)이나, 서브-산포(SST2)의 하한 문턱 전압(Rb1)의 획득이 가능하다. 또한, 인덱스 데이터 (L)을 통해서, 서브-산포(SST1′)의 상한 문턱 전압(Ra1)과 서브-산포(SST2′)의 하한 문턱 전압(Rb2)을 얻을 수 있다. 또한, 이러한 서브-산포들(SST1, SST2, SST1′, SST2′) 각각의 상한 및 하한 문턱 전압 크기를 참조하여 문턱 전압 산포들(ST1, ST2)의 특성을 추정할 수 있다. 여기서, 문턱 전압 분포들이 대칭적이고, 커플링의 영향이 선형적으로 발생한다는 이상적인 경우로 가정하면, 인덱스 데이터 (L)을 얻기 위해서 문턱 전압 레벨(Rindex1) 또는 문턱 전압 레벨(Rindex2) 중 어느 하나에 대응하는 최소값만을 검출하는 것으로 상술한 추정이 가능할 것이다.

이상에서는 각 서브-산포들(SST1, SST2, SST1′, SST2′) 및 산포들(ST1, ST2)의 산포 특성을 보여주기 위하여 각각의 산포의 하한 문턱 전압 또는 상한 문턱 전압을 얻을 수 있다는 것으로 기술되었다. 그러나 본 발명은 이에 국한되지 않는다. 즉, 각 서브-산포들(SST1, SST2, SST1′, SST2′) 및 산포들(ST1, ST2)의 산포 특성은 특정 문턱 전압에 대응하는 메모리 셀들의 수와 신뢰도에 대응하는 문턱전압 등과 같이 다양한 파생 데이터로 제공될 수 있을 것이다. 서브-산포들(SST1, SST2, SST1′, SST2′) 각각의 구분을 위해서는 우선 커플링의 영향을 고려하여 구분된다. 따라서, 인덱스 데이터를 얻기 위한 불휘발성 메모리 장치(220)로의 액세스 이전에 커플링의 크기에 따른 메모리 셀들의 분류가 완료되어 있어야 한다. 즉, 서브-산포들(SST1, SST1′)을 구분하기 위해서, 메모리 컨트롤러(210)는 메모리 셀들의 주변에서 커플링의 영향을 주는 메모리 셀들(Agressor cells)의 프로그램 스테이트를 인지하고 있어야 한다. 즉, 메모리 셀(Victim cell)의 주변에 위치하는 메모리 셀(Aggressor cell)의 프로그램 정도를 기준으로 메모리 셀(Victim cell)이 서브-산포들 중 어느 산포에 포함되는지 결정될 것이다. 그리고 결정된 서브-산포들 각각에 대한 인덱스 데이터를 얻기 위한 읽기 동작이 이어질 것이다.

도 8은 본 발명의 제 3 실시예에 따른 산포 분석 방법을 보여주는 순서도이다. 도 8을 참조하여, 커플링 또는 프로그램 디스터브를 고려한 서브-산포들 각각에 대응하는 메모리 셀들로부터 읽혀진 인덱스 데이터의 검출을 통해서 문턱 전압의 산포들(ST1, ST2) 및 서브-산포들(SST1, SST2, SST1′, SST2′) 각각의 특성 파악을 위한 절차가 설명될 것이다. 제 3 실시예는 이미 커플링이나 프로그램 디스터브의 영향을 분리하여 서브-산포들에 대한 개략적인 예측값을 가지고 있는 경우에 해당한다. 이하에서는 커플링이나 프로그램 디스터브의 영향을 설명의 편의를 위하여 커플링 효과를 예시로 하여 설명하기로 한다. 그러나, 문턱 전압의 이동이 커플링 효과에 국한되지 않음은 자명하다.

먼저 시프트 파라미터(구체적으로 커플링 파라미터)를 이용하여 각 서브-산포들로 분리하는 절차가 진행된다. 즉, 어느 하나의 프로그램 산포(STn)는 커플링 또는 프로그램 디스터브의 영향에 따라서 복수의 서브-산포들(SSTn, SSTn′,SSTn″,…)로 분리될 수 있을 것이다. 제반 프로그램 산포들(STn) 각각에 대한 커플링 크기에 따른 서브-산포들(SSTn, SSTn′,SSTn″,…)로의 분리가 완료되면, 동일 또는 유사한 크기의 커플링 크기를 가지는 서브-산포들을 분리해낼 수 있다. 즉, 동일 또는 유사한 크기의 커플링 크기를 가지는 메모리 셀들을 선택할 수 있음을 의미한다(S210).

커플링의 크기에 따른 서브-산포들의 분리를 통해서 동일 또는 유사한 크기의 커플링 크기를 가지는 메모리 셀들을 선택적으로 액세스할 수 있다. 따라서, 도 7에 도시된 커플링의 영향이 적은 서브-산포들(SST1, SST2)에 포함되는 메모리 셀들이 선택되어 읽혀질 수 있다. 서브-산포들(SST1, SST2)에 포함되는 메모리 셀들에 대한 액세스를 통하여 인덱스 데이터로써 최소값 (L)을 검출할 수 있다. 또한, 커플링의 영향이 상대적으로 큰 서브-산포들(SST1′, SST2′)에 포함되는 메모리 셀들이 선택되어 읽혀질 수 있다. 서브-산포들(SST1′, SST2′)에 포함되는 메모리 셀들에 대한 액세스를 통하여 인덱스 데이터로써 최소값 (L)을 검출할 수 있다. 만일 서브-산포들 각각의 산포가 정규분포와 같이 동일한 형태를 가지는 것이 보장된다면, 동일 내지 유사한 커플링 영향을 가지는 서브-산포들 중 어느 하나의 그룹만을 읽어내어 최소점에서의 메모리 셀들 수 (L)을 검출할 수 있다. 그러나, 이러한 조건이 보장되지 않는 경우, 서브-산포들의 분리 기준이 되는 커플링의 크기 각각에 대응하는 서브-산포들에 대해서 최소값의 셀 수를 검출하면 보다 정확한 서브-산포의 특성을 확보할 수 있을 것이다(S220).

커플링 또는 프로그램 디스터브의 크기에 따라 그룹화한 각각의 서브-산포들로부터 인덱스 데이터의 검출이 완료되면, 상술한 인덱스 데이터를 참조하여 서브-산포들 각각의 산포 특성이 도출될 수 있다. 서브-산포들에 대한 산포 특성이 제공된다면, 당연히 서브-산포들(SSTn, SSTn′,SSTn″,…)의 집합으로 구성되는 산포(STn)의 특성이 구해질 수 있음은 물론이다. 이러한 각각의 서브-산포들(SSTn, SSTn′,SSTn″,…) 및 산포(STn)에 대한 산포 특성의 도출은 인덱스 데이터를 변수로하여 산포의 특성을 구하기 위한 알고리즘으로 제공될 수도 있다. 또는, 인덱스 데이터에 대응하는 제반 서브-산포들(SSTn, SSTn′,SSTn″,…) 및 산포(STn)의 특성값이 테이블을 통해서 제공될 수 있다(S230).

이어서, 산포(STn)와 서브-산포들(SSTn, SSTn′,SSTn″,…)의 특성들을 고려하여, 실제 불휘발성 메모리 장치(220)를 구동하기 위한 파라미터 값들이 제공될 수 있다. 또는 도출된 산포들 각각의 특성을 고려하여, 디폴트 값으로 제공되는 다양한 설정 값들(예를 들면, 불휘발성 메모리 장치의 DC 레벨, 구동 주파수 등)을 정정할 수 있다(S240).

이상에서는 커플링 또는 프로그램 디스터브의 영향을 분리하여 선택되는 서브-산포들 각각의 액세스를 통해 획득된 인덱스 데이터를 참조하여, 메모리 셀들의 서브-산포들 각각의 특성이 먼저 구해지는 실시예가 설명되었다. 서브-산포들의 산포 특성을 참조하여 서브-산포들의 집합인 중첩된 프로그램 상태들의 산포 특성이 이후에 추가적으로 도출될 수 있었다. 그리고 분석된 산포들 및 서브-산포들 각각의 특성을 참조하여 불휘발성 메모리 장치(220)를 최적의 구동 환경으로 제어하기 위한 파라미터 제공 및 파라미터 조정 방법이 기술되었다.

도 9는 본 발명의 인덱스 데이터(Index data)를 획득하는 다른 방법을 보여주는 다이어그램이다. 도 9를 참조하면, 중첩된 산포들(ST1, ST2)의 중첩된 문턱 전압 범위에서 최소값(A) 뿐만 아니라, 가장 많은 메모리 셀들이 분포하는 최대점의 메모리 셀들의 수(A')와의 차이값(B)이 인덱스 데이터로 제공될 수 있다. 또한, 최소점에 대응하는 문턱 전압(Rindex0)과 최대점에 대응하는 문턱 전압(Rindex1 or Rindex2)의 차이값(C1 또는 C2)을 인덱스 데이터로 제공할 수 있다. 인덱스 데이터들(A, B, C1, C2) 각각은 중첩된 두 산포들(ST1, ST2)의 산포 특성을 추정할 수 있는 충분한 변수로 제공될 수 있다.

다이어그램 (a)와 다이어그램 (b)를 비교하면, 산포들(ST1, ST2) 간의 중첩된 정도가 큰 경우에 최소점의 메모리 수 (A)는 증가하고, 최소점과 최대점 간의 셀들 차이값에 해당하는 인덱스 데이터 (B)의 크기는 감소한다. 또한, 최소점 및 최대점 각각의 문턱 전압 레벨의 차이값에 해당하는 인덱스 데이터 (C1 또는 C2)는 감소하게 될 것이다. 즉, 각각의 인덱스 데이터들(A, B, C1, C2)들과 산포들 각각의 중첩된 정도는 상호 관계성(Correlation)을 갖는다. 따라서, 인덱스 데이터들(A, B, C1, C2)들 중 어느 하나의 제공만으로도 산포들(ST1, ST2)의 특성(예를 들면, Ra와 Rb의 크기)을 추정할 수 있음을 알 수 있다. 또한, 앞서 설명된 실시예들에서와 같이, 산포들(ST1, ST2) 각각을 커플링 영향에 따라 분리한 서브-산포들을 추정할 수 있고, 중첩된 서브-산포들 각각의 산포 특성을 추가적으로 구할 수 있다.

앞선 실시예들에서는, 인덱스 데이터들(A, B, C1, C2)들 중 어느 하나의 검출을 통해서 상술한 산포 특성의 도출이 설명되었다. 그러나, 보다 높은 해상도의 산포 특성을 제공받기 위해서는 인덱스 데이터들 모두(A, B, C1, C2)를 고려하여 중첩된 산포들의 특성을 구할 수 있다. 또는, 감지된 인덱스 데이터들 중 두 개를 결합하여 가공함으로써 상술한 산포의 특성 추정이 가능할 것이다. 예를 들면, 최소값의 최대값에 대한 비율(A/A′)도 인덱스 데이터로 제공될 수 있을 것이다.

또한, 인덱스 데이터는 다양한 형태의 가공 및 조합을 통해서 제공될 수 있을 것이다. 예를 들면, 최소값(Min)과 최소값의 주변의 임의의 문턱 전압에서 감지되는 메모리 셀들의 수(Nx)라 하면, 인덱스 데이터는 최소값과 메모리 셀의 수(Nx)에 서로 다른 가중치를 부여하여 더한 값으로 계산될 수 있다. 즉, 인덱스 데이터는 (3×Min + 1×Nx)와 같은 형태로 가공되어 제공될 수 있을 것이다.

특히, 커플링과 같은 문턱 전압의 시프트시키는 영향의 크기별로 산포를 서브-산포들로 분리하기 위해서는 공정 파라미터들, 커플링, 디스터브, 리텐션(Retention), 프로그램-소거 사이클 수(P/E cycle), 파일럿 셀의 특성 등의 데이터가 추가적으로 제공되어야 할 것이다.

이상에서는, 하나의 문턱 전압 산포가 하나의 최대값을 가지는 경우를 예로 하여 본 발명의 이점들이 설명되었다. 그러나, 하나의 문턱 전압 산포에 2개 이상의 극대점(또는 피크치) 또는 극소점을 가지는 경우에도 본 발명의 절차들이 적용될 수 있을 것이다. 즉, 두개의 산포가 중첩된 영역에서의 최소점 검출을 통하여 인덱스 데이터가 제공될 수 있다. 그리고, 최대값은 복수의 피크치들 중 가장 높은 값을 갖는 메모리 셀들의 수로 제공될 수 있을 것이다. 게다가, 정규분포의 형태가 아닌 산포 형태에 대해서, 본 발명의 기술적 특징들이 동일하게 적용될 수 있다.

또한, 인덱스 데이터를 얻기 위한 읽기 동작은 인터벌 리드(Interval read)와 같은 방식의 읽기 동작시에 플립(Flip)되는 비트 수의 카운트를 통해서 최소값과 최대값들이 구해질 수 있다. 따라서, 엄밀하게 최소점 또는 최대점의 문턱 전압들(Rindex0, Rindex1, Rindex2 등)은 문턱 전압 범위에 해당되며, 본 발명에서의 표현들은 설명의 편의를 위해 이상적으로 모델링된 극한 값들이다. 또한, 커플링의 경우에도 커플링의 크기에 따라 복수의 서브-산포들이 구분되었으나, 다양한 시프트 파라미터들이 적용되어 서브-산포들이 더 높은 해상도를 갖도록 구분될 수 있을 것이다.

이상의 본 발명의 분석 방법에 따라 중첩된 산포들의 원래 형태를 복원하는 기술들이 설명되었다. 추정 또는 복원된 원래 형태를 통해서 획득될 수 있는 데이터는 다양하다. 앞서 설명된 바와 같이, 추정된 원래 산포의 형태를 통해서 특정 에러율을 갖는 읽기 전압, 중첩된 산포들 각각을 식별하기 위한 최적의 읽기 전압, 특정 읽기 전압에서의 추정 신뢰도, 그리고 이러한 추정된 데이터와 프로그램/소거 사이클 수를 결합하면 데이터 리턴션(Data Retention)을 구할 수 있다. 또한, 이러한 추정된 정보를 ECC 동작에서 에러율을 조정하기 위한 정보로 사용할 수 있을 것이다.

도 10에는 본 발명에 따른 플래시 메모리 장치(312)를 포함한 컴퓨팅 시스템(300)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(300)은 시스 템 버스(360)에 전기적으로 연결된 마이크로프로세서(320), 램(330), 사용자 인터페이스(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(350) 및 메모리 시스템(310)을 포함한다. 메모리 시스템(310)은 도 2에 도시된 것과 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(300)이 모바일 장치인 경우, 컴퓨팅 시스템(300)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(310)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(310)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다. 본 발명의 컴퓨터 시스템(300)은 인덱스 데이터의 획득을 통한 산포들의 특성 분석, 그리고, 커플링과 같은 문턱 전압의 시프트 영향의 크기에 따른 산포 분리를 통해서 신뢰성 높은 데이터를 메모리 시스템(310)으로부터 제공받을 수 있다. 상술한 인덱스 데이터를 통한 산포들의 특성 분석과 커플링과 같은 문턱 전압의 시프트 영향의 크기에 따른 산포 분리는 메모리 시스템(310)에서 이루어지거나, 컴퓨팅 시스템(300)의 마이크로프로세서(320)의 제어에 따라 실행될 수도 있다. 또는, 효과적인 자원의 활용을 위해서, 메모리 시스템(310)과 마이크로프로세서(320)가 분담하여 상술한 산포들의 특성 분석과 문턱 전압의 시프트 영향의 크기에 따른 산포 분리를 실시할 수 있을 것이다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 불휘발성 메모리 셀 어레이를 간략히 보여주는 도면;

도 2는 본 발명의 메모리 시스템을 보여주는 블록도;

도 3은 본 발명의 제 1 실시예를 설명하기 위한 다이어그램;

도 4는 본 발명의 제 1 실시예에 따른 동작 절차를 보여주는 순서도;

도 5는 본 발명의 제 2 실시예를 설명하기 위한 다이어그램;

도 6은 본 발명의 제 2 실시예에 따른 동작 절차를 보여주는 순서도;

도 7은 본 발명의 제 3 실시예를 설명하기 위한 다이어그램;

도 8은 본 발명의 제 3 실시예에 따른 동작 절차를 보여주는 순서도;

도 9는 본 발명의 인덱스 데이터의 다른 예들을 보여주는 다이어그램; 및

도 10은 본 발명의 컴퓨팅 시스템의 구성을 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

210 : 메모리 컨트롤러 211 : 에스램

212 : 프로세싱 유닛 213 : 호스트 인터페이스

214 : 에러 정정 블록 215 : 메모리 인터페이스

220 : 불휘발성 메모리 장치 310 : 메모리 시스템

311 : 메모리 컨트롤러 312 : 플래시 메모리 장치

320 : 마이크로프로세서 330 : 램

340 : 사용자 인터페이스 350 : 모뎀

360 : 시스템 버스

Claims

불휘발성 메모리 장치의 산포 분석 방법에 있어서:

(a) 중첩된 문턱 전압 산포를 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하는 단계; 그리고

(b) 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하는 단계를 포함하되,

상기 중첩의 정도는 중첩된 문턱 전압 구간에서 메모리 셀들 수의 최소값과, 상기 문턱 전압 산포들 중 어느 하나의 최대값을 참조하여 결정되는 분석 방법.
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제 1 항에 있어서,

상기 중첩의 정도는 상기 최대값과 상기 최소값과의 비율을 참조하여 결정되는 분석 방법.
제 1 항에 있어서,

상기 중첩의 정도는 상기 문턱 전압 산포들 중 상기 최대값과 상기 최소값 각각에 대응하는 문턱 전압의 차이를 더 참조하여 결정되는 분석 방법.
제 1 항에 있어서,

상기 (b) 단계에서, 상기 중첩된 문턱 전압 산포들 각각의 원래 형태를 참조하여 상기 문턱 전압 산포들 각각을 식별하기 위한 읽기 전압을 더 추정하는 분석 방법.
제 5 항에 있어서,

상기 읽기 전압은 상기 중첩된 산포들 각각에서 특정 에러 율을 갖는 읽기 전압으로 제공되는 분석 방법.
제 1 항에 있어서,

상기 (b) 단계에서, 상기 중첩의 정도와 상기 복수의 메모리 셀들이 받는 커플링의 크기 정보를 이용하여 상기 중첩된 산포들 각각을 복수의 서브-산포들로 구분하는 단계를 더 포함하는 분석 방법.
제 7 항에 있어서,

상기 복수의 서브-산포들 각각을 참조하여 커플링의 영향에 따라 상기 복수의 서브 산포들 각각을 식별하기 위한 읽기 전압을 선택하는 것을 특징으로 하는 분석 방법.
제 1 항에 있어서,

상기 중첩된 문턱 전압 산포는 각각 커플링의 영향에 따라 구분된 서브-산포에 대응하는 분석 방법.
불휘발성 메모리 장치; 및

상기 불휘발성 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,

상기 메모리 컨트롤러는 중첩된 문턱 전압 산포들을 갖는 복수의 메모리 셀들을 액세스하여 중첩의 정도를 검출하고, 상기 검출된 중첩의 정도에 따라 중첩된 상기 문턱 전압 산포들 각각의 원래 형태를 추정하되,

상기 메모리 컨트롤러는 상기 중첩된 문턱 전압 구간에서의 메모리 셀들 수의 최소값과, 상기 문턱 전압 산포들 중 어느 하나의 최대값을 참조하여 상기 중첩의 정도를 검출하는 메모리 시스템.