TWI614756B - 讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明提出一種讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元。所述方法包括獲取對應多個電壓調整值的多個檢測讀取電壓，以及根據所述電壓調整值獲取最佳讀取電壓。所述獲取檢測讀取電壓的步驟包括根據第一電壓調整值來調整第一檢測讀取電壓以獲取第二檢測讀取電壓，以及根據第二電壓調整值來調整第二檢測讀取電壓以獲取第三檢測讀取電壓，其中第一檢測讀取電壓為預設的檢測讀取電壓，第一電壓調整值為預設的電壓調整值，第一電壓調整值與第二電壓調整值不同。

Description

讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種讀取電壓追蹤方法，且特別是有關於一種用於可複寫式非揮發性記憶體模組的讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體（rewritable non-volatile memory）具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體模組作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
在某些支援錯誤更正的記憶體儲存裝置中，資料會先經過編碼然後才會被儲存。當讀取資料時，記憶體儲存裝置會根據預設的讀取電壓來讀取資料，並對所讀取的資料執行解碼操作。然而，隨著記憶體儲存裝置中的記憶體模組的可靠度下降，使用預設的讀取電壓所讀出的資料可能會存在過多的錯誤位元以致於解碼失敗。一般來說，記憶體儲存裝置會藉由執行最佳讀取電壓追蹤（track）操作來找出最佳讀取電壓。
在最佳讀取電壓追蹤操作中，記憶體儲存裝置會使用多個不同的讀取電壓來讀取記憶體模組中的資料以找出最佳讀取電壓。傳統上，用於執行最佳讀取電壓追蹤操作的多個不同的讀取電壓是根據固定的電壓調整值來調整預設的讀取電壓而得。但由於固定的電壓調整值無法隨著記憶胞的臨界電壓分佈的實際偏移狀況而調整，以致於所找出的最佳讀取電壓不夠精確，同時也造成最佳讀取電壓追蹤操作的執行效率下降。
本發明提供一種讀取電壓追蹤方法、記憶體儲存裝置及記憶體控制電路單元，可提高最佳讀取電壓的追蹤效率與精準度。
本發明的一範例實施例提出一種用於包括多個記憶胞的可複寫式非揮發性記憶體模組的讀取電壓追蹤方法。本方法包括獲取多個檢測讀取電壓，其中所述檢測讀取電壓對應多個電壓調整值。本方法也包括根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓。上述的獲取檢測讀取電壓的步驟包括根據對應檢測讀取電壓中的第一檢測讀取電壓的第一電壓調整值來調整第一檢測讀取電壓以獲取檢測讀取電壓中的第二檢測讀取電壓，並且根據對應第二檢測讀取電壓的第二電壓調整值來調整第二檢測讀取電壓以獲取檢測讀取電壓中的第三檢測讀取電壓。第一檢測讀取電壓為預設的檢測讀取電壓。第一電壓調整值為預設的電壓調整值。並且，第一電壓調整值與第二電壓調整值不同。
在本發明的一範例實施例中，上述的獲取檢測讀取電壓的步驟更包括：施予第一檢測讀取電壓至所述記憶胞的多個第一記憶胞以讀取第一資料，並且根據第一資料計算第一記憶胞中被識別為第一狀態的記憶胞的第一數目；施予第二檢測讀取電壓至第一記憶胞以讀取第二資料，並且根據第二資料計算第一記憶胞中被識別為第一狀態的記憶胞的第二數目；根據第一數目與第二數目獲取第一差異值；以及根據第一差異值決定第二電壓調整值。
在本發明的一範例實施例中，上述的根據第一數目與第二數目獲取第一差異值的步驟包括：計算第一數目與第二數目的數目差值；以及計算數目差值與第一電壓調整值的比值以獲取第一差異值。
在本發明的一範例實施例中，上述的根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓的步驟包括：判斷第一差異值是否為最小差異值；以及當判斷出第一差異值為最小差異值時，設定第二檢測讀取電壓為最佳讀取電壓。
在本發明的一範例實施例中，上述的獲取檢測讀取電壓的步驟更包括：施予第三檢測讀取電壓至第一記憶胞以讀取第三資料，並且根據第三資料計算第一記憶胞中被識別為第一狀態的記憶胞的第三數目；根據第二數目與第三數目獲取第二差異值；以及根據第二差異值決定對應第三檢測讀取電壓的第三電壓調整值。並且，第一差異值大於所述第二差異值，且第二電壓調整值大於第三電壓調整值。
在本發明的一範例實施例中，上述的讀取電壓追蹤方法更包括設定電壓調整門檻值。此外，上述的根據第一差異值決定第二電壓調整值的步驟包括：倘若第二電壓調整值大於電壓調整門檻值，決定第二電壓調整值為電壓調整門檻值。
本發明的一範例實施例提出一種記憶體儲存裝置，包括連接介面單元、可複寫式非揮發性記憶體模與記憶體控制電路單元。連接介面單元耦接至主機系統。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以獲取多個檢測讀取電壓，並且檢測讀取電壓對應多個電壓調整值。記憶體控制電路單元也用以根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓。在所述獲取檢測讀取電壓的運作中，記憶體控制電路單元用以根據對應檢測讀取電壓中的第一檢測讀取電壓的第一電壓調整值來調整第一檢測讀取電壓以獲取檢測讀取電壓中的第二檢測讀取電壓，並且根據對應第二檢測讀取電壓的第二電壓調整值來調整第二檢測讀取電壓以獲取檢測讀取電壓中的第三檢測讀取電壓。第一檢測讀取電壓為預設的檢測讀取電壓。第一電壓調整值為預設的電壓調整值。並且，第一電壓調整值與第二電壓調整值不同。
在本發明的一範例實施例中，在所述獲取檢測讀取電壓的運作中，上述的記憶體控制電路單元更用以下達一讀取指令序列以指示施予第一檢測讀取電壓至所述記憶胞的多個第一記憶胞以讀取第一資料，並且根據第一資料計算第一記憶胞中被識別為第一狀態的記憶胞的第一數目。再者，上述的記憶體控制電路單元也用以下達另一讀取指令序列以指示施予第二檢測讀取電壓至第一記憶胞以讀取第二資料，並且根據第二資料計算第一記憶胞中被識別為所述第一狀態的記憶胞的第二數目。此外，上述的記憶體控制電路單元還用以根據第一數目與第二數目獲取第一差異值，並且根據第一差異值決定第二電壓調整值。
在本發明的一範例實施例中，在所述根據第一數目與第二數目獲取第一差異值的運作中，上述的記憶體控制電路單元用以計算第一數目與第二數目的數目差值，並且計算數目差值與第一電壓調整值的比值以獲取第一差異值。
在本發明的一範例實施例中，在所述根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓的運作中，上述的記憶體控制電路單元用以判斷第一差異值是否為最小差異值。並且當判斷出第一差異值為最小差異值時，上述的記憶體控制電路單元用以設定第二檢測讀取電壓為最佳讀取電壓。
在本發明的一範例實施例中，在所述獲取多個檢測讀取電壓的運作中，上述的記憶體控制電路單元更用以下達另一讀取指令序列以指示施予第三檢測讀取電壓至第一記憶胞以讀取第三資料，並且根據第三資料計算第一記憶胞中被識別為第一狀態的記憶胞的第三數目。再者，上述的記憶體控制電路單元更用以根據第二數目與第三數目獲取第二差異值，並且根據第二差異值決定對應第三檢測讀取電壓的第三電壓調整值。並且，第一差異值大於第二差異值，且第二電壓調整值大於第三電壓調整值。
在本發明的一範例實施例中，上述的記憶體控制電路單元更用以設定電壓調整門檻值。而在所述根據第一差異值決定第二電壓調整值的運作中，倘若第二電壓調整值大於電壓調整門檻值，上述的記憶體控制電路單元用以決定第二電壓調整值為電壓調整門檻值。
本發明的一範例實施例提出一種用於控制可複寫式非揮發性記憶體模組的記憶體控制電路單元。本記憶體控制電路單元包括主機介面、記憶體介面與記憶體管理電路。主機介面用以耦接主機系統。記憶體介面用以耦接至可複寫是非揮發性記憶體模組。記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以獲取多個檢測讀取電壓，並且檢測讀取電壓對應多個電壓調整值。記憶體管理電路也用以根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓。在所述獲取檢測讀取電壓的運作中，記憶體管理電路用以根據對應檢測讀取電壓中的第一檢測讀取電壓的第一電壓調整值來調整第一檢測讀取電壓以獲取檢測讀取電壓中的第二檢測讀取電壓，並且根據對應第二檢測讀取電壓的第二電壓調整值來調整第二檢測讀取電壓以獲取檢測讀取電壓中的第三檢測讀取電壓。第一檢測讀取電壓為預設的檢測讀取電壓。第一電壓調整值為預設的電壓調整值。並且，第一電壓調整值與第二電壓調整值不同。
在本發明的一範例實施例中，在所述獲取檢測讀取電壓的運作中，上述的記憶體管理電路更用以下達一讀取指令序列以指示施予第一檢測讀取電壓至所述記憶胞的多個第一記憶胞以讀取第一資料，並且根據第一資料計算第一記憶胞中被識別為第一狀態的記憶胞的第一數目。再者，上述的記憶體管理電路也用以下達另一讀取指令序列以指示施予第二檢測讀取電壓至第一記憶胞以讀取第二資料，並且根據第二資料計算第一記憶胞中被識別為所述第一狀態的記憶胞的第二數目。此外，上述的記憶體管理電路還用以根據第一數目與第二數目獲取第一差異值，並且根據第一差異值決定第二電壓調整值。
在本發明的一範例實施例中，在所述根據第一數目與第二數目獲取第一差異值的運作中，上述的記憶體管理電路用以計算第一數目與第二數目的數目差值，並且計算數目差值與第一電壓調整值的比值以獲取第一差異值。
在本發明的一範例實施例中，在所述根據電壓調整值從檢測讀取電壓中獲取最佳讀取電壓的運作中，上述的記憶體管理電路用以判斷第一差異值是否為最小差異值。並且，當判斷出第一差異值為最小差異值時，上述的記憶體管理電路用以設定第二檢測讀取電壓為最佳讀取電壓。
在本發明的一範例實施例中，在所述獲取多個檢測讀取電壓的運作中，上述的記憶體管理電路更用以下達另一讀取指令序列以指示施予第三檢測讀取電壓至第一記憶胞以讀取第三資料，並且根據第三資料計算第一記憶胞中被識別為第一狀態的記憶胞的第三數目。再者，上述的記憶體管理電路更用以根據第二數目與第三數目獲取第二差異值，並且根據第二差異值決定對應第三檢測讀取電壓的第三電壓調整值。並且，第一差異值大於第二差異值，且第二電壓調整值大於第三電壓調整值。
在本發明的一範例實施例中，上述的記憶體管理電路更用以設定電壓調整門檻值。而在所述根據第一差異值決定第二電壓調整值的運作中，倘若第二電壓調整值大於電壓調整門檻值，上述的記憶體管理電路用以決定第二電壓調整值為電壓調整門檻值。
基於上述，本發明根據連續使用的兩個檢測讀取電壓之間的區間差異值來動態地調整用以獲取下一個使用的檢測讀取電壓的電壓調整值，可提升尋找最佳讀取電壓的效率以及所找出的最佳讀取電壓的精準度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排（system bus）110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。例如，同一條字元線上的記憶胞會組成一或多個實體程式化單元。倘若每一個記憶胞可儲存2個以上的資料位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元與上實體程式化單元。舉例而言，SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料，因此，在SLC NAND型快閃記憶體中，排列在同一條字元線上的數個記憶胞是對應一個實體程式化單元。相對於SLC NAND型快閃記憶體來說，MLC NAND型快閃記憶體的每個記憶胞可儲存2個位元的資料，其中每一個儲存狀態（即，“11”、“10”、“01”與“00”）包括最低有效位元（Least Significant Bit, LSB）以及最高有效位元（Most Significant Bit, MSB）。例如，儲存狀態中從左側算起之第1個位元的值為LSB，而從左側算起之第2個位元的值為MSB。因此，排列在同一條字元線上的數個記憶胞可組成2個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元（low physical programming unit），並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元（upper physical programming unit）。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
類似地，在TLC NAND型快閃記憶體中，每個記憶胞可儲存3個位元的資料，其中每一個儲存狀態（即，“111”、“110”、“101”、“100”、“011”、“010”、“001”與“000”）包括左側算起之第1個位元的LSB、從左側算起之第2個位元的中間有效位元（Center Significant Bit, CSB）以及從左側算起之第3個位元的MSB。因此，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面（page）或是實體扇（sector）。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘（redundancy）位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料（例如，錯誤校正碼）。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組（byte, B）。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊（block）。
在本範例實施例中，可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓（亦稱為為臨界電壓）的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極（control gate）與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體510、電源管理電路512與錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路508會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
以下描述記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體510、電源管理電路512與錯誤檢查與校正電路508所執行的操作，亦可參考為由記憶體控制電路單元404所執行。
圖6是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。
請參照圖6，假設狀態610對應於位元“1”並且狀態620對應於位元“0”。倘若某一個記憶胞的臨界電壓屬於狀態610，此記憶胞所儲存的是位元“1”；相對地，倘若某一個記憶胞的臨界電壓屬於狀態620時，此記憶胞所儲存的是位元“0”。須注意的是，在本範例實施例中，臨界電壓分佈中的一個狀態對應至一個位元值（即，“0”或“1”），並且記憶胞的臨界電壓分佈有兩種可能的狀態。然而，在其他範例實施例中，臨界電壓分佈中的每一個狀態也可以對應至多個位元值並且記憶胞的臨界電壓的分佈也可能有四種、八種或其他任意個狀態。此外，本發明也不限制每一個狀態所代表的位元。例如，在另一範例實施例中，狀態610也可以對應於位元“0”，而狀態620則對應於位元“1”。
在本範例實施例中，當要從可複寫式非揮發性記憶體模組406讀取資料時，記憶體管理電路502會發送一讀取指令序列至可複寫式非揮發性記憶體模組406。此讀取指令序列用以指示可複寫式非揮發性記憶體模組406從多個記憶胞（亦稱為第一記憶胞）讀取資料。在本範例實施例中，第一記憶胞是屬於同一個實體程式化單元。然而，在另一範例實施例中，第一記憶胞亦可以是屬於不同的實體程式化單元。在臨界電壓分佈未發生偏移的狀況下，第一記憶胞的臨界電壓分佈為狀態610與狀態620。根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用圖6中的讀取電壓601從第一記憶胞讀取資料。讀取電壓601可為預設讀取電壓，可用來識別第一記憶胞的狀態610與狀態620。也就是說，第一記憶胞中臨界電壓小於讀取電壓601的記憶胞會被導通，並且記憶體管理電路502會讀到位元“1”。相對地，第一記憶胞中臨界電壓大於讀取電壓601的記憶胞不會被導通，並且記憶體管理電路502會讀到位元“0”。
然而，因為不同的因素，例如資料久置、記憶胞磨耗及讀取干擾等，會導致第一記憶胞的臨界電壓分佈偏移，以致於使用讀取電壓601（例如預設讀取電壓）無法正確地識別出第一記憶胞的儲存狀態。
假設第一記憶胞的臨界電壓分佈已偏移，導致臨界電壓分佈的狀態610與620分別偏移為狀態610’與620’。在此情況下，在第一記憶胞中有一些記憶胞所儲存的應該是位元“1”（屬於狀態610’），但其臨界電壓大於所施加的讀取電壓601；或者，在第一記憶胞中有一些記憶胞所儲存的應該是位元“0”（屬於狀態620’），但其臨界電壓小於所施加的讀取電壓601。換言之，經由施加讀取電壓601所讀取的資料中，有部份的位元會有錯誤。因此，在從可複寫式非揮發性記憶體模組406接收所讀取的資料之後，錯誤檢查與校正電路508會一併讀取對應所讀取資料的錯誤校正碼以驗證所讀取資料中是否存在錯誤。若判定所讀取資料中存在錯誤，則錯誤檢查與校正電路508會執行解碼操作來嘗試校正所讀取資料中的錯誤。而當所讀取資料中的錯誤無法被錯誤檢查與校正電路508正確地解碼（例如所讀取資料的錯誤位元數目超過錯誤檢查與校正電路508的保護能力）時，會導致所讀取資料無法被正確地校正而產生錯誤資料。
在本範例實施例中，當所讀取的資料無法被正確地校正時，記憶體管理電路502會執行最佳讀取電壓追蹤操作來找出符合已偏移的臨界電壓分佈的最佳讀取電壓。在最佳讀取電壓追蹤操作的執行過程中，記憶體管理電路502會使用多個檢測讀取電壓來讀取記憶胞以找出最佳讀取電壓。特別是，記憶體管理電路502會動態地調整用來獲取下一個使用的檢測讀取電壓的電壓調整值。
具體而言，記憶體管理電路502會根據連續使用的兩個檢測讀取電壓來決定用以獲取下一個使用的檢測讀取電壓的電壓調整值。在本範例實施例中，記憶體管理電路502會下達讀取指令序列以指示施予檢測讀取電壓至第一記憶胞，並且判斷第一記憶胞中被識別為某個狀態（亦稱第一狀態）的記憶胞的數目（亦稱第一狀態記憶胞數目）。接著，記憶體管理電路502會根據連續使用的兩個檢測讀取電壓所判斷出的兩個第一狀態記憶胞數目來計算出一個差異值。進而，記憶體管理電路502會根據此差異值來決定一個新的電壓調整值，並且根據此新的電壓調整值來獲取下一個使用的檢測讀取電壓。
圖7是根據本發明的一範例實施例所繪示的追蹤讀取電壓的示意圖，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。在此，分佈圖701是表示圖6的第一記憶胞的臨界電壓分佈的偏移狀態，並且分佈圖702則是基於分佈圖701的臨界電壓分佈執行積分運算後所獲得的示意圖，用來表示施予不同的臨界電壓時被識別為狀態“1”（或者被導通）的記憶胞的總數目。
請參照圖7，假設在最佳讀取電壓追蹤操作的執行過程中，記憶體管理電路502預設會使用6個檢測讀取電壓來找出最佳讀取電壓。在本範例實施例中，記憶體管理電路502會根據對應每一個檢測讀取電壓的電壓調整值來調整每一個檢測讀取電壓以獲得另一個檢測讀取電壓。
在本範例實施例中，用來執行最佳讀取電壓追蹤操作的第一個檢測讀取電壓（例如檢測讀取電壓VT(1)）以及對應第一個檢測讀取電壓的電壓調整值（例如電壓調整值VA(1)）可以是在記憶體儲存裝置10出廠前所決定的預設檢測讀取電壓以及預設電壓調整值。預設檢測讀取電壓以及預設電壓調整值可以是估計記憶胞的臨界電壓分佈的偏移狀況而設定的數值。例如，第一個檢測讀取電壓可被預設為對應未偏移的臨界電壓分佈上的最左端點的電壓值。以圖6及圖7為例，檢測讀取電壓VT(1)（即第一個檢測讀取電壓）可預設為未偏移的第一記憶胞的臨界電壓分佈610的最左端點所對應的臨界電壓值。進而，記憶體管理電路502可使用預設的電壓調整值VA(1)來調整預設的檢測讀取電壓VT(1)以獲取檢測讀取電壓VT(2)。在獲取檢測讀取電壓VT(2)之後，記憶體管理電路502便可根據前述的差異值計算方法來獲取後續使用的電壓調整值VA(2)~VA(5)與檢測讀取電壓VT(3)~VT(6)。
此外，記憶體管理電路502還會計算施予一個檢測讀取電壓時被識別為狀態“1”的記憶胞數目。舉例而言，記憶體管理電路502使用檢測讀取電壓VT(1)來從第一記憶胞中讀取資料，並且根據所讀取的資料判斷出被識別為狀態“1”的記憶胞數目C(1)。接著，記憶體管理電路502使用對應檢測讀取電壓VT(1)的電壓調整值VA(1)來調整檢測讀取電壓VT(1)以獲取下一個檢測讀取電壓VT(2)，並且根據所讀取的資料判斷出被識別為狀態“1”的記憶胞數目C(2)。
在本範例實施例中，記憶體管理電路502還會根據記憶胞數目C(2)與記憶胞數目C(1)來計算出代表檢測讀取電壓VT(1)與檢測讀取電壓VT(2)之間的區間的差異值D(1)。例如，在一範例實施例中，記憶體管理電路502會計算記憶胞數目C(2)與記憶胞數目C(1)的數目差值CD(1)來作為差異值D(1)。
然而，本發明不限於此，在另一範例實施例中，記憶體管理電路502會進一步計算數目差值CD(1)與電壓調整值VA(1)的比值（亦即在分佈圖702中檢測讀取電壓VT(1)至檢測讀取電壓VT(2)的區間的斜率）來作為差異值D(1)。換句話說，記憶體管理電路502亦可計算在檢測讀取電壓VT(1)與檢測讀取電壓VT(2)之間單位電壓區間內的記憶胞數目增加量來代表檢測讀取電壓VT(1)與檢測讀取電壓VT(2)之間的區間的差異值D(1)。
爾後，記憶體管理電路502會根據所獲得的差異值來決定獲取下一個使用的檢測讀取電壓的電壓調整值。例如，當前使用的是檢測讀取電壓VT(2)，記憶體管理電路502會根據差異值D(1)來決定對應檢測讀取電壓VT(2)的電壓調整值VA(2)。基此，記憶體管理電路502可根據電壓調整值VA(2)來調整檢測讀取電壓VT(2)以獲得下一個使用的檢測讀取電壓VT(3)。在本範例實施例中，倘若記憶體管理電路502判斷出差異值D(1)較大，則會設定相對較大的電壓調整值VA(2)。反之，倘若記憶體管理電路502判斷出差異值較小，則會設定相對較小的電壓調整值VA(2)。
例如，在一範例實施例中，記憶體管理電路502可預先設定一個或多個預設差異門檻值，並且預先設定對應的預設調整比例。記憶體管理電路502可根據差異值是否大於預設差異門檻值來決定要使用的預設調整比例。例如，記憶體管理電路502可預先設定一個預設差異門檻值。倘若差異值D(1)大於或等於此預設差異門檻值，記憶體管理電路502可將電壓調整值VA(1)乘以第一預設調整比例來獲取電壓調整值VA(2)。另一方面，倘若差異值D(1)小於預設差異門檻值，記憶體管理電路502可將電壓調整值VA(1)乘以第二預設調整比例來獲取電壓調整值VA(2)。上述的第一預設調整比例可設定為大於1的數值，而上述的第二預設調整比例可設定為小於1的數值。藉此，記憶體管理電路502可在判斷出差異值為較大時依據放大比例來取得較大的電壓調整值，而在判斷出差異值為較小時依據縮小比例來取得較小的電壓調整值。
此外，在另一範例實施例中，記憶體管理電路502可以藉由比較兩個差異值的大小來決定出獲取下一個使用的檢測讀取電壓的電壓調整值。例如，假設當前使用的是檢測讀取電壓VT(3)，而差異值D(2)為代表檢測讀取電壓VT(3)與檢測讀取電壓VT(2)之間的區間的差異值。倘若差異值D(2)大於差異值D(1)，記憶體管理電路502會將對應檢測讀取電壓VT(3)的電壓調整值VA(3)設定為相較於電壓調整值VA(2)更大的數值。例如，記憶體管理電路502可將電壓調整值VA(2)乘以大於1的調整比例來獲取電壓調整值VA(3)。此外，記憶體管理電路502也可計算差異值D(2)與差異值D(1)的比值來作為調整比例，再將電壓調整值VA(2)乘以所計算出的調整比例來獲取電壓調整值VA(3)。進而，記憶體管理電路502可根據電壓調整值VA(3)來調整檢測讀取電壓VT(3)以獲取下一個使用的檢測讀取電壓VT(4)。
特別的是，記憶體管理電路502還可預先設定一個電壓調整門檻值，並且此電壓調整值為不大於電壓調整門檻值的數值。例如，假設記憶體管理電路502根據差異值決定出電壓調整值V。倘若記憶體管理電路502判斷出所決定的電壓調整值V大於電壓調整門檻值，則記憶體管理電路502會將電壓調整值V設定為電壓調整門檻值。藉此將電壓調整值控制在一定的範圍內。
需注意的是，上述根據差異值來決定電壓調整值的方式僅為舉例，本發明並不以此為限制。實際上，記憶體管理電路502可使用其他不同的方法來執行當判斷出差異值為較大時將電壓調整值設定為較大值，而當判斷出差異值為較小時會將電壓調整值設定為較小值。
基於上述說明，在圖7的範例實施例中，記憶體管理電路502可使用不同的電壓調整值VA(1)~VA(5)來獲取檢測讀取電壓VT(2)~VT(6)。進而，記憶體管理電路502可根據電壓調整值VA(1)~VA(5)來決定最佳讀取電壓。在一範例實施例中，記憶體管理電路502可比較差異值D(1)~D(5)的大小，並且判斷出差異值D(5)為最小差異值，因而決定檢測讀取電壓VT(6)為最佳讀取電壓。此外，在另一範例實施例中，記憶體管理電路502可比較電壓調整值VA(1)~VA(5)的大小，並且判斷出電壓調整值VA(5)為最小調整值，因而判斷出的檢測讀取電壓VT(6)為最佳讀取電壓。
圖8是根據本發明的另一範例實施例所繪示的追蹤讀取電壓的示意圖，其中橫軸代表記憶胞的臨界電壓，而縱軸代表記憶胞個數。在此，分佈圖801是表示記憶胞的臨界電壓分佈，並且分佈圖802則是基於分佈圖801的臨界電壓分佈執行積分運算後所獲得的示意圖，用來表示施予不同的臨界電壓時被識別為狀態“1”的記憶胞的總數目。
請參照圖8，在圖8的範例實施例中，假設在最佳讀取電壓追蹤操作的執行過程中，記憶體管理電路502預設要使用6個檢測讀取電壓來找出最佳讀取電壓，並且使用類似於圖7的方法來獲取檢測讀取電壓與電壓調整值。在本範例實施例中，記憶體管理電路502會基於分佈圖802來計算在連續使用的兩個讀取電壓所形成的區間的斜率來獲取差異值。
不同於圖7的範例實施例，在圖8的範例實施例中，記憶體管理電路502可以在每次獲取新的檢測讀取電壓時，即判斷根據所獲取的新的檢測讀取電壓所取得的差異值是否為目前的最小差異值。倘若判斷為是，記憶體管理電路502會將所獲取的新的檢測讀取電壓記錄為預定最佳讀取電壓。例如，記憶體管理電路502會將預定最佳讀取電壓記錄在緩衝記憶體510中的一個暫存表中。當再次獲取新的檢測讀取電壓並且判斷出所計算出的差異值大於目前的最小差異值時，記憶體管理電路502會判斷出已找到最佳讀取電壓，並且將已記錄的預定最佳讀取電壓設定為最佳讀取電壓。
請參照圖8，舉例而言，記憶體管理電路502使用電壓調整值VA(7)來調整檢測讀取電壓VT(7)以獲取新的檢測讀取電壓VT(8)，並且基於檢測讀取電壓VT(7)與檢測讀取電壓VT(8)計算出差異值D(7)。此時，記憶體管理電路502會判斷差異值D(7)為目前的最小差異值並且記錄檢測讀取電壓VT(8)。接著，記憶體管理電路502會根據差異值D(7)決定出對應檢測讀取電壓VT(8)的電壓調整值VA(8)。進而，記憶體管理電路502會使用電壓調整值VA(8)來調整檢測讀取電壓VT(8)以獲取新的檢測讀取電壓VT(9)，並且基於檢測讀取電壓VT(9)與檢測讀取電壓VT(8)計算出差異值D(8)。此時，記憶體管理電路502會判斷出差異值D(8)小於差異值D(7)，因而將所記錄的預定最佳讀取電壓更新為檢測讀取電壓VT(9)。然後，記憶管理電路502會繼續執行最佳讀取電壓追蹤操作。
接著，記憶體管理電路502根據差異值D(8)決定出對應檢測讀取電壓VT(9)的電壓調整值VA(9)。進而，記憶體管理電路502會使用電壓調整值VA(9)來調整檢測讀取電壓VT(9)以獲取新的檢測讀取電壓VT(10)，並且基於檢測讀取電壓VT(10)與檢測讀取電壓VT(9)計算出差異值D(9)。此時，記憶體管理電路502會判斷出差異值D(9)小於差異值D(8)，因而將所記錄的預定最佳讀取電壓更新為檢測讀取電壓VT(10)。然後，記憶管理電路502會繼續執行最佳讀取電壓追蹤操作。
接著，記憶體管理電路502根據差異值D(9)決定出對應檢測讀取電壓VT(10)的電壓調整值VA(10)。進而，記憶體管理電路502會使用電壓調整值VA(10)來調整檢測讀取電壓VT(10)以獲取新的檢測讀取電壓VT(11)，並且基於檢測讀取電壓VT(11)與檢測讀取電壓VT(10)計算出差異值D(10)。此時，記憶體管理電路502會判斷出差異值D(10)大於差異值D(9)。因此，記憶體管理電路502會判斷出找到最佳讀取電壓而將所記錄的預定最佳讀取電壓（亦即檢測讀取電壓VT(10)）設定為最佳讀取電壓。
在圖8的範例實施例中，記憶體管理電路502在使用了5個檢測讀取電壓VT(7)~VT(11)之後，即可根據差異值的變化狀況來判斷出是否找到最佳讀取電壓。換句話說，在最佳讀取電壓追蹤操作的執行過程中，記憶體管理電路502可以使用較少的檢測讀取電壓即可找出最佳讀取電壓。
上述的圖7與圖8的範例實施例中，在找出最佳讀取電壓之後，記憶體管理電路502可將最佳讀取電壓記錄在可複寫式非揮發性記憶體模組406中。例如，記憶體管理電路502可將最佳讀取電壓記錄在一重讀表（retry table）中。
圖9是根據本發明一範例實施例所繪示的讀取電壓追蹤方法的流程圖。
請參照圖9，在步驟S901中，記憶體管理電路502獲取多個檢測讀取電壓，其中所述檢測讀取電壓對應多個電壓調整值，並且所述電壓調整值之中至少包括兩個不同的電壓調整值。
在步驟S903中，記憶體管理電路502根據所述電壓調整值從所述檢測讀取電壓中獲取最佳讀取電壓。
圖10是根據本發明另一範例實施例所繪示的讀取電壓追蹤方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502下達讀取指令序列以指示施予第一檢測讀取電壓至第一記憶胞以讀取第一資料，並且根據第一資料計算第一記憶胞中被識別為第一狀態的記憶胞的第一數目。
在步驟S1003中，記憶體管理電路502根據對應第一檢測讀取電壓的第一電壓調整值來調整第一檢測讀取電壓以獲取第二檢測讀取電壓。
在步驟S1005中，記憶體管理電路502下達讀取指令序列以指示施予第二檢測讀取電壓至第一記憶胞以讀取第二資料，並且根據第二資料計算第一記憶胞中被識別為第一狀態的記憶胞的第二數目。
在步驟S1007中，記憶體管理電路502根據第一數目與第二數目獲取第一差異值。
在步驟S1009中，記憶體管理電路502判斷第一差異值是否為目前最小差異值。在此步驟中，記憶體管理電路502可以根據圖8的實施例的方式來執行最小差異值的判斷。
倘若記憶體管理電路502判斷出第一差異值為目前最小差異值，在步驟S1011中，記憶體管理電路502將第二檢測讀取電壓記錄為預定最佳讀取電壓。
在步驟S1013中，記憶體管理電路502根據第一差異值決定對應第二檢測讀取電壓的第二電壓調整值，並且根據第二電壓調整值來調整第二檢測讀取電壓以獲取第三檢測讀取電壓。
在步驟S1015中，記憶體管理電路502下達讀取指令序列以指示施予第三檢測讀取電壓至第一記憶胞以讀取第三資料，並且根據第三資料計算第一記憶胞中被識別為第一狀態的記憶胞的第三數目。爾後，在本範例實施例中，記憶體管理電路502可將第二數目設定為第一數目，並且將第三數目設定為第二數目，並再次執行步驟S1007。
此外，在上述步驟S1009之後，倘若記憶體管理電路502判斷出第一差異值非為目前最小差異值，記憶體管理電路502會執行步驟S1017。在步驟S1017中，記憶體管理電路502會將已記錄的預定最佳讀取電壓設定為最佳讀取電壓。在本範例實施例中，預定最佳讀取電壓亦即第二檢測讀取電壓。
綜上所述，本發明可根據施予檢測讀取電壓所導通的記憶胞數目計算出代表當前使用的檢測讀取電壓與前一個使用的檢測讀取電壓之間的區間的差異值，並藉由此差異值來決定出用以獲取下一個使用的檢測讀取電壓的電壓調整值。基此，用以獲取新的檢測讀取電壓的電壓調整值可根據在連續使用的兩個檢測讀取電壓所形成的區間的差異值大小而被動態地調整為較大或較小的數值。並且，當判斷出找到最小差異值時，即可判斷出已找到最佳讀取電壓。如此一來，可提升尋找最佳讀取電壓的效率以及所找出的最佳讀取電壓的精準度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體
113‧‧‧唯讀記憶體
114‧‧‧資料傳輸介面
12‧‧‧輸入/輸出(I/O)裝置
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧錯誤檢查與校正電路
510‧‧‧緩衝記憶體
512‧‧‧電源管理電路
610、620、610’、620’‧‧‧狀態
601、602‧‧‧讀取電壓
701、702、801、802‧‧‧臨界電壓分佈圖
VT(1)~VT(11)‧‧‧檢測讀取電壓
VA(1)~VA(5)、VA(7)~VT(10)‧‧‧電壓調整值
D(1)~D(5)、D(7)~D(10)‧‧‧差異值
C(1)、C(2)‧‧‧記憶胞數目
CD(1)‧‧‧數目差值
S901‧‧‧獲取多個檢測讀取電壓，其中所述檢測讀取電壓對應多個電壓調整值，並且所述電壓調整值之中至少包括兩個不同的電壓調整值的步驟
S903‧‧‧根據所述電壓調整值從所述檢測讀取電壓中獲取最佳讀取電壓的步驟
S1001‧‧‧施予第一檢測讀取電壓至第一記憶胞以讀取第一資料，並且根據第一資料計算第一記憶胞中被識別為第一狀態的記憶胞的第一數目的步驟
S1003‧‧‧根據對應第一檢測讀取電壓的第一電壓調整值來調整第一檢測讀取電壓以獲取第二檢測讀取電壓的步驟
S1005‧‧‧施予第二檢測讀取電壓至第一記憶胞以讀取第二資料，並且根據第二資料計算第一記憶胞中被識別為第一狀態的記憶胞的第二數目的步驟
S1007‧‧‧根據第一數目與第二數目獲取第一差異值的步驟
S1009‧‧‧判斷第一差異值是否為目前最小差異值的步驟
S1011‧‧‧將第二檢測讀取電壓記錄為預定最佳讀取電壓的步驟
S1013‧‧‧根據第一差異值決定對應第二檢測讀取電壓的第二電壓調整值，並且根據第二電壓調整值來調整第二檢測讀取電壓以獲取第三檢測讀取電壓的步驟
S1015‧‧‧施予第三檢測讀取電壓至第一記憶胞以讀取第三資料，並且根據第三資料計算第一記憶胞中被識別為第一狀態的記憶胞的第三數目的步驟
S1017‧‧‧將已記錄的預定最佳讀取電壓設定為最佳讀取電壓的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的記憶胞的臨界電壓分佈的示意圖。 圖7是根據本發明的一範例實施例所繪示的追蹤讀取電壓的示意圖。 圖8是根據本發明的另一範例實施例所繪示的追蹤讀取電壓的示意圖。 圖9是根據本發明一範例實施例所繪示的讀取電壓追蹤方法的流程圖。 圖10是根據本發明另一範例實施例所繪示的讀取電壓追蹤方法的流程圖。
S901‧‧‧獲取多個檢測讀取電壓，其中所述檢測讀取電壓對應多個電壓調整值，並且所述電壓調整值之中至少包括兩個不同的電壓調整值的步驟
S903‧‧‧根據所述電壓調整值從所述檢測讀取電壓中獲取最佳讀取電壓的步驟

Claims (18)

  1. 一種讀取電壓追蹤方法，用於包括多個記憶胞的一可複寫式非揮發性記憶體模組，該讀取電壓追蹤方法包括： 獲取多個檢測讀取電壓，其中所述多個檢測讀取電壓對應多個電壓調整值；以及 根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取一最佳讀取電壓， 其中獲取所述多個檢測讀取電壓的步驟包括： 根據對應所述多個檢測讀取電壓中的一第一檢測讀取電壓的一第一電壓調整值來調整所述第一檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第二檢測讀取電壓，並且根據對應所述第二檢測讀取電壓的一第二電壓調整值來調整所述第二檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第三檢測讀取電壓，其中所述第一檢測讀取電壓為預設的檢測讀取電壓，所述第一電壓調整值為預設的電壓調整值，所述第一電壓調整值與所述第二電壓調整值不同。
  2. 如申請專利範圍第1項所述的讀取電壓追蹤方法，其中獲取所述多個檢測讀取電壓的步驟更包括： 施予所述第一檢測讀取電壓至所述多個記憶胞的多個第一記憶胞以讀取一第一資料，並且根據所述第一資料計算所述多個第一記憶胞中被識別為一第一狀態的記憶胞的一第一數目； 施予所述第二檢測讀取電壓至所述多個第一記憶胞以讀取一第二資料，並且根據所述第二資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第二數目； 根據所述第一數目與所述第二數目獲取一第一差異值；以及 根據所述第一差異值決定所述第二電壓調整值。
  3. 如申請專利範圍第2項所述的讀取電壓追蹤方法，其中根據所述第一數目與所述第二數目獲取所述第一差異值的步驟包括： 計算所述第一數目與所述第二數目的一數目差值；以及 計算所述數目差值與所述第一電壓調整值的一比值以獲取所述第一差異值。
  4. 如申請專利範圍第2項所述的讀取電壓追蹤方法，其中根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取所述最佳讀取電壓的步驟包括： 判斷所述第一差異值是否為一最小差異值；以及 當判斷出所述第一差異值為所述最小差異值時，設定所述第二檢測讀取電壓為所述最佳讀取電壓。
  5. 如申請專利範圍第2項所述的讀取電壓追蹤方法，其中獲取所述多個檢測讀取電壓的步驟更包括： 施予所述第三檢測讀取電壓至所述多個第一記憶胞以讀取一第三資料，並且根據所述第三資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第三數目； 根據所述第二數目與所述第三數目獲取一第二差異值；以及 根據所述第二差異值決定對應所述第三檢測讀取電壓的一第三電壓調整值， 其中所述第一差異值大於所述第二差異值，並且所述第二電壓調整值大於所述第三電壓調整值。
  6. 如申請專利範圍第2項所述的讀取電壓追蹤方法，更包括： 設定一電壓調整門檻值， 其中根據所述第一差異值決定所述第二電壓調整值的步驟包括： 倘若所述第二電壓調整值大於所述電壓調整門檻值，決定所述第二電壓調整值為所述電壓調整門檻值。
  7. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個記憶胞； 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以獲取多個檢測讀取電壓，其中所述多個檢測讀取電壓對應多個電壓調整值， 其中所述記憶體控制電路單元用以根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取一最佳讀取電壓， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元用以根據對應所述多個檢測讀取電壓中的一第一檢測讀取電壓的一第一電壓調整值來調整所述第一檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第二檢測讀取電壓，並且根據對應所述第二檢測讀取電壓的一第二電壓調整值來調整所述第二檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第三檢測讀取電壓，其中所述第一檢測讀取電壓為預設的檢測讀取電壓，所述第一電壓調整值為預設的電壓調整值，所述第一電壓調整值與所述第二電壓調整值不同。
  8. 如申請專利範圍第7項所述的記憶體儲存裝置，其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元更用以下達一讀取指令序列以指示施予所述第一檢測讀取電壓至所述多個記憶胞的多個第一記憶胞以讀取一第一資料，並且根據所述第一資料計算所述多個第一記憶胞中被識別為一第一狀態的記憶胞的一第一數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元更用以下達另一讀取指令序列以指示施予所述第二檢測讀取電壓至所述多個第一記憶胞以讀取一第二資料，並且根據所述第二資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第二數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元更用以根據所述第一數目與所述第二數目獲取一第一差異值，並且根據所述第一差異值決定所述第二電壓調整值。
  9. 如申請專利範圍第8項所述的記憶體儲存裝置，其中在所述根據所述第一數目與所述第二數目獲取所述第一差異值的運作中，所述記憶體控制電路單元用以計算所述第一數目與所述第二數目的一數目差值，並且計算所述數目差值與所述第一電壓調整值的一比值以獲取所述第一差異值。
  10. 如申請專利範圍第8項所述的記憶體儲存裝置，其中在所述根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取所述最佳讀取電壓的運作中，所述記憶體控制電路單元用以判斷所述第一差異值是否為一最小差異值，並且當判斷出所述第一差異值為所述最小差異值時，所述記憶體控制電路單元用以設定所述第二檢測讀取電壓為所述最佳讀取電壓。
  11. 如申請專利範圍第8項所述的記憶體儲存裝置，其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元更用以下達另一讀取指令序列以指示施予所述第三檢測讀取電壓至所述多個第一記憶胞以讀取一第三資料，並且根據所述第三資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第三數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體控制電路單元更用以根據所述第二數目與所述第三數目獲取一第二差異值，並且根據所述第二差異值決定對應所述第三檢測讀取電壓的一第三電壓調整值， 其中所述第一差異值大於所述第二差異值，並且所述第二電壓調整值大於所述第三電壓調整值。
  12. 如申請專利範圍第8項所述的記憶體儲存裝置，其中所述記憶體控制電路單元更用以設定一電壓調整門檻值， 其中在所述根據所述第一差異值決定所述第二電壓調整值的運作中，倘若所述第二電壓調整值大於所述電壓調整門檻值，所述記憶體控制電路單元用以決定所述第二電壓調整值為所述電壓調整門檻值。
  13. 一種記憶體控制電路單元，用於控制包括多個記憶胞的一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括： 一主機介面，用以耦接一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至所述主機介面與所述記憶體介面， 其中所述記憶體管理電路用以獲取多個檢測讀取電壓，其中所述多個檢測讀取電壓對應多個電壓調整值， 其中所述記憶體管理電路用以根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取一最佳讀取電壓， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路用以根據對應所述多個檢測讀取電壓中的一第一檢測讀取電壓的一第一電壓調整值來調整所述第一檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第二檢測讀取電壓，並且根據對應所述第二檢測讀取電壓的一第二電壓調整值來調整所述第二檢測讀取電壓以獲取所述多個檢測讀取電壓中的一第三檢測讀取電壓，其中所述第一檢測讀取電壓為預設的檢測讀取電壓，所述第一電壓調整值為預設的電壓調整值，所述第一電壓調整值與所述第二電壓調整值不同。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路更用以下達一讀取指令序列以指示施予所述第一檢測讀取電壓至所述多個記憶胞的多個第一記憶胞以讀取一第一資料，並且根據所述第一資料計算所述多個第一記憶胞中被識別為一第一狀態的記憶胞的一第一數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路更用以下達另一讀取指令序列以指示施予所述第二檢測讀取電壓至所述多個第一記憶胞以讀取一第二資料，並且根據所述第二資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第二數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路更用以根據所述第一數目與所述第二數目獲取一第一差異值，並且根據所述第一差異值決定所述第二電壓調整值。
  15. 如申請專利範圍第14項所述的記憶體控制電路單元，其中在所述根據所述第一數目與所述第二數目獲取所述第一差異值的運作中，所述記憶體管理電路用以計算所述第一數目與所述第二數目的一數目差值，並且計算所述數目差值與所述第一電壓調整值的一比值以獲取所述第一差異值。
  16. 如申請專利範圍第14項所述的記憶體控制電路單元，其中在所述根據所述多個電壓調整值從所述多個檢測讀取電壓中獲取所述最佳讀取電壓的運作中，所述記憶體管理電路用以判斷所述第一差異值是否為一最小差異值，並且當判斷出所述第一差異值為所述最小差異值時，所述記憶體管理電路用以設定所述第二檢測讀取電壓為所述最佳讀取電壓。
  17. 如申請專利範圍第14項所述的記憶體控制電路單元，其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路更用以下達另一讀取指令序列以指示施予所述第三檢測讀取電壓至所述多個第一記憶胞以讀取一第三資料，並且根據所述第三資料計算所述多個第一記憶胞中被識別為所述第一狀態的記憶胞的一第三數目， 其中在所述獲取所述多個檢測讀取電壓的運作中，所述記憶體管理電路更用以根據所述第二數目與所述第三數目獲取一第二差異值，並且根據所述第二差異值決定對應所述第三檢測讀取電壓的一第三電壓調整值， 其中所述第一差異值大於所述第二差異值，並且所述第二電壓調整值大於所述第三電壓調整值。
  18. 如申請專利範圍第14項所述的記憶體控制電路單元，其中所述記憶體管理電路更用以設定一電壓調整門檻值， 其中在所述根據所述第一差異值決定所述第二電壓調整值的運作中，倘若所述第二電壓調整值大於所述電壓調整門檻值，所述記憶體管理電路用以決定所述第二電壓調整值為所述電壓調整門檻值。
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