KR20140071176A

KR20140071176A - 전류 발생 회로

Info

Publication number: KR20140071176A
Application number: KR1020120139217A
Authority: KR
Inventors: 권순명; 박상규
Original assignee: 현대자동차주식회사
Priority date: 2012-12-03
Filing date: 2012-12-03
Publication date: 2014-06-11
Also published as: US20140152106A1; US9466986B2; CN103853224A; DE102013221025A1

Abstract

본 발명은 전류 발생 회로로서, 음의 온도계수를 갖는 제1 전류를 생성하여 전달하는 제1 전류원, 양의 온도계수를 갖는 제2 전류를 생성하여 전달하는 제2 전류원, 및 상기 제1 전류를 전달받는 제1 트랜지스터와 미러링 구조로 형성된 제2 트랜지스터, 및 상기 제2 전류를 전달받는 제3 트랜지스터와 미러링 구조로 형성된 제4 트랜지스터를 이용하여 공통 전류를 생성하고, 적어도 한 쌍의 미러링 구조로 이루어진 트랜지스터를 이용하여 상기 공통 전류를 출력 전류로 제공하는 보상 회로부를 포함한다.

Description

전류 발생 회로{CURRENT GENERATION CIRCUIT}

본 발명은 전류 발생 회로에 관한 것으로서, 특히 온도 변화에 안정적으로 동작하여 정전류를 공급하는 회로에 관한 것이다.

일반적으로 전자 장비들을 구성하는 회로는 다수의 능동 소자와 수동 소자 또는 능동 소자 및 수동 소자를 집적화한 칩의 형태로 이루어진다. 이러한 전자 장비들을 구성하는 각 소자들은 대체로 전자장비의 안정적인 동작을 위하여 일정한 기준 전압 또는 기준 전류를 제공할 수 있는 바이어스 회로를 필요로 한다. 따라서 전자 장비에서 기준 바이어스를 발생하는 회로는 매우 중요한 요소가 된다.

전자 장비에 포함되는 소자들은 온도에 따라 서로 다른 특성들을 가진다. 예를 들어 저항 혹은 인덕터 등의 수동 소자들은 온도가 상승하면 그에 비례하여 저항이 증가하는 특성을 가지며, 다이오드 또는 트랜지스터와 같은 소자들에서 특정 접합을 가지는 반도체 소자들의 경우 온도에 반비례하는 저항값을 가진다. 이러한 소자들의 특성은 선형적이기도 하고 비선형적이기도 하다. 따라서 전자 장비에 중요한 요소인 기준 바이어스 회로에서도 온도 특성에서 자유로울 수 없다. 칩의 내부적인 집적화로 인한 내부온도의 상승과 외적인 부분의 온도상승은 전자장비의 성능에 좋지 않은 영향을 끼친다. 이러한 이유로, 온도 특성에 덜 민감한 바이어스 회로들에 대한 요구가 급증하고 있다.

특히 반도체 소자로 구성되는 집적 회로는 CMOS 기술을 이용하여 회로의 면적 집적도가 매우 넓은 장점이 있어 여러 분야에서 사용되고 있으나, CMOS 트랜지스터의 물리적 특성에 의존하여 구동 동작의 안정성이 결정된다. 물리적 특성의 변화 중 대표적인 요인이 온도의 변화이다.

모든 반도체 회로에 필수적으로 포함되어야 하는 전류원 회로는 반도체 회로의 기본 소자인 트랜지스터에 동작점(바이어스)를 결정하는 기능을 한다. 반도체 회로 내부에 존재하는 CMOS 트랜지스터는 전류원 회로가 공급하는 기준 전류를 일정 비율로 미러링(mirroring)하여 사용하고, 미러링한 전류를 이용하여 CMOS 트랜지스터의 동작점을 결정하게 된다.

따라서, 반도체 회로의 일정한 동작을 안정적으로 수행하기 위해서 온도의 변화에 관계없이 일정한 정전류를 공급하는 것이 반도체 회로의 성능을 향상시키는 데 필수적이다.

본 발명의 실시 예를 통해 해결하려는 과제는 동작 온도에 의한 변화없이 반도체 회로의 기본 소자인 트랜지스터에 동작점(바이어스)을 결정하기 위한 일정한 전류를 공급하는 전류원 회로를 제공하기 위함이다.

상기 과제를 해결하기 위한 본 발명의 일 실시 예에 따른 전류 발생 회로는 정전류 발생 회로로서, 음의 온도계수를 갖는 제1 전류를 생성하여 전달하는 제1 전류원, 양의 온도계수를 갖는 제2 전류를 생성하여 전달하는 제2 전류원, 및 상기 제1 전류를 전달받는 제1 트랜지스터와 미러링 구조로 형성된 제2 트랜지스터, 및 상기 제2 전류를 전달받는 제3 트랜지스터와 미러링 구조로 형성된 제4 트랜지스터를 이용하여 공통 전류를 생성하고, 적어도 한 쌍의 미러링 구조로 이루어진 트랜지스터를 이용하여 상기 공통 전류를 출력 전류로 제공하는 보상 회로부를 포함한다.

이때 상기 제1 트랜지스터와 제2 트랜지스터 상호 간, 및 상기 제3 트랜지스터와 제4 트랜지스터 상호 간은 각각 트랜지스터의 면적비(W/L)를 이용하여 상기 제1 전류의 전류량 및 상기 제2 전류의 전류량을 조정한다.

상기 공통 전류는 상기 음의 온도계수 및 상기 양의 온도계수의 중간값에서 소정의 오차 범위 내에 해당하는 온도계수를 가질 수 있다.

그리고 상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터는 N타입 채널의 MOSFET 트랜지스터일 수 있다.

또한 상기 공통 전류는 한 쌍의 미러링 구조로 이루어진 트랜지스터에 전달되어 전류량이 조정되는데, 이때 상기 출력 전류는 소스 전류이다.

여기서 상기 한 쌍의 미러링 구조로 이루어진 트랜지스터는 상기 공통 전류가 전달되는 트랜지스터의 면적비(W/L)에 대비하여 상기 공통 전류가 전달되는 트랜지스터의 게이트에 연결된 게이트를 가지는 트랜지스터의 면적비(W/L)를 조정하여 상기 출력 전류로 제공되는 공통 전류의 전류량을 제어할 수 있다.

상기 한 쌍의 미러링 구조로 이루어진 트랜지스터는 P타입 채널의 MOSFET 트랜지스터이다.

한편, 상기 공통 전류는 두 쌍의 미러링 구조로 이루어진 트랜지스터에 전달되어 전류량이 조정되고, 상기 출력 전류는 싱크 전류일 수 있다.

상기 두 쌍의 미러링 구조로 이루어진 트랜지스터는, 상기 공통 전류가 전달되는 제1 쌍의 트랜지스터 및 상기 출력 전류를 출력하는 제2 쌍의 트랜지스터를 포함하고, 상기 제1 쌍의 트랜지스터는 P타입 채널의 MOSFET 트랜지스터이고, 상기 제2 쌍의 트랜지스터는 N타입 채널의 MOSFET 트랜지스터일 수 있다.

여기서 상기 제1 쌍의 트랜지스터 및 상기 제2 쌍의 트랜지스터를 각각 구성하는 미러링 구조의 두 개의 트랜지스터는, 상기 미러링 구조의 두 개 트랜지스터 간에 면적비(W/L)를 조정하여 트랜지스터에 흐르는 전류량을 제어할 수 있다.

그리고 상기 제1 쌍의 트랜지스터의 소스 각각은 소정의 하이 레벨 정전압을 인가하는 제1 전원에 연결되고, 상기 제2 쌍의 트랜지스터의 소스 각각은 상기 하이 레벨 정전압보다 낮은 레벨의 정전압을 인가하거나 또는 접지 전위를 가지는 제2 전원에 연결될 수 있다.

본 발명에 따르면 온도 변화에 민감하지 않은 전류원 회로를 제공함으로써 넓은 온도범위에서 매우 작은 온도 계수를 구현하여 반도체 회로가 안정적으로 동작할 수 있게 한다.

특히 본 발명에 따르면 양의 온도 계수와 음의 온도 계수를 상호 보완하여 온도 변화를 보상하여 정전류를 발생시키는 전류 발생 회로를 구현하고, 이를 통해 반도체 회로로 구성된 전자 장비들의 성능 안정성을 향상시켜 신뢰성을 개선할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 전류 발생 회로의 구성을 간략하게 나타낸 블록도.
도 2는 도 1의 실시 예에 따른 전류 발생 회로의 구체적인 회로도.
도 3은 도 1에 도시된 전류 발생 회로에서 본 발명의 일 실시 예에 따른 제1 전류원의 구조를 나타낸 회로도.
도 4는 도 1에 도시된 전류 발생 회로에서 본 발명의 일 실시 예에 따른 제2 전류원의 구조를 나타낸 회로도.
도 5는 본 발명의 일 실시 예에 따른 전류 발생 회로가 온도 변화에 안정화된 기준전류를 출력하는 것을 나타낸 그래프.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.

본 발명의 실시 예를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 따른 전류 발생 회로의 구성을 간략하게 나타낸 블록도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 전류 발생 회로(100)는 제1 전류원(10), 제2 전류원(20), 및 상기 제1 전류원(10)과 제2 전류원(20)에 연결되어 제1 전류와 제2 전류를 각각 전달받아 소정의 일정한 제3 전류를 생성하는 보상 회로부(30)로 구성된다.

이때 상기 제3 전류를 온도 변화에 둔감하도록 매우 작은 온도 계수를 가지는 정전류이다. 본 발명의 전류 발생 회로(100)에서 생성되는 정전류는 전자 장비의 각 회로부에 공급될 수 있고 소스 전류 또는 싱크 전류의 형태로 공급될 수 있다.

보상 회로부(30)는 각각 독립적으로 상기 제1 전류원(10)과 제2 전류원(20)에 연결되어 있으며, 온도계수를 최소화하기 위한 회로이다. 보상 회로부(30)에서 출력하는 정전류는 상기 제1 전류원(10)과 제2 전류원(20)으로부터 각각 전달된 전류를 입력받아 형성된 것이므로, 상기 제1 전류원(10)과 제2 전류원(20)으로부터 전달된 각 전류의 온도계수를 상호 보완한 최소화된 온도계수에 따른다. 상기 보상 회로부(30)의 출력 전류가 최소화된 온도계수에 의존하므로 이러한 출력 전류를 전달받은 전자 장비의 반도체 회로는 넓은 온도 범위에서 안정적으로 동작할 수 있다.

상기 제1 전류원(10)은 음의 온도계수를 갖는 전류를 생성하는 회로이다. 상기 제1 전류원(10)의 구성 회로는 특별히 제한되지 않으나, 상기 제1 전류원(10)에서 출력되는 전류는 음의 온도계수에 따른다. 상기 음의 온도계수는 특별히 제한되지 않으나, 일례로 -660ppm/degC의 값일 수 있다.

일반적으로 종래 음의 온도계수를 갖는 전류를 생성하는 회로는 온도 상승에 따라 출력되는 기준 전류가 감소하게 되므로 넓은 온도 동작 범위를 갖지 못하는 단점이 있다.

한편 상기 제2 전류원(20)은 양의 온도계수를 갖는 전류를 생성하는 회로이다. 상기 제2 전류원(20)의 구성 회로는 특별히 제한되지 않으나, 상기 제2 전류원(20)에서 출력되는 전류는 양의 온도계수에 따른다. 상기 양의 온도계수는 특별히 제한되지 않으나, 일례로 692ppm/degC의 값일 수 있다.

일반적으로 종래 양의 온도계수를 갖는 전류를 생성하는 회로는 온도 상승에 따라 저항이 증가되는 소자들로 구성되므로 마찬가지로 출력되는 기준 전류가 넓은 온도 범위에서 안정적으로 출력되지 못하고 이로 인해 넓은 온도 동작 범위를 갖지 못하는 문제가 있다.

따라서, 본 발명의 전류 발생 회로(100)는 이러한 음의 온도계수를 갖는 제1 전류원(10)와 양의 온도계수를 갖는 제2 전류원(20)을 각각 독립적으로 보상 회로부(30)에 연결하여 음의 온도계수를 갖는 기준 전류와 양의 온도계수를 갖는 기준 전류를 입력받아 보완하고, 최소의 온도계수를 갖는 정전류를 출력한다.

상기 일례를 든 음의 온도계수 -660ppm/degC에 따른 전류와 양의 온도계수 692ppm/degC에 따른 전류가 상기 보상 회로부(30)에 입력되면 상기 보상 회로부(30)의 구성 소자인 미러링 트랜지스터들 간의 면적비(W/L) 조절을 통해 13.7ppm/degC 수준의 매우 작은 온도계수에 따른 전류를 출력할 수 있다. 이때 출력되는 정전류의 온도계수는 양의 온도계수 혹은 음의 온도계수에 대비하여 98% 이상 저감된 값이어서 -40 내지 125℃의 넓은 온도 변화에 대해서도 안정적으로 정전류를 출력할 수 있다.

이하에서는 도 1의 실시 예에 따른 전류 발생 회로(100)의 구체적인 회로 구성을 설명한다.

도 2는 도 1의 실시 예에 따른 전류 발생 회로(100) 전체의 구체적인 회로도이다.

상술한 바와 같이 전류 발생 회로(100)는 음의 온도계수를 갖는 전류(이하 음전류라고 Inega로 표시함)를 생성하는 제1 전류원(10)과 양의 온도계수를 갖는 전류(이하 양전류라고 Iposi로 표시함)를 생성하는 제2 전류원(20)에 연결된 입력단과, 온도 변화에 둔감한 온도계수를 가지는 정전류가 출력되는 출력단을 포함한다. 그리고 전류 발생 회로(100)는 제1 전원(VDD)과 제2 전원(VSS)에 연결되어 있다. 여기서 제1 전원(VDD)은 소정의 하이 레벨 전압을 공급하는 전압원이고, 제2 전원(VSS)은 상기 제1 전원(VDD)의 공급 전압보다 로우 레벨의 전압을 공급하는 전압원이다. 실시 예에 따라서는 제2 전원(VSS)은 접지 전압원일 수 있다.

도 2에 도시된 회로에서 제1 전류원(10)과 제2 전류원(20)을 제외한 나머지 부분의 소자로 구성된 회로부가 보상 회로부(30)이다.

도 2를 참조하면 보상 회로부(30)는 미러링 구조로 이루어진 트랜지스터 쌍을 적어도 네 개 포함하고 있다.

즉, P타입의 MOSFET(PMOS) 트랜지스터로 미러링 구조를 가지는 한 쌍과, N타입의 MOSFET(NMOS) 트랜지스터로 미러링 구조를 가지는 세 쌍으로 구성된다. 도 2의 보상 회로부(30)를 포함하는 전류 발생 회로(100)에서 출력하는 정전류는 싱크 전류의 형태일 수 있다. 그러나 이러한 실시 형태에 반드시 한정되는 것은 아니고, 본 발명의 보상 회로부(30)의 구조를 변경하여 출력 정전류를 소스 전류 형태로 출력할 수 있다.

본 발명에서 전류 발생 회로(100)를 구성하는 트랜지스터의 채널 타입은 P타입과 N타입이 혼합되어 형성될 수 있으나, 이에 반드시 한정되는 것은 아니고, 각 트랜지스터의 게이트 전극에 입력되는 신호 레벨 및 신호 레벨에 따른 각 트랜지스터의 동작 상태에 따라 각 트랜지스터의 채널 타입이 결정될 수 있다.

구체적으로 도 2의 보상 회로부(30)는 제1 트랜지스터(MN1), 상기 제1 트랜지스터(MN1)와 미러링 구조를 이루는 제2 트랜지스터(MN2), 제3 트랜지스터(MN3), 상기 제3 트랜지스터(MN3)와 미러링 구조를 이루는 제4 트랜지스터(MN4), 제5 트랜지스터(MN5), 상기 제5 트랜지스터(MN5)와 미러링 구조를 이루는 제6 트랜지스터(MN6), 및 제7 트랜지스터(MP1), 상기 제7 트랜지스터(MP1)와 미러링 구조를 이루는 제8 트랜지스터(MP2)로 구성된다.

상기 제1 트랜지스터(MN1) 내지 제6 트랜지스터(MN6)는 N타입의 채널을 갖는 트랜지스터이고, 상기 제7 트랜지스터(MP1) 및 제8 트랜지스터(MP2)는 P타입의 채널을 갖는 트랜지스터이다.

제1 트랜지스터(MN1)는 상기 제1 전류원(10)에 연결되어 음전류(Inega)를 인가받는 드레인, 상기 제2 트랜지스터(MN2)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다. 그리고, 제1 트랜지스터(MN1)의 게이트와 드레인은 서로 연결되어 있다.

제2 트랜지스터(MN2)는 제1 노드(Q1)에 연결된 드레인, 상기 제1 트랜지스터(MN1)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다.

제3 트랜지스터(MN3)는 제1 노드(Q1)에 연결된 드레인, 상기 제4 트랜지스터(MN4)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다.

제4 트랜지스터(MN4)는 상기 제2 전류원(20)에 연결되어 양전류(Iposi)를 인가받는 드레인, 상기 제3 트랜지스터(MN3)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다. 그리고, 제4 트랜지스터(MN4)의 게이트와 드레인은 서로 연결되어 있다.

제5 트랜지스터(MN5)는 제2 노드(Q2)에 연결되는 드레인, 상기 제6 트랜지스터(MN6)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다. 그리고, 제5 트랜지스터(MN5)의 게이트와 드레인은 서로 연결되어 있다.

제6 트랜지스터(MN6)는 정전류를 출력하는 출력단에 연결된 드레인, 상기 제5 트랜지스터(MN5)의 게이트에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다. 상기 제6 트랜지스터(MN6)의 드레인이 연결된 출력단에는 전자 장비의 다양한 반도체 회로들의 구성 소자 중 게이트가 적어도 하나 이상 공통으로 연결될 수 있다. 그래서 상기 제6 트랜지스터(MN6)의 드레인으로부터 출력되는 정전류를 제공받을 수 있다.

한편, 상기 제5 트랜지스터(MN5)와 제6 트랜지스터(MN6)는 출력 정전류가 싱크 전류인 경우, 즉 전류 발생 회로(100)가 싱크 전류원으로 기능할 때 구성되는데, 만일 전류 발생 회로(100)가 소스 전류원으로 기능하는 경우라면, 상기 제5 트랜지스터(MN5)와 제6 트랜지스터(MN6)의 구성은 생략될 수 있다. 따라서, 출력 정전류가 소스 전류인 경우라면 제2 노드(Q2)가 출력단이 될 수 있다.

제7 트랜지스터(MP1)는 상기 제1 노드(Q1)에 연결된 드레인, 상기 제8 트랜지스터(MP2)의 게이트에 연결된 게이트, 및 상기 제1 전원(VDD)에 연결된 소스를 포함한다. 그리고, 제7 트랜지스터(MP1)의 게이트와 드레인은 연결되어 있다.

제8 트랜지스터(MP2)는 상기 제2 노드(Q2)에 연결된 드레인, 상기 제7 트랜지스터(MP1)의 게이트에 연결된 게이트, 및 상기 제1 전원(VDD)에 연결된 소스를 포함한다.

도 2의 실시 예에 따른 구조에서 제1 트랜지스터(MN1)와 제4 트랜지스터(MN4)에 각각 제1 전류원(10)과 제2 전류원(20)이 연결되어 있으나, 이에 한정되는 것은 아니고 대칭적 구조이므로 서로 반대로 연결될 수 있음은 물론이다.

도 2의 회로 구조를 가지는 전류 발생 회로(100)의 동작을 살펴보면 다음과 같다.

제1 트랜지스터(MN1)의 드레인으로 전달되는 음전류(Inega)는 제1 전류원(10)에서 출력되어 제1 트랜지스터(MN1)를 흐르는데, 상기 제1 트랜지스터(MN1)에 미러링 구조로 연결된 제2 트랜지스터(MN2)는 면적비(W/L)를 조정함으로써 제2 트랜지스터(MN2)에 흐르는 전류량을 조절할 수 있다. 여기서 면적비(W/L)란, 트랜지스터의 길이(length, L)에 대한 면적(width, W)를 의미한다. 트랜지스터에서 면적비(W/L)를 조절함으로써 트랜지스터의 저항값이 달라지므로 트랜지스터에 흐르는 전류량이 조절된다.

예를 들어, 제1 트랜지스터(MN1)의 면적비 대 제2 트랜지스터(MN2)의 면적비를 1:n의 비로 조정한다면, 제2 트랜지스터(MN2)에 흐르는 전류량은 제1 트랜지스터(MN1)에 흐르는 음전류의 전류량의 n배에 해당된다.

이렇게 제1 트랜지스터(MN1)의 면적비에 대비하여 제2 트랜지스터(MN2)의 면적비를 적절하게 조절함으로써 제2 트랜지스터(MN2)에 흐르는 전류값이 결정될 수 있다.

한편, 제4 트랜지스터(MN4)의 드레인으로 전달되는 양전류(Iposi)는 제2 전류원(20)에서 출력되어 제4 트랜지스터(MN4)를 통과하여 흐른다. 상기 제4 트랜지스터(MN4)에 미러링 구조로 연결된 제3 트랜지스터(MN3)는 면적비(W/L)를 조정함으로써 제3 트랜지스터(MN3)에 흐르는 전류량을 조절할 수 있다. 예를 들어, 제4 트랜지스터(MN4)의 면적비 대 제3 트랜지스터(MN3)의 면적비를 1:m의 비로 조정한다면, 제3 트랜지스터(MN3)에 흐르는 전류량은 제4 트랜지스터(MN4)에 흐르는 양전류의 전류량의 m배에 해당된다.

이렇게 제4 트랜지스터(MN4)의 면적비에 대비하여 제3 트랜지스터(MN3)의 면적비를 적절하게 조절함으로써 제3 트랜지스터(MN3)에 흐르는 전류값이 결정될 수 있다.

그러면 제2 트랜지스터(MN2)의 드레인과 제3 트랜지스터(MN3)의 드레인이 공통적으로 접속된 제1 노드(Q1)에 흐르는 공통 전류(Icomp)의 전류값은 상기 전류값이 조절된 제2 트랜지스터(MN2)와 제3 트랜지스터(MN3)에 흐르는 전류의 합이 된다. 즉, 제2 트랜지스터(MN2)와 제3 트랜지스터(MN3)에 흐르는 공통 전류(Icomp)가 제1 노드(Q1)에 드레인이 연결된 제7 트랜지스터(MP1)에 흐른다. 이때 제7 트랜지스터(MP1)에 흐르는 공통 전류(Icomp)의 온도계수는 음의 온도 계수와 양의 온도계수를 보상한 것이어서 매우 작아지고, 이로 인해 공통 전류(Icomp)는 온도 변화에 둔감하게 된다.

마찬가지로 제7 트랜지스터(MP1)에 흐르는 공통 전류(Icomp)는 상기 제7 트랜지스터(MP1)의 게이트에 게이트가 연결된 미러링 구조의 제8 트랜지스터(MP2)의 면적비를 조정함으로써 출력 전류(Ioutput)의 전류량을 조절할 수 있다. 즉, 제7 트랜지스터(MP1)의 면적비 대비 제8 트랜지스터(MP2)의 면적비를 조절함으로써 출력 전류(Ioutput), 즉 본 발명의 실시 예에 따른 전류 발생 회로(100)에 연결된 전자 장비의 반도체 회로 내부에서 필요한 전류량을 결정할 수 있다.

이러한 출력 전류(Ioutput) 역시 온도 변화에 덜 민감하도록 최소화된 온도계수를 갖는 전류인 바, 반도체 회로는 넓은 온도 변화의 범위에서도 안정적으로 공급되는 전류를 이용하여 신뢰성 있는 동작을 수행할 수 있다.

실시 형태에 따라서 제8 트랜지스터(MP2)의 드레인에 전자 장비의 반도체 회로의 소자를 연결하여 출력 전류(Ioutput)를 제공할 수 있다. 즉, 제2 노드(Q2)를 본 발명의 실시 형태에 따라 출력단으로 형성할 수 있다. 이러한 실시 예에서는 출력 전류(Ioutput)가 소스 전류로 출력된다.

한편, 본 발명의 다른 실시 형태로서, 상기 제2 노드(Q2)에 연결된 제5 트랜지스터(MN5)와, 상기 제5 트랜지스터(MN5)의 게이트에 연결된 제6 트랜지스터(MN6)가 추가된 도 2의 구조는 출력 전류(Ioutput)가 제6 트랜지스터(MN6)의 드레인으로부터 각 전자 장비의 반도체 회로 소자에 출력된다. 이때의 출력 전류(Ioutput)는 싱크 전류로서, 출력되는 싱크 전류는 제5 트랜지스터와 제6 트랜지스터의 미러링 구조를 활용하여 전류량을 다시 한번 조절할 수 있다.

즉, 제2 노드(Q2)에서 제5 트랜지스터(MN5)로 흐르는 전류는 제5 트랜지스터의 면적비(W/L) 대비 제6 트랜지스터(MN6)의 면적비를 조정함으로써 전류량을 적절하게 가감하게 된다.

한편 도 3은 도 1과 도 2에 도시된 전류 발생 회로(100)에서 본 발명의 일 실시 예에 따른 제1 전류원(10)의 구조를 나타낸 회로도이다.

도 3에서 본 발명의 일 실시 예에 따른 제1 전류원(10)은 5개의 트랜지스터(MN11, MN12, MP11, MP12, MP13)와 하나의 저항(R11)을 포함한다.

여기서 트랜지스터 MN11 및 MN12는 NMOS 트랜지스터이고, 트랜지스터 MP11 내지 MP13은 PMOS 트랜지스터이다.

제1 전류원(10)을 구성하는 모든 트랜지스터는 포화(saturation) 영역에서 동작하도록 동작점 전압을 입력받아 바이어싱된다.

도 3의 실시 예에 따른 제1 전류원(10)의 구조를 참조하면, 트랜지스터 MP11은 제1 전원(VDD)에 연결된 소스, 트랜지스터 MP12의 게이트에 연결된 게이트, 및 트랜지스터 MN11의 드레인에 연결된 드레인을 포함한다. 트랜지스터 MP11의 드레인과 게이트는 서로 연결되어 있다.

트랜지스터 MP12는 상기 제1 전원(VDD)에 연결된 소스, 상기 트랜지스터 MP11의 게이트에 연결된 게이트, 및 트랜지스터 MN11의 게이트에 연결된 드레인을 포함한다. 트랜지스터 MP12는 상기 트랜지스터 MP11과 미러링 구조를 이룬다.

트랜지스터 MP13는 상기 제1 전원(VDD)에 연결된 소스, 상기 트랜지스터 MP11와 트랜지스터 MP12의 각 게이트에 연결된 게이트, 및 음의 온도계수를 갖는 음전류(Inega)를 출력하는 출력단에 연결된 드레인을 포함한다.

트랜지스터 MN11는 트랜지스터 MP11의 드레인에 연결된 드레인, 트랜지스터 MP112의 드레인에 연결된 게이트, 및 트랜지스터 MN12의 게이트와 저항 R11이 공통적으로 접속하는 접점에 연결된 소스를 포함한다.

트랜지스터 MN12는 트랜지스터 MN11의 게이트와 트랜지스터 MP12의 드레인이 공통적으로 연결된 접점에 연결된 드레인, 트랜지스터 MN11의 소스와 저항 R11이 공통적으로 접속하는 접점에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다.

저항 R11은 상기 트랜지스터 MN11의 소스와 상기 트랜지스터 MN12의 게이트가 공통적으로 접속하는 접점과 제2 전원(VSS) 사이에 구비된다.

제1 전원(VDD)과 제2 전원(VSS)에 동작 전원이 각각 인가된 상태에서, 5개의 트랜지스터(MN11, MN12, MP11, MP12, MP13)는 모두 포화 영역에서 동작하고, 미러링 구조를 이루는 트랜지스터 MP11과 트랜지스터 MP12에 의해 트랜지스터 MN11에 흐르는 음전류(Inega)가 발생된다.

여기서, 트랜지스터 MP11과 트랜지스터 MP12의 면적비가 동일하다고 가정하면, 상기 트랜지스터 MN11에 흐르는 음전류(Inega)와 동일한 전류량이 트랜지스터 MN12에도 흐르게 된다.

트랜지스터 MN11에 흐르는 음전류(Inega)는 트랜지스터 MN11, 트랜지스터 MN12와 저항 R11에 의하여 결정될 수 있다.

이때 트랜지스터 MN11의 소스 전압(V_MN11 _, _source)과 트랜지스터 MN11의 게이트-소스간 전압(V_GS _, _MN11)이 동일하고, 이들 전압값은 트랜지스터 MN11의 문턱 전압(V_th _, _MN11)과 관계되어 다음의 수식과 같은 관계가 형성된다.

(수학식 1)

(여기서, K_MN11은 MOSFET 트랜지스터의 전자이동도 및 산화용량과 관련된 고유 비례계수임)

이러한 조건에서 트랜지스터 MN11의 면적비(W/L)가 매우 크면 음전류(Inega)는 다음의 수식과 같은 값으로 결정된다.

(수학식 2)

(여기서, R11은 저항 R11의 저항값이고, V_GS _, _MN11 는 트랜지스터 MN11의 게이트-소스간 전압값임)

상기 수학식 1과 수학식 2를 참조하면, 음전류(Inega)의 전류량은 트랜지스터 MN11의 게이트-소스간 전압값에 비례하고, 이는 곧 트랜지스터 MN11의 문턱전압(V_th,MN11)에 비례하게 된다. 따라서, 트랜지스터 MN11의 문턱전압(V_th,MN11)이 음의 온도계수를 갖게 되므로, 음전류(Inega) 역시 음의 온도계수를 갖게 된다.

음의 온도계수를 갖는 상기 음전류(Inega)는 트랜지스터 MP13의 드레인으로부터 출력되어 상술한 바와 같이 보상 회로부(30)에 입력된다.

도 3의 제1 전류원(10)의 회로구조는 하나의 실시 형태일 뿐이며 이러한 구조에 반드시 제한되는 것은 아니다.

한편, 도 4는 본 발명의 일 실시 예에 따른 제2 전류원(20)의 구조를 나타낸 회로도이다.

도 4를 참조하면, 제2 전류원(20)은 6개의 트랜지스터(MN21, MN22, MN23, MP21, MP22, MP23)와 하나의 저항(R21)을 포함한다.

여기서 트랜지스터 MN21 및 MN23는 NMOS 트랜지스터이고, 트랜지스터 MP21 내지 MP23은 PMOS 트랜지스터이다.

도 4의 제2 전류원(20) 회로 구조는 상기 도 3의 제1 전류원(10)의 회로 구조에 트랜지스터 MN23을 추가한 구조이다. 따라서, 제1 전류원(10)과 동일한 회로 소자의 연결관계는 중복된 설명이므로 생략한다. 다만, 트랜지스터 MN23는 트랜지스터 MN22와 제2 전원(VSS) 사이에 구비되는데, 구체적으로 트랜지스터 MN22의 소스에 연결된 드레인, 트랜지스터 MN21의 게이트와 트랜지스터 MN22의 드레인의 공통 접속 노드에 연결된 게이트, 및 제2 전원(VSS)에 연결된 소스를 포함한다.

상기 트랜지스터 MN23를 제외한 나머지 모든 트랜지스터는 포화(saturation) 영역에서 동작하도록 동작점 전압을 입력받아 바이어싱된다.

제1 전원(VDD)과 제2 전원(VSS)에 동작 전원이 각각 인가된 상태에서, 제2 전류원(20)을 구성하는 6개의 트랜지스터(MN21, MN22, MN23, MP21, MP22, MP23)는 모두 포화 영역에서 동작하고, 미러링 구조를 이루는 트랜지스터 MP21과 트랜지스터 MP22에 의해 트랜지스터 MN21에 흐르는 양전류(Iposi)가 발생된다.

이때 양전류(Iposi)의 전류량은 다음 수식과 같이 결정된다.

(수학식 3)

(여기서, V_GS _, _MN23 는 트랜지스터 MN23의 게이트-소스간 전압값이고, V_GS _, _MN21 는 트랜지스터 MN21의 게이트-소스간 전압값이며, R21은 저항 R21의 저항값임)

다른 트랜지스터들과 달리 트랜지스터 MN23은 선형(linear) 영역에서 동작하게 되므로 트랜지스터 MN23으로 인한 저항값(R_MN23)은 다음의 수식과 같이 결정된다.

(수학식 4)

(여기서, μ_n은 트랜지스터 MN23의 전자이동도, C_ox는 트랜지스터 MN23의 산화용량, W는 트랜지스터 MN23의 폭, L은 트랜지스터 MN23의 길이, V_GS _, _MN23 는 트랜지스터 MN23의 게이트-소스간 전압값, V_th _, _MN23는 트랜지스터 MN23의 문턱 전압임)

트랜지스터 MN23으로 인한 저항값(R_MN23)은 양의 온도계수를 가지고 적절한 면적비(W/L)의 결정을 통하여 상기 수학식 3과 수학식 4를 이용하여 양의 온도계수를 갖는 양전류(Iposi)의 전류량을 구할 수 있다.

양의 온도계수를 갖는 상기 양전류(Iposi)는 트랜지스터 MP23의 드레인으로부터 출력되어 상술한 바와 같이 보상 회로부(30)에 입력된다.

도 5는 본 발명의 일 실시 예에 따른 전류 발생 회로(100)가 온도 변화에 안정화된 기준전류를 출력하는 것을 나타낸 그래프이다.

도 5의 그래프는 가로축의 온도 변화에 따라 본 발명의 일 실시 예에 따른 전류 발생 회로(100)에서 출력되는 세로축의 출력 전류(Ioutput)의 변화량을 도시한 것이다.

도 5에서 알 수 있듯이 본 발명의 전류 발생 회로(100)가 출력하는 출력 전류(Ioutput)는 -40 내지 125℃의 넓은 온도 범위에서 대략 4.3925 내지 4.405μA의 전류량으로 일정하게 출력된다. 이렇게 온도 변화에 안정적인 출력 전류(Ioutput)는 전류 발생 회로(100)의 온도 보상을 위한 계수 조정을 거쳐 최소의 온도 계수를 갖는 전류로 출력된 것이다.

지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 용이하게 선택하여 대체할 수 있다. 또한 당업자는 본 명세서에서 설명된 구성요소 중 일부를 성능의 열화 없이 생략하거나 성능을 개선하기 위해 구성요소를 추가할 수 있다. 뿐만 아니라, 당업자는 공정 환경이나 장비에 따라 본 명세서에서 설명한 방법 단계의 순서를 변경할 수도 있다. 따라서 본 발명의 범위는 설명된 실시형태가 아니라 특허청구범위 및 그 균등물에 의해 결정되어야 한다.

100: 전류 발생 회로 10: 제1 전류원
20: 제2 전류원 30: 보상 회로부

Claims

정전류 발생 회로에 있어서,
음의 온도계수를 갖는 제1 전류를 생성하여 전달하는 제1 전류원,
양의 온도계수를 갖는 제2 전류를 생성하여 전달하는 제2 전류원, 및
상기 제1 전류를 전달받는 제1 트랜지스터와 미러링 구조로 형성된 제2 트랜지스터, 및 상기 제2 전류를 전달받는 제3 트랜지스터와 미러링 구조로 형성된 제4 트랜지스터를 이용하여 공통 전류를 생성하고, 적어도 한 쌍의 미러링 구조로 이루어진 트랜지스터를 이용하여 상기 공통 전류를 출력 전류로 제공하는 보상 회로부를 포함하는 전류 발생 회로.
제 1항에 있어서,
상기 제1 트랜지스터와 제2 트랜지스터 상호 간, 및 상기 제3 트랜지스터와 제4 트랜지스터 상호 간은 각각 트랜지스터의 면적비(W/L)를 이용하여 상기 제1 전류의 전류량 및 상기 제2 전류의 전류량을 조정하는 전류 발생 회로.
제 1항에 있어서,
상기 공통 전류는 상기 음의 온도계수 및 상기 양의 온도계수의 중간값에서 소정의 오차 범위 내에 해당하는 온도계수를 갖는 것을 특징으로 하는 전류 발생 회로.
제 1항에 있어서,
상기 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 및 제4 트랜지스터는 N타입 채널의 MOSFET 트랜지스터인 것을 특징으로 하는 전류 발생 회로.
제 1항에 있어서,
상기 공통 전류는 한 쌍의 미러링 구조로 이루어진 트랜지스터에 전달되어 전류량이 조정되고, 상기 출력 전류는 소스 전류인 것을 특징으로 하는 전류 발생 회로.
제 5항에 있어서,
상기 한 쌍의 미러링 구조로 이루어진 트랜지스터는 상기 공통 전류가 전달되는 트랜지스터의 면적비(W/L)에 대비하여 상기 공통 전류가 전달되는 트랜지스터의 게이트에 연결된 게이트를 가지는 트랜지스터의 면적비(W/L)를 조정하여 상기 출력 전류로 제공되는 공통 전류의 전류량을 제어하는 것을 특징으로 하는 전류 발생 회로.
제 5항에 있어서,
상기 한 쌍의 미러링 구조로 이루어진 트랜지스터는 P타입 채널의 MOSFET 트랜지스터인 것을 특징으로 하는 전류 발생 회로.
제 1항에 있어서,
상기 공통 전류는 두 쌍의 미러링 구조로 이루어진 트랜지스터에 전달되어 전류량이 조정되고, 상기 출력 전류는 싱크 전류인 것을 특징으로 하는 전류 발생 회로.
제 8항에 있어서,
상기 두 쌍의 미러링 구조로 이루어진 트랜지스터는, 상기 공통 전류가 전달되는 제1 쌍의 트랜지스터 및 상기 출력 전류를 출력하는 제2 쌍의 트랜지스터를 포함하고,
상기 제1 쌍의 트랜지스터는 P타입 채널의 MOSFET 트랜지스터이고, 상기 제2 쌍의 트랜지스터는 N타입 채널의 MOSFET 트랜지스터인 것을 특징으로 하는 전류 발생 회로.
제 9항에 있어서,
상기 제1 쌍의 트랜지스터 및 상기 제2 쌍의 트랜지스터를 각각 구성하는 미러링 구조의 두 개의 트랜지스터는, 상기 미러링 구조의 두 개 트랜지스터 간에 면적비(W/L)를 조정하여 트랜지스터에 흐르는 전류량을 제어하는 것을 특징으로 하는 전류 발생 회로.
제 9항에 있어서,
상기 제1 쌍의 트랜지스터의 소스 각각은 소정의 하이 레벨 정전압을 인가하는 제1 전원에 연결되고,
상기 제2 쌍의 트랜지스터의 소스 각각은 상기 하이 레벨 정전압보다 낮은 레벨의 정전압을 인가하거나 또는 접지 전위를 가지는 제2 전원에 연결되는 것을 특징으로 하는 전류 발생 회로.