JP2803291B2 - バイアス回路 - Google Patents
バイアス回路Info
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- JP2803291B2 JP2803291B2 JP3537990A JP3537990A JP2803291B2 JP 2803291 B2 JP2803291 B2 JP 2803291B2 JP 3537990 A JP3537990 A JP 3537990A JP 3537990 A JP3537990 A JP 3537990A JP 2803291 B2 JP2803291 B2 JP 2803291B2
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- Japan
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- transistor
- channel mos
- power supply
- pair
- circuit
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- Control Of Voltage And Current In General (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイアス回路に係り、特にオペレーション・
アンプ（演算増幅器）のバイアス回路が自己バイアス型
である場合のスタートアップ回路に関する。
アンプ（演算増幅器）のバイアス回路が自己バイアス型
である場合のスタートアップ回路に関する。
オペレーション・アンプ等のアナログ回路を、相補型
MOSトランジスタ（CMOSトランジスタ）で構成する場
合、定電流源が必要となる。通常、Ｐ型トランジスタま
たはＮ型トランジスタのゲート・ソース間を適当な電圧
にバイアスし、そのトランジスタを飽和領域で動作させ
て、定電流源としている。
MOSトランジスタ（CMOSトランジスタ）で構成する場
合、定電流源が必要となる。通常、Ｐ型トランジスタま
たはＮ型トランジスタのゲート・ソース間を適当な電圧
にバイアスし、そのトランジスタを飽和領域で動作させ
て、定電流源としている。
第３図（ａ）は最も簡単なバイアス回路を示す回路図
である。
である。
第３図（ａ）において、本バイアス回路は、Ｐ型MOS
トランジスタQ1,Q2とＮ型MOSトランジスタQ3と抵抗Ｒと
で構成される。ここで、MOSトランジスタQ1,Q2,Q3のゲ
ート幅／ゲート長即ちW/L（μｍ）は、すべて20/10であ
り、抵抗Ｒの抵抗値は100KΩである。本バイアス回路の
バイアス電流IBは次式で与えられる。
トランジスタQ1,Q2とＮ型MOSトランジスタQ3と抵抗Ｒと
で構成される。ここで、MOSトランジスタQ1,Q2,Q3のゲ
ート幅／ゲート長即ちW/L（μｍ）は、すべて20/10であ
り、抵抗Ｒの抵抗値は100KΩである。本バイアス回路の
バイアス電流IBは次式で与えられる。
ここで、VDDは電源電圧、VTPはＰ型トランジスタのし
きい値電圧である。このバイアス回路は、構成が簡単で
あるが、第３図（ｂ）に示すように、バイアス電流IBが
電源電圧VDDにほぼ比例するため、電源電圧が高いとこ
ろでの消費電力が大きいという欠点があり、またバイア
ス電流IBの電源電圧VDD依存性があるため、利得等の性
能が電源電圧VDDに依存するという欠点がある。
きい値電圧である。このバイアス回路は、構成が簡単で
あるが、第３図（ｂ）に示すように、バイアス電流IBが
電源電圧VDDにほぼ比例するため、電源電圧が高いとこ
ろでの消費電力が大きいという欠点があり、またバイア
ス電流IBの電源電圧VDD依存性があるため、利得等の性
能が電源電圧VDDに依存するという欠点がある。
バイアス電流の電源電圧依存性が小さい回路として
は、第４図（ａ）の様なMOSトランジスタQ4を付加した
回路があり、通常自己バイアス回路と呼ばれている。バ
イアス電流は、MOSトランジスタQ1,Q2,Q3,Q4の寸法をそ
れぞれ（W/L）1,（W/L）2,（W/L）3,（W/L）４とする
と、次式で与えられる。
は、第４図（ａ）の様なMOSトランジスタQ4を付加した
回路があり、通常自己バイアス回路と呼ばれている。バ
イアス電流は、MOSトランジスタQ1,Q2,Q3,Q4の寸法をそ
れぞれ（W/L）1,（W/L）2,（W/L）3,（W/L）４とする
と、次式で与えられる。
（W/L）１＜（W/L）2,（W/L）３＝（W/L）４の場合、 （W/L）１＝（W/L）2,（W/L）３＜（W/L）４の場合、 ここで、ｋ′＝μNCox/2であり、μＮは電子の移動
度、Coxは単位面積当りの酸化膜容量、Ｒは抵抗Ｒの抵
抗値である。
度、Coxは単位面積当りの酸化膜容量、Ｒは抵抗Ｒの抵
抗値である。
このバイアス回路に流れるバイアス電流の電源電圧依
存性は第４図（ｂ）に示すように、VDD＝2V〜8Vの範囲
で、IB0.2μＡとなり、ほぼ一定値をとるため、電源
電圧が高くなった場合の消費電力の増大およびオペアン
プの性能の電源電圧依存性は改善させる。第４図（ａ）
におけるW/L（μｍ）は第３図（ａ）の場合と同様であ
る。
存性は第４図（ｂ）に示すように、VDD＝2V〜8Vの範囲
で、IB0.2μＡとなり、ほぼ一定値をとるため、電源
電圧が高くなった場合の消費電力の増大およびオペアン
プの性能の電源電圧依存性は改善させる。第４図（ａ）
におけるW/L（μｍ）は第３図（ａ）の場合と同様であ
る。
このバイアス回路には２つの動作点がある。一方はバ
イアス電流IBが流れる通常の動作点であり、他方はバイ
アス電流IBが零となる望ましくない動作点である。後者
の動作点について説明すると、まずMOSトランジスタQ4
がオフすると、節点Vrpの電位は電源電圧レベルまで上
昇し、MOSトランジスタQ1,Q2がオフする。MOSトランジ
スタQ1がオフすると接点VrNの電位は接地レベルまで下
降し、MOSトランジスタQ3,Q4がオフする。この動作点に
設定されると、電源電圧を上げでもバイアス電流は零に
固定されてしまし、オペレーション・アンプの動作しな
くなる。これを避けるため、通常第５図（ａ）に示す様
なスタートアップ回路を付加している。
イアス電流IBが流れる通常の動作点であり、他方はバイ
アス電流IBが零となる望ましくない動作点である。後者
の動作点について説明すると、まずMOSトランジスタQ4
がオフすると、節点Vrpの電位は電源電圧レベルまで上
昇し、MOSトランジスタQ1,Q2がオフする。MOSトランジ
スタQ1がオフすると接点VrNの電位は接地レベルまで下
降し、MOSトランジスタQ3,Q4がオフする。この動作点に
設定されると、電源電圧を上げでもバイアス電流は零に
固定されてしまし、オペレーション・アンプの動作しな
くなる。これを避けるため、通常第５図（ａ）に示す様
なスタートアップ回路を付加している。
第５図（ａ）を参照して、スタートアップ回路の動作
について説明する。バイアス回路の左側に付加されたス
タートアップ回路は、MOSトランジスタQ5,Q6,Q7,Q8,Q9
を有する。ここでトランジスタQ1,Q2,Q3,Q5,Q7,Q8のW/L
（μｍ）は20/10、トランジスタQ4は40/10、トランジス
タQ6は10/100、トランジスタQ9は10/50、Ｒは100KΩで
ある。
について説明する。バイアス回路の左側に付加されたス
タートアップ回路は、MOSトランジスタQ5,Q6,Q7,Q8,Q9
を有する。ここでトランジスタQ1,Q2,Q3,Q5,Q7,Q8のW/L
（μｍ）は20/10、トランジスタQ4は40/10、トランジス
タQ6は10/100、トランジスタQ9は10/50、Ｒは100KΩで
ある。
MOSトランジスタQ1,Q2,Q3,Q4および抵抗Ｒで構成され
たバイアス回路のバイアス電流が零であったとすると、
節点Vrpの電位は電源電圧レベルまで上昇している。そ
のため、スタートアップ回路を構成するMOSトランジス
タQ5,Q6,Q7,Q8はすべてオフしており、MOSトランジスタ
Q9のゲート電位は電源電圧VDDレベルまで上昇する。一
方節点VrNの電位は接地レベルとなっているため、トラ
ンジスタQ9のゲート・ソース間には電源電圧がそのまま
かかり、トランジスタQ9はオンする。トランジスタQ9が
オンすると、電源からトランジスタQ9を通して、電流が
トランジスタQ3に流れ込み、バイアス回路は通常の動作
点に設定される。そうすると、スタートアップ回路側の
トランジスタQ5,Q7およびQ6,Q8にも電流が流れによるに
なる。バイアス回路およびスタートアップ回路に電流が
流れると、トランジスタQ9のゲート電位は下がり、節点
VrNの電位は上がる。このため、トランジスタQ9のゲー
ト・ソース間電圧は小さくなり、トランジスタQ9はオフ
し、スタートアップ動作を終了する。
たバイアス回路のバイアス電流が零であったとすると、
節点Vrpの電位は電源電圧レベルまで上昇している。そ
のため、スタートアップ回路を構成するMOSトランジス
タQ5,Q6,Q7,Q8はすべてオフしており、MOSトランジスタ
Q9のゲート電位は電源電圧VDDレベルまで上昇する。一
方節点VrNの電位は接地レベルとなっているため、トラ
ンジスタQ9のゲート・ソース間には電源電圧がそのまま
かかり、トランジスタQ9はオンする。トランジスタQ9が
オンすると、電源からトランジスタQ9を通して、電流が
トランジスタQ3に流れ込み、バイアス回路は通常の動作
点に設定される。そうすると、スタートアップ回路側の
トランジスタQ5,Q7およびQ6,Q8にも電流が流れによるに
なる。バイアス回路およびスタートアップ回路に電流が
流れると、トランジスタQ9のゲート電位は下がり、節点
VrNの電位は上がる。このため、トランジスタQ9のゲー
ト・ソース間電圧は小さくなり、トランジスタQ9はオフ
し、スタートアップ動作を終了する。
前述した従来のバイアス回路は、電源電圧が低いとこ
ろではバイアス電流の電源電圧依存性が小さいが、電源
電圧がある出合値より大きくなると急激にバイアス電流
が増大するという欠点がある。この原因は以下の通りで
ある。トランジスタQ9のゲート電位は電源電圧レベルか
ら だけ下がった点に固定されており、電源電圧が 以上になると、トランジスタQ9がオンし、電源からトラ
ンジスタQ9を通してトランジスタQ3へ電流が流れ込むか
らである。ここで、VTP6,VTN9,VTN3は、それぞれトラン
ジスタQ6,Q9,Q3のしきい値電圧、ｋ′はμPCox/2、μＰ
はホールの移動度、（W/L）６はQ6の寸法である。
ろではバイアス電流の電源電圧依存性が小さいが、電源
電圧がある出合値より大きくなると急激にバイアス電流
が増大するという欠点がある。この原因は以下の通りで
ある。トランジスタQ9のゲート電位は電源電圧レベルか
ら だけ下がった点に固定されており、電源電圧が 以上になると、トランジスタQ9がオンし、電源からトラ
ンジスタQ9を通してトランジスタQ3へ電流が流れ込むか
らである。ここで、VTP6,VTN9,VTN3は、それぞれトラン
ジスタQ6,Q9,Q3のしきい値電圧、ｋ′はμPCox/2、μＰ
はホールの移動度、（W/L）６はQ6の寸法である。
バイアス電流が増加し始める電圧を高くするために
は、トランジスタのしきい値電圧は固定されているた
め、トランジスタQ6の寸法（W/L）６を小さくする必要
がある。第５図（ｂ）にトランジスタQ6の寸法をW/L＝1
0/100（μｍ）とした場合のバイアス電流の電源電圧依
存性を示した。VDD＝3.5Vあたりからバイアス電流IBは
増加し始めている。これを6V程度まで上げるには、トラ
ンジスタQ6の寸法をW/L＝10/2000（μｍ）程度まで小さ
くする必要があり、寸法Ｌが長い分だけ面積を余分に必
要とするのが欠点である。
は、トランジスタのしきい値電圧は固定されているた
め、トランジスタQ6の寸法（W/L）６を小さくする必要
がある。第５図（ｂ）にトランジスタQ6の寸法をW/L＝1
0/100（μｍ）とした場合のバイアス電流の電源電圧依
存性を示した。VDD＝3.5Vあたりからバイアス電流IBは
増加し始めている。これを6V程度まで上げるには、トラ
ンジスタQ6の寸法をW/L＝10/2000（μｍ）程度まで小さ
くする必要があり、寸法Ｌが長い分だけ面積を余分に必
要とするのが欠点である。
本発明のバイアス回路の構成は、前記欠点が解決さ
れ、電源電圧を上げても電流が急激に増大しないように
したバイアス回路を提供することにある。
れ、電源電圧を上げても電流が急激に増大しないように
したバイアス回路を提供することにある。
本発明の構成は、自己バイアス回路に、定電流素子を
有するスタートアップ回路を接続したバイアス回路にお
いて、前記定電流素子が、ゲートをソースまたはドレイ
ンに短絡したディプリーション型MOSトランジスタであ
ることを特徴とする。
有するスタートアップ回路を接続したバイアス回路にお
いて、前記定電流素子が、ゲートをソースまたはドレイ
ンに短絡したディプリーション型MOSトランジスタであ
ることを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一図のバイアス回路の回路図
であり、第１図（ｂ）はそのバイアス電流対電源電圧の
特性図である。
であり、第１図（ｂ）はそのバイアス電流対電源電圧の
特性図である。
第１図（ａ），第１図（ｂ）において、本実施例のバ
イアス回路は、第５図（ａ）に示した従来のバイアス回
路におけるＰ型トランジスタQ6がＮ型のディプリーショ
ントランジスタQND（W/Lは20/10）からなる定電流素子
に置換えている。その他の部分は第５図（ａ）と同様で
ある。トランジスタQNDと定電流値が、バイアス電流IB
より小さくなるように、トランジスタQNDの寸法を決定
する。こうすることにより、電源電圧VDDが上昇した場
合でも、トランジスタQ9のゲート電位は低くおさえら
れ、トランジスタQ9がオンすることを避けられる。その
ため、従来のバイアス回路にみられたような急激なバイ
アス電流の立ち上がりを防止できる。
イアス回路は、第５図（ａ）に示した従来のバイアス回
路におけるＰ型トランジスタQ6がＮ型のディプリーショ
ントランジスタQND（W/Lは20/10）からなる定電流素子
に置換えている。その他の部分は第５図（ａ）と同様で
ある。トランジスタQNDと定電流値が、バイアス電流IB
より小さくなるように、トランジスタQNDの寸法を決定
する。こうすることにより、電源電圧VDDが上昇した場
合でも、トランジスタQ9のゲート電位は低くおさえら
れ、トランジスタQ9がオンすることを避けられる。その
ため、従来のバイアス回路にみられたような急激なバイ
アス電流の立ち上がりを防止できる。
第２図は本発明の他の実施例のバイアス回路の回路図
である。第２図において、本実施例では、定電流素子と
して第１図（ａ）のトランジスタQNDのかわりにＰ型デ
ィプリーショントランジスタQPD（W/L＝23/10）を使用
している。その他の部分は、第１図（ａ）と同様であ
る。
である。第２図において、本実施例では、定電流素子と
して第１図（ａ）のトランジスタQNDのかわりにＰ型デ
ィプリーショントランジスタQPD（W/L＝23/10）を使用
している。その他の部分は、第１図（ａ）と同様であ
る。
尚、この定電流素子に用いるディプリーショントラン
ジスタの導電型は、使用するプロセスにおいて作り易い
方の導電型とすれば良い。
ジスタの導電型は、使用するプロセスにおいて作り易い
方の導電型とすれば良い。
以下説明したように、本発明は、スタートアップ回路
にディプリーション型MOSトランジスタからなる定電流
素子を用いることにより、バイアス電流の電源電圧依存
性を低減し、回路のレイアウト面積を著しく低減できる
効果がある。
にディプリーション型MOSトランジスタからなる定電流
素子を用いることにより、バイアス電流の電源電圧依存
性を低減し、回路のレイアウト面積を著しく低減できる
効果がある。
第１図（ａ）は本発明の一実施例のバイアス回路の回路
図、第１図（ｂ）は第１図（ａ）の回路のバイアス電流
対電源電圧の特性図、第２図は本発明の他の実施例のバ
イアス回路の回路図、第３図（ａ）は通常のバイアス回
路の回路図、第３図（ｂ）は第３図（ａ）の回路のバイ
アス電流対電源電圧の特性図、第４図（ａ）は電源電圧
依存性のないバイアス回路の回路図、第４図（ｂ）は第
４図（ａ）の回路のバイアス電流対電源電圧の特性図、
第５図（ａ）は従来のバイアス回路の回路図、第５図
（ｂ）は第５図（ａ）の回路のバイアス電流対電源電圧
の特性図である。 Q1乃至Q9……MOSトランジスタ、Ｒ……抵抗、IB……バ
イアス電流、VDD,VSS……電源電圧。
図、第１図（ｂ）は第１図（ａ）の回路のバイアス電流
対電源電圧の特性図、第２図は本発明の他の実施例のバ
イアス回路の回路図、第３図（ａ）は通常のバイアス回
路の回路図、第３図（ｂ）は第３図（ａ）の回路のバイ
アス電流対電源電圧の特性図、第４図（ａ）は電源電圧
依存性のないバイアス回路の回路図、第４図（ｂ）は第
４図（ａ）の回路のバイアス電流対電源電圧の特性図、
第５図（ａ）は従来のバイアス回路の回路図、第５図
（ｂ）は第５図（ａ）の回路のバイアス電流対電源電圧
の特性図である。 Q1乃至Q9……MOSトランジスタ、Ｒ……抵抗、IB……バ
イアス電流、VDD,VSS……電源電圧。
Claims (2)
- 【請求項１】ソース端子同士を電源の高電位側に接続
し、カレントミラー接続したｐチャネルMOSトランジス
タ対と、２次側のトランジスタのソース端末をソース抵
抗を介して、１次側のトランジスタのソース端子と共に
電源の低電位側に接続し、カレントミラー接続した第１
のｎチャネルMOSトランジスタ対と、前記のｐチャネルM
OSトランジスタ対の２次側のトランジスタのソース端子
とドレイン端子とを並列接続した起動用の第１のｐチャ
ネルMOSトランジスタと、ソース端子同士を電源の低電
位側に接続し、カレントミラー接続した第２のｎチャネ
ルMOSトランジスタ対と、前記第２のｎチャネルMOSトラ
ンジスタ対の１次側のトランジスタのドレイン端子と電
源の高電位側との間に接続した第２のｐチャネルMOSト
ランジスタと、前記第２のｎチャネルMOSトランジスタ
対の２次側のトランジスタのドレイン端子と電源の高電
位側との間に接続した定電流源とを有し、前記のｐチャ
ネルMOSトランジスタ対の１次側のトランジスタのドレ
イン端子と前記第１のｎチャネルMOSトランジスタ対の
２次側のトランジスタのドレイン端子とが接続され、そ
の接続点から第１のバイアス電圧を外部に供給し、前記
ｐチャネルMOSトランジスタ対の２次側のトランジスタ
のドレイン端子と前記第１のｎチャネルMOSトランジス
タ対の１次側のトランジスタのドレイン端子とが接続さ
れ、その接続点から外部に第２のバイアス電圧を供給
し、前記第２のｐチャネルMOSトランジスタ対のゲート
に前記第１のバイアス電圧を供給し、前記第２のｎチャ
ネルMOSトランジスタ対の２次側のトランジスタのドレ
イン端子と前記電流源との接続点と前記第１のｐチャネ
ルMOSトランジスタのゲートとか接続されていることを
特徴とするバイアス回路。 - 【請求項２】前記定電流源が、ゲート端子とソース端子
とを短絡接続したディプリーション型MOSトランジスタ
である請求項１記載のバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3537990A JP2803291B2 (ja) | 1990-02-15 | 1990-02-15 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3537990A JP2803291B2 (ja) | 1990-02-15 | 1990-02-15 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238513A JPH03238513A (ja) | 1991-10-24 |
| JP2803291B2 true JP2803291B2 (ja) | 1998-09-24 |
Family
ID=12440264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3537990A Expired - Lifetime JP2803291B2 (ja) | 1990-02-15 | 1990-02-15 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803291B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5202980B2 (ja) | 2008-02-13 | 2013-06-05 | セイコーインスツル株式会社 | 定電流回路 |
| JP5424750B2 (ja) * | 2009-07-09 | 2014-02-26 | 新日本無線株式会社 | バイアス回路 |
| JP5706674B2 (ja) | 2010-11-24 | 2015-04-22 | セイコーインスツル株式会社 | 定電流回路及び基準電圧回路 |
| JP2013097551A (ja) | 2011-10-31 | 2013-05-20 | Seiko Instruments Inc | 定電流回路及び基準電圧回路 |
| KR20140071176A (ko) | 2012-12-03 | 2014-06-11 | 현대자동차주식회사 | 전류 발생 회로 |
-
1990
- 1990-02-15 JP JP3537990A patent/JP2803291B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03238513A (ja) | 1991-10-24 |
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