KR20140043131A - 실장 구조 및 그 제조 방법 - Google Patents

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KR20140043131A
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파나소닉 주식회사
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Abstract

취약막을 가지는 반도체칩 등의 전자 부품이 회로 기판 등의 기판에 실장된 실장 구조에 있어서, 접속 신뢰성을 높일 수 있는 실장 구조를 제공한다. 전자 부품(1)의 전극 단자(4)와 기판(2)의 전극 단자(5)를 접속하는 접합부가, 합금(8)과 그 합금(8)보다 저탄성률의 금속(9)을 포함하며, 또한, 합금(8)이 저탄성률의 금속(9)으로 둘러싸인 단면 구조를 가진다.

Description

실장 구조 및 그 제조 방법{MOUNTING STRUCTURE AND MANUFACTURING METHOD FOR SAME}
본 발명은, 예를 들면 반도체칩 등의 전자 부품이 회로 기판 등의 기판 상에 실장된 실장 구조 및 그 제조 방법에 관한 것이다.
LSI 칩 등의 반도체칩이 회로 기판 상에 실장된 실장 구조의 일종으로, 플립칩 방식에 의해 제조되는 실장 구조가 있다. 플립칩 방식으로는, 반도체칩의 전극 단자(전극 패드) 상에, 땜납 범프 등의 돌기형 전극(범프)이 형성된 후, 그 반도체칩이 페이스다운으로 회로 기판 상에 실장된다. 상세하게는, 플립칩 공정에서는, 반도체칩의 전극 단자가 회로 기판의 전극 단자(전극 패드)에 위치 맞춤된 후, 가열된 반도체칩 상의 돌기형 전극이, 회로 기판의 전극 단자를 향해 가압된다.
땜납 범프를 형성하는 방법은, 스크린 인쇄법이나 디스펜스 장치나 전해 도금법으로, 땜납을 반도체칩의 전극 단자 상에 공급한 후, 리플로우 노(爐)에서 반도체칩을 가열하여, 땜납 융점 이상으로 승온하는 방법이 일반적이다. 돌기형 전극이, 땜납 범프인 경우, 반도체칩의 전극 단자와 회로 기판의 전극 단자의 접합 강도를 보강하기 위해, 반도체칩과 회로 기판의 사이의 공극에 봉지 수지가 충전된다.
땜납 범프 이외의 돌기형 전극의 일종으로, 금이나 구리 등으로 이루어지는 돌기형 전극이 있다. 금이나 구리 등으로 이루어지는 돌기형 전극을 형성하는 방법은, 전해 도금법이 일반적이다. 금이나 구리 등으로 이루어지는 돌기형 전극이 사용되는 경우, 일반적으로, 접착제에 금속 입자가 혼입된 이방성 도전막이 회로 기판 상에 가압착된 후에, 그 이방성 도전막을 통하여 반도체칩이 페이스다운으로 회로 기판 상에 열압착된다.
한편, 반도체칩의 고밀도화 및 반도체칩의 다(多)핀화의 양립을 도모하기 위해, 반도체칩의 전극 단자의 협피치화 및 면적 축소화가 진행되고 있으며, 특히 전극 단자의 협피치화의 진전이 현저하다. 이 때문에, 종래와 같이, 전극 단자가 반도체칩의 외주부에 1열로 배치되거나, 2열로 지그재그 형상으로 배치되는 경우, 인접하는 전극 단자 간에서 단락이 발생하거나, 반도체칩과 회로 기판의 열팽창 계수의 차에 기인하는 열응력에 의해 접속 불량이 발생하는 경우가 있었다.
상세하게는, 돌기형 전극이, 땜납 범프인 경우, 이른바 브릿지 불량이 발생하여, 인접하는 전극 단자 간에서 단락 불량이 일어날 우려가 있다. 브릿지 불량은, 플립칩 공정에 있어서, 용융된 땜납이 변형되어, 땜납의 표면 장력에 의해 서로 이웃하는 땜납 범프들이 연결됨으로써 일어난다. 따라서, 반도체칩의 전극 단자의 협피치화가 진전되면, 브릿지 불량이 발생하기 쉬워진다. 또, 반도체칩과 회로 기판의 열팽창 계수의 차로부터 발생하는 열응력에 기인하는 접속 불량은, 반도체칩의 전극 단자의 협피치화에 의해, 반도체칩과 회로 기판의 사이의 공극에 충전되는 봉지 수지가, 반도체칩의 외주부에 배치된 땜납 범프 간의 모든 간극에 골고루 퍼지지 않게 됨으로써 일어난다.
또, 금이나 구리 등으로 이루어지는 돌기형 전극이 사용되는 경우, 반도체칩의 전극 단자의 협피치화가 진전되면, 이방성 도전막 중에 분산되어 있는 금속 입자가 인접하는 돌기형 전극 사이에서 연속되어, 인접하는 전극 단자 간에서 단락이 발생하는 일이 있다. 또, 반도체칩과 회로 기판의 열팽창 계수의 차로부터 발생하는 열응력에 기인하는 접속 불량은, 반도체칩의 전극 단자의 협피치화에 의해, 반도체칩의 외주부에 배치된 돌기형 전극 간의 모든 간극이 이방성 도전막으로 메워지지 않게 됨으로써 일어난다.
이상과 같이, 반도체칩의 전극 단자의 협피치화가 진전되면, 인접하는 전극 단자 간에서 단락이 발생하거나, 반도체칩과 회로 기판의 열팽창 계수의 차에 기인하는 열응력에 의해 접속 불량이 발생하는 일이 있었다. 이 때문에, 전극 단자간 피치를 넓히기 위해, 복수의 전극 단자가 반도체칩의 주면(소자면) 전체면에 에리어 형상으로(예를 들면 바둑판형으로 넓혀져) 배치되게 되었다.
그러나, 최근에는, 반도체칩의 주면 전체면에 에리어 형상으로 복수의 전극 단자가 배치되는 경우여도, 전극 단자의 협피치화의 진전이 현저하여, 그 때문에, 상기한 인접하는 전극 단자 간에서의 단락 불량이 일어나게 되었다. 이 문제를 해결하기 위해, 금이나 구리 등으로 이루어지는 원기둥형 전극의 표면이, 금속 입자를 함유한 절연성 피막으로 덮인 구성의 돌기형 전극이 제안되어 있다(예를 들면, 특허 문헌 1 참조.). 이 절연성 피막으로 덮인 돌기형 전극에 의하면, 돌기형 전극이 회로 기판의 전극 단자에 압착 접속될 때에, 절연성 피막이 압축되어, 금속 입자가 절연성 피막을 뚫고 회로 기판의 전극 단자와 접촉한다. 이것에 의해, 원기둥형 전극과 회로 기판의 전극 단자 사이의 전기적 도통이 확보된다. 또, 인접하는 돌기형 전극 간에서 금속 입자가 연속되는 일이 없기 때문에, 인접하는 전극 단자 간에서의 단락의 발생이 방지된다.
그러나, 상기한 특허 문헌 1에 기재되어 있는 실장 구조에서는, 금속 입자는, 반도체칩 상의 원기둥형 전극 및 회로 기판의 전극 단자와 확산 접합하지 않고, 접촉할 뿐이다. 이 때문에, 반도체칩의 전극 단자의 면적이 작아지면, 원기둥형 전극과 회로 기판의 전극 단자 사이에 개재하는 금속 입자의 수가 적어져, 반도체칩의 전극 단자와 회로 기판의 전극 단자 사이의 접속 저항이 높아진다. 한편, 반도체칩의 전극 단자의 협피치화 및 면적 축소화의 요구는, 최근, 매우 엄격해지고 있다. 따라서, 상기한 특허 문헌 1에 기재되어 있는 실장 구조에서는, 반도체칩의 전극 단자의 면적이, 최근 요구되게 된 전극 단자의 면적이 되면, 반도체칩의 전극 단자와 회로 기판의 전극 단자 사이의 접속 저항이 높아진다는 문제가 일어난다. 그리고, 그 접속 저항이 높아지면, 반도체칩의 전극 단자와 회로 기판의 전극 단자 사이를 전송되는 신호의 전송 손실이 증대한다는 문제가 일어난다.
그래서, 플립칩 공정에 있어서 용융되지 않는 고융점의 하층 전극 상에, 땜납으로 이루어지는 상층 전극이 형성된 구성의 돌기형 전극이 제안되어 있다(예를 들면, 특허 문헌 2 참조.). 이 2층 구조의 돌기형 전극에 의하면, 땜납 만으로 이루어지는 땜납 범프보다, 땜납의 양이 감소하므로, 플립칩 공정에 있어서 평면 방향으로 튀어나오는 땜납의 양이 줄어든다. 따라서, 브릿지 불량의 발생이 방지된다. 또한, 상층 전극의 땜납이 하층 전극 및 회로 기판의 전극 단자와 확산 접합하므로, 반도체칩의 전극 단자와 회로 기판의 전극 단자 사이의 접속 저항이 낮아져, 반도체칩의 전극 단자와 회로 기판의 전극 단자 사이를 전송되는 신호의 전송 손실이 증대되지 않는다.
일본국 특허공개 2003-282617호 공보 일본국 특허공개 평9-97791호 공보
그러나 최근, 배선 룰의 미세화 및 신호 처리의 고속화의 요구가 높아져 가고 있으며, 이들 요구에 대응하는 목적으로, 반도체칩의 층간 절연막에, low-k막이나 ULK(Ultra Low-k) 막 등의 저유전율 절연막이 이용되게 되었다. 저유전율 절연막은, 유전율을 낮추기 위해, 개구 반경이 수 nm인 공공(空孔)을 다수 가지는 포러스 형상으로 되어 있으며, 저유전율 절연막의 밀도는, 예를 들면 1.0~1.4g/cm3 정도이다. 따라서 저유전율 절연막은 취약하고, 그 때문에, 상기한 특허 문헌 2에 기재되어 있는 바와 같이, 고융점의 하층 전극의 정부에, 땜납으로 이루어지는 상층 전극이 설치된 구성의 돌기형 전극이어도, 이하와 같은 문제를 일으키는 것을 알 수 있었다.
도 16은 특허 문헌 2에 기재된 종래의 반도체 장치에 있어서의 실장 구조를 설명하기 위한 단면도이다.
도 16에 나타내는 바와 같이, 반도체칩(101)의 도시하지 않는 전극 단자 상에 돌기형 전극(102)이 형성되어 있다. 돌기형 전극(102)은, 플립칩 공정에 있어서 용융되지 않는 고융점의 하층 전극(102a) 상에, 땜납으로 이루어지는 상층 전극(102b)이 형성된 구성으로 되어 있다.
이러한 2층 구조의 돌기형 전극(102)이 설치된 반도체칩(101)이, 회로 기판(103) 상에 플립칩 방식으로 실장된다. 구체적으로는, 반도체칩(101)의 도시하지 않는 전극 단자가 회로 기판(103)의 전극 단자(104)에 위치 맞춤된 후, 가열된 반도체칩(101) 상의 돌기형 전극(102)이 회로 기판(103)의 전극 단자(104)를 향해 가압되어, 상층 전극(102b)이 용융된다. 그 용융된 상층 전극(102b)의 땜납(102b’)이, 하층 전극(102a) 및 회로 기판(103)의 전극 단자(104)와 확산 접합한다.
그러나, 특허 문헌 2에 기재된 돌기형 전극은, 원기둥형의 하층 전극(102a)의 정부에, 땜납으로 이루어지는 상층 전극(102b)이 형성된 구성이다. 이 때문에, 용융된 땜납(102b’)이 상온까지 냉각되는 과정에서, 반도체칩(101)과 회로 기판(103)의 사이의 탄성률의 차 및 선팽창 계수의 차에 기인하는 열응력이, 직사각형 형상의 외형을 가지는 반도체칩(101)의 외주부에 배치된 땜납(102b’)에 집중되어, 그 열응력이 집중된 땜납(102b’)이 늘려지면, 반도체칩(1)의 외주부에 배치된 하층 전극(102a)이 땜납(102b’)으로 덮이는 면적이 감소한다. 따라서, 하층 전극(102a)이 예를 들면 Ni(니켈)과 같은 고탄성율의 금속으로 구성되어 있는 경우, 반도체칩(101)의 외주부에서는, 용융 땜납(102b’)이 상온까지 냉각되는 과정에서, 땜납보다 탄성률이 높은 하층 전극(102a)이 땜납(102b’)으로 덮이는 면적이 감소하고, 용융 땜납(102b’)에 집중된 열응력이, 고탄성율의 금속으로 이루어지는 하층 전극(102a)을 통하여, 하층 전극(102a)의 바로 아래의 층에 직접 전해진다. 이 때문에, 반도체칩(101)의 층간 절연막에 취약한 저유전율 절연막이 이용되어 있으면, 반도체칩(101)의 외주부에 있어서, 층간 절연막의 박리 또는 균열 중 적어도 한쪽이 발생한다. 이 문제는, 휨이 가장 커지는 반도체칩(101)의 직사각형 형상의 외형의 모서리 부근에 있어서, 특히 일어나기 쉽다.
또, 상기한 반도체칩(101)의 외주부에 배치된 땜납(102b’)으로의 열응력의 집중은, 급격한 온도차가 발생하는 환경 하에서 반도체 장치가 실제로 사용되는 경우에도 발생한다. 한편, 반도체칩(1)의 외주부에서는, 하층 전극(102a)이 땜납(102b’)으로 덮이는 면적이 감소하고 있기 때문에, 반도체칩(101)의 도시하지 않는 전극 단자와 회로 기판(103)의 전극 단자(104)를 접속하는 접합부의 탄성률이 높아져 있다. 따라서, 반도체 장치가 실제로 사용되고 있을 때에도, 반도체칩(101)의 외주부(특히 모서리 부분)에 있어서, 취약한 저유전율 절연막의 박리 또는 균열 중 적어도 한쪽이 발생할 우려가 있다.
한편, 특허 문헌 2에 기재된 실장 구조에 있어서, 반도체칩(101)의 외주부에 배치된 하층 전극(102a)의 바로 아래의 층에 전해지는 열응력이 완화되도록, 고탄성율의 하층 전극(102a)의 높이가 감소되고, 땜납으로 이루어지는 상층 전극(102b)의 높이가 증가하면, 반도체 장치의 실제의 사용 시에, 전자의 흐름을 따라 원자가 이동하는 일렉트로 마이그레이션 현상에 의해, 반도체칩(101)의 도시하지 않는 전극 단자와 회로 기판(103)의 전극 단자(104)를 접속하는 접합부의 접속 저항이 변화된다는 문제가 일어난다. 예를 들면, 하층 전극(102a)이 Ni로 구성되고, 상층 전극(102b)이 Sn-Ag(주석-은)계의 땜납으로 구성되며, 하층 전극(102a)이 캐소드가 되고, 회로 기판(103)의 전극 단자(104)가 애노드가 되는 경우, 캐소드인 하층 전극(102a)에 함유되는 Ni원자가, 애노드인 회로 기판(103)의 전극 단자(104)를 향해 이동하여, 하층 전극(102a)과 땜납(102b’)의 계면으로부터 Ni3Sn4 합금층이 성장한다. 이 때문에, 접합부에 고전류가 장시간 흐르면, 일렉트로 마이그레이션 현상에 의해, 접합부를 구성하는 하층 전극(102a) 중에 보이드가 발생하여, 접합부의 접속 저항이 변화될 우려가 있다.
본 발명의 목적의 하나는, 취약막을 가지는 반도체칩 등의 전자 부품이 회로 기판 등의 기판에 실장된 실장 구조에 있어서, 접속 신뢰성을 높일 수 있는 실장 구조 및 그 제조 방법을 제공하는 것이다.
본 발명의 실장 구조의 일측면은, 복수개의 제1 전극 단자를 가지는 전자 부품과, 복수개의 제2 전극 단자를 가지는 기판과, 합금과 상기 합금보다 저탄성률의 금속을 포함하고 상기 합금이 상기 저탄성률의 금속으로 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 구비한 것이다.
본 발명의 실장 구조의 다른 측면은, 적어도 1개의 상기 접합부가, 상기 제1 전극 단자측으로부터 성장한 합금과 상기 제2 전극 단자측으로부터 성장한 합금이 연결되어 있는 부분을 가지며, 그 연결되어 있는 부분의 합금이, 상기 저탄성률의 금속으로 둘러싸여 있는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 저탄성률의 금속의 비율이 최대가 되는 단면에 있어서의 상기 저탄성률의 금속의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 저탄성률의 금속의 비율이 최대가 되는 단면에 있어서의 상기 저탄성률의 금속의 비율보다 높은 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 접합부가 제1 접합부와 제2 접합부를 포함하며, 상기 제1 접합부를 단위 시간당 흐르는 전류의 전류값이, 상기 제2 접합부를 단위 시간당 흐르는 전류의 전류값보다 큰 경우, 상기 제1 접합부에 있어서의 상기 저탄성률의 금속의 함유율이, 상기 제2 접합부에 있어서의 상기 저탄성률의 금속의 함유율보다 작은 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 접합부가, 상기 전자 부품의 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제1 돌기형 전극을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 접합부가, 상기 전자 부품의 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제1 돌기형 전극과, 상기 기판의 상기 제2 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제2 돌기형 전극, 면형 전극, 또는 기둥형 전극을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 저탄성률의 금속이 땜납인 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 합금이 니켈주석 합금을 포함하며, 상기 저탄성률의 금속이 주석을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 제1 돌기형 전극이 니켈을 포함하고, 상기 합금이 니켈주석 합금을 포함하며, 상기 저탄성률의 금속이 주석을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 제1 돌기형 전극이 니켈을 포함하고, 상기 제2 돌기형 전극 또는 면형 전극이 니켈을 포함하며, 상기 합금이 니켈주석 합금을 포함하고, 상기 저탄성률의 금속이 주석을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 제1 돌기형 전극이 니켈을 포함하며, 상기 기둥형 전극이 구리를 포함하고, 상기 합금이 니켈주석 합금, 주석구리 합금 및 니켈주석구리 합금을 포함하며, 상기 저탄성률의 금속이 주석을 포함하는 것이다.
본 발명의 실장 구조의 다른 측면은, 상기 합금이 그 표면에 미소한 요철을 가지는 것이다.
본 발명의 제1 실장 구조의 제조 방법의 일측면은, 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서, 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제1 돌기형 전극과, 상기 제2 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제2 돌기형 전극을 접합하기 위한 땜납을 용융시켜, 상기 제1 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금 및 상기 제2 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금을 성장시키는 공정과, 상기 땜납을 냉각하여, 상기 제1 및 제2 합금보다 저탄성률의 상기 땜납으로 상기 제1 및 제2 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하는 것이다.
본 발명의 제1 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되도록, 상기 제1 합금과 상기 제2 합금을 성장시키는 것이다.
본 발명의 제1 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1 및 제2 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는 것이다.
본 발명의 제2 실장 구조의 제조 방법의 일측면은, 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서, 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극과, 상기 제2 전극 단자 상에 설치된 면형 전극을 접합하기 위한 땜납을 용융시켜, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금 및 상기 면형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금을 성장시키는 공정과, 상기 땜납을 냉각하여, 상기 제1 및 제2 합금보다 저탄성률의 상기 땜납으로 상기 제1 및 제2 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하는 것이다.
본 발명의 제2 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되도록, 상기 제1 합금과 상기 제2 합금을 성장시키는 것이다.
본 발명의 제2 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1 및 제2 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는 것이다.
본 발명의 제3 실장 구조의 제조 방법의 일측면은, 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서, 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극과, 상기 제2 전극 단자 상에 설치된 기둥형 전극을 접합하기 위한 땜납을 용융시켜, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금, 상기 기둥형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금, 및, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속과 상기 기둥형 전극을 구성하는 금속으로 이루어지는 제3 합금을 성장시키는 공정과, 상기 땜납을 냉각하여, 상기 제1, 제2 및 제3 합금보다 저탄성률의 상기 땜납으로, 상기 제1, 제2 및 제3 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하고, 상기 기둥형 전극을 구성하는 금속이, 상기 돌기형 전극을 구성하는 금속보다 저탄성률인 것이다.
본 발명의 제3 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되어, 상기 제1 합금과 상기 제2 합금의 계면으로부터 상기 제3 합금이 성장하도록, 상기 제1 합금, 상기 제2 합금 및 상기 제3 합금을 성장시키는 것이다.
본 발명의 제3 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1~제3 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는 것이다.
본 발명의 제1~제3 실장 구조의 제조 방법의 다른 측면은, 상기 땜납을 용융시키는 공정에 있어서, 상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율보다 높아지도록, 상기 전자 부품과 상기 기판이 서로 미는 압력을 감압시키는 것이다.
본 발명에 의하면, 합금이 당해 합금보다 저탄성률의 금속으로 둘러싸인 단면 구조를, 전자 부품의 전극 단자와 기판의 전극 단자를 접속하는 접합부가 가지므로, 그 저탄성률의 금속에 의해, 전자 부품의 전극 단자에 대한 전단 방향의 응력 집중이 완화된다. 따라서, 전자 부품의 전극 단자의 바로 아래에 배치되어 있는 취약막이 받는 응력이 저감되므로, 그 취약막의 박리 및 균열이 방지된다. 따라서, 접속 신뢰성을 높일 수 있는 실장 구조가 얻어진다.
또, 본 발명의 다른 측면에 의하면, 전자 부품의 전극 단자측으로부터 성장한 합금과 기판의 전극 단자측으로부터 성장한 합금이 연결되어 있으므로, 그 연결되어 있는 합금에 전류가 흐른다. 이 때문에, 일렉트로 마이그레이션 현상에 의한 합금의 성장이 억제된다. 따라서, 접합부의 접속 저항의 변화의 폭을 감소시킬 수 있다.
도 1은 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 단면도
도 2는 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 횡단면도
도 3은 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 확대 단면도
도 4a는 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 4b는 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 5는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트
도 6a는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6b는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6c는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6d는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6e는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6f는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6g는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6h는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 6i는 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 7은 실시의 형태 2에 있어서의 실장 구조를 설명하기 위한 확대 단면도
도 8은 실시의 형태 2에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 9는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트
도 10a는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10b는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10c는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10d는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10e는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10f는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 10g는 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 11은 실시의 형태 3에 있어서의 실장 구조를 설명하기 위한 확대 단면도
도 12는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트
도 13a는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13b는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13c는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13d는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13e는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13f는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 13g는 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도
도 14a는 실시의 형태 4에 있어서의 실장 구조를 설명하기 위한 단면도
도 14b는 실시의 형태 4에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 14c는 실시의 형태 4에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 15a는 실시의 형태 5에 있어서의 실장 구조를 설명하기 위한 평면도
도 15b는 실시의 형태 5에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 15c는 실시의 형태 5에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도
도 16은 종래의 실장 구조를 설명하기 위한 단면도
이하, 본 발명의 실시의 형태에 대해서, 도면을 참조하면서 설명한다. 단, 동일한 구성 요소에는 동일한 부호를 부여함으로써 중복되는 설명을 적절히 생략한다. 또, 이하의 설명에 있어서 참조되는 각 도는, 설명의 편의상, 본 발명의 실시의 형태를 설명하기 위해 필요한 구성 요소 만을 간략화시켜 나타낸 것이다. 또, 도면은, 이해하기 쉽게 하기 위해, 각 구성 요소를 모식적 또는 개념적으로 나타내고 있다. 또 도시된 각 구성 요소의 형상, 두께, 길이, 개수 등은 도면 작성의 형편 상, 실제와는 상이하다. 또한, 이하의 실시의 형태에서 설명하는 각 구성 요소의 재질이나 형상, 치수 등은 일례이며 특별히 한정되는 것이 아니며, 본 발명의 효과로부터 실질적으로 일탈하지 않는 범위에서 다양한 변경이 가능하다. 또, 이하의 실시의 형태에서 설명하는 각 구성 요소의 재질은 주성분이다.
이하의 실시의 형태에서는, 전자 부품으로서, 예를 들면 Si(실리콘)나 GaAs(갈륨비소)제의 반도체칩을 예시한다. 또, 전자 부품이 실장되는 기판으로서, 회로 기판을 예시한다. 따라서, 이하의 실시의 형태에서는, 반도체 장치에 있어서의 실장 구조를 예시한다. 그러나, 전자 부품과 기판은 이들에 한정되는 것은 아니다. 예를 들면, 전자 부품이, 전극 단자간 피치가 좁은 콘덴서나, 코일, 저항 등의 수동 부품인 경우에도, 이하의 실시의 형태에서 얻어지는 효과와 동일한 효과가 얻어진다.
(실시의 형태 1)
도 1은 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 단면도이다.
도 1에 나타내는 바와 같이, 반도체칩(1)의 회로 기판(2)에 대향하는 면의 내측의 층에는, 예를 들면 Cu(구리)나 Al(알루미늄) 등으로 이루어지는 도시하지 않는 미세 배선층과, 예를 들면 low-k층이나 Ultra low-k층 등의 취약한 저유전율 절연층(층간 절연막의 일례)(3)을 포함하는 다층 배선층이 설치되어 있으며, 그 다층 배선층의 최표면의 전체면에, 복수의 전극 단자(전극 패드)(4)가 에리어 형상으로 배치되어 있다. 이 실시의 형태 1에서는, 저유전율 절연층(3)의 막두께는, 1층당 수백 nm이다. 반도체칩(1)의 전극 단자(4)는, 예를 들면, Al-Cu계나 Al-Si-Cu계, Al-Si계 등의 알루미늄 합금이나, Cu, Al 등으로 이루어진다. 이 실시의 형태 1에서는, 전극 단자(4)의 재료로서 Al가 선택된 경우에 대해서 설명한다.
한편, 회로 기판(2)은, 반도체칩(1)의 전극 단자(4)에 대향하도록 배치된 전극 단자(전극 패드)(5)를 가지고 있다. 회로 기판(2)에는, 모재에 예를 들면 실리콘이나, 폴리실리콘, 유리 등이 사용된 회로 기판을 이용할 수 있다. 회로 기판(2)의 전극 단자(5)는, 예를 들면, Al-Cu계나 Al-Si-Cu계, Al-Si계 등의 알루미늄 합금이나, Cu, Al 등으로 이루어진다. 이 실시의 형태 1에서는, 전극 단자(5)의 재료로서 Al가 선택된 경우에 대해서 설명한다.
반도체칩(1)의 전극 단자(4) 상에는, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(범프)(6)이 설치되어 있다. 마찬가지로, 회로 기판(2)의 전극 단자(5) 상에도, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(7)이 설치되어 있다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는, 그들 상에 각각 설치된 돌기형 전극(6 및 7)과, 합금층(8)과, 돌기형 전극(6, 7) 및 합금층(8)보다 저탄성률의 금속의 일례인 땜납(9)에 의해, 전기적 및 기계적으로 접속되어 있다. 따라서, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부는, 돌기형 전극(6 및 7)과, 합금층(8)과, 땜납(9)으로 이루어진다.
돌기형 전극(6 및 7)은, 예를 들면, Ni-P(인) 합금이나 Ni-B(붕소) 합금, Ni 등으로 이루어진다. 혹은, 돌기형 전극(6 및 7)은, 예를 들면, Ni/Pd(팔라듐)/Au(금) 등의 3층 구조로 해도 된다. 땜납(9)은, 예를 들면, Sn-Ag계 땜납, Sn-Ag-Cu계 땜납, Sn-Zn(아연)계 땜납, Sn-Zn-Bi(비스머스)계 땜납, Sn-Pb(납)계 땜납, Sn-Bi계 땜납, Sn-Ag-Bi-In(인듐)계 땜납, Sn-In계 땜납, In 땜납, Sn 땜납 등등이어도 된다. 합금층(8)은, 예를 들면, Ni3Sn4, Ni3Sn2, Ni3Sn, Ni3SnP 등으로 이루어진다. 이 실시의 형태 1에서는, 돌기형 전극(6 및 7)의 주성분이 Ni이고, 땜납(9)의 주성분이 Sn이며, 합금층(8)이 Ni3Sn4 등의 Ni-Sn합금(니켈주석 합금)으로 구성되는 경우에 대해서 설명한다.
도 2는 본 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 횡단면도이다. 상세하게는, 도 2는, 도 1에 나타내는 A-A선을 따라, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이에 위치하는 평면에서 접합부를 절단한 단면을 나타내고 있다.
이 실시의 형태 1에서는, 도 2에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부는, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 따라서, 접합부와 마찬가지로, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)도, 바둑판형으로 등간격으로 넓혀져 배치되어 있다.
또, 도 1에 나타내는 바와 같이, 반도체칩(1)은 약간 휘어져 있다. 이것은, 후술하는 용융 땜납(9)의 냉각 과정에서, 반도체칩(1)과 회로 기판(2) 사이의 탄성률의 차 및 선팽창 계수의 차에 기인하는 열응력이, 반도체칩(1)의 외주부에 배치된 접합부에 집중되기 때문이다. 따라서, 반도체칩(1)의 외주부에 배치된 접합부는 늘려져 있어, 그 결과, 도 2에 나타내는 바와 같이, 그 외주부에 배치된 접합부 내의 합금층(8)의 단면적은, 다른 개소에 위치하는 접합부 내의 합금층(8)의 단면적에 비해 작아진다. 반도체칩(1)의 외형이 직사각형 형상인 경우에는, 반도체칩(1)의 직사각형 형상의 외형의 모서리 부근에 배치된 접합부 내의 합금층(8)의 단면적이 특히 작아진다. 또, 도시하고 있지 않지만, 반도체칩(1)의 외주부(반도체칩(1)의 외형이 직사각형 형상인 경우에는, 특히 반도체칩(1)의 모서리 부분)에 배치된 접합부의 땜납(9)은 가늘어진다. 여기서, 반도체칩의 모서리란, 반도체칩의 주면(소자면)을 평면에서 봤을 때에, 반도체칩의 외형에 있어서, 2개의 변 또는 단이 연결되는 개소이며, 그 2개의 변 또는 단은, 180도보다 작은 각도를 형성한다. 예를 들면, 반도체칩의 외형이 직사각형 형상인 경우, 반도체칩의 모서리에서는, 2개의 변 또는 단에 의해 90도의 각도가 형성된다. 또, 반도체칩의 모서리 부분이란, 반도체칩의 외주부 중, 반도체칩의 외형의 모서리 부근이며, 접합부가 배치되는 부분이다.
이 실시의 형태 1에서는, 반도체칩(1)의 외형은 4mm×4mm의 직사각형 형상이며, 반도체칩(1)의 두께는 0.2mm이다. 회로 기판(2)의 외형은 8mm×8mm의 직사각형 형상이며, 회로 기판(2)의 두께는 0.5mm이다. 반도체칩(1)의 전극 단자(4)는, 직경 20μm의 원형 형상이며, 40μm의 전극 단자간 피치(인접하는 전극 단자(4)의 중심 간의 거리가 40μm)로, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 마찬가지로, 회로 기판(2)의 전극 단자(5)도, 직경 20μm의 원형 형상이며, 40μm의 전극 단자간 피치(인접하는 전극 단자(5)의 중심 간의 거리가 40μm)로, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)의 각각의, 절연막으로부터 노출되는 면은 모두, 직경 10μm의 원형 형상이다. 전극 단자(4 및 5)의 각각의 두께는 1.0~2.0μm이다.
도 3은 본 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 확대 단면도이다. 도 3에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4) 상에 설치된 돌기형 전극(6)의 표면에는 합금층(8)이 형성되어 있다. 마찬가지로, 회로 기판(2)의 전극 단자(5) 상에 설치된 돌기형 전극(7)의 표면에도, 합금층(8)이 형성되어 있다. 돌기형 전극(6)과 돌기형 전극(7)의 각각의 표면은, 합금층(8)을 통하여 땜납(9)으로 접합되어 있다. 또, 반도체칩(1) 상의 돌기형 전극(6)으로부터 성장한 합금층(8)과 회로 기판(2) 상의 돌기형 전극(7)으로부터 성장한 합금층(8)이, 전기적 및 기계적으로 접속되어 있으며, 이와 같이 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이에 개재하여 양자를 연결하는 합금층(8)은, 그 합금층(8)의 주위를 둘러싸는 땜납(9)과도 접합되어 있다.
이 실시의 형태 1에서는, 합금층(8)의 두께는, 가장 얇은 부분에서 0.1μm이며, 가장 두꺼운 부분, 즉 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)을 연결하는 부분에서 6.0μm이다. 따라서, 이 실시의 형태 1에서는, 합금층(8)의 두께는, 0.1~6.0μm의 범위 내가 된다.
도 4a 및 도 4b는 모두 본 실시의 형태 1에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도이다. 상세하게는, 도 4a는, 도 3에 나타내는 B-B선을 따라, 회로 기판(2)의 근방의 평면에서 접합부를 절단한 단면을 나타내고 있으며, 도 4b는, 도 3에 나타내는 C-C선을 따라, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이에 위치하는 평면에서 접합부를 절단한 단면을 나타내고 있다.
도 4a에 나타내는 바와 같이, 회로 기판(2)의 근방의 위치에서는, 원형 형상의 돌기형 전극(7)의 주위에 원환 형상의 땜납(9)이 배치되며, 돌기형 전극(7)과 땜납(9) 사이에 합금층(8)이 형성된다.
또, 도 4b에 나타내는 바와 같이, 양측의 돌기형 전극(6, 7)으로부터 각각 성장한 합금층(8)이 연결되어 있는 위치에서는, 땜납(9) 중에 합금층(8)이 다수 배치된다. 이와 같이, 접합부는, 합금층(8)보다 저탄성률의 금속의 일례인 땜납(9)으로 합금층(8)이 둘러싸인 단면 구조를 포함한다.
또한, 도시하지 않지만, 합금층(8)은, 돌기형 전극(6 및 7)의 각각의 표면에 형성된 다수의 패각(貝殼) 형상의 합금이 성장하여 생긴 것이며, 합금층(8)은, 그 표면에 미세한 요철 형상을 가지고 있다.
계속하여, 본 실시의 형태 1에 있어서의 실장 구조의 제조 방법에 대해서 설명한다. 도 5는 본 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트이며, 도 6a~도 6i는 각각 본 실시의 형태 1에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 6a 및 도 6b에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4) 상에, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(6)이, 무전해 도금법에 의해 형성된다(도 5의 단계 a1). 구체적으로는, 우선, Al로 이루어지는 전극 단자(4)의 표면으로부터 불순물이 제거된다. 그 후, 반도체칩(1)이 아연 도금액에 침지됨으로써, 전극 단자(4)의 Al과 Zn의 치환 반응이 일어난다. 다음에, 전극 단자(4)로부터 Zn핵이 제거된다. 그 후, 반도체칩(1)이, 다시, 아연 도금액에 담가진다. 이것에 의해, 보다 미세한 Zn핵이 전극 단자(4)의 Al 상에 성장한다. 다음에 반도체칩(1)은 Ni-P도금액 중에 침지된다. 이것에 의해, Zn이 용해되어, Ni-P피막이 전극 단자(4)의 Al 상에 성장한다. 다음에, 반도체칩(1)은, 무전해 금도금액에 침지된다. 이것에 의해, Ni-P 상에 Au피막이 성장한다. 이 실시의 형태 1에서는, 돌기형 전극(6)의 높이는 10μm, 돌기형 전극(6)의 저부의 반경은 30μm이다.
다음에, 도 6c에 나타내는 바와 같이, 반도체칩(1)의 돌기형 전극(6)의 표면에, 땜납분(9a)이 공급된다(도 5의 단계 a2).
예를 들면, 미세한 땜납 분말 또는 땜납 입자가 균일하게 늘어놓아진 점착층이 전사 기재 상에 형성된 땜납 전사 시트를, 점착층이 돌기형 전극(6)과 대향하도록, 가열되어 있는 반도체칩(1)에 겹쳐져, 땜납 전사 시트를 향해 반도체칩(1)을 가압함으로써, 반도체칩(1)의 돌기형 전극(6)의 표면에, 땜납분(9a)을 전사해도 된다. 도시하지 않지만, 이 때, 돌기형 전극(6)의 Ni원자가, 땜납분(9a) 중에 확산되어, 돌기형 전극(6)과 땜납분(9a) 계면에, 예를 들면 Ni3Sn4 등의 Ni-Sn합금으로 이루어지는 패각 형상의 합금층(8)이 다수 형성된다.
혹은, 예를 들면, 나프토트리아졸계 유전체나 벤조트리아졸계 유전체 등으로 이루어지는 점착성 부여 화합물에 침지된 후의 반도체칩(1)에, 미세한 땜납 분말 또는 땜납 입자를 뿌리고, 반도체칩(1)을 세정함으로써, 땜납분(9a)을, 반도체칩(1)의 돌기형 전극(6)의 표면에 부착시켜도 상관없다.
돌기형 전극(6)의 표면에, 땜납분(9a)을 부착시키는 공정 후, 반도체칩(1)이, 리플로우 노에서 가열되어, 땜납 융점 이상으로 승온됨으로써, 땜납분(9a)이 용융되어, 서로 이웃하는 액상의 땜납분(9a)들이, 그 표면 장력에 의해 서로 연결된다(도 5의 단계 a3). 이 결과, 도 6d에 나타내는 바와 같이, 반도체칩(1) 상의 돌기형 전극(6)에, 땜납(9)이 돔형상으로 프리코트된다. 이 때, 땜납이 용융되는 과정에서, 돌기형 전극(6)에 함유되는 Ni원자가, 용융 땜납 중에 확산되어, 돌기형 전극(6)과 땜납(9) 계면에 있어서, 패각 형상의 합금층(8)이 성장한다.
또한, 땜납분(9a)을 용융하는 공정에 있어서, 땜납 표면의 산화 피막을 제거하기 위해, 플럭스를 이용해도 상관없다. 구체적으로는, 반도체칩(1)에 플럭스를 도포한 후, 예를 들면 N2 리플로우 노 등에서, 반도체칩(1)을 N2 등의 불활성 가스 분위기 하에서 땜납 융점 이상으로 승온시킴으로써, 땜납을 용융하면 된다. 플럭스를 이용한 경우는, 반도체칩(1) 상의 돌기형 전극(6)에 땜납(9)을 프리코트한 후, 예를 들면, 이소프로필알코올(IPA)이나, 에탄올, 글리콜, 계면 활성제 등의 세정액을 이용하여 플럭스를 세정한다. 혹은, 플럭스를 이용하는 것이 아니라, 환원 리플로우 노를 이용하여, 예를 들면 개미산이나 수소 등의 환원 분위기 하에 있어서 반도체칩(1)을 가열해도 상관없다.
한편, 도 6e~도 6h에 나타내는 바와 같이, 회로 기판(2)에 대해서도, 반도체칩(1)에 대해 실시된 처리와 동일한 처리가 행해진다. 구체적으로는, 우선, 회로 기판(2)의 전극 단자(5) 상에, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(7)이, 무전해 도금법에 의해 형성된다(도 5의 단계 b1). 다음에, 그 돌기형 전극(7) 상에 땜납분(9a)이 공급된다(도 5의 단계 b2). 그 후, 회로 기판(2)이 가열되어, 땜납 융점 이상으로 승온됨으로써, 땜납분(9a)이 용융된다(도 5의 단계 b3). 그 결과, 돌기형 전극(7)에, 땜납(9)이 돔형상으로 프리코트된다. 이와 같이 회로 기판(2)에 대해 반도체칩(1)과 동일한 처리가 행해지는 과정에서, 돌기형 전극(7)과 땜납(9) 계면에, 예를 들면 Ni3Sn4 등의 Ni-Sn합금으로 이루어지는 다수의 패각 형상의 합금층(8)이 형성되어 성장한다. 이 실시의 형태 1에서는, 돌기형 전극(7)의 높이는 10μm, 돌기형 전극(7)의 저부의 반경은 30μm이다.
다음에, 도 6i에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4)가 회로 기판(2)의 전극 단자(5)와 위치 맞춤된 후, 반도체칩(1) 및 회로 기판(2)이 가열되면서, 반도체칩(1)이 회로 기판(2)을 향해 가압되고, 반도체칩(1)이 회로 기판(2) 상에 탑재된다(도 5의 단계 c1).
구체적으로는, 우선, N2 등의 불활성 가스 분위기 하에서 반도체칩(1) 및 회로 기판(2)이 가열되어, 양자에 설치된 땜납(9)이, 땜납 융점 이상의 온도(예를 들면 220~260℃)로 승온된다. 이것에 의해, 땜납(9)이 용융되어, 돌기형 전극(6 및 7)의 표면에서, 미소한 요철부를 가지는 합금층(8)이 성장하기 시작한다. 다음에, 반도체칩(1) 상의 땜납(9)과 회로 기판(2) 상의 땜납(9)이 모두 용융된 채로, 반도체칩(1)이 회로 기판(2)을 향해 가압된다. 이것에 의해, 반도체칩(1) 상의 용융 땜납(9)과, 회로 기판(2) 상의 용융 땜납(9)이 서로 섞인다. 다음에, 반도체칩(1)이 회로 기판(2)을 향해 가압된 채로 일정 시간 유지된다. 다음에, 반도체칩(1) 및 회로 기판(2)이 냉각되고, 땜납 응고점 이하에까지 강온된다. 이것에 의해, 땜납(9)이 응고되어, 땜납 접합부가 형성된다. 즉, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부가 형성된다. 그 후, 반도체칩(1) 및 회로 기판(2)이 더 냉각되어, 상온까지 강온된다. 이것에 의해, 실장 구조가 얻어진다.
이상의 반도체칩 실장 공정(도 5의 단계 c1)에 있어서, 땜납 용융 중에, 돌기형 전극(6 및 7)에 각각 함유되는 Ni원자의 확산이 진행되어, 돌기형 전극(6 및 7)의 양측에서 합금층(8)이 성장한다. 이 실시의 형태 1에서는, 돌기형 전극(6 및 7)의 양측의 합금층(8)이 각각 성장하여, 서로 연결되고, 그 양측의 합금층(8)이 연결된 부분이 땜납(9)으로 둘러싸일 때까지, 반도체칩(1)이 회로 기판(2)을 향해 가압된 채로 유지된다.
이와 같이, 이 실시의 형태 1에 있어서의 실장 구조의 제조 방법은, 전극 단자(4) 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극(6)과, 전극 단자(5) 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극(7)을 접합하기 위한 땜납(9)을 용융시키고, 돌기형 전극(6)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 합금층(8) 및 돌기형 전극(7)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 합금층(8)을 성장시키는 공정과, 용융된 땜납(9)을 냉각하여, 합금층(8)보다 저탄성률의 땜납(9)으로 합금층(8)이 둘러싸인 단면 구조를 가지며 전극 단자(4)와 전극 단자(5)를 접속하는 접합부를 형성하는 공정을 구비하고 있다.
이 실시의 형태 1에 의하면, 용융된 땜납(9)이 상온까지 냉각되는 과정에 있어서, 돌기형 전극(6, 7) 및 합금층(8)은, 돌기형 전극(6, 7) 및 합금층(8)보다 저탄성률의 용융 땜납(9)으로 둘러싸여 있다. 이 때문에, 이 실시의 형태 1에 있어서의 실장 구조를 포함하는 반도체 장치가 실제로 사용될 때에도, 돌기형 전극(6, 7) 및 합금층(8)은, 돌기형 전극(6, 7) 및 합금층(8)보다 저탄성률의 응고 땜납(9)으로 둘러싸여 있다. 예를 들면, Ni를 주성분으로 하는 돌기형 전극(6 및 7)과, Ni-Sn합금으로 구성되는 합금층(8)의 탄성률이, 50~60GPa인데 반해, Sn을 주성분으로 하는 땜납(9)의 탄성률은 20~40GPa로 낮고, 이 실시의 형태 1에 의하면, 양측의 전극 단자(4, 5)를 접속하는 접합부의 탄성률은, 예를 들면, 25~45GPa가 된다.
따라서, 용융된 땜납(9)이 상온까지 냉각되는 과정이나, 급격한 온도차가 발생하는 환경 하에서 반도체 장치가 실제로 사용될 때에, 반도체칩(1)과 회로 기판(2)의 탄성률 및 선팽창 계수가 상이하기 때문에, 반도체칩(1)의 전극 단자(4)가 인장 응력을 받았다고 해도, 양측의 전극 단자(4, 5)를 접속하는 접합부의 탄성률이, 고탄성율의 돌기형 전극(6, 7) 및 합금층(8)보다 낮기 때문에, 그 인장 응력은 완화된다. 반도체칩(1)의 전극 단자(4)가 받는 인장 응력이 완화되면, 반도체칩(1)의 전극 단자(4)의 바로 아래에 있는 저유전율 절연층(3)이 받는 인장 응력이, 그 저유전율 절연층(3)의 파괴 강도를 밑돈다. 따라서, 반도체칩(1)의 전극 단자(4)의 바로 아래의 취약한 저유전율 절연층(3)의 박리 및 균열(크랙)이 방지되므로, 높은 접속 신뢰성을 확보할 수 있는 실장 구조가 얻어진다.
특히, 이 실시의 형태 1에서는, 돌기형 전극(6 및 7)이, 둘레부에 곡률을 가지는 형상이기 때문에, 용융 땜납(9)이 냉각되는 과정에서, 반도체칩(1)과 회로 기판(2) 사이의 탄성률의 차 및 선팽창 계수의 차에 기인하는 열응력에 의해, 반도체칩(1)의 외주부에 배치된 접합부에 포함되는 땜납(9)이 늘려져도, 반도체칩(1)의 외주부에 배치된 접합부에 포함되는 돌기형 전극(6 및 7)의 표면이 땜납(9)으로부터 노출되는 면적의 증가는 적다. 따라서, 이 실시의 형태 1에 의하면, 반도체칩(1)의 외주부에 있어서의 취약한 저유전율 절연층(3)의 박리 및 균열(크랙)이 방지되므로, 높은 접속 신뢰성을 확보할 수 있는 실장 구조가 얻어진다.
이상과 같이, 이 실시의 형태 1에 의하면, 돌기형 전극(6, 7) 및 합금층(8)보다 저탄성률의 금속의 일례인 땜납(9)으로 돌기형 전극(6, 7) 및 합금층(8)이 둘러싸인 단면 구조가, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부에 포함되므로, 취약한 저유전율 절연층(3)이 받는 응력이 저감된다. 따라서, 높은 접속 신뢰성을 확보할 수 있는 실장 구조가 얻어진다.
또, 양측의 전극 단자(4, 5) 간에 고온 하에서 대전류가 흘러도, 전극 단자(4) 상에 설치된 돌기형 전극(6)과 전극 단자(5) 상에 설치된 돌기형 전극(7)이 합금층(8)을 통하여 연결되어 있기 때문에, 돌기형 전극(6 및 7)에 함유되는 Ni원자 및, 땜납(9)에 함유되는 Sn원자의, 일렉트로 마이그레이션 현상에 의한 이동이 억제되어, 합금층(8)의 성장이 억제된다. 즉, 합금층(8)은 안정되어 있다. 따라서, 이 실시의 형태 1에 있어서의 실장 구조는, 양측의 전극 단자(4, 5) 간이 안정된 접합을 유지할 수 있어, 양측의 전극 단자(4, 5) 간의 접속 저항의 변화의 폭을 작게 할 수 있다.
예를 들면, 환경 온도를 170℃로 하고, 1세트의 전극 단자(4, 5) 간에 100mA의 연속 통전을 행한 결과, 350시간 후의 접속 저항의 변화는 3% 이내에 그쳤다. 또, 접합부의 단면 연마를 행하고, 그 단면 연마된 접합부를 관찰한 결과, 합금층(8)은 돌기형 전극(6, 7) 간에서 접속되어 안정되어 있으며, 보이드나 합금층(8)의 이상 성장 등은 관찰되지 않았다. 이상의 결과로부터, 고온·통전 평가에 있어서도, 높은 접속 신뢰성을 확보할 수 있는 것을 확인할 수 있었다.
또한, 도시하지 않지만, 디스펜스 장치에 의해, 반도체칩(1)과 회로 기판(2) 사이의 공극에 봉지 수지를 충전해도 상관없다. 그 봉지 수지에 의해, 반도체칩(1)의 전극 단자(4)가 받는 응력은 더 저감되어, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5) 사이의 접속의 신뢰성이 더 향상한다.
또, 반도체칩(1)을 회로 기판(2)을 향해 가압한 채로 일정 시간 유지하는 공정에 의해서는, 양측의 돌기형 전극(6 및 7)의 각각의 표면으로부터 성장한 합금층(8)이 연결되지 않고, 양측의 합금층(8)의 사이에, 땜납(9) 만이 배치되는 경우에는, 예를 들면 N2 리플로우 노, 환원 리플로우 노 등의 가열 수단을 이용하여, 응고한 후의 땜납(9)을 가열하고, 다시, 용융시켜, 양측의 합금층(8)의 성장을 촉진시킴으로써, 합금층(8)을 연결하면 된다.
또, 반도체칩(1)을 회로 기판(2)을 향해 가압한 채로 일정 시간 유지하는 공정에 의해, 양측의 돌기형 전극(6 및 7)의 각각의 표면으로부터 성장한 합금층(8)들이 연결된 경우에도, 응고한 후의 땜납(9)을 가열하고, 다시, 용융시켜, 양측의 합금층(8)의 성장을 촉진시켜도 된다. 이와 같이 하면, 합금층(8)이 보다 안정되므로, 양측의 전극 단자(4, 5) 간의 접합을 보다 안정된 상태로 유지할 수 있어, 양측의 전극 단자(4, 5) 간의 접속 저항의 변화의 폭을 보다 작게 할 수 있다.
또, 땜납(9)을 응고시킨 후에, 양측의 전극 단자(4, 5) 간에 대전류를 흐르게 하여, 일렉트로 마이그레이션 현상에 의해 양측의 합금층(8)의 성장을 촉진시켜도 된다. 이와 같이 하면, 합금층(8)이 보다 안정되므로, 양측의 전극 단자(4, 5) 간의 접합을 보다 안정된 상태로 유지할 수 있어, 양측의 전극 단자(4, 5) 간의 접속 저항의 변화의 폭을 보다 작게 할 수 있다.
이상과 같이, 이 실시의 형태 1에 의하면, 미세 땜납 접합체에 의해 반도체칩의 전극 단자와 회로 기판의 전극 단자가 전기적 및 기계적으로 접합되는 실장 구조에 있어서, 전극 단자간 피치가 협소화해도, 높은 접속 신뢰성을 확보할 수 있다.
(실시의 형태 2)
계속하여, 실시의 형태 2에 대해서, 상시 서술한 실시의 형태 1과 상이한 점을 설명하고, 실시의 형태 1과 중복되는 설명은 적절히 생략한다. 이 실시의 형태 2는, 회로 기판(2)의 전극 단자(5) 상에, 돌기형 전극(7) 대신에 면형 전극이 설치되어 있는 점에서, 실시의 형태 1과 상이하다.
도 7은 본 실시의 형태 2에 있어서의 실장 구조를 설명하기 위한 확대 단면도이다. 이 실시의 형태 2에 있어서도, 실시의 형태 1과 마찬가지로, 반도체칩(1)의 전극 단자(4) 및 회로 기판(2)의 전극 단자(5)의 각각의 재료로서 Al가 선택되며, 반도체칩(1) 상의 돌기형 전극(6)의 주성분이 Ni이고, 땜납(9)의 주성분이 Sn이며, 합금층(8)이 Ni3Sn4 등의 Ni-Sn합금으로 구성되는 경우에 대해서 설명한다.
또한, 이 실시의 형태 2에서는, 반도체칩(1)의 외형은 4mm×4mm의 직사각형 형상이며, 반도체칩(1)의 두께는 0.2mm이다. 회로 기판(2)의 외형은 8mm×8mm의 직사각형 형상이며, 회로 기판(2)의 두께는 0.5mm이다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는 모두, 직경 25μm의 원형 형상이며, 50μm의 전극 단자간 피치로, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)의 각각의, 절연막으로부터 노출되는 면은 모두, 직경 15μm의 원형 형상이다. 전극 단자(4 및 5)의 각각의 두께는 1.0μm이다.
도 7에 나타내는 바와 같이, 이 실시의 형태 2에서는, 회로 기판(2)의 전극 단자(5) 상에, 면형 전극의 일례로서, 평면에서 보았을 때의 형상이 원형 형상이며 또한 Ni를 주성분으로 하는 배리어메탈 전극(10)이 형성되어 있으며, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는, 반도체칩(1)의 전극 단자(4) 상에 설치된, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(6)과, 회로 기판(2)의 전극 단자(5) 상에 설치된 배리어메탈 전극(10)과, 합금층(8)과, 돌기형 전극(6), 배리어메탈 전극(10) 및 합금층(8)보다 저탄성률의 금속의 일례인 땜납(9)에 의해, 전기적 및 기계적으로 접속되어 있다. 따라서, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부는, 돌기형 전극(6)과, 배리어메탈 전극(10)과, 합금층(8)과, 땜납(9)으로 이루어진다.
상세하게는, 도 7에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4) 상에 설치된 돌기형 전극(6)과, 회로 기판(2)의 전극 단자(5) 상에 설치된 배리어메탈 전극(10)의 각각의 표면에는 합금층(8)이 형성되어 있으며, 돌기형 전극(6)과 배리어메탈 전극(10)의 각각의 표면은, 합금층(8)을 통하여 땜납(9)과 접합되어 있다. 또, 반도체칩(1) 상의 돌기형 전극(6)으로부터 성장한 합금층(8)과 회로 기판(2)의 배리어메탈 전극(10)으로부터 성장한 합금층(8)이, 전기적 및 기계적으로 접속되어 있으며, 이와 같이 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2)의 배리어메탈 전극(10)의 사이에 개재하여 양자를 연결하는 합금층(8)은, 그 합금층(8)의 주위를 둘러싸는 땜납(9)과도 접합되어 있다.
이 실시의 형태 2에서는, 합금층(8)의 두께는, 가장 얇은 부분에서 0.1μm이며, 가장 두꺼운 부분, 즉 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2)의 배리어메탈 전극(10)을 연결하는 부분에서 6.0μm이다. 따라서, 이 실시의 형태 2에서는, 합금층(8)의 두께는, 0.1~6.0μm의 범위 내가 된다.
도 8은 본 실시의 형태 2에 있어서의 실장 구조를 설명하기 위한 확대 횡단면도이다. 상세하게는, 도 8은, 도 7에 나타내는 D-D선을 따라, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2)의 배리어메탈 전극(10)의 사이에 위치하는 평면에서 접합부를 절단한 단면을 나타내고 있다.
도 8에 나타내는 바와 같이, 돌기형 전극(6)과 배리어메탈 전극(10)으로부터 각각 성장한 합금층(8)이 연결되어 있는 위치에서는, 땜납(9) 중에 합금층(8)이 다수 배치된다. 이와 같이, 접합부는, 합금층(8)보다 저탄성률의 금속의 일례인 땜납(9)과 합금층(8)이 둘러싸인 단면 구조를 포함한다.
계속하여, 본 실시의 형태 2에 있어서의 실장 구조의 제조 방법에 대해서 설명한다. 도 9는 본 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트이며, 도 10a~도 10g는 각각 본 실시의 형태 2에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 10a 및 도 10b에 나타내는 바와 같이, 상시 서술한 실시의 형태 1과 마찬가지로, 반도체칩(1)의 전극 단자(4) 상에, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(6)이, 무전해 도금법에 의해 형성된다(도 9의 단계 a1). 이 실시의 형태 2에서는, 돌기형 전극(6)의 높이는 10μm, 돌기형 전극(6)의 저부의 반경은 30μm이다.
한편, 도 10c 및 도 10d에 나타내는 바와 같이, 회로 기판(2)의 전극 단자(5) 상에는, 배리어메탈 전극(10)이 형성된다(도 9의 단계 b11). 구체적으로는, 회로 기판(2)의 전극 단자(5) 상에, 우선 스퍼터법에 의해, 예를 들면 Ti(티탄)/W(텅스텐)/Cu로 이루어지는 시드층(11)이 형성된다. 그 후, 전해 도금법에 의해, 예를 들면 Ni로 이루어지는 배리어메탈층이 형성된다. 다음에, 포트리소그래피에 의해, 불필요한 시드층(11) 및 불필요한 배리어메탈층이 제거된다. 이것에 의해, 배리어메탈 전극(10)이 형성된다. 이 실시의 형태 2에서는, 배리어메탈 전극(10)의 직경은 25μm, 배리어메탈 전극(10)의 두께는 2.0~5.0μm이다.
다음에, 도 10e에 나타내는 바와 같이, 배리어메탈 전극(10) 상에 땜납(9)이 공급된다(도 9의 단계 b12). 구체적으로는, 회로 기판(2)의 전극 단자(5)가 배치되어 있는 면 상에, 10~15μm의 막두께의 레지스트막(12)이 형성되며, 그 레지스트막(12)에, 배리어메탈 전극(10)을 노출시키는 개구부가 형성된다. 그 후, 회로 기판(2)이, 땜납 도금액에 침지됨으로써, 레지스트막(12)의 개구부 내에, 땜납(9)이 공급된다.
다음에, 레지스트막(12)이 박리된 후, 회로 기판(2)이, 리플로우 노에서 가열되어, 땜납 융점 이상으로 승온됨으로써, 땜납(9)이 용융된다(도 9의 단계 b13). 그 결과, 도 10f에 나타내는 바와 같이, 배리어메탈 전극(10) 상의 땜납(9)이, 구형의 일부를 이루는 형상이 된다. 즉, 배리어메탈 전극(10) 상에, 땜납 범프가 형성된다. 이 때, 땜납(9)이 용융되는 과정에서, 배리어메탈 전극(10)에 함유되는 Ni원자가, 땜납 중에 확산되어, 배리어메탈 전극(10)과 땜납(9) 계면에, 예를 들면 Ni3Sn4 등의 Ni-Sn합금으로 이루어지는 패각 형상의 합금층(8)이 다수 형성된다. 이 실시의 형태 2에서는, 땜납 범프의 높이는 10~15μm, 땜납 범프의 최대 반경은 30μm이다.
또한, 땜납(9)을 용융하는 공정에 있어서, 땜납 표면의 산화 피막을 제거하기 위해, 플럭스를 이용해도 상관없다. 구체적으로는, 회로 기판(2)에 플럭스를 도포한 후, 예를 들면 N2 리플로우 노 등에서, 회로 기판(2)을 N2 등의 불활성 가스 분위기 하에서 땜납 융점 이상으로 승온시킴으로써, 땜납(9)을 용융하면 된다. 플럭스를 이용한 경우는, 땜납 범프를 형성한 후에, 예를 들면, 이소프로필알코올(IPA)이나, 에탄올, 글리콜, 계면 활성제 등의 세정액을 이용하여 플럭스를 세정한다. 혹은, 플럭스를 이용하는 것이 아니라, 환원 리플로우 노를 이용하여, 예를 들면 개미산이나 수소 등의 환원 분위기 하에 있어서 회로 기판(2)을 가열해도 상관없다.
다음에, 도 10g에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4)가 회로 기판(2)의 전극 단자(5)와 위치 맞춤된 후, N2 등의 불활성 가스 분위기 하에서 반도체칩(1) 및 회로 기판(2)이 가열되면서, 반도체칩(1)이 회로 기판(2)을 향해 가압되고, 반도체칩(1)이 회로 기판(2) 상에 탑재된다(도 9의 단계 c11).
구체적으로는, 우선, 땜납(9)이 땜납 융점 이상의 온도(예를 들면 220~260℃)로 승온되어 용융된다. 이 때, 회로 기판(2)의 배리어메탈 전극(10)의 표면에서 합금층(8)이 성장하기 시작한다. 다음에, 땜납(9)이 용융된 채로, 반도체칩(1)이 회로 기판(2)을 향해 가압된다. 이 때, 용융 땜납(9)과 반도체칩(1) 상의 돌기형 전극(6)의 사이에서 확산 반응이 시작되어, 돌기형 전극(6)과 땜납(9) 계면에 패각 형상의 합금층(8)이 다수 형성된다.
그 후, 반도체칩(1)이 회로 기판(2)을 향해 가압된 채로 일정 시간 유지된다. 다음에, 반도체칩(1) 및 회로 기판(2)이 냉각되어, 땜납 응고점 이하에까지 강온된다. 이것에 의해, 땜납(9)이 응고되어, 땜납 접합부가 형성된다. 즉, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부가 형성된다. 그 후, 반도체칩(1) 및 회로 기판(2)이 더 냉각되어, 상온까지 강온된다. 이것에 의해, 실장 구조가 얻어진다.
이상의 반도체칩 실장 공정(도 9의 단계 c11)에 있어서, 땜납 용융 중에, 회로 기판(2)의 배리어메탈 전극(10) 및 반도체칩(1) 상의 돌기형 전극(6)에 각각 함유되는 Ni원자의 확산이 진행되어, 배리어메탈 전극(10)과 돌기형 전극(6)의 양측에 합금층(8)이 성장한다. 이 실시의 형태 2에서는, 배리어메탈 전극(10)과 돌기형 전극(6)의 양측의 합금층(8)이 각각 성장하여, 서로 연결되고, 그 양측의 합금층(8)이 연결된 부분이 땜납(9)으로 둘러싸일 때까지, 반도체칩(1)이 회로 기판(2)을 향해 가압된 채로 유지된다.
이와 같이, 이 실시의 형태 2에 있어서의 실장 구조의 제조 방법은, 전극 단자(4) 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극(6)과, 전극 단자(5) 상에 설치된 면형 전극의 일례인 배리어메탈 전극(10)을 접합하기 위한 땜납(9)을 용융시키고, 돌기형 전극(6)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 합금층(8) 및 배리어메탈 전극(10)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 합금층(8)을 성장시키는 공정과, 땜납(9)을 냉각하여, 합금층(8)보다 저탄성률의 땜납(9)으로 합금층(8)이 둘러싸인 단면 구조를 가지며 전극 단자(4)와 전극 단자(5)를 접속하는 접합부를 형성하는 공정을 구비하고 있다.
이 실시의 형태 2에 의하면, 회로 기판(2)의 전극 단자(5) 상에, 돌기형 전극(7) 대신에 면형의 전극이 설치된다. 이 때문에, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부에 있어서의 땜납의 함유율, 즉 Sn의 함유율이, 상시 서술한 실시의 형태 1보다 증가한 실장 구조가 얻어지므로, 접합부의 탄성률을, 상시 서술한 실시의 형태 1보다 낮게 하는 것이 가능해진다. 따라서, 반도체칩(1)의 전극 단자(4)의 바로 아래의 취약한 저유전율 절연층(3)이, Ultra low-k층보다 취약한 extremely low-k층이어도, 저유전율 절연층(3)의 박리 및 균열(크랙)의 방지를 도모할 수 있으므로, 보다 높은 접속 신뢰성을 확보할 수 있는 실장 구조가 얻어진다.
(실시의 형태 3)
계속하여, 실시의 형태 3에 대해서, 상시 서술한 실시의 형태 1과 상이한 점을 설명하고, 실시의 형태 1과 중복되는 설명은 적절히 생략한다. 이 실시의 형태 3은, 회로 기판(2)의 전극 단자(5) 상에, 돌기형 전극(7) 대신에, 반도체칩(1) 상의 돌기형 전극(6)보다 저탄성률의 금속으로 구성된 기둥형상의 전극이 설치되어 있는 점에서, 실시의 형태 1과 상이하다.
도 11은 본 실시의 형태 3에 있어서의 실장 구조를 설명하기 위한 확대 단면도이다. 이 실시의 형태 3에 있어서도, 실시의 형태 1과 마찬가지로, 반도체칩(1)의 전극 단자(4) 및 회로 기판(2)의 전극 단자(5)의 각각의 재료로서 Al가 선택되며, 반도체칩(1) 상의 돌기형 전극(6)의 주성분이 Ni이고, 땜납(9)의 주성분이 Sn인 경우에 대해서 설명한다.
또한, 이 실시의 형태 3에서는, 반도체칩(1)의 외형은 4mm×4mm의 직사각형 형상이며, 반도체칩(1)의 두께는 0.2mm이다. 회로 기판(2)의 외형은 8mm×8mm의 직사각형 형상이며, 회로 기판(2)의 두께는 0.5mm이다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는 모두, 직경 20μm의 원형 형상이며, 40μm의 전극 단자간 피치로, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)의 각각의, 절연막으로부터 노출되는 면은 모두, 직경 10μm의 원형 형상이다. 전극 단자(4 및 5)의 각각의 두께는 1.0~2.0μm이다.
도 11에 나타내는 바와 같이, 이 실시의 형태 3에서는, 회로 기판(2)의 전극 단자(5) 상에, 기둥형 전극의 일례로서, Cu를 주성분으로 하는 원기둥형 전극(13)이 형성되어 있으며, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는, 반도체칩(1)의 전극 단자(4) 상에 설치된, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(6)과, 회로 기판(2)의 전극 단자(5) 상에 설치된 원기둥형 전극(13)과, 제1~제3 합금층(14~16)과, 돌기형 전극(6), 원기둥형 전극(13) 및 합금층(14~16)보다 저탄성률의 금속의 일례인 땜납(9)에 의해, 전기적 및 기계적으로 접속되어 있다. 따라서, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부는, 돌기형 전극(6)과, 원기둥형 전극(13)과, 제1~제3 합금층(14~16)과, 땜납(9)으로 이루어진다.
상세하게는, 도 11에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4) 상에 설치된 돌기형 전극(6)의 표면에는 제1 합금층(14)이 형성되어 있으며, 회로 기판(2)의 전극 단자(5) 상에 설치된 원기둥형 전극(13)의 정상면에는 제2 합금층(15)이 형성되어 있다. 제1 합금층(14)과 제2 합금층(15)은, 땜납(9) 및 제3 합금층(16)을 통하여 전기적 및 기계적으로 접속되어 있다. 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 원기둥형 전극(13)의 사이에 개재하는 제3 합금층(16)은, 그 제3 합금층(16)의 주위를 둘러싸는 땜납(9)과도 접합되어 있다. 이 실시의 형태 3에서는, 제1 합금층(14)은, 두께가 1~5μm가 되도록 성장시킨다. 또, 제2 합금층(15)과 제3 합금층(16)은, 두께가 2μm~10μm가 되도록 성장시킨다.
반도체칩(1) 상의 돌기형 전극(6)으로부터 성장하는 제1 합금층(14)은, Ni3Sn4, Ni3Sn2, Ni3Sn, Ni3SnP 등으로 이루어진다. 이 실시의 형태 3에서는, 제1 합금층(14)이, Ni3Sn4 등의 Ni-Sn합금으로 구성되는 경우에 대해서 설명한다. 이하, 제1 합금층(14)을 Ni-Sn(니켈주석) 합금층(14)으로 칭한다. 또, 이 실시의 형태 3에서는, 회로 기판(2) 상의 원기둥형 전극(13)으로부터 성장하는 제2 합금층(15)이, 예를 들면 Cu3Sn, Cu6Sn5 등의 Sn-Cu합금으로 구성되며, 제1 합금층(14)과 제2 합금층(15)의 계면에서 성장한 제3 합금층(16)이 (Cu, Ni)6Sn5, (Ni, Cu)3Sn2 등의 Ni-Sn-Cu합금으로 구성되는 경우에 대해서 설명한다. 이하, 제2 합금층(15)을 Sn-Cu(주석구리) 합금층(15)으로 칭하고, 제3 합금층(16)을 Ni-Sn-Cu(니켈주석구리) 합금층(16)으로 칭한다.
또한, 도시하지 않지만, 상시 서술한 실시의 형태 1 및 2와 마찬가지로, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)은, 땜납(9) 중에 각각 다수 배치되어 있으며, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부는, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)보다 저탄성률의 금속의 일례인 땜납(9)으로, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)이 각각 둘러싸인 단면 구조를 포함한다.
계속하여, 본 실시의 형태 3에 있어서의 실장 구조의 제조 방법에 대해서 설명한다. 도 12는 본 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 나타내는 플로차트이며, 도 13a~도 13g는 각각 본 실시의 형태 3에 있어서의 실장 구조의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 13a~도 13d에 나타내는 바와 같이, 상시 서술한 실시의 형태 1과 마찬가지로, 우선, 반도체칩(1)의 전극 단자(4) 상에, 둘레부에 곡률을 가지는 형상의 일례인, 구형의 일부를 평평하게 한 형상의 돌기형 전극(6)이, 무전해 도금법에 의해 형성된다(도 12의 단계 a1). 다음에, 그 돌기형 전극(6) 상에 땜납분(9a)이 공급된다(도 12의 단계 a2). 그 후, 반도체칩(1)이 가열되어, 땜납 융점 이상으로 승온됨으로써, 땜납분(9a)이 용융된다(도 12의 단계 a3). 그 결과, 돌기형 전극(6)에, 땜납(9)이 돔형상으로 프리코트된다. 이와 같이 반도체칩(1)에 대해 실시의 형태 1에서 설명한 처리와 동일한 처리가 행해지는 과정에서, 돌기형 전극(6)과 땜납(9) 계면에, 다수의 패각 형상의 Ni-Sn합금층(14)이 형성되어 성장한다. 이 실시의 형태 3에서는, 돌기형 전극(6)의 높이는 10μm, 돌기형 전극(6)의 저부의 반경은 30μm이다.
한편, 도 13e 및 도 13f에 나타내는 바와 같이, 회로 기판(2)의 전극 단자(5) 상에는, 스퍼터링법, 전해 도금법, 및 포토리소그래피에 의해, 정상면이 땜납(9)으로 덮인 원기둥형 전극(13)이 형성된다(도 12의 단계 b21). 구체적으로는, 회로 기판(2)의 전극 단자(5) 상에, 우선 스퍼터법에 의해, 예를 들면 Ti/W/Cu로 이루어지는 시드층(17)이 형성된다. 다음에, 전해 도금법에 의해, 시드층(17) 상에 Cu가 퇴적된다. 그 후, 또한 전해 도금법에 의해, Cu 상에 땜납이 퇴적된다. 다음에, 포트리소그래피에 의해, 불필요한 시드층(17), Cu 및 땜납이 제거된다. 이것에 의해, 정상면이 땜납(9)으로 덮인 원기둥형 전극(13)이 형성된다. 이 실시의 형태 3에서는, 원기둥형 전극(13)의 높이는 10~15μm, 원기둥형 전극의 직경은 18~22μm이다.
다음에, 도 13g에 나타내는 바와 같이, 반도체칩(1)의 전극 단자(4)가 회로 기판(2)의 전극 단자(5)와 위치 맞춤된 후, 반도체칩(1) 및 회로 기판(2)이 가열되면서, 반도체칩(1)이 회로 기판(2)을 향해 가압되고, 반도체칩(1)이 회로 기판(2) 상에 탑재된다(도 12의 단계 c21).
구체적으로는, 우선, N2 등의 불활성 가스 분위기 하에서 반도체칩(1) 및 회로 기판(2)이 가열되어, 양자에 설치된 땜납(9)이, 땜납 융점 이상의 온도(예를 들면 220~260℃)로 승온된다. 이것에 의해, 땜납(9)이 용융된다. 이 때, 반도체칩(1) 상의 돌기형 전극(6)의 표면에서 Ni-Sn합금층(14)이 성장하기 시작한다.
다음에, 반도체칩(1) 상의 땜납(9)과 회로 기판(2) 상의 땜납(9)이 모두 용융된 채로, 반도체칩(1)이 회로 기판(2)을 향해 가압된다. 이것에 의해, 반도체칩(1) 상의 용융 땜납(9)과, 회로 기판(2) 상의 용융 땜납(9)이 서로 섞임과 함께, 반도체칩(1) 상의 돌기형 전극(6)에 함유되는 Ni원자의 확산이 진행되어, 돌기형 전극(6) 상의 Ni-Sn합금층(14)이 성장한다. 그 한편, 회로 기판(2) 상의 원기둥형 전극(13)에 함유되는 Cu원자가 용융된 땜납 중에 확산되고, 원기둥형 전극(13)과 땜납(9) 계면에 다수의 패각 형상의 Sn-Cu합금층(15)이 형성된다.
다음에, 반도체칩(1) 및 회로 기판(2)이 냉각되어, 땜납 응고점 이하에까지 강온된다. 이것에 의해, 땜납(9)이 응고된다. 그 후, 반도체칩(1) 및 회로 기판(2)이 더 냉각되어, 상온까지 강온된다. 이것에 의해, 실장 구조가 얻어진다.
이 실시의 형태 3에서는, 그 후, 반도체칩(1)과 회로 기판(2)에 하중이 부여되어 있지 않은 실장 구조가, 예를 들면 N2 리플로우 노, 환원 리플로우 노 등의 가열 수단에 의해 가열된다. 이것에 의해, 실장 구조가, 다시, 땜납 융점 이상으로 승온되어, 땜납 융점 이상의 온도인 채로 일정 시간 유지된다. 이 과정에서, 원기둥형 전극(13)으로부터 Sn-Cu합금층(15)이 성장하는 한편, 돌기형 전극(6) 상의 Ni-Sn합금층(14)이 또한 성장한다. 그리고, Sn-Cu합금층(15)이 Ni-Sn합금층(14)에 도달하여, Ni-Sn합금층(14)과 Sn-Cu합금층(15) 계면에, Ni-Sn-Cu합금층(16)이 형성된다.
이 실시의 형태 3에서는, 돌기형 전극(6)으로부터 성장하는 Ni-Sn합금층(14)과 원기둥형 전극(13)으로부터 성장하는 Sn-Cu합금층(15)이 연결되어, 양측의 합금층(14, 15)의 계면으로부터 Ni-Sn-Cu합금층(16)이 성장하고, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)보다 저탄성률의 금속의 일례인 땜납(9)에 의해, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)이 둘러싸일 때까지, 실장 구조가 땜납 융점 이상의 온도로 유지된다. 적합하게는, 돌기형 전극(6)의 표면의 일부와 원기둥형 전극(13)의 표면의 일부가, Ni-Sn-Cu합금층(16) 만을 통하여 전기적 및 기계적으로 접속할 때까지, Ni-Sn-Cu합금층(16)을 성장시킨다.
그 후, 실장 구조가 냉각되어, 땜납 응고점 이하에까지 강온된다. 이것에 의해, 땜납(9)이 응고하여, 도 13g에 나타내는 접합부가 형성된다. 그 후, 실장 구조가 또한 냉각되어, 상온까지 강온된다. 이것에 의해, 원하는 실장 구조가 얻어진다.
이와 같이, 반도체칩(1)이 회로 기판(2)에 실장된 실장 구조를 얻은 후에, 그 실장 구조를 다시 가열함으로써, 접합부 내의 합금층(14, 15 및 16)을 성장시키는 프로세스에 의하면, 상온까지 강온된 복수의 실장 구조를, 예를 들면 N2 리플로우 노, 환원 리플로우 노 등의 가열 수단에 의해 일괄하여 가열하여, 각 실장 구조의 접합부 내의 합금층(14, 15 및 16)을 일괄하여 성장시키는 것이 가능해지므로, 생산성의 향상을 도모하는 것이 가능해진다. 단, 반도체칩(1)을 회로 기판(2)에 실장할 때에, 가열을 계속함으로써, 합금층(14, 15 및 16)을 성장시킬 수도 있다.
이상과 같이, 이 실시의 형태 3에 있어서의 실장 구조의 제조 방법은, 전극 단자(4) 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극(6)과, 전극 단자(5) 상에 설치된 기둥형 전극의 일례인 원기둥형 전극(13)을 접합하기 위한 땜납(9)을 용융시켜, 돌기형 전극(6)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 Ni-Sn합금층(14), 원기둥형 전극(13)을 구성하는 금속(구리)과 땜납(9)을 구성하는 금속(주석)으로 이루어지는 Sn-Cu합금층(15), 및, 돌기형 전극(6)을 구성하는 금속(니켈)과 땜납(9)을 구성하는 금속(주석)과 원기둥형 전극(13)을 구성하는 금속(구리)으로 이루어지는 Ni-Sn-Cu합금층(16)을 성장시키는 공정과, 땜납(9)을 냉각하여, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)보다 저탄성률의 땜납(9)으로, Ni-Sn합금층(14), Sn-Cu합금층(15) 및 Ni-Sn-Cu합금층(16)이 둘러싸인 단면 구조를 가지며 전극 단자(4)와 전극 단자(5)를 접속하는 접합부를 형성하는 공정을 구비한다. 또한, 원기둥형 전극(13)을 구성하는 금속(구리)이, 돌기형 전극(6)을 구성하는 금속(니켈)보다 저탄성률이므로, 접합부의 합금층에 있어서, 돌기형 전극(6)을 구성하는 금속(니켈)보다 저탄성률의 금속의 함유율이, 실시의 형태 1보다 증가한다.
이 실시의 형태 3에 의하면, 원기둥형 전극(13)이, 돌기형 전극(6)을 구성하는 금속(Ni)보다 저탄성률의 금속(Cu)으로 구성되어 있으므로, Ni보다 저탄성률의 Cu가 합금층에 포함된다. 이 때문에, 반도체칩(1)의 전극 단자(4)의 바로 아래의 취약한 저유전율 절연층(3)이, Ultra low-k층보다 취약한 extremely low-k층이어도, 저유전율 절연층(3)의 박리 및 균열(크랙)의 방지를 도모할 수 있으므로, 보다 높은 접속 신뢰성을 확보할 수 있는 실장 구조가 얻어진다.
(실시의 형태 4)
계속하여, 실시의 형태 4에 대해서, 상시 서술한 실시의 형태 1과 상이한 점을 설명하고, 실시의 형태 1과 중복되는 설명은 적절히 생략한다. 이 실시의 형태 4는, 반도체칩(1)의 외주부에 배치되어 있는 적어도 1개의 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율이, 반도체칩(1)의 중앙부에 배치되어 있는 적어도 1개의 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율보다 높은 점에서, 상시 서술한 실시의 형태 1과 상이하다. 땜납 비율 최대 단면 위치란, 접합부 내에서 땜납(9)의 비율이 가장 높아지는 단면 위치이다.
도 14a는 본 실시의 형태 4에 있어서의 실장 구조를 설명하기 위한 단면도이다. 이 실시의 형태 4에서는, 반도체칩(1)은, 직사각형 형상의 외형을 가진다. 또, 도 14a에 나타내는 바와 같이, 이 실시의 형태 4에서는, 반도체칩(1)이 실시의 형태 1보다 얇고, 또한 실시의 형태 1보다 휘어져 있으며, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이의 거리가, 반도체칩(1)의 중앙부로부터 반도체칩(1)의 모서리 부분에 가까워짐에 따라 증가하고 있다.
도 14b는, 도 14a에 나타내는 E-E선을 따라, 직사각형 형상의 외형을 가지는 반도체칩(1)의 모서리 부분에 배치된 접합부를 땜납 비율 최대 단면 위치에서 절단한 단면을 나타내고 있다. 도 14c는, 도 14a에 나타내는 F-F선을 따라, 직사각형 형상의 외형을 가지는 반도체칩(1)의 중앙부에 배치된 접합부를 땜납 비율 최대 단면 위치에서 절단한 단면을 나타내고 있다.
이 실시의 형태 4의 실장 구조에서는, 도 14b 및 도 14c로부터 분명한 바와 같이, 반도체칩(1)의 모서리 부분에 배치되어 있는 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율이, 반도체칩(1)의 중앙부에 배치되어 있는 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율보다 높다.
이 실시의 형태 4에서는, 반도체칩(1)의 외형은 4mm×4mm의 직사각형 형상이며, 반도체칩(1)의 두께는 0.05mm이다. 회로 기판(2)의 외형은 8mm×8mm의 직사각형 형상이며, 회로 기판(2)의 두께는 0.5mm이다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)는 모두, 직경 25μm의 원형 형상이며, 50μm의 전극 단자간 피치로, 바둑판형으로 등간격으로 넓혀져 배치되어 있다. 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)의 각각의, 절연막으로부터 노출되는 면은 모두, 직경 15μm의 원형 형상이다. 전극 단자(4 및 5)의 각각의 두께는 1.0μm이다.
계속하여, 이 실시의 형태 4에 있어서의 실장 구조의 제조 방법에 대해서 설명한다. 이 실시의 형태 4에 있어서의 실장 구조의 제조 방법에서는, 상시 서술한 실시의 형태 1과 마찬가지로, 반도체칩(1) 상에 돌기형 전극(6)이 형성되며, 그 돌기형 전극(6)에, 땜납(9)이 돔형상으로 프리코트된다. 그 한편, 상기 서술한 실시의 형태 1과 마찬가지로, 회로 기판(2) 상에 돌기형 전극(7)이 형성되며, 그 돌기형 전극(7)에, 땜납(9)이 돔형상으로 프리코트된다.
그 후, 우선, N2 등의 불활성 가스 분위기 하에서 반도체칩(1) 및 회로 기판(2)이 가열되어, 양자에 설치된 땜납(9)이, 땜납 융점 이상의 온도(예를 들면 220~260℃)로 승온된다. 다음에, 반도체칩(1) 상의 땜납(9)과 회로 기판(2) 상의 땜납(9)이 모두 용융된 채로, 반도체칩(1)이 회로 기판(2)을 향해 가압된다. 이것에 의해, 반도체칩(1) 상의 용융 땜납(9)과, 회로 기판(2) 상의 용융 땜납(9)이 서로 섞인다.
다음에, 이 실시의 형태 4에서는, 가압 동작이 정지되고, 반도체칩(1)과 회로 기판(2)이 서로 미는 압력이 해제된다. 이것에 의해, 반도체칩(1)이 실시의 형태 1보다 휘어진다. 즉, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부는, 반도체칩(1)의 중앙부에 배치된 접합부보다 높다. 또한, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부의 높이가, 실시의 형태 1보다 높고, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부의 높이와, 반도체칩(1)의 중앙부에 배치된 접합부의 높이의 차는, 실시의 형태 1보다 크다. 따라서, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부에 포함되는 땜납(9)은, 실시의 형태 1보다 늘려져 있다. 따라서, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부의 단면적이, 반도체칩(1)의 중앙부에 배치된 접합부의 단면적보다 작아진다. 이 결과, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치되어 있는 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율이, 반도체칩(1)의 중앙부에 배치되어 있는 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율보다 높아진다.
다음에, 반도체칩(1) 및 회로 기판(2)이 냉각되어, 땜납 응고점 이하에까지 강온된다. 이것에 의해, 서로 섞인 땜납(9)이 응고되어, 땜납 접합부가 형성된다. 즉, 반도체칩(1)의 전극 단자(4)와 회로 기판(2)의 전극 단자(5)를 접속하는 접합부가 형성된다. 그 후, 반도체칩(1) 및 회로 기판(2)이 더 냉각되어, 상온까지 강온된다. 이것에 의해, 실장 구조가 얻어진다.
이와 같이, 이 실시의 형태 4에 있어서의 실장 구조의 제조 방법에서는, 땜납(9)을 용융시키는 공정에 있어서, 반도체칩(1)의 외주부에 배치되어 있는 적어도 1개의 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율이, 반도체칩(1)의 중앙부에 배치되어 있는 적어도 1개의 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율보다 높아지도록, 반도체칩(1)과 회로 기판(2)이 서로 미는 압력이 감압된다.
이 실시의 형태 4에 의하면, 반도체칩(1)의 외주부(적어도 모서리 부분)에 배치된 접합부에 있어서의 탄성률이 낮은 Sn의 함유율이, 실시의 형태 1보다 높아지므로, 반도체칩(1)의 외주부(적어도 모서리 부분)에 있어서, 반도체칩(1)의 전극 단자(4)가 받는 인장 응력이, 실시의 형태 1보다 완화된다. 따라서, 열팽창이나 진동에 기인하여 반도체칩(1)의 전극 단자(4)의 바로 아래의 층에 작용하는 인장 응력이 가장 커지는 반도체칩(1)의 모서리 부분에 있어서, 그 반도체칩(1)의 모서리 부분에 배치된 전극 단자(4)의 바로 아래의 취약한 저유전율 절연층(3)의 박리 및 균열(크랙)이 보다 한층 억제된다.
또한, 실시의 형태 2에서 설명한 실장 구조에 대해, 이 실시의 형태 4에서 설명한 제조 방법을 적용함으로써, 반도체칩(1)의 외주부(반도체칩(1)의 외형이 직사각형 형상인 경우에는, 적어도 반도체칩(1)의 모서리 부분)에 배치된 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율을, 실시의 형태 2보다 높게 할 수 있다. 마찬가지로, 실시의 형태 3에서 설명한 실장 구조에 대해, 이 실시의 형태 4에서 설명한 제조 방법을 적용함으로써, 반도체칩(1)의 외주부(반도체칩(1)의 외형이 직사각형 형상인 경우에는, 적어도 반도체칩(1)의 모서리 부분)에 배치된 접합부에 있어서의 땜납 비율 최대 단면 위치에서의 땜납(9)의 비율을, 실시의 형태 3보다 높게 할 수 있다.
(실시의 형태 5)
계속하여, 실시의 형태 5에 대해서, 상시 서술한 실시의 형태 1과 상이한 점을 설명하고, 실시의 형태 1과 중복되는 설명은 적절히 생략한다. 이 실시의 형태 5는, 단위 시간당 흐르는 전류의 전류값이 다른 접합부보다 큰 접합부에 있어서의 땜납(9)의 함유율이, 다른 접합부보다 작은 점에서, 상시 서술한 실시의 형태 1과 상이하다. 따라서, 이 실시의 형태 5에 있어서의 실장 구조를 포함하는 반도체 장치가 실제로 사용될 때에 대전류가 흐르는 합금층(8)은, 실시의 형태 1보다 성장하여 안정되어 있다.
도 15a는 본 실시의 형태 5에 있어서의 실장 구조를 설명하기 위한 평면도이다. 도 15a에 나타내는 바와 같이, 회로 기판(2)의 전극 단자(5)가 배치되어 있는 면의, 전극 단자(5)가 배치되어 있는 영역의 주위에, 전원 등에 전기적으로 접속하는 대전류 통전용 패드(18, 19)가 배치되어 있다. 대전류 통전용 패드(18, 19)는, 회로 기판(2)의 전극 단자(5) 중, 소정의 전극 단자(5a, 5b)에 배선을 통하여 전기적으로 접속되어 있다. 이 실시의 형태 5에서는, 대전류 통전용 패드(18, 19)는, 각각, 외형이 직사각형 형상의 반도체칩(1)의 전극 단자(4) 중 반도체칩(1)의 모서리 부분에 배치되어 있는 2개의 전극 단자(4)에 각각 대향하는 전극 단자(5a, 5b)에, 전기적으로 접속되어 있다.
도 15b는, 대전류 통전용 패드(18)에 전기적으로 접속하는 전극 단자(5a) 상의 접합부를, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이에 위치하는 평면에서 절단한 단면을 나타내고 있다. 또, 도 15c는, 대전류 통전용 패드(18)에 전기적으로 접속하는 전극 단자(5a)의 가까이에 배치되어 있으며, 또한 대전류 통전용 패드(18, 19)에 전기적으로 접속되어 있지 않은 전극 단자(5c) 상의 접합부를, 반도체칩(1) 상의 돌기형 전극(6)과 회로 기판(2) 상의 돌기형 전극(7)의 사이에 위치하는 평면에서 절단한 단면을 나타내고 있다. 즉, 전극 단자(5c)도, 외형이 직사각형 형상인 반도체칩(1)의 전극 단자(4) 중 반도체칩(1)의 모서리 부분에 배치되어 있는 전극 단자(4)에 대향하고 있다. 단, 전극 단자(5c)에는 대전류가 흐르지 않는다.
도 15b 및 도 15c에 나타내는 바와 같이, 가까운 위치에 배치되어 있는 전극 단자(5a, 5c)여도, 대전류 통전용 패드(18)에 전기적으로 접속하는 전극 단자(5a) 상의 접합부 내의 합금층(8)의 단면적은, 대전류 통전용 패드(18, 19)에 전기적으로 접속되어 있지 않은 전극 단자(5c) 상의 접합부 내의 합금층(8)의 단면적보다 커져 있다. 즉, 대전류 통전용 패드(18)에 전기적으로 접속하는 전극 단자(5a) 상의 접합부 내의 합금층(8)은, 대전류 통전용 패드(18, 19)에 전기적으로 접속되어 있지 않은 전극 단자(5c) 상의 접합부 내의 합금층(8)보다 성장하여, 안정되어 있다.
계속하여, 이 실시의 형태 5에 있어서의 실장 구조의 제조 방법에 대해서 설명한다. 이 실시의 형태 5에 있어서의 제조 방법은, 반도체칩(1)을 회로 기판(2) 상에 실장하는 공정 후에, 이 실시의 형태 5에 있어서의 실장 구조를 포함하는 반도체 장치가 실제로 사용될 때에 대전류가 흐르는 접합부에만 대전류를 흐르게 하여, 그 대전류가 흐르는 접합부 내의 합금층(8)을 보다 성장시키는 공정을 구비하는 점에서, 상시 서술한 실시의 형태 1과 상이하다. 상세하게는, 이 실시의 형태 5에 있어서의 제조 방법은, 반도체칩(1)을 회로 기판(2) 상에 실장하는 공정 후에, 대전류 통전용 패드(18, 19) 만을 통전시켜, 회로 기판(2)의 전극 단자(5a, 5b) 상의 접합부 내의 합금층(8)의 성장을 촉진시키는 공정을 구비한다.
이 실시의 형태 5에 의하면, 반도체 장치가 실제로 사용될 때에, 회로 기판(2)의 전극 단자(5a, 5b) 상의 돌기형 전극(6 및 7)에 함유되는 Ni원자 및, 회로 기판(2)의 전극 단자(5a, 5b) 상의 땜납(9)에 함유되는 Sn원자의, 일렉트로 마이그레이션 현상에 의한 이동이 억제되어, 합금층(8)의 성장이 억제된다. 즉, 반도체 장치가 실제로 사용될 때에 대전류가 흐르는 전극 단자(5a, 5b) 상의 합금층(8)은 안정되어 있다. 따라서, 보다 안정된 접속 신뢰성을 확보할 수 있는 실장 구조체가 얻어진다.
또한, 다른 실시의 형태 2 내지 4에서 설명한 실장 구조에 대해, 이 실시의 형태 5에서 설명한 제조 방법을 적용하면, 반도체 장치가 실제로 사용될 때에 대전류가 흐르는 접합부 내의 합금층을 성장시켜, 안정시킬 수 있다.
<산업상의 이용 가능성>
본 발명은, 특히 전극 단자의 협피치화가 진전하는 반도체칩이나, 저유전율 재료로 이루어지는 층간 절연막을 가지는 반도체칩 등을 회로 기판에 실장하는 실장 분야에 있어서 유용하다.

Claims (29)

  1. 복수개의 제1 전극 단자를 가지는 전자 부품과,
    복수개의 제2 전극 단자를 가지는 기판과,
    합금과 상기 합금보다 저탄성률의 금속을 포함하고 상기 합금이 상기 저탄성률의 금속으로 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 구비한, 실장 구조.
  2. 청구항 1에 있어서,
    적어도 1개의 상기 접합부가, 상기 제1 전극 단자측으로부터 성장한 합금과 상기 제2 전극 단자측으로부터 성장한 합금이 연결되어 있는 부분을 가지며, 그 연결되어 있는 부분의 합금이, 상기 저탄성률의 금속으로 둘러싸여 있는, 실장 구조.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 저탄성률의 금속의 비율이 최대가 되는 단면에 있어서의 상기 저탄성률의 금속의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 저탄성률의 금속의 비율이 최대가 되는 단면에 있어서의 상기 저탄성률의 금속의 비율보다 높은, 실장 구조.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 접합부가 제1 접합부와 제2 접합부를 포함하며,
    상기 제1 접합부를 단위 시간당 흐르는 전류의 전류값이, 상기 제2 접합부를 단위 시간당 흐르는 전류의 전류값보다 큰 경우, 상기 제1 접합부에 있어서의 상기 저탄성률의 금속의 함유율이, 상기 제2 접합부에 있어서의 상기 저탄성률의 금속의 함유율보다 작은, 실장 구조.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 접합부가, 상기 전자 부품의 상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제1 돌기형 전극을 포함하는, 실장 구조.
  6. 청구항 5에 있어서,
    상기 접합부가, 상기 기판의 상기 제2 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제2 돌기형 전극을 더 포함하는, 실장 구조.
  7. 청구항 6에 있어서,
    상기 저탄성률의 금속이 땜납인, 실장 구조.
  8. 청구항 5에 있어서,
    상기 접합부가, 상기 기판의 상기 제2 전극 단자 상에 설치된 면형 전극을 더 포함하는, 실장 구조.
  9. 청구항 8에 있어서,
    상기 저탄성률의 금속이 땜납인, 실장 구조.
  10. 청구항 5에 있어서,
    상기 접합부가, 상기 기판의 상기 제2 전극 단자 상에 설치된 기둥형 전극을 더 포함하는, 실장 구조.
  11. 청구항 10에 있어서,
    상기 저탄성률의 금속이 땜납인, 실장 구조.
  12. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 합금이 니켈 주석 합금을 포함하며, 상기 저탄성률의 금속이 주석을 포함하는, 실장 구조.
  13. 청구항 5에 있어서,
    상기 제1 돌기형 전극이 니켈을 포함하고, 상기 합금이 니켈 주석 합금을 포함하며, 상기 저탄성률의 금속이 주석을 포함하는, 실장 구조.
  14. 청구항 6에 있어서,
    상기 제1 돌기형 전극이 니켈을 포함하고, 상기 제2 돌기형 전극이 니켈을 포함하며, 상기 합금이 니켈 주석 합금을 포함하고, 상기 저탄성률의 금속이 주석을 포함하는, 실장 구조.
  15. 청구항 8에 있어서,
    상기 제1 돌기형 전극이 니켈을 포함하고, 상기 면형 전극이 니켈을 포함하며, 상기 합금이 니켈 주석 합금을 포함하고, 상기 저탄성률의 금속이 주석을 포함하는, 실장 구조.
  16. 청구항 10에 있어서,
    상기 제1 돌기형 전극이 니켈을 포함하고, 상기 기둥형 전극이 구리를 포함하며, 상기 합금이 니켈 주석 합금, 주석 구리 합금 및 니켈 주석 구리 합금을 포함하고, 상기 저탄성률의 금속이 주석을 포함하는, 실장 구조.
  17. 청구항 1 내지 청구항 16 중 어느 한 항에 있어서,
    상기 합금이 그 표면에 미소한 요철을 가지는, 실장 구조.
  18. 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서,
    상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제1 돌기형 전극과, 상기 제2 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 제2 돌기형 전극을 접합하기 위한 땜납을 용융시켜, 상기 제1 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금 및 상기 제2 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금을 성장시키는 공정과,
    상기 땜납을 냉각하여, 상기 제1 및 제2 합금보다 저탄성률의 상기 땜납으로 상기 제1 및 제2 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하는, 실장 구조의 제조 방법.
  19. 청구항 18에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되도록, 상기 제1 합금과 상기 제2 합금을 성장시키는, 실장 구조의 제조 방법.
  20. 청구항 18 또는 청구항 19에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율보다 높아지도록, 상기 전자 부품과 상기 기판이 서로 미는 압력을 감압시키는, 실장 구조의 제조 방법.
  21. 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
    상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1 및 제2 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는, 실장 구조의 제조 방법.
  22. 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서,
    상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극과, 상기 제2 전극 단자 상에 설치된 면형 전극을 접합하기 위한 땜납을 용융시켜, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금 및 상기 면형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금을 성장시키는 공정과,
    상기 땜납을 냉각하여, 상기 제1 및 제2 합금보다 저탄성률의 상기 땜납으로 상기 제1 및 제2 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하는, 실장 구조의 제조 방법.
  23. 청구항 22에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되도록, 상기 제1 합금과 상기 제2 합금을 성장시키는, 실장 구조의 제조 방법.
  24. 청구항 22 또는 청구항 23에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율보다 높아지도록, 상기 전자 부품과 상기 기판이 서로 미는 압력을 감압시키는, 실장 구조의 제조 방법.
  25. 청구항 22 내지 청구항 24 중 어느 한 항에 있어서,
    상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1 및 제2 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는, 실장 구조의 제조 방법.
  26. 복수개의 제1 전극 단자를 가지는 전자 부품이 복수개의 제2 전극 단자를 가지는 기판 상에 실장된 실장 구조를 제조하는 방법으로서,
    상기 제1 전극 단자 상에 설치된, 둘레부에 곡률을 가지는 형상의 돌기형 전극과, 상기 제2 전극 단자 상에 설치된 기둥형 전극을 접합하기 위한 땜납을 용융시켜, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제1 합금, 상기 기둥형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속으로 이루어지는 제2 합금, 및, 상기 돌기형 전극을 구성하는 금속과 상기 땜납을 구성하는 금속과 상기 기둥형 전극을 구성하는 금속으로 이루어지는 제3 합금을 성장시키는 공정과,
    상기 땜납을 냉각하여, 상기 제1, 제2 및 제3 합금보다 저탄성률의 상기 땜납으로, 상기 제1, 제2 및 제3 합금이 둘러싸인 단면 구조를 가지며 상기 제1 전극 단자와 상기 제2 전극 단자를 접속하는 접합부를 형성하는 공정을 구비하고, 상기 기둥형 전극을 구성하는 금속이, 상기 돌기형 전극을 구성하는 금속보다 저탄성률인, 실장 구조의 제조 방법.
  27. 청구항 26에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 제1 합금과 상기 제2 합금이 연결되어, 상기 제1 합금과 상기 제2 합금의 계면으로부터 상기 제3 합금이 성장하도록, 상기 제1 합금, 상기 제2 합금 및 상기 제3 합금을 성장시키는, 실장 구조의 제조 방법.
  28. 청구항 26 또는 청구항 27에 있어서,
    상기 땜납을 용융시키는 공정에 있어서, 상기 전자 부품의 외주부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율이, 상기 전자 부품의 중앙부에 배치되어 있는 적어도 1개의 상기 접합부 내의, 상기 땜납의 비율이 최대가 되는 단면에 있어서의 상기 땜납의 비율보다 높아지도록, 상기 전자 부품과 상기 기판이 서로 미는 압력을 감압시키는, 실장 구조의 제조 방법.
  29. 청구항 26 내지 청구항 28 중 어느 한 항에 있어서,
    상기 땜납을 냉각시키는 공정 후에, 상기 접합부 중 소정의 접합부에 있어서 상기 제1~제3 합금이 성장하도록, 상기 소정의 접합부를 통전시키는 공정을 더 구비하는, 실장 구조의 제조 방법.
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