JP2008517475A - 電気接点を有する基板及びその製造方法 - Google Patents

電気接点を有する基板及びその製造方法 Download PDF

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Abstract

第１金属接点パッド（１３ａ〜１３ｄ）を有する第１基板（１０）を提供するものであり、第１接点パッド（１３ａ〜１３ｄ）は第２基板（２０）上の第２接点パッド（２３ａ〜２３ｄ）とはんだ付けされるものである。本発明によれば、前記第１基板の第１表面に対する、前記第１接点パッド（１３ａ〜１３ｄ）の最大平面伸張長さ（Ｄｉｎ）が２０μｍを超えないようにする。このように、第１基板（１０）及び第２基板（２０）が互いにはんだ付けされると、０またはほぼ０のスタンドオフ距離Ｘｉｎを達成することができる。この方法は例えば、「アンダーバンプメタライゼーション（ＵＢＭ）」及び、「はんだ浸漬バンピング（ＩＳＢ）」が、前記第１基板（１０）の製造に用いられるフリップチップ技術に適用することができる。

Description

本発明は、絶縁領域によって互いに分離された複数の第１金属接点パッドを有する第１表面を具える基板であって、これら第１接点パッドは、他の基板の第２表面上の第２接点パッドにはんだ付けされるべきものであり、前記基板上の前記第１接点パッドとこれに対応する前記他の基板上の第２接点パッドとが互いに対向するようになっている当該基板に関する。
本発明は更に、第１金属接点パッドを有する第１表面を具えた第１基板と、第２金属接点パッドを有する第２表面を具えた第２基板とが設けられた電子デバイスであって、前記第１接点パッドと前記第２接点パッドとが互いにはんだ付けされており、第１基板上の第１接点パッドと、これに対応する第２基板上の第２接点パッドとが互いに対向している当該電子デバイスに関する。
本発明は更に、このような基板を製造する方法に関する。
前記基板は、当該技術において幅広く用いられている。例えば、電子回路を有するダイは、良く知られている「フリップチップ技術」によって、「サポート」基板にダイを接続するための接点パッドをも有している。
「フリップチップ」という語は、「フェースダウン」方法によって直接、基板、ボード又は担体上に実装（装着）することができる電気素子または半導体デバイスを意味する。電気接続が、チップの表面上に形成された導電性バンプによって達成されるので、この実装処理が従来から「フェースダウン」と称されている。実装に際し、チップは、バンプが目的位置に正確に配置されている基板、ボード又は担体上で裏返しに（フリップ）される。それ故、このチップを「フリップチップ」と称している。フリップチップはワイヤボンドを必要としないので、対応する従来のワイヤボンドを用いる場合よりも、基板上に占めるスペースが少なくて足りる。
フリップチップは、伝統的な半導体パッケージとは構造的に異なるものであり、従って、必要とするアセンブリ処理もまた、従来の半導体アセンブリとは異なっている。フリップチップのアセンブリは、主たる３つの工程、すなわち、１）チップのバンピング工程、２）バンピングされたチップを基板又はボードへ「フェースダウン」で取り付ける工程、３）チップと基板又はボードとの間の隙間を、機械的に保護する非導電性材料で充填する処理であるアンダーフィル工程より成る。バンピング、取り付け及びアンダーフィルの工程で使用される材料及び技術を種々に異ならせると、フリップチップは、種々に異なる配列となる。
フリップチップのバンピング処理を行うための、多くの既知の処理のうちの１つには、
スパッタリング、めっき、印刷、又はこれらに類似する処理により接着パッド上に、いわゆる「アンダーバンプメタライゼーション（ＵＢＭ）」の金属化体を配置する処理が含まれるものである。これらを組み合わせることも可能であること勿論である。ＵＢＭは、はんだのぬれ性（湿潤性）が良好な無電解ＮｉＡｕをもって構成するのが好ましいが、他の物質の組み合わせを適用することもできる。より高い温度に用いられる他の例は、無電解ＮｉＰｄＡｕである。ＵＢＭ処理によれば、接着パッド上の表面安定化酸化物層が除去され、はんだのぬれ領域が規定される。次に、適切な方法、例えば蒸着、電気めっき、スクリーン印刷またはディスペンシングによりＵＢＭ上にはんだを堆積することができる。
ウエハバンピングを廉価に達成するために、はんだペーストのステンシル印刷が実行されており、フリップチップはんだ付けに大きく貢献している。費用効果以外の点では、無鉛合金を含む他のはんだペーストを用いることができる。しかしながら、入手しうるはんだペースト及びステンシルの幾何学的形状が原因で、現在この処理は、多量生産の場合２００μｍまで、試験的には１５０μｍまでのピッチに制限されている。
更なる他の方法は、いわゆる「はんだ浸漬バンピング（ＩＳＢ）」であり、この方法は電気めっきに代わる廉価な代替例として用いることができる。ＩＳＢは、通常は１００μｍから極めて微細なピッチの４０μｍまでの寸法を有するパッドに対して用いることができる。ＩＳＢでは、ウエハが液体はんだに浸され、ＵＢＭが湿潤され、小さいはんだキャップがＵＢＭ上に形成される。はんだキャップの高さは、パッドの寸法に著しく依存する。液体はんだの表面上に有機液体を配置することにより、はんだの酸化を防止し、湿潤性を向上させる。はんだ付けの後、残留物を容易に取り除くことができる。処理自体は、ウエハの寸法を制限するものではない。単体のダイを処理することも、同様に可能である。処理はまた、無鉛はんだの要求に適合するように変更することもできる。ＰｂＳｎ６３、ＳｎＢｉ４２、ＳｎＡｇ３．５、ＳｎＣｕ０．７のような他のはんだ材料を用いることもできる。
はんだバンピングのこの処理全体は一般に、ウエハのレベルで実行される。次に、はんだがバンピングされたウエハを個々のフリップチップに切断し、はんだを溶かすのに十分高い温度をアセンブリに与えることによって、これらフリップチップをボードまたは基板に装着し、これにより、相互接続を達成する。この目的のために、サーモードボンダ、すなわち選択して配置する手段が使用される。サーモードボンダの配置ヘッドは、リフロー処理を達成するのに充分な熱を提供することを目的として、フリップチップデバイスにエネルギーを供給するために用いられる。低融点の軟質はんだのはんだ浸漬バンピングと急速なサーモードボンディングとの組み合わせを、スマートタグ接着技術に代わるものとすることができる。
最後に、フリップチップデバイスに、アンダーフィル処理を行う。この処理は、しばしばフリップチップのエッジに沿うニードルディスペンシング処理によって達成される。この場合、毛管作用により、空間が満たされるまで、ディスペンシングされたアンダーフィル材料を内部へ吸引する。次に、熱硬化を実行して、不変的な結合を形成する。
本明細書において使用されている「基板」という用語は、フリップチップ技術における基板を意味するだけでなく、電子回路を含むダイをも含むことに留意しなければならない。チップ製造に関する、「基板」と「ダイ」との相違は、本発明にとっては問題とならないものである。用語「基板」が、そのチップに関連する意味において必要である場合は常に、これに代えて、用語「サポート基板」が用いられるものである。更にまた、対応する処理を使用する場合に、通常「アンダーバンプメタライゼーション」と称されていることは、本明細書では一般的な表現で、「金属接点パッド」と称することを考慮すべきである。この一般的な表現を用いる理由は、本発明が、フリップチップ技術にも、ＵＢＭ又はＩＳＢの処理にも限定されないた為である。
図１ａは、従来技術である基板４０の断面を示し、図１ｂは、これに対応する頂面図を示す。（第１）基板４０は、より大きい電子回路の一部でもよく、この場合、図１ａ及び１ｂは、通常は、これらの一部を多数含むこのような電子回路の切り取り部のみを示す。
前記基板４０は、その第１表面上に第１金属接着パッド４１を具えている。この基板４０上には第１絶縁層４２が配置され、しかもこの第１絶縁層４２は第１金属接着パッド４１の境界域を覆い、これにより、円柱状の溝を第１接着パッド４１の上面上に形成している。第１金属接着パッド４１上には、第１接点パッド４３が配置され、この第１接点パッドは前記第１絶縁層４２から突出している。円柱状の溝のために、第１接点パッド４３は、***したエッジを有する。最後に、第１接点パッド４３上に、はんだバンプ４４が形成されている。はんだバンプ４４の高さＨｐｒは、第１接点パッド４３の直径Ｄｐｒに依存し、代表的にこの直径Ｄｐｒの約０．３倍である。図１ａ及び１ｂに示されている構成は通常、中間生成体である。本例では、この構成が、電子回路を有するダイの一部であると仮定している。
電子デバイス６０を完成するために、このダイが、サポート基板上にフリップチップ装着されている。この従来技術であるサポート基板の一部を、図２に示す。この図２は、図１ａの部分と、これと同一の鏡像反転させた部分とが、互いにはんだ付けされた構造を示す。鏡像反転された前記部分は他の（第２）基板５０を有し、この基板５０はその第２表面上に第２金属接着パッド５１を有する。基板５０の下には第２絶縁層５２が配置され、この第２絶縁層もまた、第２金属接着パッド５１の境界域を覆い、これにより、円柱状の溝を第２接着パッド５１の下面上に形成する。第２金属接着パッド５１の下には、第２接点パッド５３が配置され、この第２接点パッド自体は前記第２絶縁層５２から突出している。円柱状の溝のために、第２接点パッド５３は、***したエッジを有する。鏡像反転された部分では別のはんだバンプ４４が省略されている。その理由は、はんだが既に第１接点パッド４３上に存在している為である。両部分が互いにはんだ付けされると、第１接点パッド４３及び第２接点パッド５３は、はんだの表面張力によって互いに吸引される。図２は、２つの部分が接合されることにより、いわゆるスタンドオフ距離Ｘｐｒ、すなわち接点パッド４３及び５３間の距離が得られることを示している。このスタンドオフ距離Ｘｐｒも、第１接点パッド４３の直径Ｄｐｒに依存し、このスタンドオフ距離は前記直径Ｄｐｒの約０．１５倍である。本例では、第１接点パッド４３及び第２接点パッド５３の直径は同一であると仮定している。直径が異なる場合には、他の結果が得られること勿論である。
電子デバイスの寸法を最小化する傾向に合わせて、前記スタンドオフ距離Ｘｐｒを最小化する努力も払われている。しかし、接点パッドはある寸法を有さなければならないので、スタンドオフ距離もまた、ある寸法を有する。
発明の目的及び概要
本発明の目的は、スタンドオフ距離を０又はほぼ０とする解法策を提供することにある。
この目的は、前記第１表面に対する前記第１接点パッドの最大平面伸張長さが２０μｍを超えないようにした前述した種類の基板によって達成される。驚いたことに、第１接点パッドの寸法が０である場合（この場合は勿論無意味である）だけでなく、ある値、すなわち２０μｍを超えない場合においても、スタンドオフ距離を０又はほぼ０とすることができることを確かめた。図５の線図は、上述した効果を示す。この線図は、旧来の研究による、はんだバンプの高さＨｐｒ（一点鎖線）と、スタンドオフ距離Ｘｐｒ（破線）とをパッドの直径Ｄの関数として示す。この線図から容易に理解しうるように、はんだバンプの高さＨｐｒは、パッドの直径Ｄに著しく依存し、パッドの直径Ｄの約０．３倍である。旧来の研究によれば、スタンドオフ距離Ｘｐｒに対しても同様な（線形の）効果を確かめた。このスタンドオフ距離Ｘｐｒは、パッドの直径Ｄの約０．１５倍である（破線）。しかし、より最近の研究によれば驚いたことに、第１接点パッドが２０μｍを超えない場合に、スタンドオフ距離Ｘｉｎを０又はほぼ０にしうることを確かめた（実線）。パッドの直径を２０μｍよりも小さくした場合、ＩＳＢ処理によって得られたはんだは、重ね合わせた接点パッドの周囲に配置され、従って、はんだはスタンドオフ距離を増大させることに寄与しない。
これらの結果は、非常に小さい電子デバイスを製造するのに有利に用いることができる。このことは特に、今日多量に必要であるいわゆる無線周波識別（ＲＦＩＤ）タグにとって都合良いことである。本発明によれば、比較的容易で、従って廉価なＵＢＭ及びＩＳＢ処理を用いることにより、アセンブリの高さを極めて低くしてこれらのタグを形成することができる。
「スタンドオフ距離が０」の具体的な数値は、接点パッドの寸法だけでなく、それらの表面状態にも依存することに留意する必要がある。従って、表面をきめ細かい構造にすることにより、表面を粗くした場合よりもスタンドオフ距離を小さくすることができる。更に、はんだ付け処理は小さな力効果を用いて、又はいかなる力効果も用いずに実行することができる。この力効果によってもスタンドオフ距離の値に影響を及ぼす。
本発明の技術用語である「スタンドオフ距離」は、接点間の距離を表すものである為、一般的には前記基板の表面から突出しているＵＢＭの場合、第１基板及び第２基板間にはある距離が存在する。従って、基板間の距離はＵＢＭ層の厚みにより影響され、接続部材であるＵＢＭ層の厚みの合計（実際にはミクロンのオーダーである）より小さくすることはできない。従って、本発明の基板によって形成される電子デバイスには、通常は、既知の技術に従ってアンダーフィル処理が行われる。
前記第１表面に対する前記第１接点パッドの最小平面伸張長さは５μｍより短くならないようにするのが有利である。接点パッドを容易に製造するためには、これら接点パッドは少なくともある程度の寸法を有する必要があることを確かめた。５μｍから２０μｍまでの距離範囲は、特にＵＢＭ及びＩＳＢ処理において有利な範囲である。接点パッドの形成前に既に、例えば無電解ＮｉＡｕが７μｍまでの寸法でパッド上に実装されているが、この寸法は、「物理的な」下限として解釈されるべきではないこと勿論である。近い将来、より小さいＮｉＡｕ接点パッドを製造することができる可能性がある。しかしながら、これらの小さな寸法は、この処理に使われている浴に、新たな要求を課す。従って、パッド直径に対する「現実的な」下限値は、５μｍであると考えられる。
更に、第１接点パッドが***エッジを有するのが有利である。はんだを接点パッド上に設ける場合、このはんだが接点パッドの金属と接する個所に、金属間化合物が形成される。これらの金属間化合物は、スタンドオフ距離を０にするのを妨げる。その理由は、関連部分を「互いに吸引する」傾向が、必要な程度には強くない為である。***エッジがある場合、これらの金属間化合物は、主に中央に、すなわち接点パッドの溝に形成される。従って、これらの金属間化合物は、本質的に２つの接点パッドの密接な接近を妨げることはない。接点パッド、特に第１及び第２基板の表面から突出している***エッジを有する接点パッドは、特に、スタンドオフ距離が０の場合に顕著である追加の利点をもたらす。この場合、表面全体が接点となるのではなく、一部のみに接点が存在し、このことは、接点パッドのスタンドオフ距離を０にする上で役立つこと明らかである。
本発明による更に他の好適な解決策は、前記第１接点パッドと前記第１表面との間に金属接着パッドが配置され、この金属接着パッドはその境界域において絶縁層によって部分的に覆われており、前記第１接点パッドはこの絶縁層から突出している基板にある。この構造は、例えばＵＢＭ処理の結果であり、その取り扱いは比較的容易である。それ故、上述した基板を製造するために要求される技術的及び経済的努力は、極めて低い。ここで、本発明はＵＢＭに限定されないことを記述しておく。
基板は第１接点パッド上にはんだバンプを有するようにするのが有利である。その理由は、この場合、第１基板は、第２金属接点パッドをも有する第２基板にはんだ付けされるべき準備ができている為である。はんだバンプは、ＩＳＢ処理を利用して製造するのが好ましいが、これに限定されるものではない。上述したＩＳＢに代わるものとしてウェーブはんだ付けがあり、このはんだ付けも、本発明に用いることができる。他の適用可能な技術は、ステンシル印刷及びめっき処理であるが、これらは双方とも、ＩＳＢと比較して高価である。また、はんだ付けは、アンダーバンプメタライゼーション処理に依存しない点に留意すべきである。はんだ付けは、むしろどのような接点パッドに対しても達成することができる。
更に、はんだバンプは低融点はんだをもって構成するのが有利である。従って、基板は、紙又はプラスチックのような、感温材料をもって構成することができる。従来技術によれば、１００℃よりも低い温度で溶融するはんだが開示されている。この点に対しては、２００４年５月２５日付で特許された、“Solder compositions for attaching a die to a substrate”の名称の米国特許ＵＳ６，７４０，５４４号明細書、特に表１を参照しうる。更に、この米国特許明細書は、いわゆる「はんだ剤」によって、はんだの融点を上げる可能性を開示している。この米国特許は参考のために記載したものである。上述した方法は、周囲温度が高い条件下でデバイスを作動させる場合に特に有利である。
更に、第１金属接点パッドを互いに隣接させて電気接点を形成するのが有利である。好ましくは５μｍ〜２０μｍの寸法を有する１つの接点パッドが、ある値の電流のみを流すようにしうる。ある設計の電子回路から生じる必要な電流がこのある値の制限を超える場合には、互いにより隣接させた第１金属接点パッドから成る電気接点を形成することができる。このようにすることにより、スタンドオフ距離を増大させることなく、電気接点がいかなる所望の電流をも流しうるようにしうる。この点で、接点パッドは必ずしも互いに接近させて配置する必要はないことに注意すべきである。また、これらの金属接点パッド間に、他の電気接点の金属接点パッドを存在させることもできる。
本発明の目的は更に、第１金属接点パッドを有する第１表面を具えた第１基板と、第２金属接点パッドを有する第２表面を具えた第２基板とが設けられた電子デバイスであって、前記第１接点パッドと前記第２接点パッドとが互いにはんだ付けされており、第１基板上の第１接点パッドと、これに対応する第２基板上の第２接点パッドとが互いに対向している当該電子デバイスにおいて、前記第１及び第２表面に対する前記第１及び第２接点パッドの最大平面伸張長さが２０μｍを超えないようになっている電子デバイスによって達成される。
本発明の目的はまた、アンダーバンプメタライゼーション処理により、第１金属接点パッドを有する第１表面を具えた基板を製造する基板の製造方法において、前記第１表面に対する前記第１接点パッドの最大平面伸張長さが２０μｍを超えないようにする基板の製造方法により達成される。
本発明の基板の説明で述べた利点及び種々の例は、本発明のデバイス及び方法においても有効である点に留意すべきである。従って、本発明のデバイス及び方法に対する例及び利点の説明は省略する。
本発明の上述した観点及びその他の観点は、以下の実施例の説明から明らかとなるであろう。以下に説明する本発明の実施例は、例示にすぎないものである。
図３ａは、本発明による基板１０の断面図を示し、図３ｂは、これに対応する頂面図を示す。基板１０は、大きな電子回路の一部とすることができ、この場合、図１ａ及び図１ｂは、通常、この一部を多数有するこのような電子回路の切り取り部のみを示すものである。
前記基板１０は、その第１表面上に第１金属接着パッド１１（例えばＣｕ、Ｎｉ、Ｃｏ、Ｎｂ等から成る）を具える。この基板１０の上には、第１絶縁層１２が配置され、この第１絶縁層は第１金属接着パッド１１の境界域をも覆っている。この第１絶縁層１２は、４つの円柱状の溝を第１接着パッド１１の上面上に形成している。第１金属接着パッド１１上でこれらの溝内に、４つの第１接点パッド１３ａ〜１３ｄが配置され、これらの第１接点パッドは、前記第１絶縁層１２から突出している。これらの円柱状の溝の為に、第１接点パッド１３ａ〜１３ｄは、***したエッジを有する。最後に、第１接点パッド１３ａ〜１３ｄ上に、はんだバンプ１４ａ〜１４ｄが形成されている。はんだバンプ１４ａ〜１４ｄの高さＨｉｎは、第１接点パッド１３ａ〜１３ｄの直径Ｄｉｎに依存し、前記直径Ｄｉｎの約０．３倍である。図１ａ及び１ｂに示されている構成は、通常、中間生成体である。本例では、この構成を、電子回路を有するダイの一部であるものとする。
電子デバイス３０を完成するために、このダイを、サポート基板上にフリップチップ装着する。このサポート基板の一部を、図４に示してある。図４は、図３ａの部分と、これと同一の鏡像反転された部分とが、互いにはんだ付けされた構成を示している。この鏡像反転された部分は第２基板２０を有し、この第２基板はその第２表面上に第２金属接着パッド２１を有している。第２基板２０の下側には第２絶縁層２２が配置され、この第２絶縁層も第２金属接着パッド２１の境界域を覆っている。この鏡像反転された部分でも、第２接着パッド２１の下側面には円柱状の溝が形成されている。第２金属接着パッド２１の下側でこれらの溝内には、第２接点パッド２３ａ〜２３ｄが形成され（断面図である為、第２接点パッド２３ｃ及び２３ｄは図４に図示されていない）、これら第２接点パッドは、前記第２絶縁層２２から突出している。これらの円柱状の溝のために、第２接点パッド２３ａ〜２３ｄは、***したエッジを有する。別のはんだバンプ２４ａ〜２４ｄは、既に第１接点パッド１３ａ〜１３ｄ上にはんだが存在するので省略されている。図３ａの部分と、鏡像反転された部分とを互いにはんだ付けすると、第１接点パッド１３ａ〜１３ｄと、第２接点パッド２３ａ〜２３ｄとが、はんだバンプ１４ａ〜１４ｄの表面張力によって、互いに吸引される。図４は、これら２つの部分が接合される結果、スタンドオフ距離、すなわち接点パッド１３ａ〜１３ｄと接点パッド２３ａ〜２３ｄとの間の距離がＸｉｎとなることを示している。スタンドオフ距離Ｘｉｎがパッド直径Ｄｉｎに直線的に著しく依存するという旧来の見解に反して、図４（及び図５）は、驚いたことに、接点パッド１３ａ〜１３ｄ及び接点パッド２３ａ〜２３ｄの直径が０より大きいにも拘らず、スタンドオフ距離Ｘｉｎが０又はほぼ０であることを示している。
はんだバンプ１４ａ〜１４ｄ及び４４の高さは、パッドの直径Ｄｉｎだけに依存するのではなく、接点パッド１３ａ〜１３ｄ、１４ａ〜１４ｄ、４３及び４４の形状にも依存する。図６は、多角形形状、より正確に言うと五角形形状とした第１接点パッド７３の一例を示す。この第１接点パッド７３は、一例であることに留意しなければならない。従って、第１接点パッド７３に対しては種々の形状が考えられ、例えば、三角形、方形（特に正方形）、六角形及び八角形が考えられる。更にまた、例えば、楕円形、長円形、インゲン豆形の形状が可能である。図６は、このような第１接点パッド７３が最大平面伸張長さＤｉｎと最小平面伸張長さｄｉｎを有することを示し、これらの長さは、２０μｍ〜５μｍの範囲とするのが好ましい。
複数の第１接点パッド１３ａ〜１３ｄが１つの電気接点を形成することは、必須ではないことに留意すべきである。本発明は実際には、１つの第１接点パッド１３ａ〜１３ｄが電気接点を形成する場合にも適用しうる。更にまた、第１接点パッド１３ａ〜１３ｄを、ＵＢＭ処理によって製造するか又はＵＢＭのように形成することは、必須ではない。むしろ、第１接点パッド１３ａ〜１３ｄを、第１基板１０の第１表面上の平坦体にしたり、第１基板内に埋め込んだりしたりすることができる。
更に、上述した実施例は本発明を制限するものではなく、当業者は、請求の範囲に規定された本発明の範囲を逸脱することなく、多くの変形を施すことができることに留意すべきである。複数の手段を列挙しているデバイスの請求項においては、これらの手段の幾つかを１つのハードウェア装置により構成することができる。互いに異なる従属請求項に述べた手段は、これらの手段を組み合わせて有利に利用できないということを意味するものではない。
図１ａは、従来技術の基板の断面図である。 図１ｂは、図１ａの基板の頂面図である。 図２は、従来技術の電子デバイスの断面図である。 図３ａは、本発明の基板の断面図である。 図３ｂは、図３ａの基板の頂面図である。 図４は、本発明の電子デバイスの断面図である。 図５は、パッドの直径及びバンプ高さ間の関係と、パッドの直径及びスタンドオフ距離間の関係とを示す線図である。 図６は、五角形の形態の接点パッドを示す線図である。

Claims (13)

  1. 絶縁領域によって互いに分離された複数の第１金属接点パッドを有する第１表面を具える基板であって、これら第１接点パッドは、他の基板の第２表面上の第２接点パッドにはんだ付けされるべきものであり、前記基板上の前記第１接点パッドとこれに対応する前記他の基板上の第２接点パッドとが互いに対向するようになっている当該基板において、前記第１表面に対する前記第１接点パッドの最大平面伸張長さが２０μｍを超えないようになっている基板。
  2. 請求項１に記載の基板において、前記第１表面に対する前記第１接点パッドの最小平面伸張長さが５μｍより短くならないようにした基板。
  3. 請求項１に記載の基板において、前記第１接点パッドが***エッジを有している基板。
  4. 請求項１に記載の基板において、前記第１接点パッドと前記第１表面との間に金属接着パッドが配置され、この金属接着パッドはその境界域において絶縁層によって部分的に覆われており、前記第１接点パッドはこの絶縁層から突出している基板。
  5. 請求項１に記載の基板において、前記第１接点パッド上にはんだバンプを具えている基板。
  6. 請求項１に記載の基板において、前記はんだバンプが、低融点はんだから成っている基板。
  7. 請求項１〜６のいずれか一項に記載の基板において、前記第１金属接点パッドが、互いに隣接して電気接点を形成している基板。
  8. 第１金属接点パッドを有する第１表面を具えた第１基板と、第２金属接点パッドを有する第２表面を具えた第２基板とが設けられた電子デバイスであって、前記第１接点パッドと前記第２接点パッドとが互いにはんだ付けされており、第１基板上の第１接点パッドと、これに対応する第２基板上の第２接点パッドとが互いに対向している当該電子デバイスにおいて、前記第１及び第２表面に対する前記第１及び第２接点パッドの最大平面伸張長さが２０μｍを超えないようになっている電子デバイス。
  9. アンダーバンプメタライゼーション処理により、第１金属接点パッドを有する第１表面を具えた基板を製造する基板の製造方法において、前記第１表面に対する前記第１接点パッドの最大平面伸張長さが２０μｍを超えないようにする基板の製造方法。
  10. 請求項９に記載の基板の製造方法において、前記第１表面に対する前記第１接点パッドの最小平面伸張長さが５μｍより短くならないようにする基板の製造方法。
  11. 請求項９に記載の基板の製造方法において、前記第１接点パッド上のはんだバンプを、はんだ浸漬バンピング処理を用いて製造する基板の製造方法。
  12. 請求項９に記載の基板の製造方法において、前記はんだバンプを製造するのに、低融点はんだを用いる基板の製造方法。
  13. 請求項９〜１２のいずれか一項に記載の基板の製造方法において、前記第１金属接点パッドを互いに隣接させて電気接点を形成する基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302539A (ja) * 2008-06-16 2009-12-24 Intel Corp 扁平はんだグリッド配列のための処理方法、装置及びコンピュータシステム

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101754579B (zh) * 2009-11-16 2012-02-22 华为终端有限公司 城堡式模块及终端设备
US8809123B2 (en) * 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
CN103531562B (zh) * 2012-07-04 2016-07-06 颀邦科技股份有限公司 半导体封装结构及其导线架
CN104681530B (zh) * 2013-11-26 2017-09-26 日月光半导体制造股份有限公司 半导体结构及其制造方法
CN106252247B (zh) * 2016-09-05 2019-07-05 江苏纳沛斯半导体有限公司 半导体结构及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0001918D0 (en) * 2000-01-27 2000-03-22 Marconi Caswell Ltd Flip-chip bonding arrangement
US6596618B1 (en) * 2000-12-08 2003-07-22 Altera Corporation Increased solder-bump height for improved flip-chip bonding and reliability
US20020093106A1 (en) * 2001-01-17 2002-07-18 Ashok Krishnamoorthy Bonding pad for flip-chip fabrication
US6862378B2 (en) * 2002-10-24 2005-03-01 Triquint Technology Holding Co. Silicon-based high speed optical wiring board

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302539A (ja) * 2008-06-16 2009-12-24 Intel Corp 扁平はんだグリッド配列のための処理方法、装置及びコンピュータシステム
JP2012151487A (ja) * 2008-06-16 2012-08-09 Intel Corp 扁平はんだグリッド配列のための処理方法、装置及びコンピュータシステム

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