KR20140038876A - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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KR20140038876A
KR20140038876A KR1020130095952A KR20130095952A KR20140038876A KR 20140038876 A KR20140038876 A KR 20140038876A KR 1020130095952 A KR1020130095952 A KR 1020130095952A KR 20130095952 A KR20130095952 A KR 20130095952A KR 20140038876 A KR20140038876 A KR 20140038876A
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이교광
김진
안영규
이병화
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삼성전기주식회사
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Abstract

The present invention comprises: a ceramic body on which a plurality of dielectric layers are laminated in a width direction; a first and a second inner electrode arranged by turns with the dielectric layers as the center; a first and a second lid part extended and exposed to the bottom surface of the ceramic body apart from the first inner electrode in a longitude direction; a third lid part extended and exposed to the bottom surface of the ceramic body from the second inner electrode, arranged between the first and second lid parts; a first and second outer electrode connected to the first and second lid parts respectively, formed apart from each other on the bottom surface of the ceramic bodyl and a third outer electrode connected to the third lid part, extended to a part of two sides of the bottom surface of the ceramic body, arranged between the first and second outer electrodes. When a height on one side of the ceramic body among the third electrodes is considered ′d′, and the thickness of the ceramic body is considered ′T′, the rate between ′d′ and ′T′; is 0.10<=d/T.

Description

적층 세라믹 커패시터 및 그 실장 기판{MULTI-LAYERED CERAMIC CAPACITOR AND BOARD FOR MOUNTING THE SAME}Multilayer Ceramic Capacitors and Mounting Boards thereof {MULTI-LAYERED CERAMIC CAPACITOR AND BOARD FOR MOUNTING THE SAME}

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors and thermistors.

이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 가지며, LSI의 전원 회로 등 고주파 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용된다.
Among these ceramic electronic components, a multilayer ceramic capacitor (MLCC) has a small size, high capacity, easy mounting, and is useful as a decoupling capacitor disposed in a high frequency circuit such as a power supply circuit of an LSI.

이때, 전원 회로의 안정성은 적층 세라믹 커패시터의 ESL에 의존하며, 특히 낮은 ESL에서 안정성이 높다.At this time, the stability of the power supply circuit depends on the ESL of the multilayer ceramic capacitor, and the stability is particularly high at low ESL.

따라서, 전원 회로를 안정화시키기 위해서, 적층 세라믹 커패시터는 보다 낮은 ESL 값을 가져야 하며, 이러한 요구는 전자 장치의 고주파 및 고전류화 경향에 따라 더욱 증가되고 있다.Therefore, in order to stabilize the power supply circuit, the multilayer ceramic capacitor must have a lower ESL value, and this demand is further increased according to the high frequency and high current tendency of the electronic device.

또한, 적층 세라믹 커패시터는 디커플링 커패시터 외에 EMI 필터로 사용되는데, 이 경우 고주파 노이즈 제거 및 감쇄 특성을 향상시키기 위해서도 ESL이 낮은 것이 바람직하다.
In addition, the multilayer ceramic capacitor is used as an EMI filter in addition to the decoupling capacitor. In this case, a low ESL is also preferable in order to improve high frequency noise removal and attenuation characteristics.

이러한 ESL을 낮추기 위해서, 기판 면에 대해 내부 전극이 수직으로 실장되며, 세라믹 본체의 모서리 부분과 양 단면 부분에서 세라믹 재질의 유전체층과 금속 재질의 내부 전극이 교대로 적층된 구조를 갖는 3-단자 형태의 커패시터가 일부 개시되어 있다.In order to lower the ESL, an internal electrode is vertically mounted on a substrate surface, and a three-terminal type having a structure in which a dielectric layer of a ceramic material and an internal electrode of a metal are alternately stacked at corner portions and both end surface portions of the ceramic body Have been partially disclosed.

그러나, 상기 3-단자 형태의 적층 세라믹 커패시터는 세라믹 본체의 중간 부분에 형성되는 그라운드 단자와 세라믹 본체의 고착강도가 낮아 제품의 신뢰성이 저하되는 문제점이 있었다.
However, the 3-terminal type multilayer ceramic capacitor has a problem that the reliability of the product is lowered because the bonding strength between the ground terminal formed at the middle portion of the ceramic body and the ceramic body is low.

한편, 상기 적층 세라믹 커패시터의 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에 압전 현상이 발생하여 진동이 나타날 수 있다.On the other hand, since the dielectric layer of the multilayer ceramic capacitor has piezoelectricity and electrodistortion, a piezoelectric phenomenon may occur between the internal electrodes when a direct current or alternating voltage is applied to the multilayer ceramic capacitor, thereby causing vibration.

이러한 진동은 적층 세라믹 커패시터의 외부 전극을 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 반사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.Such vibration is transmitted to the printed circuit board on which the multilayer ceramic capacitor is mounted through the external electrode of the multilayer ceramic capacitor so that the entire printed circuit board becomes an acoustic reflective surface, thereby generating a noisy vibration sound.

상기 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당 될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
The vibration sound may correspond to an audible frequency in a range of 20 to 20,000 Hz which may cause an uncomfortable feeling to a person. An unpleasant vibration sound is called an acoustic noise.

하기 특허문헌 1 및 특허문헌 2는 3-단자 형태의 적층 세라믹 커패시터를 개시하고 있으나, 제3 외부 전극의 높이와 세라믹 본체의 높이에 대한 비율에 대한 사항은 개시하지 않는다.
The following Patent Documents 1 and 2 disclose a three-terminal multilayer ceramic capacitor, but do not disclose matters regarding the ratio of the height of the third external electrode to the height of the ceramic body.

국내특허공개공보 10-2008-0073193Domestic Patent Publication 10-2008-0073193 미국등록특허 6,950,300United States Patent 6,950,300

당 기술 분야에서는, 적층 세라믹 커패시터의 ESL을 낮추고, 외부 전극의 고착강도를 향상시키며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 새로운 방안이 요구되어 왔다.
There is a need in the art for a new method for lowering the ESL of a multilayer ceramic capacitor, improving the bonding strength of an external electrode, and reducing acoustic noise when mounted on a substrate.

본 발명의 일 측면은, 복수의 유전체층이 폭 방향으로 적층된 세라믹 본체; 상기 유전체층을 사이에 두고 교대로 배치된 복수의 제1 및 제2 내부 전극; 상기 제1 내부 전극에서 길이 방향으로 서로 이격된 채로 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부; 상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제3 리드부; 상기 세라믹 본체의 하면에 서로 이격된 채로 형성되며, 상기 제1 및 제2 리드부와 각각 연결된 제1 및 제2 외부 전극; 및 상기 제1 및 제2 외부 전극 사이에 위치하며, 상기 세라믹 본체의 하면에서 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 연결된 제3 외부 전극; 을 포함하며, 상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 높이를 d로, 상기 세라믹 본체의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T인 적층 세라믹 커패시터를 제공한다.One aspect of the present invention is a ceramic body comprising: a ceramic body in which a plurality of dielectric layers are stacked in a width direction; A plurality of first and second internal electrodes disposed alternately with the dielectric layer interposed therebetween; First and second lead parts extending from the first internal electrode to be exposed through the bottom surface of the ceramic body while being spaced apart from each other in the longitudinal direction; A third lead part positioned between the first and second lead parts and extending from the second internal electrode to be exposed through a bottom surface of the ceramic body; First and second external electrodes formed on the bottom surface of the ceramic body and spaced apart from each other, and connected to the first and second lead portions, respectively; And a third external electrode positioned between the first and second external electrodes and extending from a lower surface of the ceramic body to a part of both side surfaces and connected to the third lead part. And a height formed on one side of the ceramic body among the third external electrodes as d and a thickness of the ceramic body as T, wherein the ratio of d / T is 0.10 ≦ d / T. Provide a ceramic capacitor.

본 발명의 일 실시 예에서, 상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.In one embodiment of the present disclosure, when defining the length formed on one side of the ceramic body among the third external electrodes as G, the ratio of d / G may satisfy a range of 0.143 ≦ d / G ≦ 0.536. have.

본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상하면에 각각 대칭되게 형성될 수 있다.In one embodiment of the present invention, the first and the second lead portion is formed to extend from the first inner electrode through the upper surface of the ceramic body, the first and second outer electrode is the upper and lower surfaces of the ceramic body Each can be formed symmetrically.

본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 양 단면을 통해 노출되도록 연장되게 형성되며, 상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면까지 연장되게 형성될 수 있다.In one embodiment of the present invention, the first and second lead portions are formed to extend from the first inner electrode through both cross-sections of the ceramic body, the first and second external electrodes of the ceramic body It may be formed to extend to both cross-sections.

본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성된 제4 리드부; 및 상기 제1 및 제2 외부 전극 사이에서 상기 세라믹 본체의 상면에 형성 형성되며, 상기 제4 리드부와 연결된 제4 외부 전극; 을 더 포함할 수 있다.In an embodiment of the present invention, a fourth lead portion is disposed between the first and second lead portions and extends from the second internal electrode to be exposed through an upper surface of the ceramic body; And a fourth external electrode formed on an upper surface of the ceramic body between the first and second external electrodes and connected to the fourth lead part. As shown in FIG.

본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부는 상기 세라믹 본체의 양 단면을 통해 노출되게 형성된 스페이스부를 가질 수 있다.
In one embodiment of the present invention, the first and second lead portion may have a space portion formed to be exposed through both end surfaces of the ceramic body.

본 발명의 다른 측면은, 상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및 상기 제1 내지 제3 전극 패드 위에 상기 제1 내지 제3 외부 전극이 각각 설치된 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판을 제공한다.
Another aspect of the invention, the printed circuit board having a first to third electrode pads on the top; And a multilayer ceramic capacitor having the first to third external electrodes disposed on the first to third electrode pads, respectively. It provides a mounting substrate of a multilayer ceramic capacitor comprising a.

본 발명의 일 실시 형태에 따르면, 적층 세라믹 커패시터의 ESL을 저감할 수 있어서, 디커플링 커패시터 및 EMI 필터 등에 응용할 경우, 전원 회로의 전압 변동을 보다 효과적으로 억제할 수 있고 고주파 감쇄 특성 및 고주파 노이즈 제거 효과를 향상시킬 수 있는 효과가 있다.According to one embodiment of the present invention, the ESL of the multilayer ceramic capacitor can be reduced, and when applied to a decoupling capacitor, an EMI filter, or the like, the voltage fluctuation of the power supply circuit can be more effectively suppressed, and the high frequency attenuation characteristic and the high frequency noise removing effect can be reduced. There is an effect that can be improved.

또한, 외부 전극의 고착강도를 향상시켜 제품의 신뢰성을 높일 수 있으며, 기판에 실장시 어쿠스틱 노이즈를 저감할 수 있는 효과가 있다.
In addition, by improving the bonding strength of the external electrode can increase the reliability of the product, there is an effect that can reduce the acoustic noise when mounting on the substrate.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 측면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 5는 도 4의 측면도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
도 7은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a side view of FIG. 1.
3 is an exploded perspective view showing the internal electrode structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
4 is a perspective view schematically showing a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is a side view of Fig.
6 is an exploded perspective view showing an internal electrode structure of a multilayer ceramic capacitor according to another embodiment of the present invention.
FIG. 7 is a perspective view schematically illustrating a multilayer ceramic capacitor mounted on a printed circuit board according to an exemplary embodiment of the present disclosure.
8 is a perspective view schematically illustrating a multilayer ceramic capacitor mounted on a printed circuit board according to another exemplary embodiment of the present disclosure.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Moreover, embodiment of this invention is provided in order to demonstrate this invention more completely to the person with average knowledge in the technical field.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

이하에서는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 본 발명이 이에 한정되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic component according to an embodiment of the present invention will be described. In particular, the multilayer ceramic capacitor will be described, but the present invention is not limited thereto.

적층 세라믹 커패시터Multilayer Ceramic Capacitors

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 측면도이고, 도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
1 is a perspective view schematically illustrating a multilayer ceramic capacitor according to an embodiment of the present invention, FIG. 2 is a side view of FIG. 1, and FIG. 3 illustrates an internal electrode structure of the multilayer ceramic capacitor according to an embodiment of the present invention. Exploded perspective view.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110), 복수의 제1 및 제2 내부 전극(121, 122), 제1 내지 제3 리드부(123, 124, 125) 및 제1 내지 제3 외부 전극(131, 132, 133)을 포함한다.
1 to 3, a multilayer ceramic capacitor 100 according to an embodiment of the present invention includes a ceramic body 110, a plurality of first and second inner electrodes 121 and 122, Lead portions 123, 124 and 125 and first to third external electrodes 131, 132 and 133, respectively.

세라믹 본체(110)는 복수의 유전체층(111)을 폭 방향으로 적층한 다음 소성한 것으로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.The ceramic body 110 is formed by laminating a plurality of dielectric layers 111 in the width direction and then firing. It is difficult to confirm the boundary between the adjacent dielectric layers 111 without using a scanning electron microscope (SEM) . &Lt; / RTI &gt;

이러한 세라믹 본체(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.The shape of the ceramic body 110 is not particularly limited and may have, for example, a hexahedral shape.

본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 본체(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다.In order to clearly explain the embodiment of the present invention, when the hexahedral direction of the ceramic body 110 is defined, L, W and T shown in Fig. 1 indicate the longitudinal direction, the width direction and the thickness direction, respectively.

또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체(110)의 서로 대향되는 두께 방향의 단면을 제1 및 제2 주면으로, 제1 및 제2 주면을 연결하며 서로 대향되는 길이 방향의 단면을 제1 및 제2 단면으로, 서로 대향되는 폭 방향의 단면을 제1 및 제2 측면으로 정의하기로 한다.
In the present embodiment, for the sake of convenience, the cross section in the thickness direction of the ceramic body 110 facing each other is referred to as the first and second main surfaces, and the cross section in the longitudinal direction facing the first and second main surfaces The cross section in the width direction opposite to each other in the first and second cross sections is defined as the first and second sides.

유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.The dielectric layer 111 may include a ceramic material having a high dielectric constant, and may include, for example, barium titanate (BaTiO 3 ) -based ceramic powder, but the present invention is limited thereto as long as sufficient capacitance can be obtained. no.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 전이 금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등과 같은 다양한 종류의 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
In addition, the dielectric layer 111 may include various kinds of ceramic additives such as transition metal oxides or carbides, rare earth elements, magnesium (Mg), aluminum (Al), organic solvents, plasticizers, binders, dispersants, and the like, together with the ceramic powder. This may be added further.

제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 형성하는 세라믹 시트를 사이에 두고 서로 대향되게 교대로 배치되며, 적층 방향에서 볼 때 서로 중첩되어 커패시터의 캐패시턴스(capacitance)에 기여하는 부분이다.The first and second internal electrodes 121 and 122 are electrodes having different polarities, and are alternately disposed to face each other with the ceramic sheet forming the dielectric layer 111 interposed therebetween, and overlap each other when viewed in the stacking direction. This contributes to the capacitance of the capacitor.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.In this case, the first and second internal electrodes 121 and 122 may be electrically insulated from each other by the dielectric layer 111 disposed therebetween.

또한, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 팔라듐(Pd), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 또는 이들의 합금 등으로 이루어진 것을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
In addition, the first and second internal electrodes 121 and 122 are formed of a conductive metal, for example, one of silver (Ag), palladium (Pd), platinum (Pt), nickel (Ni), and copper (Cu). Or an alloy made of these alloys can be used, but the present invention is not limited thereto.

제1 및 제2 리드부(123, 124)는 길이 방향으로 서로 이격된 채 제1 내부 전극(121)에서 세라믹 본체(110)의 제2 주면을 통해 노출되도록 연장 형성된다.The first and second leads 123 and 124 are extended to be exposed through the second main surface of the ceramic body 110 at the first internal electrode 121 while being spaced apart from each other in the longitudinal direction.

제3 리드부(125)는 제1 및 제2 리드부(123, 124) 사이에 위치하며, 제2 내부 전극(122)에서 세라믹 본체(110)의 제2 주면을 통해 노출되도록 연장 형성된다.
The third lead part 125 is positioned between the first and second lead parts 123 and 124 and extends from the second internal electrode 122 to be exposed through the second main surface of the ceramic body 110.

제1 및 제2 외부 전극(131, 132)은 서로 같은 극성을 갖는 전극으로서, 세라믹 본체(110)의 제2 주면에 형성되며, 세라믹 본체(110)의 제2 주면을 노출된 제1 및 제2 리드부(123, 124)와 각각 접촉되어 전기적으로 연결된다.
The first and second external electrodes 131 and 132 are electrodes having the same polarity, and are formed on the second main surface of the ceramic body 110 and expose the first and second main surfaces of the ceramic body 110. The two leads 123 and 124 are respectively in contact with and electrically connected to each other.

제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132)과 다른 극성을 갖는 전극으로서 본 실시 형태에서는 그라운드 단자로 활용된다. 이러한 제3 외부 전극(133)은 제1 및 제2 외부 전극(131, 132) 사이에서 세라믹 본체(110)의 제2 주면에서 제1 및 제2 측면의 일부까지 연장되게 형성되며, 세라믹 본체(110)의 제2 주면을 통해 노출된 제3 리드부(125)와 접촉되어 전기적으로 연결된다.The third external electrode 133 is an electrode having a polarity different from that of the first and second external electrodes 131 and 132, and is used as a ground terminal in this embodiment. The third external electrode 133 is formed to extend from the second main surface of the ceramic body 110 to a part of the first and second side surfaces between the first and second external electrodes 131 and 132. The third lead part 125 exposed through the second main surface of the electrode 110 is electrically connected to the third lead part 125.

이때, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이를 d로, 세라믹 본체(110)의 두께를 T로 규정할 때, 0.10≤d/T의 범위를 만족할 수 있다.In this case, when the height formed on one side of the ceramic body 110 of the third external electrode 133 is defined as d and the thickness of the ceramic body 110 is defined as T, the range of 0.10 ≦ d / T may be satisfied. .

그리고, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 길이를 G로 규정할 때, 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
When the length formed on one side of the ceramic body 110 of the third external electrode 133 is defined as G, the range of 0.143 ≦ d / G ≦ 0.536 may be satisfied.

제1 내지 제3 외부 전극(131, 132, 133)은 도전성 금속으로 형성되며, 예를 들어 은(Ag), 니켈(Ni) 및 구리(Cu) 등으로 형성될 수 있다. 이러한 제1 내지 제3 외부 전극(131, 132, 133)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The first to third external electrodes 131, 132, and 133 may be formed of a conductive metal, for example, silver (Ag), nickel (Ni), copper (Cu), or the like. The first to third external electrodes 131, 132, and 133 may be formed by applying a conductive paste prepared by adding glass frit to the conductive metal powder and then baking the same, but the present invention is not limited thereto.

또한, 제1 내지 제3 외부 전극(131, 132, 133) 상에는 필요시 도금층(미도시)이 형성될 수 있다. 상기 도금층은 적층 세라믹 커패시터(100)를 인쇄회로기판에 솔더로 실장 할 때 상호 간의 접착 강도를 높이기 위한 것이다.In addition, a plating layer (not shown) may be formed on the first to third external electrodes 131, 132, and 133 if necessary. The plating layer is to increase the adhesive strength between each other when the multilayer ceramic capacitor 100 is mounted on the printed circuit board by soldering.

상기 도금층은 예를 들어 제1 내지 제3 외부 전극(131, 132, 133) 상에 형성된 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성된 주석(Sn) 도금층을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
The plating layer may include, for example, a nickel (Ni) plating layer formed on the first to third external electrodes 131, 132, and 133, and a tin (Sn) plating layer formed on the nickel plating layer. It is not limited to this.

한편, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 본체(110)의 제1 주면을 통해서도 노출되도록 연장되게 형성될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 상면에도 형성될 수 있다.Meanwhile, the first and second lead parts 123 and 124 may be formed to extend from the first internal electrode 121 to be exposed through the first main surface of the ceramic body 110. In this case, the first and second external electrodes 131 and 132 may also be formed on the top surface of the ceramic body 110.

또한, 제1 및 제2 리드부(123, 124)는 제1 내부 전극(121)에서 세라믹 본체(110)의 제1 및 제2 단면을 통해 노출되도록 연장되게 형성될 수 있다. 이때, 제1 및 제2 외부 전극(131, 132)은 세라믹 본체(110)의 하면에서 세라믹 본체(110)의 양 단면까지 연장되게 형성될 수 있다.In addition, the first and second lead parts 123 and 124 may be formed to extend from the first internal electrode 121 to be exposed through the first and second cross sections of the ceramic body 110. In this case, the first and second external electrodes 131 and 132 may be formed to extend from both bottom surfaces of the ceramic body 110 to both end surfaces of the ceramic body 110.

본 실시 형태에서는, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 주면과 제1 및 제2 단면을 모두 덮는 형태로 형성되어 있으며, 본 발명이 앞서 설명 드린 바와 같이 이에 한정되는 것은 아니다.In the present embodiment, the first and second lead portions 123 and 124 are formed to cover all of the first and second main surfaces and the first and second end surfaces of the first internal electrode 121. As described above, the present invention is not limited thereto.

본 실시 형태와 같이, 제1 및 제2 리드부(123, 124)가 제1 내부 전극(121)의 제1 및 제2 주면과 제1 및 제2 단면을 모두 덮는 형태로 형성되면, 제1 및 제2 리드부(123, 124)와, 이와 각각 대응하는 제1 및 제2 외부 전극(131, 132)이 넓은 면적으로 접촉하므로 ESL의 저감 효과를 얻을 수 있다.
As in the present embodiment, when the first and second lead portions 123 and 124 are formed to cover all of the first and second main surfaces and the first and second end surfaces of the first internal electrode 121, And the second lead portions 123 and 124 and the first and second external electrodes 131 and 132 corresponding thereto, respectively, in a large area, thereby reducing the ESL.

또한, 제2 내부 전극(122)에서 세라믹 본체(110)의 제1 주면을 통해 노출되도록 제4 리드부(126)를 추가로 연장하여 형성할 수 있다.In addition, the fourth lead part 126 may be further extended from the second internal electrode 122 to be exposed through the first main surface of the ceramic body 110.

제4 리드부(126)는 제1 및 제2 리드부(123, 124) 사이에서 제1 및 제2 리드부(123, 124)로부터 이격되게 위치한다.The fourth lead part 126 is positioned to be spaced apart from the first and second lead parts 123 and 124 between the first and second lead parts 123 and 124.

이때, 제1 및 제2 외부 전극(131, 132) 사이에서 세라믹 본체(110)의 제1 주면에는 제4 외부 전극(134)이 형성된다.In this case, a fourth external electrode 134 is formed on the first main surface of the ceramic body 110 between the first and second external electrodes 131 and 132.

제4 외부 전극(134)은 제4 리드부(126)의 세라믹 본체(110)의 제1 주면을 통해 노출된 부분과 접촉되어 전기적으로 연결된다.The fourth external electrode 134 is electrically connected to the exposed portion through the first main surface of the ceramic body 110 of the fourth lead part 126.

이와 같이, 제1 및 제2 리드부(123, 124)와 제4 리드부(126)를 세라믹 본체(110)의 제1 주면으로 인출시켜 적층 세라믹 커패시터(100)의 내부 및 외부 구조를 상하 대칭 구조로 형성한 경우 커패시터의 방향성을 제거할 수 있다.As described above, the first and second lead parts 123 and 124 and the fourth lead part 126 are led out to the first main surface of the ceramic body 110 to vertically symmetric the internal and external structures of the multilayer ceramic capacitor 100. In the case of the structure, the directivity of the capacitor can be removed.

따라서, 커패시터의 표면 실장시 제1 및 제2 주면 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100)를 인쇄회로기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
Accordingly, since the surface of the capacitor may be provided as any of the first and second main surfaces, the direction of the mounting surface may not be considered when the multilayer ceramic capacitor 100 is mounted on the printed circuit board.

하기 표 1은 본 발명의 적층 세라믹 커패시터의 d/T 및 d/G 값에 따른 고착강도 불량 여부 및 어쿠스틱 노이즈를 나타낸 것이다.Table 1 shows the adhesion strength failure and acoustic noise according to the d / T and d / G value of the multilayer ceramic capacitor of the present invention.

여기서, 상기 고착강도 불량여부는 완성된 적층 세라믹 커패시터의 제3 외부 전극에 10±1초간 가한 후 외부 전극이 분리되는지를 확인하여 판단하였다. 또한, 각각의 시료의 개수는 고착강도 테스트의 경우 시료 당 100개, 어쿠스틱 노이즈 측정의 경우 시료 당 10개를 테스트 하였다.
Here, the fixing strength failure was determined by applying 10 ± 1 second to the third external electrode of the completed multilayer ceramic capacitor to determine whether the external electrode is separated. In addition, the number of each sample was tested 100 per sample in the test of the sticking strength, 10 samples per sample in the acoustic noise measurement.

## d/Gd / G d/Td / T 고착강도 불량여부
(%)Fixation strength defect
(%) Acoustic Noise
(dB)Acoustic noise
(dB) 1One 0.0000.000 00 8080 20.220.2 22 0.0360.036 0.0250.025 6565 20.820.8 33 0.0710.071 0.050.05 3434 21.321.3 44 0.1070.107 0.0750.075 88 22.122.1 55 0.1430.143 0.10.1 00 22.522.5 66 0.1790.179 0.1250.125 00 23.723.7 77 0.2140.214 0.150.15 00 23.923.9 88 0.2500.250 0.1750.175 00 24.224.2 99 0.2860.286 0.20.2 00 24.524.5 1010 0.3210.321 0.2250.225 00 24.924.9 1111 0.3570.357 0.250.25 00 25.425.4 1212 0.3930.393 0.2750.275 00 25.925.9 1313 0.4290.429 0.30.3 00 26.326.3 1414 0.4640.464 0.3250.325 00 27.227.2 1515 0.5000.500 0.350.35 00 28.928.9 1616 0.5360.536 0.3750.375 00 29.129.1 1717 0.5710.571 0.40.4 00 30.530.5 1818 0.6070.607 0.4250.425 00 32.532.5 1919 0.6430.643 0.450.45 00 35.835.8 2020 0.6790.679 0.4750.475 00 36.736.7 2121 0.7140.714 0.50.5 00 36.936.9

상기 표 1을 참조하면, d/T의 값이 0.10 미만인 시료 1 내지 시료 4의 경우 고착 강도 테스트에서 적게는 8% 많게는 80%의 불량이 발생함을 알 수 있다.Referring to Table 1, it can be seen that in the case of Samples 1 to 4 where the value of d / T is less than 0.10, a defect of at least 8% and as much as 80% occurs in the fixation strength test.

또한, d/G의 값이 0.143 미만인 경우에서도 고착강도 테스트에서 불량이 발생함을 알 수 있다. 이때, 어쿠스틱 노이즈의 기준을 불량 여부를 30 dB로 설정하면, 상기 d/G가 0.536을 초과하는 경우, 즉 시료 17 내지 21은 어쿠스틱 노이즈가 30 dB를 초과하여 저 어쿠스틱 노이즈를 구현하기 어려운 것을 확인할 수 있다.In addition, even when the value of d / G is less than 0.143 it can be seen that the failure occurs in the bonding strength test. In this case, if the criterion of the acoustic noise is set to 30 dB, the d / G exceeds 0.536, that is, the samples 17 to 21 confirm that it is difficult to implement the low acoustic noise because the acoustic noise exceeds 30 dB. Can be.

따라서, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이(d)와 세라믹 본체(110)의 두께(T)의 비율은 바람직하게 0.10≤d/T의 범위를 만족할 수 있다.Therefore, the ratio of the height d formed on one side of the ceramic body 110 and the thickness T of the ceramic body 110 among the third external electrodes 133 may satisfy a range of 0.10 ≦ d / T. have.

또한, 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 높이(d)와 제3 외부 전극(133) 중 세라믹 본체(110)의 일 측면에 형성된 길이(G)의 비율은 바람직하게 0.143≤d/G≤0.536의 범위를 만족할 수 있다.
In addition, the ratio of the height (d) formed on one side of the ceramic body 110 of the third external electrode 133 and the length (G) formed on one side of the ceramic body 110 of the third external electrode 133 is Preferably, the range of 0.143 ≦ d / G ≦ 0.536 may be satisfied.

변형 예Variant

도 4는 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100')를 개략적으로 나타낸 사시도이고, 도 5는 도 4의 측면도이고, 도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 나타낸 분해사시도이다.
4 is a perspective view schematically illustrating a multilayer ceramic capacitor 100 ′ according to another embodiment of the present invention, FIG. 5 is a side view of FIG. 4, and FIG. 6 is an interior of the multilayer ceramic capacitor according to another embodiment of the present invention. An exploded perspective view showing an electrode structure.

여기서, 세라믹 본체(110), 제2 내부 전극(122), 제3 및 제4 리드부(125, 126) 및 제3 및 제4 외부 전극(133, 134) 등이 형성된 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략하며, 앞서 설명한 실시 형태와 상이한 구조를 갖는 제1 내부 전극(1210), 제1 및 제2 리드부(1230, 1240) 및 제1 및 제2 외부 전극(1310, 1311, 1320, 1321)에 대해 구체적으로 설명한다.
Here, the structure in which the ceramic body 110, the second internal electrode 122, the third and fourth lead parts 125 and 126, and the third and fourth external electrodes 133 and 134 are formed may be described above. Since it is the same as the shape, a detailed description thereof will be omitted in order to avoid duplication, and the first internal electrode 1210, the first and second lead parts 1230 and 1240, and the first and second parts having a different structure from those of the above-described embodiment are omitted. 2 The external electrodes 1310, 1311, 1320, and 1321 will be described in detail.

도 4 내지 도 6을 참조하면, 제1 및 제2 리드부(1230, 1240)는 세라믹 본체(110)의 양 단면을 통해 노출되게 형성된 스페이스부(111a)를 가질 수 있다.4 to 6, the first and second lead portions 1230 and 1240 may have a space portion 111a formed to be exposed through both end surfaces of the ceramic body 110.

여기서, 스페이스부(111a)는 세라믹 본체(110)의 모서리 부분과 세라믹 본체(110)의 제1 및 제2 단면 부분에서 결합력이 높은 세라믹 재질끼리 서로 접촉하는 부분을 확보함으로써, 세라믹 본체(110)의 모서리 부분과 세라믹 본체(110)의 제1 및 제2 단면 부분에 디라미네이션이 발생하는 현상을 최소화시키게 된다.
Here, the space portion 111a is a ceramic body 110 by securing a portion where the ceramic material having a high bonding force contact each other at the corner portion of the ceramic body 110 and the first and second cross-sectional portions of the ceramic body 110. Minimization of delamination occurs in the corner portion of the first body and the second cross-sectional portion of the ceramic body 110.

또한, 제1 및 제2 외부 전극(1310, 1311, 1320, 1321)은 각각 세라믹 본체(110)의 제1 및 제2 주면에 서로 대향되게 형성될 수 있다. 이때, 제1 및 제2 리드부(1230, 1240)이 세라믹 본체(110)의 제1 및 제2 단면으로는 노출되지 않으므로, 제1 및 제2 리드부(1230, 1240)도 세라믹 본체(110)의 제1 및 제2 단면에는 형성하지 않는다.
In addition, the first and second external electrodes 1310, 1311, 1320, and 1321 may be formed to face each other on the first and second main surfaces of the ceramic body 110, respectively. In this case, since the first and second lead parts 1230 and 1240 are not exposed to the first and second cross sections of the ceramic body 110, the first and second lead parts 1230 and 1240 are also exposed to the ceramic body 110. It is not formed in the 1st and 2nd cross section of ().

적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor

도 7은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
FIG. 7 is a perspective view schematically illustrating a multilayer ceramic capacitor mounted on a printed circuit board according to an exemplary embodiment of the present disclosure.

도 7을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판은 적층 세라믹 커패시터(100)가 실장된 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(211, 212, 213)를 포함한다.
Referring to FIG. 7, the mounting board of the multilayer ceramic capacitor 100 according to the present exemplary embodiment may be spaced apart from each other on the printed circuit board 210 and the upper surface of the printed circuit board 210 on which the multilayer ceramic capacitor 100 is mounted. The first to third electrode pads 211, 212, and 213 are formed.

이때, 적층 세라믹 커패시터(100)는 세라믹 본체(110)의 두께 방향의 제2 주면이 실장 면으로서 하측에 배치되며, 제1 내지 제3 외부 전극(131, 132, 133)의 제2 주면이 각각 제1 내지 제3 전극 패드(211, 212, 213) 위에 접촉되게 위치한 상태에서 솔더(미도시)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
In this case, in the multilayer ceramic capacitor 100, a second main surface in the thickness direction of the ceramic body 110 is disposed below the mounting surface, and second main surfaces of the first to third external electrodes 131, 132, and 133 are respectively disposed. The first and third electrode pads 211, 212, and 213 may be electrically connected to the printed circuit board 210 by solder (not shown) in a state of being in contact with each other.

본 실시 형태의 적층 세라믹 커패시터(100)는 제1 및 제2 내부 전극(121, 122)이 인쇄회로기판(210)에 수직으로 배치되므로, 별도의 전류 경로 없이 인쇄회로기판(210)의 제1 내지 제3 전극 패드(211, 212, 213)로부터 제1 내지 제3 외부 전극(131, 132, 133)의 두께를 통해 제1 및 제2 내부 전극(121, 122)으로 직접 전류가 흐를 수 있다.In the multilayer ceramic capacitor 100 of the present exemplary embodiment, since the first and second internal electrodes 121 and 122 are disposed perpendicular to the printed circuit board 210, the first and second internal electrodes 121 and 122 of the multilayer ceramic capacitor 100 may not be provided with a separate current path. Direct current may flow from the third electrode pads 211, 212, and 213 to the first and second internal electrodes 121 and 122 through the thicknesses of the first to third external electrodes 131, 132, and 133. .

따라서, 인쇄회로기판에 수평으로 배치되는 내부 전극을 구비한 커패시터에 비해 ESL을 낮출 수 있으며, 이러한 ESL은 적층 수의 증가에 따라 더욱 낮아지게 된다.
Therefore, the ESL can be lowered compared to the capacitor having the internal electrodes arranged horizontally on the printed circuit board, and the ESL becomes lower as the number of stacked layers increases.

일 응용 예로서, 적층 세라믹 커패시터(100)가 3-단자 EMI 필터로 사용될 경우, 제1 및 제2 외부 전극(131, 132)은 각각 신호 라인의 입력단 및 출력단에 접속되고, 제3 외부 전극(133)은 접지단에 접속되어, 신호 라인의 고주파 노이즈를 제거할 수 있다.As one application example, when the multilayer ceramic capacitor 100 is used as a three-terminal EMI filter, the first and second external electrodes 131 and 132 are connected to the input terminal and the output terminal of the signal line, respectively, and the third external electrode ( 133 may be connected to a ground terminal to remove high frequency noise of a signal line.

이 경우, (+) 극인 제1 및 제2 전극 패드(211, 212)는 각각 입/출력단에 해당하고, (-) 극인 제3 전극 패드(105)는 접지단에 해당한다.
In this case, the first and second electrode pads 211 and 212 which are the positive poles correspond to the input / output terminals, respectively, and the third electrode pad 105 which is the negative pole corresponds to the ground terminal.

다른 응용 예로서, 적층 세라믹 커패시터(100)가 디커플링 커패시터로 사용될 경우, 제1 및 제2 외부 전극(131, 132)은 전원 라인에 접속되고, 제3 외부 전극(133)은 접지 라인에 접속되어, 전원 회로를 안정화시킬 수 있다.As another application example, when the multilayer ceramic capacitor 100 is used as a decoupling capacitor, the first and second external electrodes 131 and 132 are connected to a power line, and the third external electrode 133 is connected to a ground line. The power supply circuit can be stabilized.

이 경우, 제1 및 제2 전극 패드(211, 212)는 전원 라인에 해당하고, 제3 전극 패드(213)는 접지단에 해당한다.
In this case, the first and second electrode pads 211 and 212 correspond to power lines, and the third electrode pad 213 corresponds to a ground terminal.

도 8은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 개략적으로 나타낸 사시도이다.
8 is a perspective view schematically illustrating a multilayer ceramic capacitor mounted on a printed circuit board according to another exemplary embodiment of the present disclosure.

여기서, 적층 세라믹 커패시터(100')의 구조만 다른 실시 형태를 취하고 있을 뿐 실장 기판의 구조는 앞서 설명한 일 실시 형태와 동일하므로 중복을 피하기 위하여 이에 대한 구체적인 설명을 생략한다.
Here, since only the structure of the multilayer ceramic capacitor 100 ′ is taken, the structure of the mounting substrate is the same as in the above-described embodiment, and detailed description thereof will be omitted to avoid duplication.

이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. And will be apparent to those skilled in the art.

100, 100' ; 적층 세라믹 커패시터 110 ; 세라믹 본체
111 ; 유전체층 121, 1210 ; 제1 내부 전극
122 ; 제2 내부 전극 123, 1230 ; 제1 리드부
124, 1240 ; 제2 리드부 125 ; 제3 리드부
126 ; 제4 리드부 131, 1310, 1311 ; 제1 외부 전극
132, 1320, 1321 ; 제2 외부 전극 133 ; 제3 외부 전극
134 ; 제4 외부 전극 210 ; 인쇄회로기판
211, 212, 213 ; 제1 내지 제3 전극 패드100, 100 '; A multilayer ceramic capacitor 110; Ceramic body
111; Dielectric layers 121 and 1210; The first internal electrode
122; Second internal electrodes 123 and 1230; First lead part
124, 1240; Second lead portion 125; The third lead portion
126; Fourth lead portions 131, 1310, 1311; The first outer electrode
132, 1320, 1321; Second external electrode 133; Third external electrode
134; Fourth external electrode 210; Printed circuit board
211, 212, 213; First to third electrode pads

Claims (7)

복수의 유전체층이 폭 방향으로 적층된 세라믹 본체;
상기 유전체층을 사이에 두고 교대로 배치된 복수의 제1 및 제2 내부 전극;
상기 제1 내부 전극에서 길이 방향으로 서로 이격된 채로 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부;
상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 하면을 통해 노출되도록 연장 형성된 제3 리드부;
상기 세라믹 본체의 하면에 서로 이격된 채로 형성되며, 상기 제1 및 제2 리드부와 각각 연결된 제1 및 제2 외부 전극; 및
상기 제1 및 제2 외부 전극 사이에 위치하며, 상기 세라믹 본체의 하면에서 양 측면의 일부까지 연장되게 형성되며, 상기 제3 리드부와 연결된 제3 외부 전극; 을 포함하며,
상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 높이를 d로, 상기 세라믹 본체의 두께를 T로 규정할 때, 상기 d/T의 비율은, 0.10≤d/T인 적층 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked in a width direction;
A plurality of first and second internal electrodes disposed alternately with the dielectric layer interposed therebetween;
First and second lead parts extending from the first internal electrode to be exposed through the bottom surface of the ceramic body while being spaced apart from each other in the longitudinal direction;
A third lead part positioned between the first and second lead parts and extending from the second internal electrode to be exposed through a bottom surface of the ceramic body;
First and second external electrodes formed on the bottom surface of the ceramic body and spaced apart from each other, and connected to the first and second lead portions, respectively; And
A third external electrode positioned between the first and second external electrodes and extending from a lower surface of the ceramic body to a part of both side surfaces and connected to the third lead part; / RTI &gt;
When the height formed on one side of the ceramic body among the third external electrodes is defined as d and the thickness of the ceramic body is defined as T, the ratio of d / T is 0.10 ≦ d / T.
제1항에 있어서,
상기 제3 외부 전극 중 상기 세라믹 본체의 일 측면에 형성된 길이를 G로 규정할 때, 상기 d/G의 비율은, 0.143≤d/G≤0.536의 범위를 만족하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method of claim 1,
When the length formed on one side of the ceramic body among the third external electrodes is defined as G, the ratio of d / G satisfies the range of 0.143 ≦ d / G ≦ 0.536.
제1항에 있어서,
상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성되며,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 상하면에 각각 대칭되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method of claim 1,
The first and second lead parts are formed to extend from the first internal electrode to be exposed through an upper surface of the ceramic body.
And the first and second external electrodes are symmetrically formed on upper and lower surfaces of the ceramic body, respectively.
제1항에 있어서,
상기 제1 및 제2 리드부는 상기 제1 내부 전극에서 상기 세라믹 본체의 양 단면을 통해 노출되도록 연장되게 형성되며,
상기 제1 및 제2 외부 전극은 상기 세라믹 본체의 양 단면까지 연장되게 형성된 것을 특징으로 하는 적층 세라믹 커패시터.
The method of claim 1,
The first and second lead portions are formed to extend from the first internal electrode to be exposed through both end surfaces of the ceramic body.
And the first and second external electrodes extend to both end surfaces of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 리드부 사이에 위치하며, 상기 제2 내부 전극에서 상기 세라믹 본체의 상면을 통해 노출되도록 연장되게 형성된 제4 리드부; 및
상기 제1 및 제2 외부 전극 사이에서 상기 세라믹 본체의 상면에 형성 형성되며, 상기 제4 리드부와 연결된 제4 외부 전극; 을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
The method of claim 1,
A fourth lead part disposed between the first and second lead parts and extending from the second internal electrode to be exposed through an upper surface of the ceramic body; And
A fourth external electrode formed on an upper surface of the ceramic body between the first and second external electrodes and connected to the fourth lead part; Multilayer ceramic capacitor further comprising.
제1항에 있어서,
상기 제1 및 제2 리드부는 상기 세라믹 본체의 양 단면을 통해 노출되게 형성된 스페이스부를 갖는 것을 특징으로 하는 적층 세라믹 커패시터.
The method of claim 1,
And the first and second lead portions have a space portion formed to be exposed through both end surfaces of the ceramic body.
상부에 제1 내지 제3 전극 패드를 갖는 인쇄회로기판; 및
상기 제1 내지 제3 전극 패드 위에 제1 내지 제3 외부 전극이 각각 설치된 제1항 내지 제6항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.A printed circuit board having first to third electrode pads thereon; And
The multilayer ceramic capacitor of claim 1, wherein first to third external electrodes are disposed on the first to third electrode pads, respectively. Mounting substrate of the multilayer ceramic capacitor comprising a.
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