KR101881366B1 - 반도체 장치 및 그 동작 방법 - Google Patents
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Abstract
본 발명은 워드라인 디스터번스로 인하여 셀 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계;, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 제 2 기억 장치에 저장하는 단계를 포함한다.
본 발명에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계;, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 제 2 기억 장치에 저장하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다. 보다 구체적으로 본 발명은 반도체 메모리 장치의 워드라인 디스터번스 문제로 인하여 셀의 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치의 집적도가 증가하면서 워드라인 사이의 커플링 효과가 증대되고 있다. 이에 따라 워드라인이 활성화 상태와 비활성화 상태를 토글링하는 횟수가 증가하는 경우 워드라인 사이의 커플링 효과로 인하여 인접한 워드라인에 연결된 셀의 데이터가 손상되는 현상이 발생하고 있다.
예를 들어 디램의 경우에는 워드라인이 토글링하면서 발생한 전자기파가 인접한 워드라인에 연결된 셀의 커패시터에 전자를 유입시키거나 커패시터로부터 전자를 유출시킴으로써 데이터를 손상시키고 있다.
이러한 워드라인 디스터번스(wordline disturbance) 문제는 종래의 기술을 통해서는 해결할 수 없다. 예를 들어 디램의 경우에는 리프레시 주기 이전에도 워드라인 디스터번스에 의해 셀의 데이터가 손상될 수 있어 리프레시를 통한 해결이 불가능하다.
본 발명은 워드라인 디스터번스로 인하여 셀 데이터가 손상되는 것을 방지할 수 있는 반도체 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 제 1 기억 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계 및 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 제 2 기억 장치에 저장하는 단계를 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 요청된 주소에 대응하는 데이터가 상기 제 2 기억 장치에 존재하는 경우 상기 제 1 기억 장치 대신 상기 제 2 기억 장치에 대해서 상기 요청을 처리하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터를 제 2 기억 장치에 저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법은 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 나타내는 정보는 제 3 기억 장치에 저장될 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 제 1 기억 장치는 휘발성 메모리 장치일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 무효화할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 횟수일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 판단하는 단계는 상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 2 워드라인에 대한 카운트 값일 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성을 판단하는 단계는 상기 제 2 워드라인에 대응하는 카운트 값이 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 초기화하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 업데이트하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치의 동작 방법에서 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 카운트 값을 초기화하는 단계를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 제 1 기억 장치에 대한 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 제어기 및 제 2 기억 장치를 포함하되, 상기 제어기는 상기 제 1 기억 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 2 기억 장치에 저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 요청된 주소에 대응하는 데이터가 상기 제 2 기억 장치에 존재하는 경우 상기 제 1 기억 장치 대신 상기 제 2 기억 장치에 대해서 상기 요청을 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터를 상기 제 2 기억 장치에 저장하는 단계 이후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치는 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 3 기억 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제 1 기억 장치는 휘발성 메모리 장치일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 횟수일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 2 워드라인에 대한 카운트 값일 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 2 워드라인에 대응하는 카운트 값이 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 워드라인을 포함하는 제 1 메모리 셀 어레이, 제 2 메모리 셀 어레이 및 제어기를 포함하되, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 메모리 셀 어레이의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계, 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 2 메모리 셀 어레이에 저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 요청된 주소에 대응하는 데이터가 상기 제 2 메모리 셀 어레이에 존재하는 경우 상기 제 1 메모리 셀 어레이 대신 상기 제 2 메모리 셀 어레이에 대해서 상기 요청을 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터를 제 2 메모리 셀 어레이에 저장하는 단계 이후 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지 또는 재개하는 단계에서 요청의 중지 또는 재개를 지시하는 제어 신호를 메모리 컨트롤러에 제공하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 상기 제 1 메모리 셀 어레이에 대한 요청에 대응하는 명령 및 주소를 일시 저장하는 버퍼를 더 포함하고, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 중지하는 단계에서 상기 명령 및 주소를 상기 버퍼에 저장하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청의 처리를 재개하는 단계에서 상기 버퍼에 저장된 명령 및 주소를 사용하는 단계를 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대한 요청을 처리하는 단계 이후 처리 완료를 나타내는 신호를 메모리 컨트롤러에 제공하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치는 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 3 메모리 셀 어레이를 더 포함할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제 1 메모리 셀 어레이는 휘발성 메모리일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서, 상기 제어기는 상기 제 1 메모리 셀 어레이에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 횟수일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 2 워드라인에 대한 카운트 값일 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 2 워드라인에 대응하는 카운트 값이 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 반도체 메모리 장치에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템은 워드라인을 포함하는 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되 상기 컨트롤러는 제 1 기억 장치와 제어기를 포함하고 상기 제어기는 상기 반도체 메모리 장치에 대한 요청을 수신하는 단계, 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 반도체 메모리 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계 및 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 1 기억 장치에 저장하는 단계를 수행한다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 요청된 주소에 대응하는 데이터가 상기 제 1 기억 장치에 존재하는 경우 상기 반도체 메모리 장치 대신 상기 제 1 기억 장치에 대해서 상기 요청을 처리하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 반도체 메모리 장치에 대한 요청의 처리를 중지하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터를 상기 제 1 기억 장치에 저장하는 단계 이후 상기 반도체 메모리 장치에 대한 요청의 처리를 재개하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템은 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 2 기억 장치를 더 포함할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 반도체 메모리 장치는 휘발성 메모리일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 제 1 메모리 셀 어레이에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 동작을 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 횟수일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 2 워드라인에 대한 카운트 값일 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성을 판단하는 단계에서 상기 제 2 워드라인에 대응하는 카운트 값이 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 카운트 값을 업데이트하는 단계를 더 수행할 수 있다.
본 발명의 일 측면에 의한 시스템에서 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 카운트 값을 초기화하는 단계를 더 수행할 수 있다.
본 발명에 의한 반도체 장치 및 그 동작 방법을 통해 반도체 메모리 장치에서 발생하는 워드라인 디스터번스로 인한 데이터 손상 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 나타내는 블록도.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 카운터를 나타내는 블록도.
도 5는 본 발명의 일 실시예에 의한 버퍼를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
도 7은 본 발명의 다른 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 장치를 나타내는 블록도.
도 4는 본 발명의 일 실시예에 의한 카운터를 나타내는 블록도.
도 5는 본 발명의 일 실시예에 의한 버퍼를 나타내는 블록도.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
도 7은 본 발명의 다른 실시예에 의한 반도체 장치의 동작을 나타내는 순서도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예를 개시한다. 이하의 개시는 본 발명에 대한 설명을 제공하기 위한 것으로서 본 발명의 권리 범위를 한정하기 위한 것은 아니다.
이하에서 반도체 메모리 장치는 워드라인을 포함하는 메모리 셀 어레이를 포함하는 것으로서 그 형태가 특정된 것은 아니다. 따라서 반도체 메모리 장치는 예를 들어 디램과 같은 휘발성 메모리 장치일 수도 있고 MRAM, STT-RAM, 플래시 메모리, PCRAM, ReRAM과 같은 비휘발성 메모리 장치일 수도 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예에 의한 반도체 장치(100)는 예를 들어 메모리 컨트롤러와 같이 반도체 메모리 장치(1)를 제어하는 컨트롤러 내에 포함되도록 구현될 수도 있고, 컨트롤러와는 독립적인 구성으로 구현될 수 있다.
본 실시예에 의한 반도체 장치(100)는 로우 접근 제어기(110), 카운터(120) 및 버퍼(130)를 포함한다.
로우 접근 제어기(110)는 반도체 메모리 장치(1)에 대한 요청(request)을 수신하면 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 메모리 셀 어레이(2) 내의 워드라인에 인접하는 워드라인과 연결된 셀들의 데이터가 손상될 위험이 있는지 판단한다.
데이터 손상 위험성이 있다고 판단하는 경우 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 저장하도록 제어할 수 있다.
데이터 손상 위험성을 나타내는 정보로서 본 실시예에서는 요청된 주소에 대응하는 워드라인이 기존에 선택되었던 횟수를 사용한다. 즉 본 실시예에서는 이 선택 횟수가 임계점을 초과하는지를 기준으로 데이터 손상 위험성 여부를 판단한다. 다른 실시예에서는 다른 기준에 따라 인접한 워드라인에 연결된 셀의 데이터 손상 위험성을 판단할 수 있다.
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다. 예를 들어 인접한 워드라인은 선택된 워드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다.
본 실시예에서 로우 접근 제어기(110)는 요청된 주소에 대응하는 데이터가 버퍼(130)에 존재하는 경우 반도체 메모리 장치(1) 대신 버퍼(130)에 대하여 요청을 처리할 수 있다.
즉, 본 실시예는 데이터 손상 위험성이 있는 것으로 판정된 워드라인 주소들과 그 주소들에 대응하는 데이터를 버퍼(130)에 옮겨 저장하고 버퍼(130) 내의 주소들이 유효한 것으로 유지되는 동안 해당 주소에 대한 요청을 반도체 메모리 장치(1)를 대신하여 버퍼(130)에서 처리하게 된다.
본 실시예에서 비교 기준이 되는 임계점은 실험적으로 미리 결정된 값을 사용할 수 있다. 임계점은 워드라인의 위치에 무관하게 동일한 값일 수 있고 위치에 따라 다른 값일 수도 있다. 임계점에 대한 정보는 로우 접근 제어기(110), 카운터(120) 또는 다른 기억 장치(미도시) 내에 저장될 수 있다.
본 실시예에서 워드라인에 대한 선택 횟수는 카운터(120)에 저장된다. 로우 접근 제어기(110)는 요청된 주소에 대응하는 워드라인에 대한 선택 횟수를 조회하기 위해 레지스터(120)를 제어할 수 있다. 로우 접근 제어기(110)는 워드라인에 대한 선택 횟수를 업데이트 또는 초기화하거나 워드라인에 대한 선택 횟수를 무효화하기 위해 카운터(120)를 제어할 수 있다.
로우 접근 제어기(110)의 구체적인 동작은 이하의 도 6, 7을 참조하여 보다 구체적으로 살펴본다.
본 발명의 일 실시예에 의한 카운터(120)의 구조는 도 4에 도시되어 있다. 카운터(120)는 주소 필드(address), 카운트 필드(count)를 포함한다.
본 실시예에서 주소 필드와 카운터 필드는 각각 메모리 셀 어레이(2)의 워드라인 주소(로우 주소)와 해당 워드라인에 대한 선택 횟수(접근 횟수) 정보를 저장한다.
다른 실시예에서 카운트 필드는 해당 주소에 대응하는 워드라인이 아니라 그 워드라인에 인접한 워드라인에 대한 선택 횟수를 저장할 수도 있다. 이 경우 요청된 주소에 대하여 인접한 워드라인의 주소에 대한 카운트 값을 참조함으로써 요청된 주소에 대응하는 워드라인의 선택 횟수를 확인할 수 있다. 이들에 대한 실시예는 도 6, 7을 참조하여 보다 구체적으로 살펴본다.
본 발명의 일 실시예에 의한 버퍼(130)의 구조는 도 5에 도시되어 있다. 버퍼(130)는 유효 필드(valid), 주소 필드(address), 데이터 필드(data)를 포함한다.
주소 필드와 데이터 필드는 각각 메모리 셀 어레이(2)의 워드라인 주소(로우 주소)와 해당 워드라인에 연결된 셀들의 데이터를 저장한다.
유효 필드는 버퍼(130)의 해당 라인이 유효한 정보를 포함하는지 표시한다. 따라서 버퍼(130)에 새로운 정보를 저장하고자 하는 경우 먼저 유효 필드가 비활성화된 라인을 선택할 수 있다. 또한 요청된 주소에 대해서 버퍼(130)가 메모리 셀 어레이(2)를 대신하는지 확인하기 위하여 유효 필드가 활성화된 라인들만을 검색할 수도 있다.
도 2는 본 발명의 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예는 반도체 장치(100)가 반도체 메모리 장치(1)를 제어하는 컨트롤러의 일부로서 구현된 실시예를 나타낸다. 이때 컨트롤러는 예를 들어 메모리 컨트롤러, CPU일 수 있으나 이에 한정되는 것은 아니다.
본 실시예에 의한 반도체 장치(100)는 로우 접근 제어기(110), 카운터(120), 버퍼(130) 및 제어 선택부(140)를 포함한다.
또한 본 실시예에 의한 반도체 장치(100)는 외부 요청을 일시 저장하는 요청 버퍼(10), 요청된 주소를 메모리 셀 어레이(2)의 주소로 변환하는 주소 매핑 블록(20), 다수의 외부 요청이 있는 경우 그 처리 순서를 결정하는 중재 블록(30), 요청에 따라 반도체 메모리 장치(1)를 제어할 제어 명령을 생성하는 명령 생성부(40), 반도체 메모리 장치(1)의 리프레시 동작을 제어하는 리프레시 제어기(50), 데이터를 임시 저장하는 데이터 버퍼(60) 및 메모리 셀 어레이(2)에 데이터 패리티를 부가하여 저장하고 패리티를 이용하여 메모리 셀 어레이(2)로부터 출력된 데이터에 오류가 존재하는지 판단하는 ECC 블록(70)을 더 포함할 수 있다.
요청 버퍼(10), 주소 매핑 블록(20), 중재 블록(30), 명령 생성기(40), 리프레시 제어기(50), 데이터 버퍼(60) 및 ECC 블록(70)의 구체적인 동작은 종래의 메모리 컨트롤러에 포함된 것과 실질적으로 동일하므로 이에 대한 구체적인 설명은 생략한다.
본 실시예에 포함된 로우 접근 제어기(110), 카운터(120) 및 버퍼(130)의 기본적인 동작은 제 1 실시예와 관련하여 설명한 것과 유사하다.
로우 접근 제어기(110)에서 요청된 워드라인에 대한 선택 횟수가 임계점을 초과한 것으로 판단한 경우, 로우 접근 제어기(110)는 현재 요청을 일시 중지하고 요청된 워드라인에 인접한 셀들의 데이터를 버퍼(130)에 기록한다.
이를 위해 로우 접근 제어기(110)는 명령 생성부(40)에서 생성된 제어 명령 및 주소 대신 로우 접근 제어기(110)에서 생성된 명령과 주소를 반도체 메모리 장치(1)에 제공하도록 제어 선택부(140)를 제어한다.
전술한 바와 같이 요청된 워드라인의 선택 횟수를 임계점과 비교하는 것은 해당 워드라인에 인접한 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 방법의 하나이다. 다른 실시예에서는 다른 방법으로 인접한 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단할 수 있다.
인접한 워드라인에 연결된 셀들의 데이터 손상 위험성이 없는 경우 로우 접근 제어기(110)는 명령 생성부(40)에서 출력된 제어 명령과 주소가 반도체 메모리 장치(1)에 제공되도록 제어 선택부(140)를 제어할 수 있다.
또한 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 기록하는 동안 현재 요청된 명령에 대한 처리를 일시 중지시킬 필요가 있다.
이를 위해 로우 접근 제어기(110)는 중재 블록(30)에 신호를 제공하여 그 동작을 일시 정지할 것을 요청할 수 있다. 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 기록하는 동작이 종료되면 중재 블록(30)에 신호를 제공하여 일시 정지되었던 동작을 재개하도록 요청할 수 있다.
중재 블록(30)이 제어 신호에 따라 현재상태를 유지하면서 동작을 일시 정지하거나 일시 정지된 동작을 재개하는 것은 통상의 기술자가 용이하게 구현할 수 있는 기술로서 이에 대한 구체적인 설명은 생략한다.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 장치(100)를 나타내는 블록도이다.
본 실시예에 의한 반도체 장치(100)는 메모리 셀 어레이(2)를 내장한다. 따라서 본 실시예에 의한 반도체 장치(100)는 반도체 메모리 장치로 지칭될 수도 있다.
도시되지는 않았으나 본 발명에 의한 반도체 장치(100)는 메모리 셀 어레이(2)에 대하여 데이터를 입출력하거나 리프레시를 수행하는 등과 같이 반도체 메모리 장치의 일반적인 동작을 제어하기 위하여 필요한 구성을 포함할 수 있다. 이러한 구성들은 공지된 것이다.
도면에서 메모리 컨트롤러(3)는 외부 요청(request)에 따라 제어 명령/주소(command/address)를 생성하여 본 실시예에 의한 반도체 장치(100) 내의 메모리 셀 어레이(2) 내에 데이터를 입출력하는 동작을 제어한다.
도시된 메모리 컨트롤러(3)의 구성 및 동작은 공지된 것으로 구체적인 설명은 생략한다. 메모리 컨트롤러(3)는 독립적인 구성으로 존재할 수도 있고, CPU와 같은 다른 구성의 내부에 포함될 수도 있다.
본 실시예에 의한 로우 접근 제어기(110), 카운터(120) 및 버퍼(130)의 기본적인 구성 및 동작은 전술한 바와 같다.
본 실시예에서 로우 접근 제어기(110)는 메모리 컨트롤러(3)에서 전달된 명령/주소를 수신하고 버퍼(130)를 제어하여 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 횟수를 확인한 후 이를 임계점과 비교한다.
만일 선택 횟수가 임계점을 초과한다면 로우 접근 제어기(110)는 요청된 주소의 워드라인에 대하여 요청을 처리하기 전에 인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 기록하기 위한 명령/주소를 생성하고 이에 따라 메모리 셀 어레이(2)를 제어할 수 있다.
인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 기록하는 동작이 종료되면 로우 접근 제어기(110)는 일시 중지되었던 본래의 요청을 처리할 수 있다.
현재 요청을 일시 중지하기 위하여 로우 접근 제어기(110)는 현재 요청을 큐(queue)에 유지하면서 동작을 일시 정지하도록 메모리 컨트롤러(3)에 요청할 수 있다. 이는 실시예 2에서 설명한 바와 같이 메모리 컨트롤러 내의 중재 블록(30)의 동작을 일시 정지시킴으로써 구현될 수 있다. 이를 위하여 로우 접근 제어기(110)는 일시 정지를 요청하는 응답 신호를 메모리 컨트롤러(3)에 제공할 수 있다.
이후 로우 접근 제어기(110)는 인접한 워드라인에 연결된 셀들의 데이터를 버퍼(130)에 저장하는 동작을 수행한다.
다음으로 로우 접근 제어기(110)는 동작을 재개하도록 메모리 컨트롤러(3)에 요청할 수 있다. 이는 실시예 2에서 설명한 바와 같이 메모리 컨트롤러 내의 중재 블록(30)의 동작을 재개함으로써 구현될 수 있다. 이를 위하여 로우 접근 제어기(110)는 재개를 요청하는 응답 신호를 메모리 컨트롤러(3)에 제공할 수 있다.
현재 요청에 대한 일시 중지 및 재개와 관련하여 다른 형태의 실시예도 가능하다.
이 경우 반도체 장치(100)는 메모리 컨트롤러(3)에 동작을 일시 정지하거나 재개하도록 요청하는 응답신호를 제공하지 않을 수 있다.
이 경우 반도체 장치(100)는 인접한 워드라인 연결된 셀들의 데이터를 버퍼(130)에 저장하는 동안 메모리 컨트롤러(3)로부터 제공받은 명령/주소를 일시 저장하기 위하여 기억장소(미도시)를 더 포함할 수 있다.
또한 반도체 장치(100)는 메모리 컨트롤러(3)로부터 제공받은 명령과 로우 접근 제어기(110)에서 생성한 명령 중 하나를 선택적으로 메모리 셀 어레이(2)에 적용하기 위한 선택부(미도시)를 더 포함할 수 있다.
이때 반도체 장치(100)는 메모리 컨트롤러(3)로부터 요청된 주소에 대한 요청을 처리한 이후 처리가 종료되었음을 나타내는 응답 신호(response)를 메모리 컨트롤러(3)에 제공할 수 있다. 응답 신호를 수신한 메모리 컨트롤러(3)는 다음 요청에 대한 명령/주소를 반도체 장치(100)에 제공할 수 있다.
현재 요청을 일시 중지하고 인접한 워드라인에 연결된 셀들을 버퍼(130)에 저장한 후 다시 현재 요청을 처리하는 동작에 필요한 시간은 단순히 현재 요청을 처리하는 시간과 상이할 수 있다. 이러한 경우에는 메모리 컨트롤러(3)와의 정상적인 상호 작용을 위하여 응답 신호를 이용하는 것이 바람직하다. 그러나 타이밍에 문제가 없는 경우 메모리 컨트롤러(3)에 별도로 응답 신호를 제공하지 않아도 무방하다.
이하에서는 도 6, 7을 참조하여 본 발명의 일 실시예에 의한 반도체 장치의 동작 방법을 살펴본다.
도 6과 도 7은 모두 요청된 주소에 대응하는 워드라인의 선택 횟수를 기준으로 요청된 워드라인에 인접한 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단한다.
도 6은 도 4의 카운트 필드의 값이 주소 필드의 값에 대응하는 워드라인의 선택 횟수를 기록하는 실시예에 관한 것이고, 도 7은 도 4의 카운트 필드의 값이 주소 필드의 값에 대응하는 워드라인에 인접하는 워드라인의 선택 횟수를 기록하는 실시예에 관한 것이라는 차이가 있다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치(100)의 동작 방법을 나타내는 순서도이다.
전술한 바와 같이 본 실시예는 도 4의 카운터에서 카운터 필드의 값이 주소 필드의 값에 대응하는 워드라인의 선택 횟수를 기록한다.
제어 동작은 로우 접근 제어기(110)에서 수행되며 로우 접근 제어기(110)는 각 동작을 위해 카운터(120) 및 버퍼(130)를 제어할 수 있다.
요청이 없는 경우 요청이 수신되기를 기다린다(S100). 도 3에 도시된 실시예에 있어서 로우 접근 제어기(110)는 외부 요청을 먼저 수신한 메모리 컨트롤러(3)로부터의 명령이 수신되기를 기다린다.
로우 접근 제어기(110)는 요청된 주소가 버퍼(130)에 존재하는지 판단한다(S120). 이때 로우 접근 제어기(110)는 버퍼(130)의 유효 필드가 활성화된 라인들 중에서 대응하는 주소가 존재하는지 확인한다.
만일 버퍼(130)에 요청된 주소가 존재하면 로우 접근 제어기(110)는 메모리 셀 어레이(2) 대신 버퍼(130)에 대하여 요청을 처리한다(S121).
버퍼(130)에 요청된 주소가 존재하지 않으면 로우 접근 제어기(110)는 수신된 요청에 대응하는 명령이 워드라인을 활성화하는 명령인지 판단한다(S130). 본 발명에 있어서는 워드라인이 활성화되었다가 비활성화되는 토글링 현상을 감지할 수 있으면 충분하다.
따라서 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 활성화 명령이 아닌 경우에는 종래와 같이 메모리 셀 어레이(2)에 대한 처리를 진행한다(S131).
다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 대신 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
또 다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 및 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
이들 각각의 경우에 있어서 이후의 단계(S140)에서 비교 대상이 되는 임계점(N)의 값은 달라질 수 있다.
단계(S140)에서 로우 접근 제어기(120)는 요청된 주소(워드라인 주소, 로우 주소)에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 횟수가 임계점(N)을 초과하는지 여부를 판단한다.
도시되지는 않았으나 카운터(120)에 요청된 주소 정보가 카운터(120)에 존재하지 않으면 로우 접근 제어기(S110)는 요청된 주소를 기록하도록 카운터(120)를 제어할 수 있다. 이때 새로 기록된 주소에 대응하는 카운트 값은 1로 초기화될 수 있다.
임계점을 초과하지 않으면 해당 주소에 대한 선택 횟수를 증가시키도록 카운터(120)를 제어하고(S141), 메모리 셀 어레이(2)에 대한 처리를 진행한다(S131).
임계점을 초과하면 로우 접근 제어기(110)는 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 현재 요청을 일시 중지하고(S143), 버퍼(130)에서 저장 공간을 확보하고(S144), 해당 워드라인에 인접한 워드라인의 주소와 인접한 워드라인에 연결된 셀들의 값을 기록한다(S145). 이때 버퍼(130)의 해당 유효 필드의 값은 활성화된다.
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다. 예를 들어 인접한 워드라인은 선택된 워드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다.
도 2에 도시된 실시예에 있어서 요청된 주소에 대응하는 워드라인에 대한 현재 요청을 일시 중지하는 단계(S143)는 로우 접근 제어기(110)가 중재 블록(30)의 동작을 일시 정지하도록 요청함으로써 수행될 수 있다.
일시 정지되었던 현재 요청에 대한 처리는 루프가 종료되기 이전에 인접한 워드라인에 연결된 셀들의 데이터를 버퍼에 저장하는 단계(S145) 직후에 바로 수행될 수 있다.
그러나 다른 실시예에서는 단계(S145) 이후에 일시 정지되었던 요청을 처리하지 않고 해당 요청을 요청들을 저장하는 큐에 그대로 유지함으로써 다음 루프의 단계(S131)에서 처리되도록 할 수도 있다.
반도체 메모리 장치(1)가 예를 들어 디램과 같이 휘발성 메모리 장치인 경우 메모리 셀 어레이(2)의 전체 또는 일부 영역에 대해서 일정한 간격으로 리프레시가 수행되는 것이 일반적이다.
리프레시를 수행하는 과정에서 버퍼(130)에 저장된 데이터는 메모리 셀 어레이(2)의 대응하는 주소에 재기록될 수 있다. 이를 통해 버퍼(130)의 해당 공간은 재사용될 수 있다.
리프레시를 수행한 경우 카운트 필드의 값이 초기화되거나 삭제될 수 있다.
도 7은 본 발명의 다른 실시예에 의한 반도체 장치(100)의 동작 방법을 나타내는 순서도이다.
전술한 바와 같이 본 실시예는 도 4의 카운트 필드의 값이 주소 필드의 값에 대응하는 워드라인에 인접하는 워드라인에 대한 선택 횟수를 기록한다.
제어 동작은 로우 접근 제어기(110)에서 수행되며 로우 접근 제어기(110)는 각 동작을 위해 카운터(120) 및 버퍼(130)를 제어할 수 있다.
요청이 없는 경우 요청이 수신되기를 기다린다(S100). 도 3에 도시된 실시예에 있어서 로우 접근 제어기(110)는 외부 요청을 먼저 수신한 메모리 컨트롤러(3)로부터의 명령이 수신되기를 기다린다.
로우 접근 제어기(110)는 요청된 주소가 버퍼(130)에 존재하는지 판단한다(S120). 이때 로우 접근 제어기(110)는 버퍼(130)의 유효 필드가 활성화된 라인들 중에서 대응하는 주소가 존재하는지 확인한다.
만일 버퍼(130)에 요청된 주소가 존재하면 로우 접근 제어기(110)는 메모리 셀 어레이(2) 대신 버퍼(130)에 대하여 요청을 처리한다(S121).
버퍼(130)에 요청된 주소가 존재하지 않으면 로우 접근 제어기(110)는 수신된 요청에 대응하는 명령이 워드라인을 활성화하는 명령인지 판단한다(S130). 본 발명에 있어서는 워드라인이 활성화되었다가 비활성화되는 토글링 현상을 감지할 수 있으면 충분하다.
따라서 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 활성화 명령이 아닌 경우에는 종래와 같이 메모리 셀 어레이(2)에 대한 처리를 진행한다(S131).
다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 대신 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
또 다른 실시예의 경우 워드라인을 비활성화 상태에서 활성화 상태로 천이시키는 명령 및 워드라인을 활성화 상태에서 비활성화 상태로 천이시키는 명령을 감지할 수도 있다.
이들 각각의 경우에 있어서 이후의 단계(S140)에서 비교 대상이 되는 임계점(N)의 값은 달라질 수 있다.
단계(S140)에서 로우 접근 제어기(120)는 요청된 주소(워드라인 주소, 로우 주소)에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 선택 횟수가 임계점(N)을 초과하는지 여부를 판단한다.
본 실시예에서 요청된 주소에 대응하는 워드라인의 선택 횟수는 카운터(120)에서 상기 워드라인에 인접하는 워드라인에 대응하는 주소에 대응하는 카운트 값을 확인함으로써 알 수 있다.
도시되지는 않았으나 요청된 워드라인에 인접하는 워드라인에 대응하는 주소 정보가 카운터(120)에 존재하지 않으면 로우 접근 제어기(S110)는 인접하는 워드라인에 대응하는 주소 정보를 추가하도록 카운터(120)를 제어할 수 있다. 이때 새로 기록된 주소에 대응하는 카운터 값은 1로 초기화될 수 있다.
임계점을 초과하지 않으면 인접한 워드라인에 대응하는 주소에 대한 카운트 값을 증가시키도록 카운터(120)를 제어한다(S121). 또한 요청된 워드라인에 대한 요청을 수행하는 과정에서 데이터가 새로 기록되거나 기존 데이터가 리프레시 되는 효과가 있고 이에 따라 인접한 워드라인이 요청된 워드라인에 미치는 워드라인 디스터번스 효과가 모두 제거되는 것으로 볼 수 있다.
따라서 요청된 워드라인의 주소에 대응하는 카운트 값을 초기화하도록 카운터(120)를 제어할 수 있다. 다른 실시예에서는 카운터(120)에서 요청된 워드라인에 주소에 관한 정보를 삭제함으로써 해당 카운트 값을 무효화할 수도 있다.
이후 메모리 셀 어레이(2)에 대한 현재의 요청을 처리한다(S131).
임계점을 초과하면 로우 접근 제어기(110)는 요청된 주소에 대응하는 메모리 셀 어레이(2)의 워드라인에 대한 현재 요청을 일시 중지하고(S143), 버퍼(130)에서 일정한 저장 공간을 확보하고(S144), 확보된 주소 및 데이터 필드에 요청된 워드라인에 인접한 워드라인의 주소와 인접한 워드라인에 연결된 셀들의 값을 기록한다(S145).
본 실시예에 있어서 인접한 워드라인은 요청된 주소에 대응하는 워드라인 바로 옆의 하나 또는 두 워드라인을 의미할 수 있다. 다른 실시예에서 인접한 워드라인은 바로 옆의 워드라인을 포함하여 선택된 워드라인으로부터 일정한 범위 내에 위치하는 워드라인들 전체를 의미할 수도 있다. 예를 들어 인접한 워드라인은 선택된 워드라인 주변의 8개, 16개 또는 기타 다른 개수의 워드라인 전체를 의미할 수도 있다.
도 2에 도시된 실시예에 있어서 요청된 주소에 대응하는 워드라인에 대한 현재 요청을 일시 중지하는 단계(S143)는 로우 접근 제어기(110)가 중재 블록(30)의 동작을 일시 정지하도록 요청함으로써 수행될 수 있다.
일시 정지되었던 현재 요청에 대한 처리는 루프가 종료되기 이전에 단계(S145) 직후에 바로 수행될 수 있다.
그러나 다른 실시예에서는 단계(S145) 이후에 일시 정지되었던 요청을 처리하지 않고 해당 요청을 요청들을 저장하는 큐에 그대로 유지함으로써 다음 루프의 단계(S131)에서 처리되도록 할 수도 있다.
반도체 메모리 장치(1)가 예를 들어 디램과 같이 휘발성 메모리 장치인 경우 메모리 셀 어레이(2)의 전체 또는 일부 영역에 대해서 일정한 간격으로 리프레시가 수행되는 것이 일반적이다.
리프레시를 수행하는 경우 버퍼(130)에 저장된 데이터를 해당 주소에 대응하는 셀들에 재기록할 수 있다. 이를 통해 버퍼(130)의 해당 공간은 재사용될 수 있다.
리프레시를 수행한 경우 카운트 필드의 값이 초기화 또는 삭제될 수 있다.
이상의 상세한 설명에서는 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 개시하였다. 이상의 설명은 본 발명의 설명을 위한 것으로서 이상의 설명에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. 본 발명의 권리범위는 후술하는 특허청구범위 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
100: 반도체 장치
1: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 로우 접근 제어기
120 : 카운터
130 : 버퍼
130: 제어 선택부
10: 요청 버퍼
20: 주소 매핑 블록
30: 중재 블록
40: 명령 생성부
50: 리프레시 제어기
1: 반도체 메모리 장치
2: 메모리 셀 어레이
110 : 로우 접근 제어기
120 : 카운터
130 : 버퍼
130: 제어 선택부
10: 요청 버퍼
20: 주소 매핑 블록
30: 중재 블록
40: 명령 생성부
50: 리프레시 제어기
Claims (72)
- 제 1 기억 장치에 대한 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 반도체 장치로서,
상기 반도체 장치는 제어기 및 제 2 기억 장치를 포함하고,
상기 제어기는
상기 제 1 기억 장치에 대한 요청을 수신하면 데이터 손상 위험성을 나타내는 정보를 참고하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하고, 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 2 기억 장치에 저장하는 반도체 장치. - [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 제어기는 상기 요청된 주소에 대응하는 데이터가 상기 제 2 기억 장치에 존재하는 경우 상기 제 1 기억 장치 대신 상기 제 2 기억 장치에 대해서 상기 요청을 처리하는 반도체 장치.
- [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 데이터 손상 위험성을 나타내는 정보를 업데이트하는 반도체 장치.
- [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 제어기는 상기 데이터 손상 위험성이 있는 경우 상기 제 1 기억 장치에 대한 요청의 처리를 중지하고, 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 2 기억 장치에 저장한 후 상기 제 1 기억 장치에 대한 요청의 처리를 재개하는 반도체 장치.
- [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 데이터 손상 위험성을 나타내는 정보를 저장하는 제 3 기억 장치를 더 포함하는 반도체 장치.
- [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 제 1 기억 장치는 휘발성 메모리 장치이고, 상기 제어기는 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행된 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 반도체 장치.
- [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 1 워드라인에 대한 선택 횟수인 반도체 장치.
- [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]청구항 7에 있어서, 상기 제어기는 상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치.
- [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]청구항 7에 있어서, 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하고, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 반도체 장치.
- [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서, 상기 데이터 손상 위험성을 나타내는 정보는 상기 제 2 워드라인에 대한 선택 횟수인 반도체 장치.
- [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]청구항 10에 있어서, 상기 제어기는 상기 제 2 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치.
- [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]청구항 10에 있어서, 상기 제어기는 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 선택 횟수를 초기화하고, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 선택 횟수를 업데이트하는 반도체 장치.
- [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]청구항 12에 있어서, 상기 제어기는 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 반도체 장치.
- 제어기 및 제 2 기억 장치를 포함하고 제 1 기억 장치에 대한 요청을 처리하기 위해 상기 제 1 기억 장치를 제어하는 반도체 장치에서 상기 제어기에 의해 제어되는 상기 반도체 장치의 동작 방법으로서,
데이터 손상 위험성을 나타내는 정보를 참고하여 상기 제 1 기억 장치에 대하여 요청된 주소에 대응하는 상기 제 1 기억 장치의 제 1 워드라인에 인접하는 제 2 워드라인에 연결된 셀들의 데이터 손상 위험성을 판단하는 단계; 및
데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 연결된 셀들의 데이터를 상기 제 2 기억 장치에 저장하는 단계
를 포함하는 반도체 장치의 동작 방법. - [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서, 상기 제 1 기억 장치는 휘발성 메모리 장치이고 상기 제 1 기억 장치에 대하여 리프레시 동작이 수행되는 경우 상기 데이터 손상 위험성을 나타내는 정보를 초기화하는 단계를 더 포함하는 반도체 장치의 동작 방법.
- [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서, 상기 데이터 손상 위험성을 판단하는 단계는
상기 제 1 워드라인에 대한 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치의 동작 방법. - [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]청구항 16에 있어서, 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계 및 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 포함하는 반도체 장치의 동작 방법.
- [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서, 상기 데이터 손상 위험성을 판단하는 단계는
상기 제 2 워드라인에 대응하는 선택 횟수가 임계점을 초과하는 경우 데이터 손상 위험성이 있는 것으로 판단하는 반도체 장치의 동작 방법. - [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]청구항 18에 있어서, 상기 데이터 손상 위험성이 있는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 선택 횟수를 초기화하는 단계, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 2 워드라인에 대한 선택 횟수를 업데이트하는 단계를 더 포함하는 반도체 장치의 동작 방법.
- [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]청구항 19에 있어서, 상기 데이터 손상 위험성이 없는 것으로 판단하는 경우 상기 제 1 워드라인에 대한 선택 횟수를 초기화하는 단계를 더 포함하는 반도체 장치의 동작 방법.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120060066A KR101881366B1 (ko) | 2012-06-04 | 2012-06-04 | 반도체 장치 및 그 동작 방법 |
| US13/908,730 US9122598B2 (en) | 2012-06-04 | 2013-06-03 | Semiconductor device and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120060066A KR101881366B1 (ko) | 2012-06-04 | 2012-06-04 | 반도체 장치 및 그 동작 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130136342A KR20130136342A (ko) | 2013-12-12 |
| KR101881366B1 true KR101881366B1 (ko) | 2018-07-24 |
Family
ID=49671757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120060066A KR101881366B1 (ko) | 2012-06-04 | 2012-06-04 | 반도체 장치 및 그 동작 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9122598B2 (ko) |
| KR (1) | KR101881366B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102003894B1 (ko) | 2012-09-20 | 2019-07-25 | 에스케이하이닉스 주식회사 | 셀 어레이, 메모리 및 이를 포함하는 메모리 시스템 |
| US9190131B2 (en) | 2012-12-20 | 2015-11-17 | SK Hynix Inc. | Memory and memory system including the same |
| KR101976452B1 (ko) * | 2013-04-22 | 2019-05-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| WO2015047304A1 (en) * | 2013-09-27 | 2015-04-02 | Hewlett-Packard Development Company, L.P. | Refresh row address |
| KR102182368B1 (ko) * | 2013-12-19 | 2020-11-24 | 에스케이하이닉스 주식회사 | 어드레스 검출회로 및 이를 포함하는 메모리 |
| KR102399475B1 (ko) | 2015-12-28 | 2022-05-18 | 삼성전자주식회사 | 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치 |
| KR102308778B1 (ko) * | 2017-05-24 | 2021-10-05 | 삼성전자주식회사 | 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법 |
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| CN113454722B (zh) | 2020-05-19 | 2022-08-19 | 长江存储科技有限责任公司 | 存储器器件及其编程操作 |
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-
2012
- 2012-06-04 KR KR1020120060066A patent/KR101881366B1/ko active IP Right Grant
-
2013
- 2013-06-03 US US13/908,730 patent/US9122598B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20130326162A1 (en) | 2013-12-05 |
| KR20130136342A (ko) | 2013-12-12 |
| US9122598B2 (en) | 2015-09-01 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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