JPS63244486A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63244486A JPS63244486A JP62078610A JP7861087A JPS63244486A JP S63244486 A JPS63244486 A JP S63244486A JP 62078610 A JP62078610 A JP 62078610A JP 7861087 A JP7861087 A JP 7861087A JP S63244486 A JPS63244486 A JP S63244486A
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- mos transistor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000000295 complement effect Effects 0.000 claims description 12
- 239000000872 buffer Substances 0.000 abstract description 61
- 238000010586 diagram Methods 0.000 description 15
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Analogue/Digital Conversion (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、半導体装置に係り、特に、半導体装置のチ
ップ上における配線の占有面積の低減に関する。
ップ上における配線の占有面積の低減に関する。
(従来の技術)
近年、装置半導体における大容量化、多機能化に伴い半
導体チップ上に形成される信号線、データ線等の配線の
本数が多くなってきている。
導体チップ上に形成される信号線、データ線等の配線の
本数が多くなってきている。
第8図は、従来のダイナミック・ランダム・アクセス・
メモリ(DRAM)における行アドレス指定部をブロッ
クダイアグラムで示している。
メモリ(DRAM)における行アドレス指定部をブロッ
クダイアグラムで示している。
n個のアドレスパッド11にはn個の行アドレス信号A
。・・・An−1が入力される。n個のアドレスパッド
11にはn個の行アドレスバッファ12に接続されてお
り、n@の行アドレスバッファ12は、各々、対応する
アドレスパッド11に入力された行アドレス信号をうけ
る。n個の行アドレスバッファ12は、各々、入力行ア
ドレス信号のロジックレベルと同じロジックレベルのア
ドレス信号と、入力行アドレス信号のロジックレベルと
は反対のロジックレベルのアドレス信号との二つの相補
アドレス(j号、すなわちロジックレベルが正のアドレ
ス信号とロジックレベルが負のアドレス信号との二つの
アドレス信号を生成する。n個の行アドレスバッフ11
2の各々で生成された二つのアドレス信号は、各々、行
アドレス信号線13を介して行アドレスデコーダ14に
入力される。
。・・・An−1が入力される。n個のアドレスパッド
11にはn個の行アドレスバッファ12に接続されてお
り、n@の行アドレスバッファ12は、各々、対応する
アドレスパッド11に入力された行アドレス信号をうけ
る。n個の行アドレスバッファ12は、各々、入力行ア
ドレス信号のロジックレベルと同じロジックレベルのア
ドレス信号と、入力行アドレス信号のロジックレベルと
は反対のロジックレベルのアドレス信号との二つの相補
アドレス(j号、すなわちロジックレベルが正のアドレ
ス信号とロジックレベルが負のアドレス信号との二つの
アドレス信号を生成する。n個の行アドレスバッフ11
2の各々で生成された二つのアドレス信号は、各々、行
アドレス信号線13を介して行アドレスデコーダ14に
入力される。
行アドレスデコーダ14は、行アドレス信号線13を介
して入力されてきた行アドレスバッファ12からのアド
レス信号をデコードし、行アドレスデコーダ14の出力
側に接続されているメモリ16の複数のワード線15の
うち、デコードしたアドレス信号の指定する一本のワー
ド線15を選択し付勢する。
して入力されてきた行アドレスバッファ12からのアド
レス信号をデコードし、行アドレスデコーダ14の出力
側に接続されているメモリ16の複数のワード線15の
うち、デコードしたアドレス信号の指定する一本のワー
ド線15を選択し付勢する。
第9図は、典型的な従来のDRAMの行アドレスバッフ
ァの詳細な回路構成を示す図である行アドレスバッファ
は、Pヂャンネルエンハンスメント形MO8(meta
l oxi傘idesemi condutor)
トランジスタQ1−04と、Nチャンネルエンハンスメ
ント形MOSトランジスタQ5−Q’l 2とを具備し
ており、フリップフロップ回路を主要要件として構成さ
れている。フリップフロップ回路は、PチャンネルMO
SトランジスタQl−04とNチャンネルMOSトラン
ジスタQ5−010とから成っている。
ァの詳細な回路構成を示す図である行アドレスバッファ
は、Pヂャンネルエンハンスメント形MO8(meta
l oxi傘idesemi condutor)
トランジスタQ1−04と、Nチャンネルエンハンスメ
ント形MOSトランジスタQ5−Q’l 2とを具備し
ており、フリップフロップ回路を主要要件として構成さ
れている。フリップフロップ回路は、PチャンネルMO
SトランジスタQl−04とNチャンネルMOSトラン
ジスタQ5−010とから成っている。
PチャンネルMOSトランジスタロ1のソースは、5V
の電源電位に接続されており、そのドレインはNチャン
ネルMOSトランジスタQ5のドレインに接続されてい
る。NチャンネルMOSトランジスタQ5のソースには
、制御信号線を介してクロックパルスΦ3(第10図)
が印加される。PチャンネルMOSトランジスタQ2の
ソースは、5Vの電源電位に接続されており、そのドレ
インはNチャンネルMOSトランジスタQ6のドレイン
に一接続されている。NチャンネルMOSトランジスタ
Q6のソースには、クロックパルスΦ3が印加される。
の電源電位に接続されており、そのドレインはNチャン
ネルMOSトランジスタQ5のドレインに接続されてい
る。NチャンネルMOSトランジスタQ5のソースには
、制御信号線を介してクロックパルスΦ3(第10図)
が印加される。PチャンネルMOSトランジスタQ2の
ソースは、5Vの電源電位に接続されており、そのドレ
インはNチャンネルMOSトランジスタQ6のドレイン
に一接続されている。NチャンネルMOSトランジスタ
Q6のソースには、クロックパルスΦ3が印加される。
PチャンネルMOSトランジスタロ1のドレインとNチ
ャンネルMOSトランジスタQ6のドレインとの接続点
は、PチャンネルMOSトランジスタQ2のゲートに接
続されているとともにNチャンネルMOSトランジスタ
Q6のグ一トにも接続されている。同様に、Pチャンネ
ルMOSトランジスタQ2のドレインとNチャンネルM
OSトランジスタQ6のドレインとの接続点は、Pチャ
ンネルMOSトランジスタロ1のゲートに接続されてい
るとともにNチャンネルMOSトランジスタQ6のゲー
トにも接続されている。
ャンネルMOSトランジスタQ6のドレインとの接続点
は、PチャンネルMOSトランジスタQ2のゲートに接
続されているとともにNチャンネルMOSトランジスタ
Q6のグ一トにも接続されている。同様に、Pチャンネ
ルMOSトランジスタQ2のドレインとNチャンネルM
OSトランジスタQ6のドレインとの接続点は、Pチャ
ンネルMOSトランジスタロ1のゲートに接続されてい
るとともにNチャンネルMOSトランジスタQ6のゲー
トにも接続されている。
5■の電源電位と接地電位との間には、PチャンネルM
O8トランジスタQ3およびNチャンネルMOSトラン
ジスタQ7、Q9が直列に接続されている。5Vの電源
電位と接地電位との間には、同様に、PチャンネルMO
SトランジスタQ4CI′5よびNチャンネルMOSト
ランジスタQ8、Q10が直列に接続されている。Nチ
ャンネルMOSトランジスタQ7のゲートは、トランス
ファゲートとしてのNチャンネルMOSトランジスタQ
11を介してアドレスパッド11に接続されている。
O8トランジスタQ3およびNチャンネルMOSトラン
ジスタQ7、Q9が直列に接続されている。5Vの電源
電位と接地電位との間には、同様に、PチャンネルMO
SトランジスタQ4CI′5よびNチャンネルMOSト
ランジスタQ8、Q10が直列に接続されている。Nチ
ャンネルMOSトランジスタQ7のゲートは、トランス
ファゲートとしてのNチャンネルMOSトランジスタQ
11を介してアドレスパッド11に接続されている。
NチャンネルMOSトランジスタQ8のゲートには、ト
ランスファゲートとしてのNチャンネルMOSトランジ
スタQ12を介して基準電位VREFが印加される。N
チャンネルMO8t−ランジスタQ9、Q10のゲート
(ハ、クロックパルスΦ1(第10図)が印加される。
ランスファゲートとしてのNチャンネルMOSトランジ
スタQ12を介して基準電位VREFが印加される。N
チャンネルMO8t−ランジスタQ9、Q10のゲート
(ハ、クロックパルスΦ1(第10図)が印加される。
トランスファゲートとしてのNチャンネルMOSトラン
ジスタQ11、Q12のゲートには、クロックパルスΦ
2(第10図)が印加される。PチャンネルMOSトラ
ンジスタQ3、Q4のゲートは接地されている。
ジスタQ11、Q12のゲートには、クロックパルスΦ
2(第10図)が印加される。PチャンネルMOSトラ
ンジスタQ3、Q4のゲートは接地されている。
第9図に示した行アドレスバッファの動作を説明する。
アドレスバッファの動作はクロックパルスΦ1、Q2、
Q3によって制御される。
Q3によって制御される。
クロックパルスΦ2が高レベルにあってトランス71ゲ
ートとしてのN′f−ヤンネルMOSトランジスタQI
L Q12がオン状態にあるときに、クロックパルス
Φ1が高レベルになってNチャンネルMOSトランジス
タQ9、Q10がオン状態になると、アドレスパッド1
1を介して入ツノされたアドレス信号電位と基準電位V
REFとの比較が開始される。すなわち、フリップ70
ツブにより、PチャンネルMO8トランジスタQ1のド
レインとNチャンネルMOSトランジスタQ5のドレイ
ンとの接続点における電位とPチャンネルMOSトラン
ジスタQ2のドレインとNチャンネルMOSトランジス
タQ8のドレインとの接続点における電位との比較が開
始される。その後、クロックパルスΦ2が低レベルにな
ると、トランスファゲートとしてのNチャンネルMOS
トランジスタQ11、Ql 2がオフとなり、行アドレ
スバッファが外部回路から切離される。すなわち、行ア
ドレスバッファが、外部アドレス信号電位と基準電位V
REFとから切離される。そして、クロックパルスΦ3
が低レベルになると、アドレス信号電位と基準電位VR
EFとの高低が判断される。
ートとしてのN′f−ヤンネルMOSトランジスタQI
L Q12がオン状態にあるときに、クロックパルス
Φ1が高レベルになってNチャンネルMOSトランジス
タQ9、Q10がオン状態になると、アドレスパッド1
1を介して入ツノされたアドレス信号電位と基準電位V
REFとの比較が開始される。すなわち、フリップ70
ツブにより、PチャンネルMO8トランジスタQ1のド
レインとNチャンネルMOSトランジスタQ5のドレイ
ンとの接続点における電位とPチャンネルMOSトラン
ジスタQ2のドレインとNチャンネルMOSトランジス
タQ8のドレインとの接続点における電位との比較が開
始される。その後、クロックパルスΦ2が低レベルにな
ると、トランスファゲートとしてのNチャンネルMOS
トランジスタQ11、Ql 2がオフとなり、行アドレ
スバッファが外部回路から切離される。すなわち、行ア
ドレスバッファが、外部アドレス信号電位と基準電位V
REFとから切離される。そして、クロックパルスΦ3
が低レベルになると、アドレス信号電位と基準電位VR
EFとの高低が判断される。
アドレス信号電位が基準電位VREFよりも高ければ、
アドレス信号電位は高レベルと判断される。
アドレス信号電位は高レベルと判断される。
一方、アドレス信号電位が基F$電位VREFよりも低
ければ、アドレス信号電位は低レベルと判断される。ア
ドレス信号電位が高レベルと判断されると、ノリツブ7
0ツブのデータが反転される。
ければ、アドレス信号電位は低レベルと判断される。ア
ドレス信号電位が高レベルと判断されると、ノリツブ7
0ツブのデータが反転される。
第11図は、第9図の行アドレスバッファをブロックで
示し、かつブロックで示した行アドレスバッフ1制御回
路を付加して示したブロックダイヤグラムである。第1
1図に示されるように、アドレスバッファ制御回路22
からアドレスバッファ21に制御信号Φ1、Φ2、Φ3
を導くための3本の制御信号線が必要である。
示し、かつブロックで示した行アドレスバッフ1制御回
路を付加して示したブロックダイヤグラムである。第1
1図に示されるように、アドレスバッファ制御回路22
からアドレスバッファ21に制御信号Φ1、Φ2、Φ3
を導くための3本の制御信号線が必要である。
ところで、第8図に示した従来の半導体装置では、n個
の行アドレス信号にだいし2n本もの多数の行アドレス
信号線を半導体チップ上に形成している。しかしながら
、半導体チップ上における行アドレスバッファと行デコ
ーダとの距離はかなり大きく、そのため半導体チップ上
に占有する配線の面積が大きくなってしまう。半導体チ
ップ上に占有する配線の面積を小さくしようとすると、
配線幅、配線間隔を小さくしなければならず、加工が困
難となる。
の行アドレス信号にだいし2n本もの多数の行アドレス
信号線を半導体チップ上に形成している。しかしながら
、半導体チップ上における行アドレスバッファと行デコ
ーダとの距離はかなり大きく、そのため半導体チップ上
に占有する配線の面積が大きくなってしまう。半導体チ
ップ上に占有する配線の面積を小さくしようとすると、
配線幅、配線間隔を小さくしなければならず、加工が困
難となる。
また、第9図および第11図に示した従来の半導体装置
では、3本の制御信号線が必要であり、そのため、第8
図に示した従来の半導体装置におけるのと同様に、半導
体チップ上に占有する配線の面積が大きくなってしまう
一半導体チツブ上に占有する配線の面積を小さくしよう
とすると、配線幅、配線間隔を小さくしなければならず
、加工が困難となる。
では、3本の制御信号線が必要であり、そのため、第8
図に示した従来の半導体装置におけるのと同様に、半導
体チップ上に占有する配線の面積が大きくなってしまう
一半導体チツブ上に占有する配線の面積を小さくしよう
とすると、配線幅、配線間隔を小さくしなければならず
、加工が困難となる。
半導体装置は、今後ますます大容量化かつ多機能化され
、アドレス信号線、制御信号線の数が増加していくので
、配線幅、配線間隔を一層小さくすることが要求され、
それに伴い加工がます猿す困難となる。
、アドレス信号線、制御信号線の数が増加していくので
、配線幅、配線間隔を一層小さくすることが要求され、
それに伴い加工がます猿す困難となる。
(発明が解決しようとする問題点)
この発明は、上記したように、半導体装置に於いて、大
容量化かつ多機能化に伴うアドレス信号線、制御信号線
等の数の増加により、配線幅、配線間隔に一層微細な加
工が要求されるという困難性を解消すべくなされたもの
で、その目的は、配線の本数が少なくてすみ、半導体チ
ップ上に占有する配線の面積を小さくした半導体装置を
提供することである。
容量化かつ多機能化に伴うアドレス信号線、制御信号線
等の数の増加により、配線幅、配線間隔に一層微細な加
工が要求されるという困難性を解消すべくなされたもの
で、その目的は、配線の本数が少なくてすみ、半導体チ
ップ上に占有する配線の面積を小さくした半導体装置を
提供することである。
[発明の構成]
(問題点を解決するための手段)
この発明の半導体装置は、デジタル信号を送信する少な
くとも2本以上のデジタル信号線の出力端に接続されて
いて送信されてきたデジタル信号をアナログ信号に変換
するアナログ電圧発生器と、このアナログ電圧発生器に
接続されていてアナログ信号を送信する少なくとも1本
以上のアナログ信号線と、このアナログ信号線の出力端
に接続されていて送信されてきたアナログ信号をデジタ
ル信号に変換するデジタル電圧発生器と、を具備してな
ることを特徴とする。
くとも2本以上のデジタル信号線の出力端に接続されて
いて送信されてきたデジタル信号をアナログ信号に変換
するアナログ電圧発生器と、このアナログ電圧発生器に
接続されていてアナログ信号を送信する少なくとも1本
以上のアナログ信号線と、このアナログ信号線の出力端
に接続されていて送信されてきたアナログ信号をデジタ
ル信号に変換するデジタル電圧発生器と、を具備してな
ることを特徴とする。
(作用)
デジタル信号をアナログ電圧発生器によりアナログ信号
に変換し、変換したアナログ信号を少なくとも1本以上
のアナログ信号線により送信し、アナログ信号線により
送信されたアナログ信号をデジタル電圧発生器によりデ
ジタル信号に変換する。このように、デジタル信号を入
力部でアナログ信号に変換し、変換したアナログ信号を
アナログ信号線により送信し、出力部でデジタル信号に
変換することにより、配線の本数を減少させることがで
き、半導体チップ上に占有する配線の面積を小さくする
ことができる。
に変換し、変換したアナログ信号を少なくとも1本以上
のアナログ信号線により送信し、アナログ信号線により
送信されたアナログ信号をデジタル電圧発生器によりデ
ジタル信号に変換する。このように、デジタル信号を入
力部でアナログ信号に変換し、変換したアナログ信号を
アナログ信号線により送信し、出力部でデジタル信号に
変換することにより、配線の本数を減少させることがで
き、半導体チップ上に占有する配線の面積を小さくする
ことができる。
(実施例)
以下、図面を参照してこの発明の実施例を詳細に説明す
る。
る。
第1図は、この発明の一実施例にかかる半導体装置、特
に、行アドレス指定部の行アドレスバッファおよび行ア
ドレスデコーダならびにメモリを示している。n個のア
ドレスパッド31にはn個の行アドレス信号A。・・・
An−1が入力される。n個のアドレスパッド31はn
個の行アドレスバッファ32に接続されており、n個の
行アドレスバッファ32は、それぞれ、対応するアドレ
スパッド31に入力されたアドレス信号をうける。n個
の行アドレスバッファ32にはまた、基準電位線を介し
て基準電位VREFが印加される。n個の行アドレスバ
ッファ32は、各々、入力行アドレス信号の電位が基準
電位VREFよりも高い場合には、高レベル信号を出力
し、一方、入力行アドレス信号の電位が基準電位VRE
Fよりも低い場合には、低レベル信号を出力する。n個
の行アドレスバッファ32は各々のデジタル行アドレス
信号線33を介してデジタル−アナログ・コンバータか
らなるアナログ電圧発生器34に接続されており、n個
の行アドレスバッファ32の出力アドレス信号は、各々
のアドレス信号線33を介してアナログ電圧発生器34
に入力され、2乗階調のアナログ信号に変換される。ア
ナログ電圧発生器34は、一本のアナログ行アドレス信
号線35を介して、アナログ−デジタル・コンバータか
らなるデジタル電圧発生器36に接続されており、アナ
ログ電圧発生器34によってアナログ信号に変換された
アドレス信号は、一本のアドレス信号線35を介して、
アナログ電圧発生器36に入力され、デジタル信号に変
換される。デジタル電圧発生器36によってデジタル信
号に変換されたアドレス信号は、行アドレスデコーダ3
7に入力される。行アドレスデコーダ37は、デジタル
電圧発生器36から入力されたデジタル信号をデコード
し、行アドレスデコーダ37の出力側に接続されてりる
メモリ39の複数のワード線38のうち、デコードした
デジタル信号の指定する一本のワード線38を選択し付
勢する。
に、行アドレス指定部の行アドレスバッファおよび行ア
ドレスデコーダならびにメモリを示している。n個のア
ドレスパッド31にはn個の行アドレス信号A。・・・
An−1が入力される。n個のアドレスパッド31はn
個の行アドレスバッファ32に接続されており、n個の
行アドレスバッファ32は、それぞれ、対応するアドレ
スパッド31に入力されたアドレス信号をうける。n個
の行アドレスバッファ32にはまた、基準電位線を介し
て基準電位VREFが印加される。n個の行アドレスバ
ッファ32は、各々、入力行アドレス信号の電位が基準
電位VREFよりも高い場合には、高レベル信号を出力
し、一方、入力行アドレス信号の電位が基準電位VRE
Fよりも低い場合には、低レベル信号を出力する。n個
の行アドレスバッファ32は各々のデジタル行アドレス
信号線33を介してデジタル−アナログ・コンバータか
らなるアナログ電圧発生器34に接続されており、n個
の行アドレスバッファ32の出力アドレス信号は、各々
のアドレス信号線33を介してアナログ電圧発生器34
に入力され、2乗階調のアナログ信号に変換される。ア
ナログ電圧発生器34は、一本のアナログ行アドレス信
号線35を介して、アナログ−デジタル・コンバータか
らなるデジタル電圧発生器36に接続されており、アナ
ログ電圧発生器34によってアナログ信号に変換された
アドレス信号は、一本のアドレス信号線35を介して、
アナログ電圧発生器36に入力され、デジタル信号に変
換される。デジタル電圧発生器36によってデジタル信
号に変換されたアドレス信号は、行アドレスデコーダ3
7に入力される。行アドレスデコーダ37は、デジタル
電圧発生器36から入力されたデジタル信号をデコード
し、行アドレスデコーダ37の出力側に接続されてりる
メモリ39の複数のワード線38のうち、デコードした
デジタル信号の指定する一本のワード線38を選択し付
勢する。
上記の説明から明らかとなるように、N個の行アドレス
信号を、半導体チップ上における相互間の距離がかなり
大きいアドレスバッファから行入力アドレスデコーダに
導くに際して、第1図に示した従来の半導体装置におい
ては、2XN本の行アドレス信号線によって行アドレス
デコーダに導いていたが、この実施例によれば、たった
一本の行アドレス信号線によって行アドレスデコーダに
導くことができる。したがって、半導体チップ上に占有
する配線の面積を小さくすることができる。
信号を、半導体チップ上における相互間の距離がかなり
大きいアドレスバッファから行入力アドレスデコーダに
導くに際して、第1図に示した従来の半導体装置におい
ては、2XN本の行アドレス信号線によって行アドレス
デコーダに導いていたが、この実施例によれば、たった
一本の行アドレス信号線によって行アドレスデコーダに
導くことができる。したがって、半導体チップ上に占有
する配線の面積を小さくすることができる。
なお、この実施例では、N個の行アドレス信号を2のn
乗階調のアナログ信号に変換し、このアナログ信号を一
本のアドレス信号線を介して行アドレスデコーダに入力
したが、この発明はこれに限定されるものではなく、各
々2のnl、n2・・・nm乗階調を有するm個(ただ
し、n1+n2+・・・+nm=n)のアナログ信号に
変換し、このm個のアナログ信号を一本のアドレス信号
線を介して行アドレスデコーダに入力してもよい。
乗階調のアナログ信号に変換し、このアナログ信号を一
本のアドレス信号線を介して行アドレスデコーダに入力
したが、この発明はこれに限定されるものではなく、各
々2のnl、n2・・・nm乗階調を有するm個(ただ
し、n1+n2+・・・+nm=n)のアナログ信号に
変換し、このm個のアナログ信号を一本のアドレス信号
線を介して行アドレスデコーダに入力してもよい。
たとえば、m=2の場合、第2図に示されるように、ア
ナログ電圧発生器34として2個のアナログ電圧発生器
34.342を設け、またデジタル電圧発生器36とし
て2個のデジタル電圧発生器36.362を設ける。そ
して、アナログ電圧発生器34とデジタル電圧発生器3
61とを一本の行アドレス信号線351により接続し、
またアナログ電圧発生器342とデジタル電圧発生器3
6 とを一本の行アドレス信号線362により接続する
。
ナログ電圧発生器34として2個のアナログ電圧発生器
34.342を設け、またデジタル電圧発生器36とし
て2個のデジタル電圧発生器36.362を設ける。そ
して、アナログ電圧発生器34とデジタル電圧発生器3
61とを一本の行アドレス信号線351により接続し、
またアナログ電圧発生器342とデジタル電圧発生器3
6 とを一本の行アドレス信号線362により接続する
。
そして、一方のアナログ電圧発生器341に、アドレス
信号A。・・・A、(ただし、iは、好ましくは、i=
n/2)を受けるアドレスバッファからの出力アドレス
信号を入力して2のn11乗階調アナログ信号に変換す
る。他方のアナログ電圧発生器34 に、アドレス信号
Ai+1・・・An−1を受けるアドレスバッファから
の出力アドレス信号を入力して2のn22乗階調アナロ
グ信号に変換する。アナログ電圧発生器341によって
2のn1乗階調のアナログ信号に変換されたアナログ信
号を一本の行アドレス信号線351を介してデジタル電
圧発生器361に入力してデジタル信号に変換するとも
に、アナログ電圧発生器342によって2のn2乗階調
のアナログ信号に変換されたアナログ信号を一本のアド
レス信号線352を介してデジタル電圧発生器362に
入力してデジタル信号に変換する。デジタル電圧発生器
361によって変換されたデジタル信号は行アドレスデ
コーダ37に上位ビットとして入力され、一方、デジタ
ル電圧発生器362によって変換されたデジタル信号は
行アドレスデコーダ37に下位ビットととして入力され
る。行アドレスデコーダ37は、デジタル電圧発生器3
6.362から入力されま たデジタル信号をデコードし、行アドレスデコーダ37
の出力側に接続されているメモリ39の複数のワード線
38のうち、デコードしたデジタル信号の指定する一本
のワード線38を選択し付勢する。
信号A。・・・A、(ただし、iは、好ましくは、i=
n/2)を受けるアドレスバッファからの出力アドレス
信号を入力して2のn11乗階調アナログ信号に変換す
る。他方のアナログ電圧発生器34 に、アドレス信号
Ai+1・・・An−1を受けるアドレスバッファから
の出力アドレス信号を入力して2のn22乗階調アナロ
グ信号に変換する。アナログ電圧発生器341によって
2のn1乗階調のアナログ信号に変換されたアナログ信
号を一本の行アドレス信号線351を介してデジタル電
圧発生器361に入力してデジタル信号に変換するとも
に、アナログ電圧発生器342によって2のn2乗階調
のアナログ信号に変換されたアナログ信号を一本のアド
レス信号線352を介してデジタル電圧発生器362に
入力してデジタル信号に変換する。デジタル電圧発生器
361によって変換されたデジタル信号は行アドレスデ
コーダ37に上位ビットとして入力され、一方、デジタ
ル電圧発生器362によって変換されたデジタル信号は
行アドレスデコーダ37に下位ビットととして入力され
る。行アドレスデコーダ37は、デジタル電圧発生器3
6.362から入力されま たデジタル信号をデコードし、行アドレスデコーダ37
の出力側に接続されているメモリ39の複数のワード線
38のうち、デコードしたデジタル信号の指定する一本
のワード線38を選択し付勢する。
この実施例においても、アドレスバッファからの出力ア
ドレス信号をたった2本のアドレス信号線によって半導
体チップ上における相互間の距離がかなり大きい行入力
アドレスデコーダに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
ドレス信号をたった2本のアドレス信号線によって半導
体チップ上における相互間の距離がかなり大きい行入力
アドレスデコーダに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
第3図は、この発明の更に他の実施例に係る半導体装置
の行アドレス指定部をブロックダイアグラムで示したも
のである。
の行アドレス指定部をブロックダイアグラムで示したも
のである。
行アドレスバッファ44では、(a)入力アドレス信号
電位と基準電位VREFとの比較、(b)行アドレスバ
ッファ44のアドレス信号線からの切断、(C)入力ア
ドレス信号電位と基準電位■REFとの電位レベルの判
定が行われる。
電位と基準電位VREFとの比較、(b)行アドレスバ
ッファ44のアドレス信号線からの切断、(C)入力ア
ドレス信号電位と基準電位■REFとの電位レベルの判
定が行われる。
行アドレスバツフア制御回路41は、システム・コント
ローラ(図示せず)からの命令に基いて制御信号Φ1、
Φ2、Φ3を順次出力し、アナログ電圧発生器42から
の出力信号の電位を制御する。すなわち、行アドレスバ
ツフア制御回路41は、システム・コントローラから入
力アドレス信号の取込み要求が入力されると、制御信号
Φ1、Φ2、Φ3を順次に出力する。この制御信号Φ1
、Φ2、Φ3は、各々の制御信号線を介してアナログ電
圧発生器42に入力され、アナログ電圧発生器42の出
力信号の電位、すなわち、アナログ制御信号線43の電
位を制御する。すなわち、制御信号Φ1、Φ2、Φ3に
したがって、アナログ電圧発生器42の出力信号の電位
、すなわちアナログ制御信号線43の電位を段階的に変
化させる。
ローラ(図示せず)からの命令に基いて制御信号Φ1、
Φ2、Φ3を順次出力し、アナログ電圧発生器42から
の出力信号の電位を制御する。すなわち、行アドレスバ
ツフア制御回路41は、システム・コントローラから入
力アドレス信号の取込み要求が入力されると、制御信号
Φ1、Φ2、Φ3を順次に出力する。この制御信号Φ1
、Φ2、Φ3は、各々の制御信号線を介してアナログ電
圧発生器42に入力され、アナログ電圧発生器42の出
力信号の電位、すなわち、アナログ制御信号線43の電
位を制御する。すなわち、制御信号Φ1、Φ2、Φ3に
したがって、アナログ電圧発生器42の出力信号の電位
、すなわちアナログ制御信号線43の電位を段階的に変
化させる。
アナログ電圧発生器42の出力電位は、制御信号線43
を介して、アナログ−デジタル・コンバータから成るデ
ジタル電圧発生器45に入力され、デジタル制御信号Φ
1、Φ2、Φ3に変換される。
を介して、アナログ−デジタル・コンバータから成るデ
ジタル電圧発生器45に入力され、デジタル制御信号Φ
1、Φ2、Φ3に変換される。
デジタル電圧発生器45の出力制御信号Φ1、Φ2、Φ
3は行アドレスバツフア制御回路41に入力され行アド
レスバッファ44の動作を制御する。
3は行アドレスバツフア制御回路41に入力され行アド
レスバッファ44の動作を制御する。
アナログ電圧発生器42の出力電位は、行アドレスバッ
フ1制御回路41からの制御信号がない場合には、OV
から0.5Vまでの間に設定されている。この状態は定
常状態であり、行アドレスバッファ44の状態は炭化し
ない。
フ1制御回路41からの制御信号がない場合には、OV
から0.5Vまでの間に設定されている。この状態は定
常状態であり、行アドレスバッファ44の状態は炭化し
ない。
そして、行アドレスバッフ1制御回路41にシステム・
コントローラから入力アドレス信号の取込み要求が入力
されると、行アドレスバツフア制御回路41は、制御信
号Φ1、Φ2、Φ3を順次出力して、アナログ電圧発生
器42からの出力信号の電位を制御し、アナログ電圧発
生器42の出力信号線であるアナログ制御信号線43の
電位を段階的にかえる。アナログ電圧発生器42の出力
電位、すなわち、制御信号線43の電位は、行アドレス
バッフ1制御回路41から制御信号Φ1が出力されると
、0.5Vから1.5Vまでの間に設定される。制御信
号線43の電位は、また、行アドレスバツフア制御回路
41から制御信号Φ2が出力されると、1.5Vから2
.5Vまでの間に設定され、行アドレスバツフア制御回
路41から制御信号Φ3が出力されると、2.5Vから
3゜0Vまでの間に設定される。行アドレスバツフア制
御回路41から信号Φ1が出力され、制御信号線43の
電位が0.5Vから1.5Vまでの間に設定された状態
においては、デジタル電圧発生器45は制御信号Φ1を
出力し、この制御信号Φ1がアドレスバッファ44に入
力される。この状態においては、アドレスバッファ44
では、上記(a)の動作が行なわれる。すなわち、入力
アドレス信号の電位と基準電位VREFとの比較、が行
なわれる。行アドレスバッフ1制御回路41から信号Φ
2が出力され、制御信号線43の電位が1.5■から2
.5■までの間に設定された状態においては、デジタル
電圧発生器45は制御信号Φ2を出力し、この制御信号
Φ2がアドレスバッファ44に入力される。この状態に
おいては、アドレスバッファ44では、上記(b)の動
作が行なわれる。すなわち、行アドレスバッファ44の
アドレス信号信号線からの切断、が行なわれる。
コントローラから入力アドレス信号の取込み要求が入力
されると、行アドレスバツフア制御回路41は、制御信
号Φ1、Φ2、Φ3を順次出力して、アナログ電圧発生
器42からの出力信号の電位を制御し、アナログ電圧発
生器42の出力信号線であるアナログ制御信号線43の
電位を段階的にかえる。アナログ電圧発生器42の出力
電位、すなわち、制御信号線43の電位は、行アドレス
バッフ1制御回路41から制御信号Φ1が出力されると
、0.5Vから1.5Vまでの間に設定される。制御信
号線43の電位は、また、行アドレスバツフア制御回路
41から制御信号Φ2が出力されると、1.5Vから2
.5Vまでの間に設定され、行アドレスバツフア制御回
路41から制御信号Φ3が出力されると、2.5Vから
3゜0Vまでの間に設定される。行アドレスバツフア制
御回路41から信号Φ1が出力され、制御信号線43の
電位が0.5Vから1.5Vまでの間に設定された状態
においては、デジタル電圧発生器45は制御信号Φ1を
出力し、この制御信号Φ1がアドレスバッファ44に入
力される。この状態においては、アドレスバッファ44
では、上記(a)の動作が行なわれる。すなわち、入力
アドレス信号の電位と基準電位VREFとの比較、が行
なわれる。行アドレスバッフ1制御回路41から信号Φ
2が出力され、制御信号線43の電位が1.5■から2
.5■までの間に設定された状態においては、デジタル
電圧発生器45は制御信号Φ2を出力し、この制御信号
Φ2がアドレスバッファ44に入力される。この状態に
おいては、アドレスバッファ44では、上記(b)の動
作が行なわれる。すなわち、行アドレスバッファ44の
アドレス信号信号線からの切断、が行なわれる。
行アドレスバツフア制御回路41から信号Φ3が出力さ
れ、制御イコ号行線43の電位が2.5Vから3.OV
までの間に設定された状態においては、デジタル電圧発
生器45は制御信号Φ3を出力し、この制御信号Φ3が
アドレスバッファ44に入力される。この状態において
は、アドレスバッファ44では、上記(C)の動作が行
なわれる。すなわぢ、入力アドレス信号電位と基準電位
VREFとの電位レベルの判定、が行なわれる。
れ、制御イコ号行線43の電位が2.5Vから3.OV
までの間に設定された状態においては、デジタル電圧発
生器45は制御信号Φ3を出力し、この制御信号Φ3が
アドレスバッファ44に入力される。この状態において
は、アドレスバッファ44では、上記(C)の動作が行
なわれる。すなわぢ、入力アドレス信号電位と基準電位
VREFとの電位レベルの判定、が行なわれる。
第3図のこの実施例においても、アドレスバッファ制御
回路からの出力制御信号をたった1本の制御信号線によ
って半導体チップ上におけ相互間の距離がかなり大きい
アドレスバッファに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
回路からの出力制御信号をたった1本の制御信号線によ
って半導体チップ上におけ相互間の距離がかなり大きい
アドレスバッファに導くことができる。したがって、半
導体チップ上に占有する配線の面積を小さくすることが
できる。
なお、上記実施例はいずれも、半導体装置のアドレス指
定部にこの発明を適用した場合について述べたものであ
るが、この発明は上記実施例にのみ限定されるものでは
なく、複数のデジタル信号が送受信される種々の回路に
適用しうるちのである。
定部にこの発明を適用した場合について述べたものであ
るが、この発明は上記実施例にのみ限定されるものでは
なく、複数のデジタル信号が送受信される種々の回路に
適用しうるちのである。
第4図は、第1図および第2図に示す半導体装置に於け
るアナログ電圧発生器の詳細な回路の一例を示している
。
るアナログ電圧発生器の詳細な回路の一例を示している
。
このアナログ電圧発生器は、梯子形抵抗回路から成るデ
ジタル−アナログ、コンバータである。
ジタル−アナログ、コンバータである。
すなわち、抵抗Rとこの抵抗Rの抵抗値の2倍の抵抗値
の抵抗2Rとの梯子形接続回路から成っている。アナロ
グ出力電圧V。を取出す出力端と接地電位との間には複
数の抵抗Rが直列に接続されている。複数の抵抗Rの各
接続点および複数の抵抗Rの直列接続回路の両端には抵
抗2Rの一端が接続されている。複数の抵抗Rの直列接
続回路の両端に接続された抵抗2Rの他端は接地されて
いる。複数の抵抗Rの各接続点に接続された抵抗2Rの
他端は、それぞれ、Nチャンネルエンハンスメント形M
oSトランジスタ51を介して電源電位VCCに接続さ
れている。Nチャンネルエンハンスメント形MO8I−
ランジスタ51には、それぞれ、アドレス入力信号A、
A1・・・An−1が入力される。高レベルのアドレス
信号が入力されたNチャンネルMOSトランジスタ51
がオンし、そのオンしたNチャンネルMOSトランジス
タ51を介してそのNチャンネルMOSトランジスタ5
1に接続された抵抗2Rに電源電位VCCが印加される
。そして、次の式であられされるアナログ出力電圧VO
が出力端から得られる。
の抵抗2Rとの梯子形接続回路から成っている。アナロ
グ出力電圧V。を取出す出力端と接地電位との間には複
数の抵抗Rが直列に接続されている。複数の抵抗Rの各
接続点および複数の抵抗Rの直列接続回路の両端には抵
抗2Rの一端が接続されている。複数の抵抗Rの直列接
続回路の両端に接続された抵抗2Rの他端は接地されて
いる。複数の抵抗Rの各接続点に接続された抵抗2Rの
他端は、それぞれ、Nチャンネルエンハンスメント形M
oSトランジスタ51を介して電源電位VCCに接続さ
れている。Nチャンネルエンハンスメント形MO8I−
ランジスタ51には、それぞれ、アドレス入力信号A、
A1・・・An−1が入力される。高レベルのアドレス
信号が入力されたNチャンネルMOSトランジスタ51
がオンし、そのオンしたNチャンネルMOSトランジス
タ51を介してそのNチャンネルMOSトランジスタ5
1に接続された抵抗2Rに電源電位VCCが印加される
。そして、次の式であられされるアナログ出力電圧VO
が出力端から得られる。
−1−n+1
+A ×2 +・・・十へ ×2 )n−1
第4図の回路例では、抵抗Rと抵抗R2との2種類の抵
抗を作れば良いので構成が簡単であり、メモリの内部に
形成するのに適している。
抗を作れば良いので構成が簡単であり、メモリの内部に
形成するのに適している。
第5図は、第1図および第2図に示す半導体装置におけ
るアナログ電圧発生器の詳細な回路の他の例を示してい
る。
るアナログ電圧発生器の詳細な回路の他の例を示してい
る。
このアナログ電圧発生器は、相補形MOSインバータの
オン抵抗による抵抗分割形回路からなるデジタル−アナ
ログ・コンバータからなっている。
オン抵抗による抵抗分割形回路からなるデジタル−アナ
ログ・コンバータからなっている。
すなわち、電源電位VCCと接地電位との間に直列に接
続されたPチャンネルエンハンスメント形MO8(me
tal oxide semiconductor
) トランジスタ61およびNチャンネルエンハンスメ
ント形MOSトランジスタ62からなる相補形MOSイ
ンバータが複数個並列に接続されている。個々のMOS
インバータのNfヤンネルMOSl−ランジスタロ2の
ゲートにはNチャンネルMOSトランジスタ63を介し
て電源電位VCCが印加される。個々のMOSインバー
タのPチャンネルMOSトランジスタ61のゲートには
NチャンネルMO8hランジスタロ3およびインバータ
64を介して電源電位VCCが印加される。Nヂャンネ
ルM OS l−ランジスタロ3のゲートにはアドレス
信号A。・・・An−1が入力される。複数の相補形M
OSインバータのPチャンネルMOSトランジスタ61
およびNチャンネルMOSトランジスタ62の接続点が
出力電圧V0を出力する回路出力端を構成している。
続されたPチャンネルエンハンスメント形MO8(me
tal oxide semiconductor
) トランジスタ61およびNチャンネルエンハンスメ
ント形MOSトランジスタ62からなる相補形MOSイ
ンバータが複数個並列に接続されている。個々のMOS
インバータのNfヤンネルMOSl−ランジスタロ2の
ゲートにはNチャンネルMOSトランジスタ63を介し
て電源電位VCCが印加される。個々のMOSインバー
タのPチャンネルMOSトランジスタ61のゲートには
NチャンネルMO8hランジスタロ3およびインバータ
64を介して電源電位VCCが印加される。Nヂャンネ
ルM OS l−ランジスタロ3のゲートにはアドレス
信号A。・・・An−1が入力される。複数の相補形M
OSインバータのPチャンネルMOSトランジスタ61
およびNチャンネルMOSトランジスタ62の接続点が
出力電圧V0を出力する回路出力端を構成している。
MOSインバータのPチャンネルMOSトランジスタ6
1のチャンネル長をLp、チャンネル幅をWp、Nチャ
ンネルMOSl−ランジスタロ2のチャンネル長をln
、チャンネル幅をWn、βp=Wp/Lp、βn=Wn
/Ln1βR=βp/βn= (Wp/Lp)/ (W
n/Ln)とするとき、前記複数の相補形MOSインバ
ータのβRが順次2n乗倍に設定されている。このよう
に設定することにより、回路出力端から入力アドレス信
号に対応する出力電圧V。が出力される。
1のチャンネル長をLp、チャンネル幅をWp、Nチャ
ンネルMOSl−ランジスタロ2のチャンネル長をln
、チャンネル幅をWn、βp=Wp/Lp、βn=Wn
/Ln1βR=βp/βn= (Wp/Lp)/ (W
n/Ln)とするとき、前記複数の相補形MOSインバ
ータのβRが順次2n乗倍に設定されている。このよう
に設定することにより、回路出力端から入力アドレス信
号に対応する出力電圧V。が出力される。
第5図の回路例では、出力電圧■。をOVから電源電位
VCCまで振幅させることができ、直線性もよい。
VCCまで振幅させることができ、直線性もよい。
第6図は、第1図および第2図に示す半導体装置におけ
るデジタル電圧発生器の詳細な回路の一例を示している
。
るデジタル電圧発生器の詳細な回路の一例を示している
。
すなわち、接地電位と電源電位VCCとの間に直列に接
続された抵抗Rの直列抵抗回路により電源電位VCCを
分割し複数の基準電位を発生する。
続された抵抗Rの直列抵抗回路により電源電位VCCを
分割し複数の基準電位を発生する。
この直列抵抗回路にはまた電流制限用の抵抗RXが接続
されている。この回路例では、基準電位は0.1V刻み
であって0,1V、0.2V・・・3゜3Vに設定され
ている。入力アナログ信号電位V1nは3.05Vであ
る。各基準電位に対応してそれら各基準電位とアナログ
信号電位Vinとを比較する複数のコンパレータ71が
設けられている。コンパレータ71は、アナログ信号電
位Vinが基準電位よりも高い場合には、高レベル(H
レベル゛〉の信号を出力する。コンパレータ71は、一
方、アナログ信号電位Vinが基準電位よりも低い場合
には、低レベル(Lレベル)の信号を出力する。隣接す
る2個のコンパレータ71の出力信号の排他的論理積を
とる複数の排他的オア回路72が設けられている。複数
の排他的オア回路72のうち一方の入力信号が高レベル
(Hレベル)であり、他方の入力信号が低レベル(Lレ
ベル)である排他的オア回路72の出力信号が高レベル
(Hレベル)となり、複数のワード線38のうちの対応
する1本のワード線38が選択される。
されている。この回路例では、基準電位は0.1V刻み
であって0,1V、0.2V・・・3゜3Vに設定され
ている。入力アナログ信号電位V1nは3.05Vであ
る。各基準電位に対応してそれら各基準電位とアナログ
信号電位Vinとを比較する複数のコンパレータ71が
設けられている。コンパレータ71は、アナログ信号電
位Vinが基準電位よりも高い場合には、高レベル(H
レベル゛〉の信号を出力する。コンパレータ71は、一
方、アナログ信号電位Vinが基準電位よりも低い場合
には、低レベル(Lレベル)の信号を出力する。隣接す
る2個のコンパレータ71の出力信号の排他的論理積を
とる複数の排他的オア回路72が設けられている。複数
の排他的オア回路72のうち一方の入力信号が高レベル
(Hレベル)であり、他方の入力信号が低レベル(Lレ
ベル)である排他的オア回路72の出力信号が高レベル
(Hレベル)となり、複数のワード線38のうちの対応
する1本のワード線38が選択される。
第7図は、第1図および第2図に示す半導体装置におけ
るデジタル電圧発生器の詳細な回路の他の例を示してい
る。
るデジタル電圧発生器の詳細な回路の他の例を示してい
る。
この回路例は、第6図の回路例における複数の排他的オ
ア回路72に変えてPチャンネルエンハンスメント形M
OSトランジスタ82およびNヂャンネルエンハンスメ
ント形MO8hランジスタ84からなるMOSトランジ
スタ回路(相補形MoSインパーク)が用いられている
。その他の構成は第6図の回路例における構成と実質的
に同じである。したがって、同一部分には同一番号を付
しである。
ア回路72に変えてPチャンネルエンハンスメント形M
OSトランジスタ82およびNヂャンネルエンハンスメ
ント形MO8hランジスタ84からなるMOSトランジ
スタ回路(相補形MoSインパーク)が用いられている
。その他の構成は第6図の回路例における構成と実質的
に同じである。したがって、同一部分には同一番号を付
しである。
すなわち、接地電位と電源電位Vccとの間に直列に接
続された抵抗Rの直列抵抗回路により電源電位VCCを
分割し複数の基準電位を発生ずる。
続された抵抗Rの直列抵抗回路により電源電位VCCを
分割し複数の基準電位を発生ずる。
この直列抵抗回路にはまた電流制限用の抵抗RXが接続
されている。この回路例では、基準電位は0.1■刻み
であって0.1V、0.2V・・・3゜2Vに設定され
ている。入ツノアナログ信号電位■inは3.05Vで
ある。各基準電位に対応してそれら各基準電位とアナロ
グ信号電位Vinとを比較する複数のコンパレータ71
が設けられている。コンパレータ71は、アナログ信号
電位Vinが基準電位よりも高い場合には、高レベル(
Hレベル)の信号を出力する。コンパレータ71は、一
方、アナログ信号電位Vinが基準電位よりも低い場合
には、低レベル(Lレベル)の信号を出力する。隣接す
る2個のコンパレータ71の出力信号の排他的論理積を
とる複数のMOS l−ランジスタ回路(相補形MOS
インバータ)が設けられている。この複数のMOSトラ
ンジスタ回路は、各々、PチャンネルMOSトランジス
タ82およびNチャンネルMOSトランジスタ84から
なっている。各々のMOSトランジスタ回路のPチャン
ネルMOSトランジスタ82は、対応するコンパレータ
71の出力端とワード線38との間に接続されている。
されている。この回路例では、基準電位は0.1■刻み
であって0.1V、0.2V・・・3゜2Vに設定され
ている。入ツノアナログ信号電位■inは3.05Vで
ある。各基準電位に対応してそれら各基準電位とアナロ
グ信号電位Vinとを比較する複数のコンパレータ71
が設けられている。コンパレータ71は、アナログ信号
電位Vinが基準電位よりも高い場合には、高レベル(
Hレベル)の信号を出力する。コンパレータ71は、一
方、アナログ信号電位Vinが基準電位よりも低い場合
には、低レベル(Lレベル)の信号を出力する。隣接す
る2個のコンパレータ71の出力信号の排他的論理積を
とる複数のMOS l−ランジスタ回路(相補形MOS
インバータ)が設けられている。この複数のMOSトラ
ンジスタ回路は、各々、PチャンネルMOSトランジス
タ82およびNチャンネルMOSトランジスタ84から
なっている。各々のMOSトランジスタ回路のPチャン
ネルMOSトランジスタ82は、対応するコンパレータ
71の出力端とワード線38との間に接続されている。
一方、各々のMOSトランジスタ回路のNチャンネルM
OSトランジスタ84は、ワード1138と接地電位と
の間に接続されている。
OSトランジスタ84は、ワード1138と接地電位と
の間に接続されている。
各々のMOSトランジスタ回路のPチャンネルMOSト
ランジスタ82およびNチャンネルMOSトランジスタ
84のゲートは共に、−基準電位弁だけ高いほうの隣接
するコンパレータ71の出力端に接続されている。複数
のMOSトランジスタ回路のうち対応するコンパレータ
71からの入力信号が高レベル(Hレベル)であり、隣
接するコンパレータ71からの入力信号が低レベル(L
レベル)であるMOSトランジスタ回路の出力信号が高
レベル(Hレベル)となり、換言するならば、Pチャン
ネルMOSトラ゛ンジスタ82のソースに高レベル(H
レベル)信号が入力され、PチャンネルMO8トランジ
スタ82およびNチャンネルMOSトランジスタ84の
ゲートに、低レベル(Lレベル)信号が入力されたMO
Sトランジスタ回路の出力信号が高レベル(Hレベル)
となり、複数のワードI!38のうちの対応する1本の
ワードl1138が選択される。
ランジスタ82およびNチャンネルMOSトランジスタ
84のゲートは共に、−基準電位弁だけ高いほうの隣接
するコンパレータ71の出力端に接続されている。複数
のMOSトランジスタ回路のうち対応するコンパレータ
71からの入力信号が高レベル(Hレベル)であり、隣
接するコンパレータ71からの入力信号が低レベル(L
レベル)であるMOSトランジスタ回路の出力信号が高
レベル(Hレベル)となり、換言するならば、Pチャン
ネルMOSトラ゛ンジスタ82のソースに高レベル(H
レベル)信号が入力され、PチャンネルMO8トランジ
スタ82およびNチャンネルMOSトランジスタ84の
ゲートに、低レベル(Lレベル)信号が入力されたMO
Sトランジスタ回路の出力信号が高レベル(Hレベル)
となり、複数のワードI!38のうちの対応する1本の
ワードl1138が選択される。
この第7図の回路例の場合には、第6図の回路例におけ
る排他的オア回路72を2個のMOS トランジスタ(
PfpンネルMOSトランジスタ82およびNチャンネ
ルMOSトランジスタ84)からなるMOSトランジス
タ回路で構成したことにより、半導体チップ上に占める
面積を小さくすることができる。
る排他的オア回路72を2個のMOS トランジスタ(
PfpンネルMOSトランジスタ82およびNチャンネ
ルMOSトランジスタ84)からなるMOSトランジス
タ回路で構成したことにより、半導体チップ上に占める
面積を小さくすることができる。
(発明の効果)
上述したように、この発明の半導体装置によれば、デジ
タル信号を入力部でアナログ信号に変換し、変換したア
ナログ信号をアナログ信号線により送信することにより
、半導体チップ上におCプ= 31 − る相互間に距離がかなり人きい回路間の送信のための配
線の本数を減少させることができ、半導体チップ上に占
める面積を小さくすることができる。
タル信号を入力部でアナログ信号に変換し、変換したア
ナログ信号をアナログ信号線により送信することにより
、半導体チップ上におCプ= 31 − る相互間に距離がかなり人きい回路間の送信のための配
線の本数を減少させることができ、半導体チップ上に占
める面積を小さくすることができる。
第1図は、この発明の一実施例に係る半導体B[1特に
、その行アドレス指定部をブロックダイアグラムで示す
図、第2図は、この発明の他の実施例に係る半導体装置
、特に、その行アドレス指定部をブロックダイアグラム
で示す図、第3図は、この発明のさらに他の実施例に係
る半導体装置の行アドレス指定部をブロックダイアグラ
ムで示す図、第4図は、第1図および第2図に示す半導
体′IAfl!に於けるアナログ電圧発生器の詳細な回
路の一例を示す図であって、特に、梯子形抵抗回路を含
むデジタル−アナログ、コンバータからなるアナログ電
圧発生器の詳細な回路の一例を示す図、第5図は、第1
図および第2図に示す半導体装!におけるアナログ電圧
発生器の詳細な回路の他の例を示す図であって、特に、
相補形MOSインバータのオン抵抗による抵抗分割形回
路を含むデジタル−アナログ・コンバータからなるアナ
ログ電圧発生器の詳細な回路の一例を示す図、第6図は
、第1図および第2図に示す半導体装置におけるデジタ
ル電圧発生器の詳細な回路の一例を示す図、第7図は、
第1図および第2図に示す半導体装置におけるデジタル
電圧発生器の詳細な回路の他の例を示す図、第8図は、
従来のダイナミック・ランダム・アクセス・メモリ(D
RAM)における行アドレス指定部をブロックダイアグ
ラムで示す図、第9図は、従来のDRAMにおける行ア
ドレスバッフ1の詳細な回路の一例を示す図、第10図
は、第9図の行アドレスバッファに入力される制御信号
を示す図、第11図は、第9図の行アドレスバッフ1を
ブロックで示し、かつ行アドレスバッフ1制御回路を付
加してブロックダイアグラムで示す図である。 11・・・アドレスパッド、12・・・行アドレスバッ
ファ、13・・・行アドレス信号線、14・・・行デコ
ーダ、15・・・ワード線、16・・・メモリ、21・
・・行アドレスバッフ戸、22・・・行アドレスバッフ
ァ制御回路、31・・・アドレスパッド、32・・・行
アドレスバッファ、33・・・デジタル行アドレス信号
線、34・・・アナログ電圧発生器、35・・・アナロ
グ行アドレス信号線、36・・・デジタル電圧発生器、
37・・・行デコーダ、38・・・ワード線、39・・
・メモリ、41・・・行アドレスバツフア制御回路、4
2・・・アナログ電圧発生器、43・・・アナログ制御
信号線、44・・・行アドレスバッファ、45・・・デ
ジタル電圧発生器。
、その行アドレス指定部をブロックダイアグラムで示す
図、第2図は、この発明の他の実施例に係る半導体装置
、特に、その行アドレス指定部をブロックダイアグラム
で示す図、第3図は、この発明のさらに他の実施例に係
る半導体装置の行アドレス指定部をブロックダイアグラ
ムで示す図、第4図は、第1図および第2図に示す半導
体′IAfl!に於けるアナログ電圧発生器の詳細な回
路の一例を示す図であって、特に、梯子形抵抗回路を含
むデジタル−アナログ、コンバータからなるアナログ電
圧発生器の詳細な回路の一例を示す図、第5図は、第1
図および第2図に示す半導体装!におけるアナログ電圧
発生器の詳細な回路の他の例を示す図であって、特に、
相補形MOSインバータのオン抵抗による抵抗分割形回
路を含むデジタル−アナログ・コンバータからなるアナ
ログ電圧発生器の詳細な回路の一例を示す図、第6図は
、第1図および第2図に示す半導体装置におけるデジタ
ル電圧発生器の詳細な回路の一例を示す図、第7図は、
第1図および第2図に示す半導体装置におけるデジタル
電圧発生器の詳細な回路の他の例を示す図、第8図は、
従来のダイナミック・ランダム・アクセス・メモリ(D
RAM)における行アドレス指定部をブロックダイアグ
ラムで示す図、第9図は、従来のDRAMにおける行ア
ドレスバッフ1の詳細な回路の一例を示す図、第10図
は、第9図の行アドレスバッファに入力される制御信号
を示す図、第11図は、第9図の行アドレスバッフ1を
ブロックで示し、かつ行アドレスバッフ1制御回路を付
加してブロックダイアグラムで示す図である。 11・・・アドレスパッド、12・・・行アドレスバッ
ファ、13・・・行アドレス信号線、14・・・行デコ
ーダ、15・・・ワード線、16・・・メモリ、21・
・・行アドレスバッフ戸、22・・・行アドレスバッフ
ァ制御回路、31・・・アドレスパッド、32・・・行
アドレスバッファ、33・・・デジタル行アドレス信号
線、34・・・アナログ電圧発生器、35・・・アナロ
グ行アドレス信号線、36・・・デジタル電圧発生器、
37・・・行デコーダ、38・・・ワード線、39・・
・メモリ、41・・・行アドレスバツフア制御回路、4
2・・・アナログ電圧発生器、43・・・アナログ制御
信号線、44・・・行アドレスバッファ、45・・・デ
ジタル電圧発生器。
Claims (13)
- (1)デジタル信号を送信する少なくとも2本以上のデ
ジタル信号線と、前記少なくとも2本以上のデジタル信
号線の出力端に接続されていて送信されてきた前記デジ
タル信号をアナログ信号に変換するアナログ電圧発生器
と、前記アナログ電圧発生器に入力端が接続されていて
前記アナログ信号を送信する少なくとも1本以上のアナ
ログ信号線と、前記少なくとも1本以上のアナログ信号
線の出力端に接続されていて送信されてきた前記アナロ
グ信号をデジタル信号に変換するデジタル電圧発生器と
、を具備してなることを特徴とする半導体装置。 - (2)前記デジタル信号はアドレス信号であり、前記少
なくとも1本以上のアナログ信号線はアドレス信号線で
あることを特徴とする、特許請求の範囲第1項に記載の
半導体装置。 - (3)前記デジタル信号は制御信号であり、前記少なく
とも1本以上のアナログ信号線は制御信号線であること
を特徴とする、特許請求の範囲第1項に記載の半導体装
置。 - (4)記憶手段と、前記記憶手段と前記デジタル電圧発
生器とに接続されていて前記デジタル電圧発生器によつ
て変換された前記デジタル信号をデコードするデコーダ
とをさらに具備してなることを特徴とする、特許請求の
範囲第1項に記載の半導体装置。 - (5)前記アナログ電圧発生器はデジタル−アナログ・
コンバータからなることを特徴とする、特許請求の範囲
第1項に記載の半導体装置。 - (6)前記デジタル電圧発生器はアナログ−デジタル・
コンバータからなることを特徴とする、特許請求の範囲
第1項に記載の半導体装置。 - (7)前記デジタル−アナログ・コンバータは梯子形抵
抗回路からなることを特徴とする、特許請求の範囲第5
項に記載の半導体装置。 - (8)前記デジタル−アナログ・コンバータは相補形M
OSインバータのオン抵抗による抵抗分割形回路からな
ることを特徴とする、特許請求の範囲第5項に記載の半
導体装置。 - (9)前記アナログ−デジタル・コンバータは、抵抗分
割により複数の基準電位を発生する直列抵抗回路と、前
記複数の基準電位の個々と前記少なくとも1本以上のア
ナログ信号線により送信されてきた前記アナログ信号と
を比較する複数のコンパレータと、隣接する2個の前記
コンパレータの出力の排他的論理積をとる複数の排他的
オア回路とからなることを特徴とする、特許請求の範囲
第6項に記載の半導体装置。 - (10)前記アナログ−デジタル・コンバータは、抵抗
分割により複数の基準電位を発生する直列抵抗回路と、
前記複数の基準電位の個々と前記少なくとも1本以上の
アナログ信号線により送信されてきた前記アナログ信号
とを比較する複数のコンパレータと、隣接する2個の前
記コンパレータの出力信号をうけこの出力信号のレベル
が同じ時信号を出力する複数のトランジスタ回路とから
なることを特徴とする、特許請求の範囲第6項に記載の
半導体装置。 - (11)前記デジタル−アナログ・コンバータは、直列
接続された複数の第1の抵抗と、前記第1の抵抗の2倍
の抵抗値を有し前記複数の第1の抵抗の個々の接続点に
一端が接続された複数の第2の抵抗と、前記複数の第2
の抵抗の個々の他端と電源電位との間に接続され、ゲー
トに前記デジタル信号が入力される複数のトランジスタ
とからなることを特徴とする、特許請求の範囲第7項に
記載の半導体装置。 - (12)前記デジタル−アナログ・コンバータは、各々
電源電位と基準電位との間に直列に接続されたPチャン
ネルMOSトランジスタおよびNチャンネルMOSトラ
ンジスタからなり前記PチャンネルMOSトランジスタ
およびNチャンネルMOSトランジスタの接続点が回路
出力端を構成する並列接続された複数の相補形MOSイ
ンバータと、一端が電源電位に接続され他端が前記複数
の相補形MOSインバータの個々のPチャンネルMOS
トランジスタおよびNチャンネルMOSトランジスタの
一方のゲートに直接に接続されているとともにインバー
タを介して前記PチャンネルMOSトランジスタおよび
NチャンネルMOSトランジスタの他方のゲートに接続
され、ゲートに前記デジタル信号が入力される複数のM
OSトランジスタとからなることを特徴とする、特許請
求の範囲第8項に記載の半導体装置。 - (13)前記PチャンネルMOSトランジスタのチャン
ネル長をLp、チャンネル幅をWp、NチャンネルMO
Sトランジスタのチャンネル長をLn、チャンネル幅を
Wn、βp=Wp/Lp、βn=Wn/Ln、β_R=
βp/βn=(Wp/Lp)/(Wn/Ln)とすると
き、前記複数の相補形MOSインバータのβ_Rが順次
2n乗倍に設定されていることを特徴とする、特許請求
の範囲第12項に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078610A JPS63244486A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
US07/171,104 US4929945A (en) | 1987-03-31 | 1988-03-21 | Semiconductor memory device having a small number of signal lines |
KR1019880003592A KR910008098B1 (ko) | 1987-03-31 | 1988-03-31 | 반도체장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62078610A JPS63244486A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63244486A true JPS63244486A (ja) | 1988-10-11 |
Family
ID=13666649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62078610A Pending JPS63244486A (ja) | 1987-03-31 | 1987-03-31 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4929945A (ja) |
JP (1) | JPS63244486A (ja) |
KR (1) | KR910008098B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100863033B1 (ko) * | 2007-01-08 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부 전압 모니터링 회로 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0388508A (ja) * | 1989-08-31 | 1991-04-12 | Yamaha Corp | ディジタルミキサ |
JPH04258876A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | 半導体メモリ装置およびメモリアクセスシステム |
JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したlsiテストシステム |
JP3504220B2 (ja) * | 2000-06-23 | 2004-03-08 | 株式会社東芝 | 半導体集積回路及びその内部基準電位変更方法 |
US6379807B1 (en) | 2000-11-07 | 2002-04-30 | E. I. Du Pont De Nemours And Company | Coating composition having improved acid etch resistance |
KR20130136343A (ko) * | 2012-06-04 | 2013-12-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 동작 방법 |
JP2018160306A (ja) * | 2017-03-23 | 2018-10-11 | 東芝メモリ株式会社 | 半導体記憶装置 |
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JPS5832286A (ja) * | 1981-08-20 | 1983-02-25 | Sanyo Electric Co Ltd | 記憶装置のアドレスデコ−ド方式 |
JPS6076084A (ja) * | 1983-09-30 | 1985-04-30 | Fujitsu Ltd | 半導体集積回路装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3666890A (en) * | 1970-11-27 | 1972-05-30 | American Data Systems Inc | Differential coding system and method |
US3755807A (en) * | 1972-02-15 | 1973-08-28 | Collins Radio Co | Resistor-ladder circuit |
US3984830A (en) * | 1974-10-18 | 1976-10-05 | Westinghouse Electric Corporation | Complementary FET digital to analog converter |
JPS5427224B2 (ja) * | 1974-11-29 | 1979-09-08 | ||
US4176344A (en) * | 1975-05-28 | 1979-11-27 | Bell Telephone Laboratories, Incorporated | Integrated circuit binary weighted digital-to-analog converter |
DE2914108C2 (de) * | 1979-04-07 | 1984-03-08 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte Schaltungsanordnung für einen Digital-Analog-Wandler |
JPS56115026A (en) * | 1980-02-18 | 1981-09-10 | Sony Tektronix Corp | Analog-digital converter |
JPS62140518A (ja) * | 1985-12-13 | 1987-06-24 | Advantest Corp | Ad変換装置 |
-
1987
- 1987-03-31 JP JP62078610A patent/JPS63244486A/ja active Pending
-
1988
- 1988-03-21 US US07/171,104 patent/US4929945A/en not_active Expired - Lifetime
- 1988-03-31 KR KR1019880003592A patent/KR910008098B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
US4929945A (en) | 1990-05-29 |
KR880011802A (ko) | 1988-10-31 |
KR910008098B1 (ko) | 1991-10-07 |
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