KR20130135698A - 반도체 장치 및 반도체 장치를 형성하는 방법 - Google Patents

반도체 장치 및 반도체 장치를 형성하는 방법 Download PDF

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클레멘트 신정 완
치 하오 장
수 젠 장
치 신 고
야수토시 오쿠노
앤드류 조셉 켈리
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치 및 반조체 장치를 제조하는 방법이 개시된다. 예시적인 반도체 장치는 복수의 장치 영역을 포함하는 활성 영역을 포함하는 반도체 기판을 포함한다. 반도체 장치는 복수의 장치 영역 중 제1 장치 영역에 배치된 제1 장치를 더 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 배치된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함한다. 반도체 장치는 복수의 장치 영역 중 제2 장치 영역에 배치된 제2 장치를 더 포함하고, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 배치된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함한다. 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처는 공통의 소스 및 드레인 피처 및 콘택 피처를 구비한다. 공통 콘택 피처는 자기 정렬된 콘택이다.

Description

반도체 장치 및 반도체 장치를 형성하는 방법{A SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 장치에 관한 것이다.
반도체 집적 회로(IC) 산업은 급속한 성장을 이루었다. 집적 회로 진화 동안에, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소한 반면, 기능 밀도(즉, 칩 영역당 상호접속된 장치의 수)는 일반적으로 증가하였다. 이러한 축소는 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 또한, 이와 같은 축소는 IC 제조 및 처리의 복잡성을 증가시키고, 이러한 진보를 실현하기 위해, IC 제조에서 유사한 개발이 필요하다.
예를 들어, 반도체 산업이 높은 장치 밀도, 높은 성능, 및 비용 절감을 추구하기 위해서 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 모두에서의 도전 과제는 전계 효과 트랜지스터(field effect transistor; FET)와 같은 다층 집적 장치의 개발을 야기시켰다. FET 장치는 밑에 있는 층에 맞춰 정렬된 상호접속을 구비한 층간 절연체(interlayer dielectric; ILD) 층을 포함할 수 있다. 그러나, 계속해서 크기가 축소가 함에 따라, ILD 층의 상호접속을 정렬하는 것이 어렵다는 것이 입증되었다.
기존의 FET 장치 및 FET 장치를 제조하는 방법은 일반적으로 자신의 의도된 목적에는 적절하지만, 모든 면에서 완전히 만족스러운 것은 아니다.
반도체 장치 및 반조체 장치를 제조하는 방법이 개시된다. 예시적인 반도체 장치는 복수의 장치 영역을 포함하는 활성 영역을 포함하는 반도체 기판을 포함한다. 반도체 장치는 복수의 장치 영역 중 제1 장치 영역에 배치된 제1 장치를 더 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 배치된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함한다. 반도체 장치는 복수의 장치 영역 중 제2 장치 영역에 배치된 제2 장치를 더 포함하고, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 배치된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함한다. 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처는 공통의 소스 및 드레인 피처 및 콘택 피처를 구비한다. 공통 콘택 피처는 자기 정렬된 콘택이다.
본 발명에 따르면, 반도체 장치 및 반도체 장치를 형성하는 방법을 제공하는 것이 가능하다.
본 발명개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용됨을 강조한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 반도체 장치를 제조하는 방법을 나타는 흐름도이다.
도 2 내지 도 11은 도 1의 방법에 따라, 다양한 제조 단계에서, 반도체 장치의 일 실시예의 개략적인 평면도 및 횡단면도를 나타낸다.
다음의 발명개시는 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접 접촉하여 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다. 또한, 본 명세서에 개시된 컴포넌트들은 본 개시의 범위를 벗어나지 않고 본 명세서에 도시된 예시적인 실시예들과는 상이한 방법으로 정렬, 조합, 또는 구성될 수 있다. 당업자는 본 명세서에는 명시적으로 기술되지 않았지만, 본 발명의 원리들을 포함하는 다양한 등가물을 고안할 수 있음을 이해한다.
본 발명의 하나 이상의 실시예들로부터 이익을 얻을 수 있는 장치의 예는, 반도체 장치이다. 이와 같은 장치는, 예를 들어, 전계 효과 트랜지스터(FET)이다. FinFET 장치는, 예를 들어, P형 금속 산화막 반도체(P-type metal-oxide-semiconductor; PMOS) FET 장치, 및 N형 금속 산화막 반도체(NMOS) FET 장치를 포함하는 상보형 금속 산화막 반도체(CMOS) 장치일 수 있다. 장치는 평면 FET 장치이거나 3차원 핀(fin) FET 장치일 수 있다. 다음 설명은 본 발명의 다양한 실시예들을 나타내기 위해 FET 장치 예시를 포함하는 반도체 장치를 계속 이용할 것이다. 그러나, 본 발명은 특별하게 특허청구되는 것을 제외하고, 장치의 특정한 유형으로 제한되어서는 안 된다는 것을 이해해야 한다.
도 1 및 도 2 내지 도 9를 참조하면, 방법(100) 및 반도체 장치(200)는 이하에 총괄하여 기술된다. 도 1은 본 개시의 다양한 양태에 따라 집적 회로 장치를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 전계 효과 트랜지스터(FET) 집적 회로 장치를 제조하는 것이다. 방법(100)은 블록(102)에서 시작하고, 여기서 희생 콘택 플러그를 포함하는 기판이 제공되고, 스페이서가 희생 콘택 플러그의 측벽 상에 형성된다. 희생 콘택 플러그는 설계 요건에 기초하여, 복수의 콘택 플러그를 포함할 수 있다. 블록(104)에서, 제1 층간 절연체(interlayer dielectric; ILD) 층이 희생 콘택 플러그 위에 형성되고, 제1 ILD 층이 패턴화되어, 희생 콘택 플러그 사이의 영역에서 제1 ILD 층을 제거하고 기판의 탑 표면을 커버하지 않는다. 제1 ILD 층의 형성 이후에, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 수행되어 과도한 제1 ILD 물질을 제거한다. 방법(100)은 블록(106)으로 계속 진행하고, 여기서 게이트 구조가 희생 콘택 플러그 사이의 영역에 형성된다. 게이트 구조는 또한 기판의 커버되지 않은 탑 표면 위에 형성될 수도 있다. 블록(108)에서, 게이트 구조는 에치백되고, 하드마스크가 에치백된 게이트 구조 위에 그리고 스페이서 사이에 증착되며, CMP 공정이 수행되어 과도한 하드마스크 물질을 제거한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함하는 다수의 에칭 단계/공정을 포함할 수 있다. 블록(110)에서, 희생 콘택 플러그는 스페이서를 남기고 선택적으로 제거되고, 소스 및 드레인(S/D) 영역이 스페이서 사이의 영역 내의 기판에서 에칭된다. 방법은 블록(112)으로 계속 진행하고, 여기서 S/D 피처는 S/D 영역에서 에피택셜 성장되고 콘택은 S/D 피처 위에 형성된다. CMP 공정이 수행되어 과도한 콘택 물질을 제거할 수 있다. 블록(114)에서, 제2 ILD 층이 기판 위에 형성되고, 제2 ILD 층은 에칭되어 게이트 구조의 탑 표면 및 콘택의 탑 표면을 커버하지 않고, 게이트 구조와 S/D 피처를 콘택을 통해 전기적으로 접속하는 상호접속 구조가 형성된다. 방법(100)은 블록(116)으로 진행하고, 이 블록에서 집적 회로 장치의 제조가 완료된다. 부가적인 단계들이 상기 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 기술된 단계들의 일부는 상기 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있다. 이어지는 설명은 도 1의 방법(100)에 따라 제조될 수 있는 반도체 장치의 다양한 실시예들을 나타낸다.
도 2 내지 도 11은 도 1의 방법에 따라, 다양한 제조 단계에서, 반도체 장치(200)의 일 실시예의 개략적인 평면도 및 횡단면도를 나타낸다. 특히, 도 2a 내지 도 11a는 반도체 장치(200)의 평면도를 나타내고, 도 2b 내지 도 11b는 도 2a 내지 도 11a의 라인(a-a)을 따라 취해진 반도체 장치(200)의 횡단면도를 나타낸다. 도 11c는 도 11a의 라인(b-b)을 따라 취해진 반도체 장치(200)의 횡단면도를 나타낸다. 반도체 장치(200)는 평면 FET 기술 공정 흐름 또는 FinFET 기술 공정 흐름을 이용하여 제조될 수 있음을 이해한다. 더욱이, 반도체 장치(200)는, 양극성 접합 트랜지스터, 저항, 커패시터, 다이오드, 퓨즈 등과 같은 다른 유형의 트랜지스터와 같은, 다양한 다른 장치 및 피처를 포함할 수 있다. 따라서, 도 2 내지 도 11은 본 개시의 발명적 개념의 더욱 양호한 이해를 위해 간략화되었다. 더욱이, 추가 피처들이 반도체 장치(200)에 추가될 수 있고, 이하에 기술된 피처들 중 일부는 반도체 장치(200)의 다른 실시예들에서 교체되거나 제거될 수 있다.
도 2a 및 도 2b를 참조하면, 기판(210)은 결정질 구조의 실리콘 또는 게르마늄과 같은 기본(elementary) 반도체; 실리콘 게르마늄, 탄화 규소, 비화 갈륨, 인화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐과 같은 화합물 반도체; 또는 이들의 조합을 포함한다. 본 실시예에서, 기판(210)은 벌크 실리콘 기판이다. 대안적으로, 기판(210)은 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 기판이다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법을 이용하여 제조될 수 있다. 기판(210)은 다양하게 도핑된 영역 및 다른 적합한 피처들을 포함할 수 있다.
본 실시예에서, 기판(210)은 기판(210)의 활성 영역(211)을 정의하고 분리하기 위해 분리 영역(212)을 포함한다. 분리 영역(212)은 쉘로우 트렌치 분리(shallow trench isolation; STI) 또는 실리콘 국부 산화(local oxidation of silicon; LOCOS)와 같은 분리 기술을 이용하여, 장치(200)의 다양한 영역을 정의하고 전기적으로 분리한다. 분리 영역(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 분리 영역(212)은 실리콘 산화물을 포함한다.
여전히 도 2a 및 도 2b를 참조하면, 기판(210)은 유전층(214), 유전층(214) 위에 형성된 복수의 희생 콘택 플러그(216), 및 희생 콘택 플러그(216) 위에 형성된 하드마스크(218)를 포함한다. 유전층(214)은 기판(210) 상에 형성된 계면층을 포함할 수 있다. 계면층은 실리콘 산화물, 실리콘 산화질화물, 또는 다른 적합한 유전체를 포함할 수 있다.
희생 콘택 플러그(216)는 열 산화, 폴리실리콘 증착, 포토리소그래피, 에칭 및 다양한 다른 방법을 포함하는 방법들에 의해 형성될 수 있다. 하드마스크(218)는 임의의 적합한 공정에 의해 임의의 적합한 두께로 형성될 수 있다. 예를 들어, 하드마스크(218)는 실리콘 산화물, 실리콘 질화물, 또는 다른 적합한 물질과 같은 유전체를 증착함으로써 형성될 수 있다. 증착 공정은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 고밀도 플라즈마 CVD(high density plasma CVD; HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합을 포함할 수 있다.
여전히 도 2a 및 도 2b를 참조하면, 스페이서(220)가 기판(210) 상에 그리고 희생 콘택 플러그(216)의 측벽 상에 형성된다. 스페이서(220)는 임의의 적합한 공정에 의해 임의의 적합한 두께로 형성될 수 있다. 예를 들어, 스페이서(220)는 스페이서를 형성하기 위해, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 다른 적합한 물질, 및/또는 이들의 조합과 같은 유전체를 증착하고, 이러한 물질들을 패턴화함으로써 형성될 수 있다. 본 실시예에서, 스페이서(220)는 실리콘 질화물을 포함한다. 증착 공정은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 장치(200) 위에 제1 층간(또는 레벨간) 절연체 LD) 층(222)이 형성된다. 제1 ILD 층(222)은 실리콘 산화물, 실리콘 산화질화물, 저유전율(low-k) 물질, 또는 다른 적합한 물질을 포함할 수 있다. 본 실시예에서, 제1 ILD 층은 실리콘 산화물을 포함한다. 특히, 제1 ILD 층 및 스페이서(220)는 상이한 물질을 구비하여, 후속 공정은 다른 물질을 제거하지 않고 이들 물질 중 하나를 선택적으로 제거할 수 있도록 한다. 제1 ILD 층(222)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적합한 방법에 의해 형성될 수 있다. CVD 공정은, 예를 들어, 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용할 수 있다. 제1 ILD 층(222)이 형성된 이후에, CMP 공정이 수행되어 장치(200)의 탑 표면을 평탄화하고, 제1 ILD 층(222)의 과도한 물질을 제거할 수 있다. CMP 공정은 하드마스크(218)에서 정지할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 ILD 층(222)은, 스페이서(220)가 남도록, 복수의 희생 콘택 플러그(216) 각각 사이의 영역(224)에서 선택적으로 에칭된다. 에칭 공정은 영역(224)에서 기판(210)의 탑 부분을 커버하지 않는다. 에칭 공정은 에칭될 영역을 정의하는 제1 ILD 층(222) 상에 패턴화된 마스크를 형성하는 것을 포함할 수 있다. 본 실시예에서, 예를 들어, 패턴화된 마스크는 점선 영역(223)으로 나타나는 바처럼 정의된다. 마스크는 포토리소그래피 공정과 같은 임의의 적합한 공정에 의해 패턴화될 수 있다. 본 실시예에서, 마스크는 포토레지스트 층을 패턴에 노출하고, 포스트 노출 베이크 공정을 수행하고, 패턴화된 마스크를 형성하기 위해 포토레지스트 층을 현상함으로써 패턴화된다. 포토레지스트 층을 패턴화하는 것은, 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노출, 포트스 노출 베이킹, 포토레지스트 현상, 및 하드 베이킹의 처리 단계들을 포함할 수 있다. 패턴화는 또한 마스크없는 포토리소그래피, 전자 빔 기록, 이온 빔 기록, 및 분자압인(molecular imprint)과 같은, 다른 적절한 방법에 의해 구현되거나 교체될 수 있다. 패턴화된 마스크는 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있는 에칭 공정에 이용된다. 에칭 공정 이후에, 패턴화된 마스크는 제거된다.
도 5a 및 도 5b를 참조하면, 게이트 구조(226)가 형성된다. 게이트 구조(226)는 활성 영역(211) 너머로 확장되고 분리 영역(212) 위에 형성된 일부를 포함할 수 있다. 게이트 구조(226)를 형성하는 것은 복수의 층들을 형성하는 것을 포함할 수 있다. 예를 들어, 계면층, 유전층, 고유전율(high-k) 층, 캡핑층, 일 함수 금속, 및 게이트 전극이 증착되어 게이트 구조(226)에 포함될 수 있다. 고유전율(high-k) 층은 하프늄 산화물(HfO2)을 포함할 수 있다. 대안적으로, 고유전율 층은 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은 다른 고유전율 유전체, 이들의 조합, 또는 다른 적합한 물질을 선택적으로 포함할 수 있다. 더욱이, 고유전율 층은 HfO2/SiO2 또는 HfO2/SiON와 같은 다층 구성을 포함할 수 있다. 적합한 일 함수 금속은 예를 들어 TiAl, TaN, WN을 포함할 수 있다. 대안적으로, 일 함수 금속은 임의의 적합한 금속일 수 있다. 게이트 전극의 물질은 예를 들어 Al, W, 또는 Cu, 또는 폴리실리콘을 포함하는 금속과 같은 임의의 적합한 물질을 포함할 수 있다. 게이트 구조(226)는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 게이트 구조(226)가 형성된 이후에, CMP 공정이 수행되어 장치(200)의 탑 표면을 평탄화하고, 게이트 구조(226)의 과도한 물질을 제거할 수 있다. CMP 공정은 하드마스크(218)에서 정지할 수 있다.
도 6a 및 도 6b를 참조하면, 게이트 구조(226)는 에치백 공정 또는 다른 적합한 공정에 의해 영역(224)에서 리세스된다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있는 다수의 에칭 단계를 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 하드마스크 층(228)이 장치(200) 위에 형성된다. 하드마스크(228)는 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 탄화 질화물, 다른 적합한 물질, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 본 실시예에서, 하드마스크(228)는 실리콘 질화물을 포함하고, 화학적 기상 증착(CVD) 공정에 의해 형성된다. 다양한 예에서, 실리콘 질화물은 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 하드마스크 층(228)이 형성된 이후에, CMP 공정이 수행된다. CMP 공정이 수행되어 장치(200)의 탑 표면을 평탄화하여, 과도한 하드마스크(228) 물질을 제거하고, 하드마스크(218)를 제거하며, 희생 콘택 플러그(216)의 탑 표면을 커버하지 않는다. 예시된 바와 같이, 본 실시예에서, CMP 공정은 하드마스크(228)를 완전히 제거하지 않는다.
도 9a 및 도 9b를 참조하면, 희생 콘택 플러그(216) 및 유전층(214)은 에칭 공정에 의해, 또는 임의의 적합한 공정에 의해 제거된다. 에칭 공정은 에칭될 영역을 정의하는 제1 ILD 층(222) 상에 패턴화된 마스크를 형성하는 것을 포함할 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있는 다수의 에칭 단계를 포함할 수 있다.
본 실시예에서, 희생 콘택 플러그(216) 및 유전층(214)을 제거한 이후에, 기판(210)은 소스 및 드레인(S/D) 영역(230)을 정의하기 위해 에칭된다. 기판(210) 내에서 에칭되는 S/D 영역(230)의 일부는 S/D 웰 영역으로 불릴 수 있다. S/D 영역(230)은 스페이서(220)에 의해 2개의 측으로 경계지어 지고, 게이트 구조(226)와 공통으로 적어도 하나의 스페이서(220)를 구비한다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있는 다수의 에칭 단계를 포함할 수 있다. 대안적인 실시예들에서, 기판(210)은 에칭되지 않고(즉, 어떠한 웰 영역도 없음), S/D 영역(230)은 기판(210) 위에 그리고 게이트 스페이서(220) 내에 정의된다.
도 10a 및 도 10b를 참조하면, 물질이 S/D 영역(230)에서 기판(210)의 노출된 표면 위에 에피택셜(epi) 성장되어, S/D 피처(232)를 형성한다. epi 성장된 S/D 피처는 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 또는 다른 적합한 물질을 포함할 수 있다. 에피택시 공정은 CVD 증착 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함할 수 있다. 에피택시 공정은 기판(210)의 구성(예컨대, 실리콘)과 상호작용하는 기체 및/또는 액체 전구체를 이용할 수 있다. S/D 피처(232)는 p형 또는 n형 도펀트 또는 불순물을 주입하여, 변형된 S/D 피처가 형성되도록 할 수 있다. 본 실시예에서, S/D 피처(232)는 기판(210)의 탑 표면 너머로 확장되도록 들어올려 진다. 대안적인 실시예들에서, 이들은 들어올려지지 않는다. 대안적인 실시예들에서, S/D 영역이 기판(210)을 에칭함으로써 형성되지 않으면(즉, 어떠한 웰 영역도 없음), epi 물질은 S/D 영역(230)에서 기판(210)의 탑 표면 위로 성장된다.
여전히 도 10a 및 도 10b를 참조하면, S/D 피처(232) 위에 콘택(234)이 형성된다. 콘택(234)을 형성하는 것은, 예를 들어, 실리사이드를 형성하기 위해 S/D 피처(232) 위에 금속층을 증착하는 것을 포함하거나, S/D 피처(232) 위에 임의의 적합한 낮은 콘택 저항 물질을 형성하는 공정을 포함할 수 있다. 실리사이드가 형성되는 경우, 실리사이드를 위한 금속층은 티타늄, 니켈, 코발트, 백금, 팔라듐 텅스텐, 탄탈륨, 에르븀, 또는 다른 적합한 물질을 포함할 수 있다. 적절한 온도를 이용하는 어닐링 공정이 반도체 장치(200)에 적용되어 S/D 피처(232)의 실리콘 및 금속층이 S/D 피처의 탑 표면 상에서 실리사이드를 형성하도록 반응하게 한다. 형성된 실리사이드는 임의의 적절한 구성 및 단계에서, 어닐링 온도 및 금속층의 두께를 포함하는 다양한 파라미터에 의해 결정된다. 일부 실시예들에서, 금속 장벽이 실리사이드 층 위에 형성되어, 신뢰성을 향상시킬 수 있다. 그 후에, 콘택(234)은 S/D 피처(232)에 전기 접속을 제공하기 위해 실리사이드 위에 형성된다. 콘택(234)은 알루미늄(Al), 텅스텐(W), 및 구리(Cu)와 같은 금속을 포함할 수 있다. 제1 상호접속 구조(230)는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다.
도 11a 내지 도 11c를 참조하면, 제2 ILD 층(236)이 제1 ILD 층(222) 위에 형성된다. 제2 ILD 층(236)은 실리콘 산화물, 실리콘 산화질화물, 저유전율 물질, 또는 다른 적합한 물질을 포함할 수 있다. 본 실시예에서, 제2 ILD 층(236)은 실리콘 산화물을 포함한다. 제2 ILD 층(236)은 화학적 기상 증착(CVD), 고밀도 플라즈마 CVD(HDP-CVD), 스핀온, 물리적 기상 증착(PVD 또는 스퍼터링), 또는 다른 적합한 방법에 의해 형성될 수 있다. CVD 공정은, 예를 들어, 헥사클로로디실란(HCD 또는 Si2Cl6), 디클로로실란(DCS 또는 SiH2Cl2), 비스(3차부틸아미노)실란(BTBAS 또는 C8H22N2Si) 및 디실란(DS 또는 Si2H6)을 포함하는 화학 물질을 이용할 수 있다. 제2 ILD 층(236)이 형성된 이후에, CMP 공정이 수행되어 장치(200)의 탑 표면을 평탄화하고, 제2 ILD 층(236)의 과도한 물질을 제거할 수 있다.
여전히 도 11a 내지 도 11c를 참조하면, 게이트 콘택(238)이 제2 ILD 층(236)을 통해 형성된다. 게이트 콘택(238)은 먼저, 제2 ILD 층(236)을 통해 그리고 게이트 구조(226) 바로 위의 하드마스크(228)을 통해 개구부를 에칭함으로써 형성될 수 있다. 에칭 공정은 단일 단계 에칭 공정 또는 다단계 에칭 공정일 수 있다. 에칭 공정은 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합을 포함할 수 있다.
에칭 이후에, 게이트 콘택(238)은 개구부에 물질을 증착함으로써 형성되어 게이트 콘택(238)이 게이트 구조(226)와 전기 접속하도록 한다. 게이트 콘택(238)은 알루미늄(Al), 텅스텐(W), 및 구리(Cu)와 같은 금속을 포함할 수 있다. 게이트 콘택(238)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 도금, 다른 적합한 방법, 및/또는 이들의 조합에 의해 형성될 수 있다. 도 11c(도 11a의 라인(b-b)을 따라 개략적 횡단면도를 나타냄)에 예시된 바와 같이, 활성 영역(211) 밖에 있고, 제1 ILD 층(222)에 의해 적어도 2개의 측면 상으로 둘러싸여 있으며, 분리 영역(212) 위에 있는 게이트 구조(226)의 일부에서, 게이트 콘택(238)은 게이트 구조(226)와 전기 접촉한다. 설계 요건에 따라서, 게이트 콘택(238)은 활성 영역(211)(도 11a의 라인(a-a)에 의해 절개됨) 내에 그리고 게이트 구조(226) 위에 형성될 수 있음을 이해한다. 게이트 구조(226) 각각은 게이트 콘택(238)을 포함할 수 있음을 이해한다.
상호접속(240)은 반도체 장치(200)의 S/D 피처(232)에 접속하기 위해 제2 ILD 층(236)의 에칭된 부분을 통해 형성될 수 있다. 상호접속(240)은 Al, W, 또는 Cu 또는 폴리실리콘과 같은 금속 또는 다른 적합한 물질을 포함할 수 있다. 도 11b에 예시된 바와 같이, 상호접속(240)은 기판(210)의 활성 영역(211) 내에서 콘택(234)과 전기 접촉한다. 콘택(234) 각각은 상호접속(240)을 포함할 수 있음을 이해한다.
따라서, 도 11a 내지 도 11c를 계속해서 참조하면, 장치 영역을 비롯한 반도체 기판(210)을 포함하는 반도체 장치(200)가 나타난다. 장치 영역은 게이트 구조(226), 게이트 구조(226)의 측벽 상에 배치된 게이트 스페이서(220), 및 소스 및 드레인 피처(232)를 구비하는 장치를 포함한다. 장치 영역은 게이트 구조(226), 게이트 구조(226)의 측벽 상에 배치된 게이트 스페이서(220), 및 소스 및 드레인 피처(232)를 구비하는 다른 장치를 더 포함한다. 예시된 바와 같이, 공통 소스 및 드레인 피처(232)(센터에서)는 장치들 간에 공유된다. 공통 소스 및 드레인 피처(232) 위에 상호접속 구조(234)가 형성된다. 상호접속 구조(234)는 공통 소스 및 드레인 피처(232)와 전기 접촉하고, 게이트 스페이서(220)와 접촉한다. 도 11a 내지 도 11c가 오직 하나의 게이트 콘택 및 오직 하나의 상호접속 구조를 나타냈지만, 다수의 이러한 구조들이 설계 요건에 따라 존재할 수 있음을 이해한다. 도 11a 내지 도 11c가 오직 2개의 게이트 구조 및 3개의 S/D 피처 위에 형성된 오직 3개의 콘택을 나타냈지만, 임의의 수의 이러한 구조들이 설계 요건에 따라 존재할 수 있음을 이해한다. 활성 영역이 다양한 유형의 다른 활성 장치, 수동 장치, 배선, 콘택, 다층, 및 상소접속 구조를 포함할 수 있음을 더욱 이해한다.
상기 방법(100)은 S/D 피처에 대한 접속을 형성하기 위해 개선된 정렬(자기 정렬)을 제공하여, 종래의 제조 공정과 비교할 때 오버레이 제어를 완화시키고 제조 비용을 줄이며, 장치 신뢰성을 향상시킨다. 예를 들어, S/D 피처에 대한 콘택은 자기 정렬 콘택이기 때문에(즉, 콘택 패턴화에 대한 필요성 없이 형성됨), 콘택을 형성하는 것에 대한 어떠한 오버레이 문제도 존재하지 않는다. 게다가, 콘택 패턴화에 대한 어떠한 필요성도 없기 때문에, 추가의 패턴화/에칭 단계가 제거되므로 비용 절감이 실현된다. 또한, 콘택이 자기 정렬되기 때문에, 다른 구조에 대한 콘택을 단축시키는 것에 대해 어떠한 위험(예컨대, 콘택 투 게이트 단축)도 존재하지 않는다. 더욱이, 방법(100)은 현재 제조 공정 및 기술로 용이하게 구현될 수 있어서 비용을 낮추고 복잡성을 최소화할 수 있다. 상이한 실시예들은 상이한 이점을 가질 수 있고, 어떠한 특별한 이점도 임의의 실시예를 반드시 요구하지 않는다.
따라서, 반도체 장치가 제공된다. 예시적인 반도체 장치는 복수의 장치 영역을 포함하는 활성 영역을 포함하는 반도체 기판을 포함한다. 반도체 장치는 복수의 장치 영역 중 제1 장치 영역에 배치된 제1 장치를 더 포함하고, 제1 장치는 제1 게이트 구조, 제1 게이트 구조의 측벽 상에 배치된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함한다. 반도체 장치는 복수의 장치 영역 중 제2 장치 영역에 배치된 제2 장치를 더 포함하고, 제2 장치는 제2 게이트 구조, 제2 게이트 구조의 측벽 상에 배치된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함하며, 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처는 공통의 소스 및 드레인 피처를 구비한다. 반도체 장치는 공통 소스 및 드레인 피처 상에 배치된 콘택 피처를 더 포함하고, 콘택 피처는 공통 소스 및 드레인 피처와 전기 접촉한다.
일부 실시예들에서, 반도체 장치는 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처의 다른 소스 및 드레인 피처 상에 배치된 다른 콘택 피처들(다른 콘택 피처들은 다른 소스 및 드레인 피처와 전기 접촉함), 활성 영역을 둘러싸는 분리 영역(분리 영역은 반도체 장치의 다른 활성 영역으로부터 이 활성 영역을 분리시키도록 구성됨), 분리 영역 위에 배치되고 활성 영역을 둘러싸는 제1 층간 절연체(ILD) 층, 제1 ILD 층 위에 그리고 제1 장치 영역 및 제2 장치 영역 위에 배치된 제2 ILD 층, 제1 장치의 게이트 구조와 접촉하는 제2 ILD 층을 통해 확장된 게이트 콘택 피처, 및 제2 ILD 층을 통해 확장되고 다른 콘택 피처들 중 하나의 콘택 피처와 접촉하는 상호접속 피처를 더 포함한다. 특정 실시예들에서, 반도체 장치는 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처 상에 배치된 실리사이드 층을 더 포함하고, 실리사이드 층은 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처 및 공통 소스 및 드레인 피처 상에 배치된 콘택 피처 사이에 개재(interpose)된다. 특정 실시예들에서, 반도체 장치는 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처 상에 배치된 금속 장벽을 더 포함하고, 금속 장벽은 실리사이드 층 및 공통 소스 및 드레인 피처의 콘택 피처 사이에 개재된다.
일부 실시예들에서, 공통 소스 및 드레인 피처의 콘택 피처는 제1 게이트 스페이서의 게이트 스페이서 및 제2 게이트 스페이서의 게이트 스페이서와 접촉한다. 다양한 실시예들에서, 제1 장치의 게이트 구조의 일부는 활성 영역 너머로 확장되고, 게이트 콘택 피처는 활성 영역 너머로 확장된 제1 장치의 게이트 구조의 일부 위에 형성된다. 특정 실시예들에서, 제1 장치의 게이트 구조는 고유전율 유전체 및 금속 컨덕터를 포함하고, 게이트 콘택 피처는 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한다. 추가의 실시예들에서, 제1 장치 및 제2 장치는 PMOS FET 장치 및 NMOS FET 장치로 구성된 그룹으로부터 선택된다.
또한, 반도체 장치의 대안적인 실시예가 제공된다. 예시적인 반도체 장치는 기판, 및 이 기판의 활성 영역 상에 형성된 게이트 구조를 포함한다. 반도체 장치는 게이트 구조의 제1 측벽 상에 배치된 제1 게이트 스페이서를 더 포함한다. 반도체 장치는 게이트 구조의 제2 측벽 상에 배치된 제2 게이트 스페이서를 더 포함한다. 반도체 장치는 게이트 구조의 한측에 배치된 제1 소스 및 드레인 피처를 더 포함하고, 제1 소스 및 드레인 피처는 기판 내에 정의된 제1 웰 구조에 의해 경계지어 진다. 반도체 장치는 게이트 구조의 다른 측에 배치된 제2 소스 및 드레인 피처를 더 포함하고, 제2 소스 및 드레인 피처는 기판 내에 정의된 제2 웰 구조에 의해 경계지어 진다. 반도체 장치는 제1 소스 및 드레인 피처 상에 배치된 제1 콘택 피처를 더 포함하고, 제1 콘택 피처는 제1 소스 및 드레인 피처와 전기 접촉하고, 제1 소스 및 드레인 피처의 탑 표면이 실질적으로 제1 콘택 피처로 커버되도록 제1 소스 및 드레인 피처의 탑 표면에 걸쳐 확장된다. 반도체 장치는 제2 소스 및 드레인 피처 상에 배치된 제2 콘택 피처를 더 포함하고, 제2 콘택 피처는 제2 소스 및 드레인 피처와 전기 접촉하고, 제2 소스 및 드레인 피처의 탑 표면이 실질적으로 제2 콘택 피처로 커버되도록 제2 소스 및 드레인 피처의 탑 표면에 걸쳐 확장된다.
일부 실시예들에서, 반도체 장치는 기판의 활성 영역에 형성되고 제1 게이트 구조에 인접한 다른 게이트 구조를 더 포함하고, 다른 게이트 구조는 제2 콘택 피처에 의해 분할되고, 제2 소스 및 드레인 피처 및 제2 콘택 피처는 다른 게이트 구조와 공유된다. 특정 실시예들에서, 반도체 장치는 게이트 구조의 탑 표면 위에 형성된 하드마스크 층, 하드마스크 위에 그리고 제1 콘택 피처 및 제2 콘택 피처 위에 배치된 층간 절연체(ILD) 층, 및 ILD 층을 통해 그리고 하드마스크 층을 통해 확장되며 게이트 구조와 접촉하는 게이트 콘택 피처를 더 포함한다.
일부 실시예들에서, 게이트 구조의 일부는 기판의 활성 영역 너머로 그리고 기판의 분리 영역 위로 확장되고, 게이트 콘택 피처는 기판의 활성 영역 너머로 확장된 게이트 구조의 일부와 접촉한다. 특정 실시예들에서, 게이트 구조는 고유전율 유전체 및 금속 컨덕터를 포함하고, 제1 콘택 피처 및 제2 콘택 피처는 알루미늄(Al), 텅스텐(W), 및 구리(Cu)로 구성된 그룹으로부터 선택된 물질을 포함한다.
또한, 반도체 장치를 형성하는 방법이 제공된다. 예시적인 방법은 활성 영역 및 분리 영역을 포함하는 기판을 제공하는 단계, 기판 상에 제1 희생 콘택 플러그 및 제2 희생 콘택 플러그를 형성하는 단계, 및 제1 희생 콘택 플러그의 측벽 상에 제1 스페이서와 제2 희생 콘택 플러그의 측벽 상에 제2 스페이서를 형성하는 단계를 포함한다. 방법은 제1 희생 콘택 플러그와 제2 희생 콘택 플러그 사이의 영역에 그리고 기판 위에 게이트 구조를 형성하는 단계를 더 포함하고, 게이트 구조는 제1 스페이서의 스페이서 및 제2 스페이서의 스페이서와 접촉한다. 방법은 제1 소스 및 드레인 영역과 제2 소스 및 드레인 영역을 정의하기 위해 제1 희생 콘택 플러그와 제2 희생 콘택 플러그를 선택적으로 제거하는 단계를 더 포함한다. 방법은 제1 소스 및 드레인 영역과 제2 소스 및 드레인 영역에서 제1 소스 및 드레인 피처와 제2 소스 및 드레인 피처를 에피택셜 성장시키는 단계를 더 포함한다. 방법은 제1 소스 및 드레인 피처와 제2 소스 및 드레인 피처 위에 제1 콘택 피처 및 제2 콘택 피처를 형성하는 단계를 더 포함하고, 제1 콘택 피처와 제2 콘택 피처는 제1 소스 및 드레인 피처 및 제2 소스 및 드레인 피처와 전기 접촉한다.
일부 실시예들에서, 방법은 제1 소스 및 드레인 피처와 제2 소스 및 드레인 피처 위에 그리고 제1 콘택 피처와 제2 콘택 피처 사이에 실리사이드 층을 형성하는 단계, 게이트 구조를 에치백하는 단계, 에치백된 게이트 구조 위에 하드마스크를 형성하는 단계, 및 하드마스크 위에 그리고 제1 콘택 피처와 제2 콘택 피처 위에 층간 절연체(ILD) 층을 형성하는 단계를 더 포함한다. 특정 실시예들에서, 방법은 ILD 층을 통해 그리고 하드마스크를 통해 확장된 게이트 콘택을 형성하는 단계(게이트 콘택은 게이트 구조와 전기 접촉함), 및 ILD 층을 통해 확장된 제1 상호접속 피처 및 제2 상호접속 피처를 형성하는 단계(제1 상호접속 피처 및 제2 상호접속 피처는 제1 콘택 피처 및 제2 콘택 피처와 전기 접촉함)를 더 포함한다.
일부 실시예들에서, 제1 소스 및 드레인 영역 및 제2 소스 및 드레인 영역을 정의하는 단계는 기판을 에칭하여, 제1 소스 및 드레인 영역과 제2 소스 및 드레인 영역의 제1 웰 및 제2 웰을 정의하는 단계를 더 포함한다. 다양한 실시예들에서, 제2 소스 및 드레인 피처는 게이트 구조 및 제2 소스 및 드레인 피처의 반대측에 형성된 다른 게이트 구조 모두에 공통이다. 특정 실시예들에서, 게이트 구조를 형성하는 단계는, 제1 희생 콘택 플러그 및 제2 희생 콘택 플러그 위에 다른 ILD 층을 형성하는 단계, 다른 ILD 층을 패턴화하여 제1 콘택 플러그와 제2 콘택 프러그 사이의 영역에서 다른 ILD 층을 제거하는 단계, 및 고유전율 유전체 및 금속 물질을 증착하여 게이트 구조를 형성하는 단계를 더 포함한다. 추가의 실시예들에서, 제1 희생 콘택 플러그 및 제2 희생 콘택 플러그는 폴리실리콘을 포함하고, 제1 스페이서 및 제2 스페이서는 실리콘 질화물을 포함하며, 다른 ILD 층은 실리콘 산화물을 포함한다.
당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.
210: 기판 211: 활성 영역
212: 분리 영역 214: 유전층
216: 희생 콘택 플러그 218: 하드마스크
220: 스페이서 222, 236: ILD 층
226: 게이트 구조 228: 하드마스크 층
230: S/D 영역 232: S/D 피처
234: 콘택 238: 게이트 콘택

Claims (10)

  1. 반도체 장치에 있어서,
    복수의 장치 영역을 포함하는 활성 영역을 포함하는 반도체 기판;
    상기 복수의 장치 영역 중 제1 장치 영역에 배치된 제1 장치 - 상기 제1 장치는 제1 게이트 구조, 상기 제1 게이트 구조의 측벽 상에 배치된 제1 게이트 스페이서, 및 제1 소스 및 드레인 피처를 포함함 - ;
    상기 복수의 장치 영역 중 제2 장치 영역에 배치된 제2 장치 - 상기 제2 장치는 제2 게이트 구조, 상기 제2 게이트 구조의 측벽 상에 배치된 제2 게이트 스페이서, 및 제2 소스 및 드레인 피처를 포함하며, 상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처는 공통 소스 및 드레인 피처를 구비함 - ; 및
    상기 공통 소스 및 드레인 피처 상에 배치된 콘택 피처 - 상기 콘택 피처는 상기 공통 소스 및 드레인 피처와 전기 접촉함 -
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처 상에 배치된 다른 콘택 피처들 - 상기 다른 콘택 피처들은 상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처와 전기 접촉함 - ;
    상기 활성 영역을 둘러싸는 분리 영역 - 상기 분리 영역은 상기 반도체 장치의 다른 활성 영역으로부터 상기 활성 영역을 분리시키도록 구성됨 - ;
    상기 분리 영역 위에 배치되고 상기 활성 영역을 둘러싸는 제1 층간 절연체(interlayer dielectric; ILD) 층;
    상기 제1 ILD 층 위에 그리고 상기 제1 장치 영역 및 상기 제2 장치 영역 위에 배치된 제2 ILD 층;
    상기 제1 장치의 게이트 구조와 접촉하는 상기 제2 ILD 층을 통해 확장된 게이트 콘택 피처; 및
    상기 제2 ILD 층을 통해 확장되고 상기 다른 콘택 피처들 중 하나의 콘택 피처와 접촉하는 상호접속 피처
    를 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처 상에 배치된 실리사이드 층을 더 포함하고, 상기 실리사이드 층은 상기 공통 소스 및 드레인 피처 상에 배치된 콘택 피처와 상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처 사이에 개재(interpose)되는 것인, 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처 상에 배치된 금속 장벽을 더 포함하고, 상기 금속 장벽은 상기 공통 소스 및 드레인 피처의 콘택 피처와 상기 실리사이드 층 사이에 개재되는 것인, 반도체 장치.
  5. 반도체 장치에 있어서,
    기판;
    상기 기판의 활성 영역 상에 형성된 게이트 구조;
    상기 게이트 구조의 제1 측벽 상에 배치된 제1 게이트 스페이서;
    상기 게이트 구조의 제2 측벽 상에 배치된 제2 게이트 스페이서;
    상기 게이트 구조의 한 측에 배치된 제1 소스 및 드레인 피처 - 상기 제1 소스 및 드레인 피처는 상기 기판 내에 정의된 제1 웰 구조에 의해 경계지어 짐 - ;
    상기 게이트 구조의 다른 측에 배치된 제2 소스 및 드레인 피처 - 상기 제2 소스 및 드레인 피처는 상기 기판 내에 정의된 제2 웰 구조에 의해 경계지어 짐 - ;
    상기 제1 소스 및 드레인 피처 상에 배치된 제1 콘택 피처 - 상기 제1 콘택 피처는 상기 제1 소스 및 드레인 피처와 전기 접촉하고, 상기 제1 소스 및 드레인 피처의 탑 표면이 상기 제1 콘택 피처로 커버되도록 상기 제1 소스 및 드레인 피처의 탑 표면에 걸쳐 확장됨 - ; 및
    상기 제2 소스 및 드레인 피처 상에 배치된 제2 콘택 피처 - 상기 제2 콘택 피처는 상기 제2 소스 및 드레인 피처와 전기 접촉하고, 상기 제2 소스 및 드레인 피처의 탑 표면이 상기 제2 콘택 피처로 커버되도록 상기 제2 소스 및 드레인 피처의 탑 표면에 걸쳐 확장됨 - ;
    를 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 기판의 활성 영역에 형성되고 상기 제1 게이트 구조에 인접한 다른 게이트 구조를 더 포함하고,
    상기 다른 게이트 구조는 상기 제2 콘택 피처에 의해 분리되고,
    상기 제2 소스 및 드레인 피처 및 상기 제2 콘택 피처는 상기 다른 게이트 구조와 공유되는 것인, 반도체 장치.
  7. 제5항에 있어서,
    상기 게이트 구조의 탑 표면 위에 형성된 하드마스크 층;
    상기 하드마스크 층 위에 그리고 상기 제1 콘택 피처 및 상기 제2 콘택 피처 위에 배치된 층간 절연체(ILD) 층; 및
    상기 ILD 층을 통해 그리고 상기 하드마스크 층을 통해 확장되며 상기 게이트 구조와 접촉하는 게이트 콘택 피처
    를 더 포함하는 반도체 장치.
  8. 반도체 장치를 제조하는 방법에 있어서,
    활성 영역 및 분리 영역을 포함하는 기판을 제공하는 단계;
    상기 기판 상에 제1 희생 콘택 플러그 및 제2 희생 콘택 플러그를 형성하는 단계;
    상기 제1 희생 콘택 플러그의 측벽 상에 제1 스페이서와 상기 제2 희생 콘택 플러그의 측벽 상에 제2 스페이서를 형성하는 단계;
    상기 제1 희생 콘택 플러그와 상기 제2 희생 콘택 플러그 사이의 영역에 그리고 상기 기판 위에 게이트 구조 - 상기 게이트 구조는 상기 제1 스페이서의 스페이서 및 상기 제2 스페이서의 스페이서와 접촉함 - 를 형성하는 단계;
    제1 소스 및 드레인 영역과 제2 소스 및 드레인 영역을 정의하기 위해 상기 제1 희생 콘택 플러그와 상기 제2 희생 콘택 플러그를 선택적으로 제거하는 단계;
    상기 제1 소스 및 드레인 영역과 상기 제2 소스 및 드레인 영역에서 상기 제1 소스 및 드레인 피처와 상기 제2 소스 및 드레인 피처를 에피택셜 성장시키는 단계; 및
    상기 제1 소스 및 드레인 피처와 상기 제2 소스 및 드레인 피처 위에 제1 콘택 피처 및 제2 콘택 피처 - 상기 제1 콘택 피처와 상기 제2 콘택 피처는 상기 제1 소스 및 드레인 피처 및 상기 제2 소스 및 드레인 피처와 전기 접촉함 - 를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1 소스 및 드레인 피처와 상기 제2 소스 및 드레인 피처 위에 그리고 상기 제1 콘택 피처와 상기 제2 콘택 피처 사이에 실리사이드 층을 형성하는 단계;
    상기 게이트 구조를 에치백하는 단계;
    상기 에치백된 게이트 구조 위에 하드마스크를 형성하는 단계; 및
    상기 하드마스크 위에 그리고 상기 제1 콘택 피처와 상기 제2 콘택 피처 위에 층간 절연체(ILD) 층을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    상기 ILD 층을 통해 그리고 상기 하드마스크를 통해 확장된 게이트 콘택 - 상기 게이트 콘택은 상기 게이트 구조와 전기 접촉함 - 을 형성하는 단계; 및
    상기 ILD 층을 통해 확장된 제1 상호접속 피처 및 제2 상호접속 피처 - 상기 제1 상호접속 피처 및 상기 제2 상호접속 피처는 상기 제1 콘택 피처 및 상기 제2 콘택 피처와 전기 접촉함 - 를 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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