KR20230053500A - 가공된 게이트를 갖는 멀티게이트 디바이스 구조물 - Google Patents

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KR20230053500A
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KR
South Korea
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gate
layer
stack
semiconductor
semiconductor layer
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Application number
KR1020220096161A
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시아오-춘 창
구안-지에 센
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 반도체 구조물의 하나의 실시예를 제공한다. 반도체 구조물은, 기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ; 상기 핀 영역 상에 배치된 게이트 스택 - 상기 게이트 스택은 상기 다수의 채널 각각을 감싸고 있으며, 내부 스페이서와 중첩되도록 측방향으로 연장되는 게이트 연장부(extensions)를 포함함 - ; 및 상기 핀 영역 상에 형성된 한 쌍의 소스/드레인(S/D) 특징부로서, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는, 상기 S/D 특징부를 포함한다.

Description

가공된 게이트를 갖는 멀티게이트 디바이스 구조물{MULTIGATE DEVICE STRUCTURE WITH ENGINEERED GATE}
본 출원은 2021년 10월 14일 출원된 미국 가특허 출원 번호 제63/255,478호의 우선권을 주장하며, 이 출원의 전체 내용은 참조에 의해 여기에 포함된다.
전자 산업은 더 큰 수의 점점 더 복잡하고 정교한 기능들을 동시에 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대한 요구가 점점 더 증가하고 있다. 이들 요구를 충족시키기 위해, 집적 회로(IC; integrated circuit) 산업에서 저비용, 고성능 및 저전력 IC를 제조하려는 추세가 계속되고 있다. 지금까지는, 이러한 목표가 IC 치수(예를 들어, 최소 IC 피처 크기)를 감소시키는 것에 의해 생산 효율을 개선하고 관련 비용을 줄임으로써 대부분 달성되어 왔다. 그러나, 이러한 스케일링은 또한 IC 제조 프로세스의 복잡도도 증가시켰다. 따라서, IC 디바이스 및 그의 성능의 계속되는 발전을 실현하는 것은 IC 제조 프로세스 및 기술에 있어서의 유사한 발전을 요구한다.
최근에, 게이트 제어를 개선하도록 멀티게이트(multigate) 디바이스가 도입되었다. 멀티게이트 디바이스는, 게이트-채널 커플링을 증가시키고 OFF 상태 전류를 감소시키며 그리고/또는 단채널 효과(SCE; short-channel effect)를 감소시키는 것으로 관찰되었다. 하나의 이러한 멀티게이트 디바이스로는 게이트-올 어라운드(GAA; gate-all around) 디바이스가 있으며, 이는 적어도 두 측부 상의 채널 영역에 액세스를 제공하도록 부분적으로 또는 완전히 채널 영역 주위에 연장될 수 있는 게이트 구조물을 포함한다. GAA 디바이스는 IC 기술의 공격적인 스케일링 다운을 가능하게 하고, 게이트 제어를 유지하며 SCE를 완화시키면서 종래의 IC 제조 프로세스와 원활하게 통합할 수 있다. GAA 디바이스가 계속 스케일링됨에 따라, GAA 디바이스를 위한 게이트 구조물을 제조할 때 난제가 발생하였는데, 이 난제는 GAA 디바이스 성능을 저하시키고 GAA 프로세싱 복잡도를 증가시키는 것으로 관찰되었다. 따라서, 기존의 GAA 디바이스 및 이의 제조 방법은 일반적으로 그의 의도한 목적에는 충분하였지만, 모든 면에서 완전히 만족스럽지는 못하였다.
본 개시는 반도체 구조물의 하나의 실시예를 제공한다. 반도체 구조물은, 기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ; 상기 핀 영역 상에 배치된 게이트 스택 - 상기 게이트 스택은 상기 다수의 채널 각각을 감싸고 있으며, 내부 스페이서와 중첩되도록 측방향으로 연장되는 게이트 연장부(extensions)를 포함함 - ; 및 상기 핀 영역 상에 형성된 한 쌍의 소스/드레인(S/D) 특징부로서, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는, 상기 S/D 특징부를 포함한다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 본 개시의 다양한 양상에 따라 멀티게이트 디바이스를 제조하는 방법의 흐름도이다.
도 2a 내지 도 12a, 도 2b 내지 도 12b, 도 2c 내지 도 12c, 및 도 2d 내지 도 12d는 본 개시의 다양한 양상에 따라 (도 1의 방법과 연관된 것과 같은) 다양한 제조 단계에서 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 2e 및 도 2f는 본 개시의 다양한 양상에 따라 도 2a 내지 도 2d의 멀티게이트 디바이스에서의 반도체 층의 조성을 개략적으로 예시한다.
도 3e 및 도 3f는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 10e는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 11e 및 도 11f는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 12e는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 12f 및 도 12g는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 12h 및 도 12i는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
도 12j 및 도 12k는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스의 부분 개략도이다.
본 개시는 일반적으로 집적 회로 디바이스에 관한 것으로, 보다 상세하게는 GAA(gate-all-around) 디바이스와 같은 멀티게이트 디바이스에 관한 것이다.
다음의 개시는 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 여기에 기재된 다양한 예에서 참조 번호 및/또는 문자가 반복될 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 다양한 개시된 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시에서 또 다른 특징부 상의, 이에 접속되고, 그리고/또는 이에 연결되는 특징부의 형성은, 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 특징부가 직접 접촉하지 않도록 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. 또한, 이어지는 본 개시에서 또 다른 특징부 상의, 이에 접속되고, 그리고/또는 이에 연결되는 특징부의 형성은, 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 특징부가 직접 접촉하지 않도록 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들어 “하부”, “상부”, “수평”, “수직”, “위의”, “위에”, “아래에”, “밑에”, “위로”, “아래로”, “상단”, “하단” 등 뿐만 아니라 이들의 파생어(예컨대, “수평으로”, “아래쪽으로”, “위쪽으로” 등)는 하나의 특징부의 또다른 특징부에 대한 관계의 본 개시를 용이하게 하기 위해 사용된다. 공간적으로 상대적인 용어는 특징부를 포함한 디바이스의 상이한 배향을 커버하도록 의도된다. 또한, 숫자 또는 숫자 범위가 “약”, “대략” 등으로 기재될 때, 이 용어는 기재된 숫자의 +/-10% 또는 당해 기술분야에서의 숙련자가 이해하는 다른 값 내와 같은, 기재된 숫자를 포함한 합당한 범위 내에 있는 숫자를 망라하도록 의도된다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm의 치수 범위를 망라한다.
도 1은 본 개시의 다양한 양상에 따라 멀티게이트 디바이스를 제조하는 방법(100)의 흐름도를 예시한다. 일부 실시예에서, 방법(100)은 p-타입 GAA 트랜지스터 및 n-타입 GAA 트랜지스터를 포함하는 멀티게이트 디바이스를 제조한다. 일부 실시예에서, 방법(100)은, 상이한 기능(예컨대, 로직 디바이스 또는 메모리 디바이스) 또는 상이한 전도성 타입(예컨대, n-타입 트랜지스터 또는 p-타입 트랜지스터)과 같은 상이한 특성을 갖는 제1 GAA 트랜지스터 및 제2 GAA 트랜지스터를 포함하는 멀티게이트 디바이스를 제조한다. 개시된 구조물 및 이의 제조 방법에서, 디바이스 구조물, 특히 소스/드레인(S/D) 특징부의 프로파일은, 감소된 기생 커패시턴스 및 감소된 콘택 저항을 포함하는 각자의 디바이스의 성능을 최적화하도록 상이하게 설계된다. 특히, GAA 트랜지스터는 다양한 실시예에 따라 기생 커패시턴스 및 콘택 저항을 집합적으로 감소시키도록 바(bar)-형 프로파일 또는 롤리팝(lollipop)-형 프로파일 및 인접한 에어갭을 갖는 S/D 특징부를 포함한다.
일부 실시예에서, 방법(100)은 p-타입 GAA 트랜지스터 및 n-타입 GAA 트랜지스터를 포함하는 멀티게이트 디바이스를 제조한다. 블록 102에서, 제1 반도체 층 스택 및 제2 반도체 층 스택이 기판 위에 형성된다. 제1 반도체 층 스택 및 제2 반도체 층 스택은 교대(alternating) 구성으로 수직으로 적층된 제1 반도체 층 및 제2 반도체 층을 포함한다. 일부 실시예에서, 동작 102는, 다양한 반도체 재료(예컨대, 대안으로서 실리콘 및 실리콘 게르마늄)를 퇴적하고; 반도체 핀(또는 핀)을 형성하도록 적층된 반도체 재료를 패터닝하고; 핀들을 격리하도록 쉘로우 트렌치 아이솔레이션 특징부와 같은 아이솔레이션 특징부를 형성하는 것을 포함한다. 제1 및 제2 반도체 층 스택의 측벽 상에 클래딩 층이 형성될 수 있다. 일부 실시예에서, 핀 사이의 기판 상에 유전체 핀이 형성될 수 있다. 유전체 핀은 핀과 유사한 프로파일을 갖지만, 핀 밀도를 튜닝하는 것과 같은 이점이 있는 유전체 재료(들)로 구성된다. 특히, 반도체 층 스택에서의 제2 반도체 층은 수직 방향(두께 방향)을 따라 불균일한 조성으로 형성된다. 블록 104에서, 게이트 구조물이 제1 반도체 층 스택의 제1 영역 및 제2 반도체 층 스택의 제1 영역 위에 형성된다. 게이트 구조물은 더미 게이트 스택 및 게이트 스페이서를 포함한다. 저농도 도핑 드레인(LDD; lightly doped drain) 주입이 구현될 수 있고, 더미 게이트와 게이트 스페이서의 형성 사이에 클래딩 층이 제거될 수 있다. 블록 106에서, 제2 영역에서의 제1 반도체 층 스택의 부분 및 제2 영역에서의 제2 반도체 층 스택의 부분이 소스/드레인 리세스를 형성하도록 제거된다. 블록 108에서, 제1 반도체 층 스택 및 제2 반도체 층 스택에서의 제1 반도체 층의 측벽을 따라 내부 스페이서가 형성된다. 블록 110에서, 에피택셜 소스/드레인(S/D) 특징부가 소스/드레인 리세스에 형성된다. 특히, 블록 110에서의 동작은 원하는 프로파일, 에어 갭 및 개선된 회로 성능을 갖는 S/D 특징부를 형성하도록 설계되며, 이의 세부사항은 나중에 더 기재된다. 블록 112에서, 에피택셜 소스/드레인 특징부 위에 층간 유전체(ILD; interlayer dielectric) 층이 형성된다. 블록 114에서, 더미 게이트 스택이 제거되며, 그에 의해 제1 게이트 영역에서의 제1 반도체 층 스택 및 제2 게이트 영역에서의 제2 반도체 층 스택을 노출시키는 게이트 트렌치를 형성한다. 블록 116에서, 게이트 트렌치에 의해 노출된 제1 반도체 층 스택 및 제2 반도체 층 스택으로부터 제1 반도체 층이 제거되며, 그에 의해 제2 반도체 층 사이에 갭을 형성한다. 블록 118에서, 제2 반도체 층은, 하나 이상의 에칭 단계와 같은 적합한 프로세스에 의해 더 개질되며, 그리하여 게이트 스페이서 아래의 언더컷(undercut)이 형성된다. 블록 120에서, 제1 게이트 영역 및 제2 게이트 영역에서 제2 반도체 층 주위의 게이트 트렌치에 게이트 스택이 형성되고, 게이트 연장부로서 언더컷 안으로 더 연장된다. 블록 122에서, 상호접속 구조물을 형성하는 것을 포함한 기타 제조 프로세스가 워크피스에 대해 수행된다. 방법(100) 전에, 방법(100) 동안, 그리고 방법(100) 후에 추가의 단계가 제공될 수 있고, 방법(100)의 추가 실시예에 대하여, 기재된 단계의 일부가 이동되거나, 교체되거나, 또는 제거될 수 있다. 이어지는 다음 설명은, 방법(100)에 따라 제조될 수 있는 나노와이어 기반의(또는 나노구조물 기반의) 집적 회로 디바이스의 다양한 실시예를 예시한다.
도 2a 내지 도 12a, 도 2b 내지 도 12b, 도 2c 내지 도 12c, 및 도 2d 내지 도 12d는 본 개시의 다양한 양상에 따라 (도 1의 방법(100)과 연관된 것과 같은) 다양한 제조 단계에서 부분적으로 또는 전체적으로 멀티게이트 디바이스(또는 워크피스)(200)의 부분 개략도이다. 구체적으로, 도 2a 내지 도 12a는 X-Y 평면에서 멀티게이트 디바이스(200)의 평면도이고, 도 2b 내지 도 12b는 각각 도 2a 내지 도 12a의 라인 B-B'를 따라 X-Z 평면에서 멀티게이트 디바이스(200)의 개략 단면도이고, 도 2c 내지 도 12c는 각각 도 2a 내지 도 12a의 라인 C-C'를 따라 Y-Z 평면에서 멀티게이트 디바이스(200)의 개략 단면도이고, 도 2d 내지 도 12d는 각각 도 2a 내지 도 12a의 라인 D-D'를 따라 Y-Z 평면에서 멀티게이트 디바이스(200)의 개략 단면도이다.
도 2e 및 도 2f는 본 개시의 다양한 양상에 따라 반도체 층(215)의 조성을 개략적으로 예시한다.
도 3e 및 도 3f는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 멀티게이트 디바이스(200)의 부분 개략도이다. 특히, 도 3e의 각각은 다양한 실시예에 따라 구성된 도 3a의 라인 C-C'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다. 도 3f는 다양한 실시예에 따라 구성된 도 3a의 라인 D-D'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다.
도 10e는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 도 10a의 라인 B-B'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 부분 개략도이다. 도 11e는 도 11a의 라인 C-C'를 따라 Y-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이고, 도 11f는 각각 다양한 실시예에 따라 구성된 도 11a의 라인 D-D'를 따라 Y-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다.
도 12e는 본 개시의 다양한 양상에 따라 부분적으로 또는 전체적으로 도 12a의 라인 B-B'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 부분 개략도이다. 도 12f는 도 12a의 라인 C-C'를 따라 Y-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이고, 도 12g는 각각 다양한 실시예에 따라 구성된 도 12a의 라인 D-D'를 따라 Y-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다. 도 12h는 부분적으로 도 12c의 라인 E-E'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이고, 도 12i는 각각 다양한 실시예에 따라 구성된 도 12c의 라인 F-F'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다. 도 12j는 부분적으로 도 12c의 라인 E-E'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이고, 도 12k는 각각 다양한 실시예에 따라 구성된 도 12c의 라인 F-F'를 따라 X-Z 평면에서의 멀티게이트 디바이스(200)의 개략 단면도이다.
멀티게이트 디바이스(200)는 마이크로프로세서, 메모리, 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 멀티게이트 디바이스(200)는, 저항기, 커패시터, 인덕터, 다이오드, p-타입 전계 효과 트랜지스터(PFET; p-type field effect transistor), n-타입 전계 효과 트랜지스터(NFET; n-type field effect transistor), 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET; metal-oxide-semiconductor FET), 상보형 금속 산화물 반도체(CMOS; complementary MOS) 트랜지스터, BJT(bipolar junction transistor), LDMOS(laterally diffused MOS) 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 적합한 컴포넌트 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함하는, IC 칩의 일부, SoC(system on chip), 또는 이들의 일부이다. 일부 실시예에서, 멀티게이트 디바이스(200)는, 비휘발성 랜덤 액세스 메모리(NVRAM; non-volatile random-access memory), 플래시 메모리, EEPROM(electrically erasable programmable read only memory), EPROM(electrically programmable read-only memory), 다른 적합한 메모리 타입, 또는 이들의 조합과 같은 비휘발성 메모리에 포함된다. 다양한 도면들은 본 개시의 발명의 개념을 보다 잘 이해하도록 명확하게 하기 위해 단순화되었다. 추가적인 특징들이 멀티게이트 디바이스(200)에 추가될 수 있고, 아래에 기재된 특징의 일부가 멀티게이트 디바이스(200)의 다른 실시예에서 교체되거나 수정되거나 또는 제거될 수 있다.
도 2a 내지 도 2d를 참조하면, 멀티게이트 디바이스(200)는 기판(예컨대, 웨이퍼)(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘을 포함한다. 대안으로서 또는 추가적으로, 기판(202)은, 게르마늄과 같은 또다른 원소 반도체; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안으로서, 기판(202)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판 또는 GOI(germanium-on-insulator) 기판과 같은 반도체-온-절연체 기판이다. 반도체-온-절연체 기판은 SIMOX(separation by implantation of oxygen), 웨이퍼 본딩 및/또는 기타 적합한 방법을 사용하여 제조될 수 있다. 기판(202)은 멀티게이트 디바이스(200)의 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다. 기판(202)은 제1 영역(202A) 및 제2 영역(202B)을 포함한다. 도시된 실시예에서, 기판(202)은, n-타입 GAA 트랜지스터에 대하여 구성될 수 있는 p-타입 도핑 영역(204A)(이하, p-웰로 지칭됨), 및 p-타입 GAA 트랜지스터에 대하여 구성될 수 있는 n-타입 도핑 영역(204B)(이하, n-웰로 지칭됨)을 포함한다. n-웰(204B)과 같은 N-타입 도핑 영역은 인, 비소, 다른 n-타입 도펀트, 또는 이들의 조합과 같은 n-타입 도펀트로 도핑된다. p-웰(204A)과 같은 P-타입 도핑 영역은 붕소, 인듐, 다른 p-타입 도펀트, 또는 이들의 조합과 같은 p-타입 도펀트로 도핑된다. 일부 구현에서, 기판(202)은 p-타입 도펀트 및 n-타입 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 기판(202) 상에 바로 그리고/또는 기판(202)에 형성될 수 있으며, 예를 들어 p-웰 구조물, n-웰 구조물, 이중-웰 구조물, 상승 구조물, 또는 이들의 조합을 제공할 수 있다. 다양한 도핑 영역을 형성하도록 이온 주입 프로세스, 확산 프로세스 및/또는 다른 적합한 도핑 프로세스가 수행될 수 있다.
반도체 층 스택(205)이 기판(202) 위에 형성되며, 여기서 반도체 층 스택(205)은 기판(202)의 표면으로부터 인터리빙(interleaving) 또는 교대(alternating) 구성으로 수직으로(예컨대, z-방향을 따라) 적층된 반도체 층(210) 및 반도체 층(215)을 포함한다. 일부 실시예에서, 반도체 층(210) 및 반도체 층(215)은 도시된 인터리빙 및 교대 구성으로 에피택셜 성장된다. 예를 들어, 반도체 층(210) 중 첫 번째 층이 기판 상에 에피택셜 성장되고, 반도체 층(215) 중 첫 번째 층이 반도체 층(210) 중 첫 번째 층 상에 에피택셜 성장되며, 반도체 층(210) 중 두 번째 층이 반도체 층(215) 중 첫 번째 층 상에 에피택셜 성장되고, 반도체 층 스택(205)이 원하는 수의 반도체 층(210) 및 반도체 층(215)을 가질 때까지 마찬가지로 이루어진다. 이러한 실시예에서, 반도체 층(210) 및 반도체 층(215)은 에피택셜 층으로서 지칭될 수 있다. 일부 실시예에서, 반도체 층(210) 및 반도체 층(215)의 에피택셜 성장은 분자 빔 에피택시(MBE; molecular beam epitaxy) 프로세스, 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 금속 유기 화학적 기상 증착(MOCVD; metalorganic chemical vapor deposition) 프로세스, 다른 적합한 에피택셜 성장 프로세스 또는 이들의 조합에 의해 달성된다.
후속 프로세싱 동안 에칭 선택도 및/또는 상이한 산화 속도를 달성하기 위해 반도체 층(210)의 조성은 반도체 층(215)의 조성과는 상이하다. 일부 실시예에서, 반도체 층(210)은 에천트에 대해 제1 에칭 속도를 갖고 반도체 층(215)은 에천트에 대해 제2 에칭 속도를 가지며, 제2 에칭 속도는 제1 에칭 속도보다 작다. 일부 실시예에서, 반도체 층(210)은 제1 산화 속도를 갖고 반도체 층(215)은 제2 산화 속도를 가지며, 제2 산화 속도는 제1 산화 속도보다 작다. 도시된 실시예에서, 반도체 층(210) 및 반도체 층(215)은, 멀티게이트 디바이스(200)의 채널 영역에서 부유(suspended) 채널 층을 형성하도록 구현되는 에칭 프로세스와 같은 에칭 프로세스 동안 원하는 에칭 선택도를 달성하도록, 상이한 재료, 구성 원자 퍼센티지, 구성 중량 퍼센티지, 두께 및/또는 특성을 포함한다. 예를 들어, 반도체 층(210)이 실리콘 게르마늄을 포함하고 반도체 층(215)이 실리콘을 포함하는 경우에, 반도체 층(215)의 실리콘 에칭 속도는 반도체 층(210)의 실리콘 게르마늄 에칭 속도보다 작다. 일부 실시예에서, 반도체 층(210) 및 반도체 층(215)은 에칭 선택도 및/또는 상이한 산화 속도를 달성하도록 동일한 재료이지만 상이한 구성 원자 퍼센티지인 재료를 포함할 수 있다. 예를 들어, 반도체 층(210) 및 반도체 층(215)은 실리콘 게르마늄을 포함할 수 있는데, 반도체 층(210)은 제1 실리콘 원자 퍼센트 및/또는 제1 게르마늄 원자 퍼센트를 갖고, 반도체 층(215)은 상이한 제2 실리콘 원자 퍼센트 및/또는 상이한 제2 게르마늄 원자 퍼센트를 갖는다. 본 개시는, 반도체 층(210) 및 반도체 층(215)이 여기에 개시된 임의의 반도체 재료를 비롯하여 원하는 에칭 선택도, 원하는 산화 속도 차이 및/또는 원하는 성능 특성(예컨대, 전류 흐름을 최대화하는 재료)을 제공할 수 있는 반도체 재료의 임의의 조합을 포함하는 것을 고려한다.
아래에 더 기재되는 바와 같이, 반도체 층(215) 또는 이의 일부는 멀티게이트 디바이스(200)의 채널 영역을 형성한다. 도시된 실시예에서, 반도체 층 스택(205)은 기판(202) 위에 배치된 4개의 반도체 층 쌍을 형성하도록 구성된 4개의 반도체 층(210) 및 4개의 반도체 층(215)을 포함하며, 각각의 반도체 층 쌍은 각자의 제1 반도체 층(210) 및 각자의 제2 반도체 층(215)을 갖는다. 후속 프로세싱을 거친 후에, 이러한 구성은 4개의 채널을 갖는 멀티게이트 디바이스(200)가 될 것이다. 그러나, 본 개시는 반도체 층 스택(205)이 예를 들어 멀티게이트 디바이스(200)(예컨대, GAA 트랜지스터)에 바람직한 채널의 수 및/또는 멀티게이트 디바이스(200)의 설계 요건에 따라 더 많거나 더 적은 반도체 층을 포함하는 것을 고려한다. 예를 들어, 반도체 층 스택(205)은 2개 내지 10개의 반도체 층(210) 및 2개 내지 10개의 반도체 층(215)을 포함할 수 있다. 도시된 실시예에 더하여, 반도체 층(210)은 두께 t1를 갖고, 반도체 층(215)은 두께 t2를 가지며, 두께 t1 및 두께 t2는 멀티게이트 디바이스(200)에 대한 제조 및/또는 디바이스 성능 고려사항에 기초하여 선택된다. 예를 들어, 두께 t1는 멀티게이트 디바이스(200)의 인접한 채널들 사이(예컨대, 반도체 층(215) 사이) 원하는 거리(또는 갭)을 정의하도록 구성될 수 있고, 두께 t2는 멀티게이트 디바이스(200)의 채널의 원하는 두께를 달성하도록 구성될 수 있으며, 두께 t1 및 두께 t2 둘 다는 멀티게이트 디바이스(200)의 원하는 성능을 달성하도록 구성될 수 있다. 일부 실시예에서, 두께 t1 및 두께 t2는 약 1 nm 내지 약 10 nm이다.
반도체 층(215)은 원하는 이방성 에칭으로 반도체 층(215)에 에칭 프로세스를 적용하여 z-방향을 따라 불균일한 조성을 가지며, 그에 의해 나중의 제조 단계에서 원하는 프로파일을 갖도록 반도체 층(215)을 개질하며, 이는 나중에 상세하게 기재될 것이다.
일부 실시예에서, 반도체 층(210)은 실질적으로 균일한 조성(예컨대, 균일한 게르마늄 농도 CGe)을 갖는 실리콘 게르마늄을 포함하며, 반도체 층(215)은 또한 z-방향(두께 방향)을 따라 불균일하게 분포된 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다. 반도체 층(215)의 각각은 상부 표면 및 하부 표면 둘 다에서 최고 게르마늄 농도 CGmax(원자 퍼센티지)를 그리고 중간 레벨에서 최저 CGmin를 갖는다. 최대 농도 CGmax는 반도체 층(210)의 게르마늄 농도 CGe보다 작고, 최소 농도 CGmin는 CGmax보다 작으며, 예컨대 최소 농도 CGmin는 본 실시예에서 0이다. X 및 Y 방향을 따라 반도체 층(215)의 게르마늄 농도는 실질적으로 균일하거나 일정하다. 도 2b의 점선 직사각형(216)은 반도체 스택(205)의 부분(점선 직사각형은 2개의 반도체 층(210) 및 2개의 반도체 층(215)을 포함함) 및 기판(202)의 부분을 포함한다. z-방향을 따라 이 2개의 반도체 층의 게르마늄 농도 Ge%가 도 2e에 예시되어 있으며, 수평 축은 z-방향을 따른 위치를 나타내고 수직 축은 z-방향을 따라 반도체 스택(205)의 반도체 재료의 Ge%(원자 퍼센티지)를 나타낸다. 일부 실시예에서, 반도체 층(210)의 게르마늄 농도는 또한 변동을 가질 수 있지만, 반도체 층(210)의 최저 Ge%는 반도체 층(215)의 최대 게르마늄 농도 CGmax보다 실질적으로 더 크다. 일부 실시예에서, 최소 농도 CGmin는 0이다. 반도체 스택(205)의 게르마늄 농도의 프로파일은 에피택셜 성장의 전구체의 유량을 제어함으로써 제어될 수 있다. 일부 실시예에서, 에피택셜 성장의 전구체는 실리콘 함유 화학물질 및 게르마늄 함유 화학물질로서 SiH4 및 GeH4를 포함한다. SiH4 및 GeH4의 가스 유량은 원하는 농도 프로파일을 달성하도록 에피택셜 성장 동안 동적으로 제어된다. GeH4의 유량은 FRGe이고 SiH4의 유량은 FRSi라고 가정하자. 유량 FRGe 및 SiH4의 유량은 원하는 게르마늄 농도를 달성하도록 동시에 변한다.
일부 실시예에서, 반도체 층(210)은 25% 내지 30%(원자 퍼센티지) 범위의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하며, 반도체 층(215)은 0%~15%(원자 퍼센티지) 범위의 구배(gradient) 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다. 보다 구체적으로, 각각의 반도체 층(215)의 게르마늄 농도는 상부 표면에서 최대 농도 CGmax에 도달하고, 반도체 층(215)의 중간에서 최소 농도 CGmin로 z-방향을 따라 수직으로 감소하며, 하부 표면에서 최대 농도 CGmax에 도달하도록 최소 농도 CGmin로부터 z-방향을 따라 수직으로 증가한다. 도시된 실시예에서, 각각의 반도체 층(210)의 게르마늄 농도 CGe는 25% 내지 30% 범위이며, 반도체 층(215)은 5% 내지 15% 범위의 최대 농도 CGmax 및 0의 최소 농도 CGmin를 포함한다. 실시예에 더하여, 반도체 층(215)은 순수 실리콘 또는 0% 게르마늄의 특정 두께를 포함한다. 예를 들어, 반도체 층(215)의 총 두께에 대한 반도체 층(215)의 순수 실리콘의 두께는 25% 내지 50% 범위이다. 이 경우에, 에피택셜 성장 동안 가스 공급은 SiH4 및 GeH4 유량 둘 다가 동적으로 달라지도록 제어된다. GeH4의 유량은 FRGe이고 SiH4의 유량은 FRSi이다. 하나의 반도체 층(215)을 성장시키는 동안, SiH4의 유량은 약 100 sccm으로 유지되고, 유량 FRGe는 처음에 30 sccm 내지 40 sccm이며, 그 다음 0 sccm으로 연속적으로 변하고, 그 다음 30 sccm 내지 40 sccm으로 연속적으로 변하며, 그에 의해 하나의 반도체 층(215)의 형성을 완료한다.
일부 실시예에서, 반도체 층(210)은 30%보다 더 큰, 예컨대 35% 내지 40%(원자 퍼센티지) 범위의 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하며, 반도체 층(215)은 18%~30%(원자 퍼센티지) 범위의 구배 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다. 보다 구체적으로, 각각의 반도체 층(215)의 게르마늄 농도는 상부 표면에서 최대 농도 CGmax에 도달하고, 반도체 층(215)의 중간에서 최소 농도 CGmin로 z-방향을 따라 수직으로 감소하며, 하부 표면에서 최대 농도 CGmax에 도달하도록 최소 농도 CGmin로부터 z-방향을 따라 수직으로 증가한다. 도시된 실시예에서, 각각의 반도체 층(210)의 게르마늄 농도 CGe는 35% 내지 40% 범위이며, 반도체 층(215)은 23% 내지 30% 범위의 최대 농도 CGmax 및 18% 내지 25% 범위의 최소 농도 CGmin를 포함한다. 이 경우에, 에피택셜 성장 동안 가스 공급은, SiH4 및 GeH4 유량 둘 다가 동적으로 달라지도록 제어된다. 하나의 반도체 층(215)을 성장시키는 동안, SiH4의 유량은 약 100 sccm으로 유지되고, 유량 FRGe는 처음에 50 sccm 내지 60 sccm이며, 그 다음 10 sccm 내지 20 sccm으로 연속적으로 변하고, 그 다음 50 sccm 내지 60 sccm으로 연속적으로 변하며, 그에 의해 하나의 반도체 층(215)의 형성을 완료한다.
일부 실시예에서, 반도체 층(215)의 구배 게르마늄 농도를 갖는 것에 추가적으로, 도 2f에 예시된 바와 같이, 기판(202)도 또한 구배 농도를 갖는 게르마늄을 포함한다. 기판(202)은 실리콘 기판으로 시작하며, 상부에 선택적 에피택셜 성장된 얇은 실리콘 게르마늄 층을 더 포함한다. 일부 실시예에서, 얇은 실리콘 게르마늄 층은 반도체 층(215)의 두께와 유사하거나 동일한 두께를 갖는다. 얇은 실리콘 게르마늄 층은 구배 게르마늄 농도를 가지며, 상부에서 최고 게르마늄 농도에 도달하고, 예컨대 최고 게르마늄 농도는 CGmax와 동일하거나 25% 내지 30% 범위이다. 일부 실시예에서, 기판(202)의 얇은 실리콘 게르마늄 층은 25% 내지 30% 범위의 최고 게르마늄 농도를 갖고, 에피택셜 성장 동안의 가스 공급은, SiH4 및 GeH4 유량 둘 다가 동적으로 달라지도록 제어되며, SiH4의 유량은 약 100 sccm으로 유지되고, 유량 FRGe는 처음에 0 sccm이고, 그 다음 30 sccm 내지 40 sccm으로 연속적으로 증가한다.
일부 실시예에서, 반도체 층(215)의 구배 게르마늄 농도를 갖는 것에 추가적으로, 도 2f에 예시된 바와 같이, 기판(202)은 구배 농도를 갖는 실리콘 게르마늄 기판이다. 기판(202)은 실리콘 게르마늄 기판으로 시작하며, 상부에 선택적 에피택셜 성장된 얇은 실리콘 게르마늄 층을 더 포함한다. 일부 실시예에서, 얇은 실리콘 게르마늄 층은 반도체 층(215)의 두께와 유사하거나 동일한 두께를 갖는다. 얇은 실리콘 게르마늄 층은 구배 게르마늄 농도를 가지며, 최저 게르마늄 농도(예컨대, 20% 내지 25% 범위)로 시작하고 게르마늄 농도가 증가하며 상부에서 최고 게르마늄 농도(예컨대, 45% 내지 50%)에 도달한다. 기판(202)의 얇은 실리콘 게르마늄 층이 20% 내지 25% 범위의 최저 게르마늄 농도를 갖고 45% 내지 50% 범위의 최고 게르마늄 농도를 갖는 도시된 실시예에서, 에피택셜 성장 동안의 가스 공급은, SiH4 및 GeH4 유량 둘 다가 동적으로 달라지도록 제어되며, SiH4의 유량은 약 100 sccm으로 유지되고, 유량 FRGe는 처음에 10 sccm 내지 20 sccm이고, 그 다음 50 sccm 내지 60 sccm으로 연속적으로 증가한다.
상기에 기재된 다양한 실시예에서, 일부 예에 따라 낮은 가스 유량이 예시된다. 이들 범위는 한정하고자 하는 것이 아니다. 예를 들어, SiH4 및 GeH4의 가스 유량은 개별 상황에 따라 비례적으로 변경될 수 있다. 예를 들어, SiH4의 유량은 100 sccm이고, 유량 FRGe는 10 sccm 내지 20 sccm이다. 가스 유량은 SiH4의 유량이 200 sccm이고 유량 FRGe이 20 sccm 내지 40 sccm이도록 변경될 수 있다.
도 3a 내지 도 3f로 가면, 반도체 층 스택(205)은 핀(218A) 및 핀(218B)(핀 구조물, 핀 요소 등으로도 지칭됨)을 형성하도록 패터닝된다. 핀(218A, 218B)은 기판 부분(즉, 기판(202)의 부분) 및 반도체 층 스택 부분(즉, 반도체 층(210) 및 반도체 층(215)을 포함한 반도체 층 스택(205)의 남은 부분)을 포함한다. 핀(218A, 218B)은 y-방향을 따라 서로 실질적으로 평행하게 연장되며, y-방향으로 정의된 길이, x-방향으로 정의된 폭, 및 z-방향으로 정의된 높이를 갖는다. 일부 구현에서, 핀(218A, 218B)을 형성하도록 반도체 스택(205)을 패터닝하기 위해 리소그래피 및/또는 에칭 프로세스가 수행된다. 리소그래피 프로세스는, 반도체 층 스택(205) 위에 레지스트 층을 형성하고(예를 들어, 스핀 코팅에 의해), 노출전(pre-exposure) 베이킹 프로세스를 수행하고, 마스크를 사용하여 노출 프로세스를 수행하고, 노출후(post-exposure) 베이킹 프로세스를 수행하고, 현상 프로세스를 수행하는 것을 포함할 수 있다. 노출 프로세스 동안, 레지스트 층은 방사선 에너지(예컨대, 자외선(UV) 광, DUV(deep UV) 광, 또는 EUV(extreme UV) 광)에 노출되는데, 여기서 마스크는 마스크의 마스크 패턴 및/또는 마스크 타입(예를 들어, 이진 마스크, 위상 시프트 마스크, 또는 EUV 마스크)에 따라 레지스트 층에의 방사선을 차단, 전달, 및/또는 반사시키고, 그리하여 마스크 패턴에 대응하는 이미지가 레지스트 층으로 투사된다. 레지스트 층이 방사선 에너지에 민감하므로, 레지스트 층의 노출된 부분은 화학적으로 변하고, 레지스트 층의 노출된(또는 노출되지 않은) 부분은 현상 프로세스 동안 레지스트 층의 특성 및 현상 프로세스에 사용된 현상 용액의 특성에 따라 용해된다. 현상 후에, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 프로세스는 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 반도체 층 스택(205)의 일부를 제거한다. 일부 실시예에서, 패터닝된 레지스트 층은 반도체 층 스택(205) 위에 배치된 하드 마스크 층 위에 형성되고, 제1 에칭 프로세스는 패터닝된 하드 마스크 층을 형성하도록 하드 마스크 층의 일부를 제거하며, 제2 에칭 프로세스는 패터닝된 하드 마스크 층을 에칭 마스크로서 사용하여 반도체 층 스택(205)의 일부를 제거한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 반응성 이온 에칭(RIE; reactive ion etching) 프로세스이다. 에칭 프로세스 후에, 패터닝된 레지스트 층(및 일부 실시예에서, 하드 마스크 층)은 예를 들어 레지스트 스트리핑 프로세스 또는 다른 적합한 프로세스에 의해 제거된다. 대안으로서, 핀(218A, 218B)은, 이중 패터닝 리소그래피(DPL; double patterning lithography) 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭(LELE; lithography-etch-lithography-etch) 프로세스, 자가 정렬 이중 패터닝(SADP; self-aligned double patterning) 프로세스, SID(spacer-is-dielectric) SADP 프로세스, 다른 이중 패터닝 프로세스, 또는 이들의 조합), 삼중 패터닝 프로세스(예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE; lithography-etch-lithography-etch-lithography-etch) 프로세스, 자가 정렬 삼중 패터닝(SATP; self-aligned triple patterning) 프로세스, 다른 삼중 패터닝 프로세스, 또는 이들의 조합), 다른 다중 패터닝 프로세스(예를 들어, 자가 정렬 사중 패터닝(SAQP; self-aligned quadruple patterning) 프로세스), 또는 이들의 조합과 같은 다수의 패터닝 프로세스에 의해 형성된다. 일부 구현에서, 반도체 층 스택(205)을 패터닝하는 동안 방향성 자가-조립(DSA; directed self-assembly) 기술이 구현된다. 또한, 일부 구현에서, 노출 프로세스는 레지스트 층을 패터닝하기 위해 마스크리스 리소그래피, 전자 빔(e-beam) 기록 및/또는 이온-빔 기록을 구현할 수 있다.
멀티게이트 디바이스(200)의 다양한 디바이스 영역과 같은 다양한 영역들을 격리하도록 아이솔레이션 특징부(들)(230)가 기판(202) 위에 그리고/또는 기판(202)에 형성된다. 예를 들어, 아이솔레이션 특징부(230)는 핀(218A, 218B)의 하부 부분을 둘러싸며, 그리하여 아이솔레이션 특징부(230)는 핀(218A, 218B)을 서로 분리하고 격리한다. 도시된 실시예에서, 아이솔레이션 특징부(230)는 핀(218A, 218B)의 기판 부분(예컨대, 기판(202)의 도핑 영역(204A, 204B))을 둘러싸고, 핀(218A, 218B)의 반도체 층 스택 부분(예컨대, 최하부 반도체 층(210)의 부분)을 부분적으로 둘러싼다. 그러나, 본 개시는 핀(218A, 218B)에 대한 아이솔레이션 특징부(230)의 상이한 구성을 고려한다. 아이솔레이션 특징부(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 아이솔레이션 재료(예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적합한 아이솔레이션 구성성분을 포함함), 또는 이들의 조합을 포함한다. 아이솔레이션 특징부(230)는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 구조, DTI(deep trench isolation) 구조 및/또는 LOCOS(local oxidation of silicon) 구조와 같은 상이한 구조를 포함할 수 있다. 예를 들어, 아이솔레이션 특징부(230)는, 핀(218A, 218B)을 정의하며 다른 능동 소자 영역(예컨대, 핀) 및/또는 수동 소자 영역으로부터 전기적으로 격리하는 STI 특징부를 포함할 수 있다. STI 특징부는, 기판(202)에 트렌치를 에칭하고(예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용함으로써) 트렌치를 절연제 재료로 채움으로써(예를 들어, CVD 프로세스 또는 스핀온 글래스 프로세스를 사용함으로써) 형성될 수 있다. 과도한 절연체 재료를 제거하고 그리고/또는 아이솔레이션 특징부(230)의 상부 표면을 평탄화하도록 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스가 수행될 수 있다. 또다른 예에서, STI 특징부는, 핀(218A, 218B)을 형성한 후에 기판(202) 위에 절연체 재료를 퇴적하고(일부 구현에서, 절연체 재료 층이 핀(218A, 218B) 사이의 갭(트렌치)을 채우도록), 아이솔레이션 특징부(230)를 형성하도록 절연제 재료 층을 에칭백함으로써, 형성될 수 있다. 일부 실시예에서, STI 특징부는 트렌치를 채우는 다층 구조를 포함하며, 예컨대 라이너 층을 포함한 열 산화물 위에 배치된 층을 포함하는 실리콘 질화물을 포함한다. 또다른 예에서, STI 특징부는 도핑된 라이너 층 위에 배치된 유전체 층을 포함한다(예를 들어, BSG(boron silicate glass) 또는 PSG(phosphosilicate glass)를 포함함). 또 다른 예에서, STI 특징부는 라이너 유전체 층 위에 배치된 벌크 유전체 층을 포함하며, 여기서 벌크 유전체 층 및 라이너 유전체 층은 설계 요건에 따른 재료를 포함한다.
일부 실시예에서, 선택적 에피택셜 성장과 같은 적합한 방법에 의해 핀(218A, 218B)의 측벽 상에 클래딩 층(220)이 형성된다. 클래딩 층(220)은 제1 반도체 층(210)의 경우와 조성이 유사한 반도체 재료를 포함할 수 있다. 도시된 실시예에서, 클래딩 층(220)은 실리콘 게르마늄을 포함한다. 클래딩 층(220)은 제1 반도체 층(210)을 에칭하기 위한 경로를 제공하고, 나중의 단계에서 채널 해제(channel-release) 프로세스 동안 제1 반도체 층(210)을 이용해 제거된다(아래에 기재됨). 클래딩 층(220)은 일부 실시예에 따라 핀의 상부 표면 상에 존재할 수 있다.
일부 실시예에서, 유전체 핀(222)이 핀(218) 사이에 형성될 수 있다. 유전체 핀(222)은 하나 이상의 유전체 재료의 유전체 특징부이다. 하나의 유전체 핀(222)만 도 3b에 예시되어 있다. 더 많은 유전체 핀(222)이 존재할 수 있으며, 도 4b 및 다른 도면들에 예시된 바와 같이, 예컨대 핀(218A)의 좌측에 하나 그리고 핀(218B)의 우측에 또다른 하나가 존재할 수 있다. 유전체 핀(222)은 퇴적을 포함한 임의의 적합한 방법에 의해 형성될 수 있다. 일부 실시예에서, 도 3e에 예시된 바와 같이, 유전체 핀(222)은 유전체 스택(222A) 및 유전체 스택(222A) 상에 배치되며 유전체 스택(222A)과 정렬된 자가 정렬 캡(222B)을 포함한다. 실시예에 더하여, 유전체 핀(222)은, 핀(218) 사이의 갭을 채우기 위한 하나 이상의 유전체 재료를 퇴적하고, 화학 기계적 연마(CMP) 프로세스를 수행하며, 퇴적된 유전체 재료를 리세싱하기 위해 선택적 에칭하고, 유전체 스택(222A) 및 자가 정렬 캡(222B)을 형성하도록 또다른 CMP 프로세스를 수행하는 것을 포함하는 절차에 의해 형성된다. 일부 실시예에서, 도 3f에 예시된 바와 같이, 유전체 핀(222)은 컨포멀 유전체 층(222C) 및 컨포멀 유전체 층(222C) 상에 배치된 벌크 유전체 층(222D)을 포함한다. 실시예에 더하여, 유전체 핀(222)은, 핀(218) 사이의 갭에 하나 이상의 유전체 재료를 컨포멀 퇴적하고, 핀(218) 사이의 갭을 채우도록 컨포멀 유전체 층(222C) 상의 또다른 유전체 재료를 퇴적하며, CMP 프로세스를 수행하는 것을 포함하는 절차에 의해 형성된다. 일부 실시예에서, 반도체 스택(205)을 패터닝하는데 사용된 하드 마스크는 이 단계에서 제거될 수 있다. 따라서, 유전체 핀(222)이 핀(218) 위에 연장된다.
도 4a 내지 도 4d로 가면, 핀(218A, 218B)의 일부 위에, 유전체 핀(222) 위에 그리고 아이솔레이션 특징부(230) 위에 게이트 구조물(240)이 형성된다. 게이트 구조물(240)은 핀(218A, 218B)의 길이 방향과는 상이한(예컨대, 직교인) 방향으로 길게(lengthwise) 연장된다. 예를 들어, 게이트 구조물(240)은 x-방향을 따라 서로 실질적으로 평행하게 연장되며, y-방향으로 정의된 길이, x-방향으로 정의된 폭, 및 z-방향으로 정의된 높이를 갖는다. 게이트 구조물(240)은 핀(218A, 218B)의 일부 상에 배치되고, 핀(218A, 218B)의 소스/드레인 영역(242) 및 채널 영역(244)을 정의한다. X-Z 평면에서, 게이트 구조물(240)은 핀(218A, 218B)의 상부 표면 및 측벽 표면을 감싼다. Y-Z 평면에서, 게이트 구조물(240)은 핀(218A, 218B)의 각자의 채널 영역(244)의 상부 표면 위에 배치되며, 그리하여 게이트 구조물(240)은 각자의 소스/드레인 영역(242)을 개재한다. 각각의 게이트 구조물(240)은, n-타입 GAA 트랜지스터를 위해 구성될 각자의 게이트 구조물(240)의 부분과 대응하는 게이트 영역(240-1)(그리고 따라서 n-타입 GAA 트랜지스터 영역에 걸친 부분과 대응함), 및 p-타입 GAA 트랜지스터를 위해 구성될 각자의 게이트 구조물(240)의 부분과 대응하는 게이트 영역(240-2)(그리고 따라서 p-타입 GAA 트랜지스터 영역에 걸친 부분과 대응함)을 포함한다. 게이트 구조물(240)은 이들 영역 상에 형성될 트랜지스터, 예컨대 p-타입 트랜지스터 또는 n-타입 트랜지스터에 따라, 게이트 영역(240-1) 및 게이트 영역(240-2)에서 상이하게 구성될 수 있다. 예를 들어, 게이트 구조물(240)의 각각은 게이트 영역(240-1) 및 게이트 영역(240-2)에 걸쳐 있고(span), n-타입 GAA 트랜지스터(게이트 영역(240-1)에서의 n-게이트 전극을 가짐) 및 p-타입 GAA 트랜지스터(게이트 영역(240-2)에서의 p-게이트 전극을 가짐)의 성능을 최적화하도록 게이트 영역(240-1) 및 게이트 영역(240-2)에서 상이하게 구성될 수 있다. 따라서, 이하, 게이트 영역(240-1)은 n-타입 게이트 영역(240-1)으로 지칭될 것이고, 게이트 영역(240-2)은 p-타입 게이트 영역(240-2)으로 지칭될 것이다.
도 4a 내지 도 4d에서, 각각의 게이트 구조물(240)은 더미 게이트 스택(245)을 포함한다. 도시된 실시예에서, 더미 게이트 스택(245)의 폭은 게이트 구조물(240)의 게이트 길이(Lg)를 정의하며(여기에서, y 방향으로), 여기서 게이트 길이는 n-타입 GAA 트랜지스터 및/또는 p-타입 GAA 트랜지스터가 스위칭 온(턴온)될 때 소스/드레인 영역(242) 사이에 전류(예컨대, 전자 또는 정공과 같은 캐리어)가 이동하는 거리(또는 길이)를 정의한다. 일부 실시예에서, 게이트 길이는 약 5 nm 내지 약 250 nm이다. 게이트 길이는 GAA 트랜지스터의 원하는 동작 속도 및/또는 GAA 트랜지스터의 원하는 패킹 밀도를 달성하도록 튜닝될 수 있다. 예를 들어, GAA 트랜지스터가 스위칭 온될 때, GAA 트랜지스터의 소스/드레인 영역 사이에 전류가 흐른다. 게이트 길이를 증가시키는 것은 소스/드레인 영역 사이에 전류가 이동하는데 필요한 거리를 증가시키며, GAA 트랜지스터가 완전히 스위칭 온되는데 걸리는 시간을 증가시킨다. 반대로, 게이트 길이를 감소시키는 것은 소스/드레인 영역 사이에 전류가 이동하는데 필요한 거리를 감소시키며, GAA 트랜지스터가 완전히 스위칭 온되는데 걸리는 시간을 감소시킨다. 게이트 길이가 더 작을수록, 더 빠르게 온/오프 스위칭되고 더 빠른 고속 동작을 용이하게 하는 GAA 트랜지스터를 제공한다. 게이트 길이가 더 작을수록 또한, 더 타이트한 패킹 밀도를 용이하게 하며(즉, 더 많은 GAA 트랜지스터가 IC 칩의 주어진 영역에 제조될 수 있음), IC 칩 상에 제조될 수 있는 기능 및 애플리케이션의 수를 증가시킨다. 도시된 실시예에서, 게이트 구조물(240) 중 하나 이상의 게이트 길이는 짧은 길이 채널을 갖는 GAA 트랜지스터를 제공하도록 구성된다. 예를 들어, GAA 트랜지스터의 게이트 길이는 약 5 nm 내지 약 20 nm이다. 일부 실시예에서, 멀티게이트 디바이스(200)는 상이한 게이트 길이를 갖는 GAA 트랜지스터를 포함할 수 있다.
더미 게이트 스택(245)은 더미 게이트 전극, 및 일부 실시예에서 더미 게이트 유전체를 포함한다. 더미 게이트 전극은 폴리실리콘 층과 같은 적합한 더미 게이트 재료를 포함한다. 더미 게이트 스택(245)이 더미 게이트 전극과 핀(218A, 218B) 사이에 배치된 더미 게이트 유전체를 포함하는 실시예에서, 더미 게이트 유전체는 실리콘 산화물, 하이 k-유전체 재료, 다른 적합한 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합을 포함한다. 일부 실시예에서, 더미 게이트 유전체는 핀(218A, 218B) 위에 배치된 계면 층(예를 들어, 실리콘 산화물을 포함함) 및 계면 층 위에 배치된 하이-k 유전체 층을 포함한다. 더미 게이트 스택(245)은 다수의 다른 층, 예를 들어 캐핑 층, 계면 층, 확산 층, 배리어 층, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 더미 게이트 스택(245)은 더미 게이트 전극 위에 배치된 하드 마스크 층을 더 포함할 수 있다.
더미 게이트 스택(245)은 퇴적 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적합한 프로세스, 또는 이들의 조합에 의해 형성된다. 예를 들어, 핀(218A, 218B) 및 아이솔레이션 특징부(230) 위에 더미 게이트 전극 층을 형성하도록 퇴적 프로세스가 수행된다. 일부 실시예에서, 더미 게이트 전극 층을 형성하기 전에 핀(218A, 218B) 및 아이솔레이션 특징부(230) 위에 더미 게이트 유전체 층을 형성하도록 퇴적 프로세스가 수행된다. 이러한 실시예에서, 더미 게이트 전극 층은 더미 게이트 유전체 층 위에 퇴적된다. 일부 실시예에서, 더미 게이트 전극 층 위에 하드 마스크 층이 퇴적된다. 퇴적 프로세스는, CVD, 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 고밀도 플라즈마 CVD(HDPCVD; high density plasma CVD), 금속 유기 CVD(MOCVD; metal organic CVD), 원격 플라즈마 CVD(RPCVD; remote plasma CVD), 플라즈마 강화 CVD(PECVD; plasma enhanced CVD), 저압 CVD(LPCVD; low-pressure CVD), 원자층 CVD(ALCVD; atomic layer CVD), 상압 CVD(APCVD; atmospheric pressure CVD), 도금, 다른 적합한 방법, 또는 이들의 조합을 포함한다. 그 다음, 더미 게이트 스택(245)을 형성하기 위해 더미 게이트 전극 층(및 일부 실시예에서, 더미 게이트 전극 층 및 하드 마스크 층)을 패터닝하도록 리소그래피 패터닝 및 에칭 프로세스가 수행되며, 그리하여 도 4a 내지 도 4d에 도시된 바와 같이 더미 게이트 스택(245)(더미 게이트 전극 층, 더미 게이트 유전체 층, 하드 마스크 층 및/또는 다른 적합한 층을 포함함)이 구성된다. 리소그래피 패터닝 프로세스는, 레지스트 코팅(예컨대, 스핀온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 현상, 린싱, 건조(예컨대, 하드 베이킹), 다른 적합한 리소그래피 프로세스, 또는 이들의 조합을 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법, 또는 이들의 조합을 포함한다.
일부 실시예에서, 게이트 스택(245)의 에지와 정렬된 저농도 도핑 소스/드레인(LDD; lightly doped source/drain) 특징부(도시되지 않음)를 형성하도록 LDD 주입 프로세스가 반도체 스택(205)에 적용될 수 있다. LDD 특징부는 n-타입 GAA 트랜지스터 및 p-타입 GAA 트랜지스터에 대하여 개별적으로 형성된다. 예를 들어, n-타입 GAA 트랜지스터에 대한 LDD 특징부는 인과 같은 n-타입 도펀트를 포함하며, p-타입 GAA 트랜지스터에 대한 LDD 특징부는 붕소와 같은 p-타입 도펀트를 포함한다. 일부 실시예에서, 이 단계에서 또는 게이트 스페이서(247)의 형성 후에 클래딩 층(220)을 선택적으로 제거하도록 에칭 프로세스가 적용될 수 있다.
각각의 게이트 구조물(240)은 각자의 더미 게이트 스택(245)에 인접하게(즉, 측벽을 따라) 배치된 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 임의의 적합한 프로세스에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적합한 재료, 또는 이들의 조합(예컨대, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산화탄화물(SiOC), 실리콘 산화탄화질화물(SiOCN))을 포함할 수 있다. 예를 들어, 실리콘 질화물 층과 같이 실리콘 및 질소를 포함하는 유전체 층이 더미 게이트 스택(245) 위에 퇴적되고 그 후에 게이트 스페이서(247)를 형성하도록 에칭(예컨대, 이방성 에칭)될 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층 구조를 포함한다. 일부 실시예에서, 시일 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 하나보다 많은 스페이서 세트가 더미 게이트 스택(245)에 인접하게 형성된다. 이러한 구현에서, 다양한 스페이서 세트는 상이한 에칭 속도를 갖는 재료를 포함할 수 있다. 예를 들어, 더미 게이트 스택(245)에 인접하게 제1 스페이서 세트를 형성하도록 실리콘 및 산소를 포함하는 제1 유전체 층(예컨대, 실리콘 산화물)이 퇴적 및 에칭될 수 있고, 제1 스페이서 세트에 인접하게 제2 스페이서 세트를 형성하도록 실리콘 및 질소를 포함하는 제2 유전체 층(예컨대, 실리콘 질화물)이 퇴적 및 에칭될 수 있다. 도 4a 내지 도 4d 및 후속 도면들에 예시된 워크피스(200)는 더 많은 유전체 핀(222)을 포함한다는 것을 유의하자. 한정하고자 하는 것은 아니며, 상이한 실시예에 따라 더 많거나 더 적은 유전체 핀(222)이 존재할 수 있다.
도 5a 내지 도 5d로 가면, 핀(218A, 218B)의 노출된 부분(즉, 게이트 구조물(240)에 의해 덮이지 않은 핀(218A, 218B)의 소스/드레인 영역(242))은 소스/드레인 트렌치(리세스)(250)를 형성하도록 적어도 부분적으로 제거된다. 도시된 실시예에서, 에칭 프로세스가 핀(218A, 218B)의 소스/드레인 영역(242)에서의 반도체 층 스택(205)을 완전히 제거하며, 그에 의해 소스/드레인 영역(242)(예컨대, p-웰(204A) 및 n-웰(204B))에서 핀(218A, 218B)의 기판 부분을 노출시킨다. 따라서, 소스/드레인 트렌치(250)는, 게이트 구조물(240) 하의 채널 영역(244)에 배치되는 반도체 층 스택(205)의 부분을 남김으로써 정의된 측벽, 및 소스/드레인 영역(242)에서의 p-웰(204A) 및 n-웰(204B)의 상부 표면과 같이 기판(202)에 의해 정의된 바닥을 갖는다. 일부 실시예에서, 에칭 프로세스는 반도체 층 스택(205)의 일부를 제거하지만 전부를 제거하는 것은 아니며, 그리하여 소스/드레인 트렌치(250)는 소스/드레인 영역(242)에서 반도체 층(210) 또는 반도체 층(215)에 의해 정의된 바닥을 갖는다. 일부 실시예에서, 에칭 프로세스는 핀(218A, 218B)의 기판 부분의 일부를 더 제거하지만 전부를 제거하는 것은 아니며, 그리하여 소스/드레인 리세스(250)는 기판(202)의 최상부 표면 아래로 연장된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 반도체 층(210) 및 반도체 층(215)을 개별적으로 그리고 번갈아 제거하도록 대안의 에천트들을 포함할 수 있다. 일부 실시예에서, 에칭 프로세스의 파라미터는, 게이트 구조물(240)(즉, 더미 게이트 스택(245) 및 게이트 스페이서(247)) 및/또는 아이솔레이션 특징부(230)의 최소한의 에칭으로(전혀 에칭 없이) 반도체 층 스택을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 여기에 기재된 바와 같은 리소그래피 프로세스는 게이트 구조물(240) 및/또는 아이솔레이션 특징부(230)를 덮는 패터닝된 마스크 층을 형성하도록 수행되고, 에칭 프로세스는 패터닝된 마스크 층을 에칭 마스크로서 사용한다. 일부 실시예에서, 더미 게이트 스택(245)을 형성하는데 사용된 패터닝된 마스크 층은 남아있으며, 소스/드레인 영역(242)을 리세싱하기 위한 에칭 마스크로서 사용된다.
도 6a 내지 도 6d로 가면, 임의의 적합한 프로세스에 의해 반도체 층(210)의 측벽을 따라 채널 영역(244)에 내부 스페이서(255)가 형성된다. 특히, 내부 스페이서(255)는 게이트 구조물과 소스/드레인 특징부 사이의 격리 및 분리를 제공하도록 게이트 스페이서(247)(및 존재하는 경우 LDD 특징부)와 수직으로 정렬되도록 형성된다. 예를 들어, 반도체 층(215)의 최소한의 에칭으로(전혀 에칭 없이) 소스/드레인 트렌치(250)에 의해 노출된 반도체 층(210)을 선택적으로 에칭하는 제1 에칭 프로세스가 수행되며, 그리하여 게이트 스페이서(247) 하의 반도체 층(215) 사이에 그리고 반도체 층(215)과 기판(202) 사이에 갭이 형성된다. 따라서 반도체 층(215)의 일부(에지)가 게이트 스페이서(247) 하의 채널 영역(244)에 매달려 있다(suspended). 일부 실시예에서, 갭은 부분적으로 더미 게이트 스택(245) 하에 연장된다. 제1 에칭 프로세스는 반도체 층(210)을 측방향으로 에칭하도록(예컨대, y-방향을 따라) 구성되며, 그에 의해 y-방향을 따른 반도체 층(210)의 길이를 감소시킨다. 제1 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합이다. 그 다음, 퇴적 프로세스는 CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적합한 방법, 또는 이들의 조합에 의해, 게이트 구조물(240) 위에 그리고 소스/드레인 트렌치(250)를 정의하는 특징부(예컨대, 반도체 층(215), 반도체 층(210) 및 기판(202)) 위에 스페이서 층을 형성한다. 스페이서 층은 소스/드레인 트렌치(250)를 부분적으로(그리고 일부 실시예에서 완전히) 채운다. 퇴적 프로세스는, 스페이서 층이 게이트 스페이서(247) 하의 반도체 층(215) 사이 그리고 반도체 층(215)과 기판(202) 사이의 갭을 채움을 보장하도록 구성된다. 그 다음, 반도체 층(215), 더미 게이트 스택(245) 및 게이트 스페이서(247)의 최소한의 에칭으로(전혀 에칭 없이) 도 6a 내지 도 6d에 도시된 바와 같이 내부 스페이서(255)를 형성하도록 스페이서 층을 선택적으로 에칭하는 제2 에칭 프로세스가 수행된다. 일부 실시예에서, 게이트 스페이서(247)의 측벽, 반도체 층(215)의 측벽, 더미 게이트 스택(245) 및 기판(202)으로부터 스페이서 층이 제거된다. 스페이서 층(및 따라서 내부 스페이서(255))은 제2 에칭 프로세스 동안 원하는 에칭 선택도를 달성하도록 반도체 층(215)의 재료 및 게이트 스페이서(247)의 재료와는 상이한 재료를 포함한다. 일부 실시예에서, 스페이서 층은 실리콘, 산소, 탄소, 질소, 다른 적합한 재료, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물 또는 실리콘 산화탄화질화물)을 포함하는 유전체 재료를 포함한다. 일부 실시예에서, 스페이서 층은 여기에 기재된 바와 같은 로우-k 유전체 재료를 포함한다. 일부 실시예에서, 도펀트(예를 들어, p-타입 도펀트, n-타입 도펀트, 또는 이들의 조합)가 유전체 재료 안으로 도입되며, 그리하여 스페이서 층은 도핑된 유전체 재료를 포함한다.
도 7a 내지 도 7d로 가면, 소스/드레인 리세스(250)에 에피택셜 소스/드레인 특징부가 형성된다. 예를 들어, 소스/드레인 리세스(250)에 의해 노출된 기판(202) 및 반도체 층(215)의 부분으로부터 반도체 재료가 에피택셜 성장되며, n-타입 GAA 트랜지스터 영역과 대응하는 소스/드레인 리세스(242)에 에피택셜 소스/드레인(S/D) 특징부(260A)를 그리고 p-타입 GAA 트랜지스터 영역과 대응하는 소스/드레인 리세스(242)에 에피택셜 소스/드레인 특징부(260B)를 형성한다. 에피택시 프로세스는 CVD 퇴적 기술(예를 들어, VPE 및/또는 UHV-CVD), 분자 빔 에피택시, 다른 적합한 에피택시 성장 프로세스 또는 이들의 조합을 사용할 수 있다. 에피택시 프로세스는 기판(202) 및/또는 반도체 층 스택(205)(특히, 반도체 층(215))의 조성과 상호작용하는 가스 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 특징부(260A, 260B)는 n-타입 도펀트 및/또는 p-타입 도펀트로 도핑된다. 일부 실시예에서, n-타입 GAA 트랜지스터에 대하여, 에피택셜 소스/드레인 특징부(260A)는 실리콘을 포함한다. 에피택셜 소스/드레인 특징부(260A)는, 탄소, 인, 비소, 다른 n-타입 도펀트 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:C 에피택셜 소스/드레인 특징부, Si:P 에피택셜 소스/드레인 특징부, 또는 Si:C:P 에피택셜 소스/드레인 특징부를 형성함). 일부 실시예에서, p-타입 GAA 트랜지스터에 대하여, 에피택셜 소스/드레인 특징부(260B)는 실리콘 게르마늄 또는 게르마늄을 포함한다. 에피택셜 소스/드레인 특징부(260B)는 붕소, 다른 p-타입 도펀트, 또는 이들의 조합으로 도핑될 수 있다(예를 들어, Si:Ge:B 에피택셜 소스/드레인 특징부를 형성함). 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A) 및/또는 에피택셜 소스/드레인 특징부(260B)는 하나보다 많은 에피택셜 반도체 층을 포함하는데, 에피택셜 반도체 층은 동일하거나 상이한 재료 및/또는 도펀트 농도를 포함할 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A, 260B)는 각자의 채널 영역(244)에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A, 260B)는 에피택시 프로세스의 소스 재료에 불순물을 첨가함으로써 퇴적 동안 도핑된다(즉, 인시추). 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A, 260B)는 퇴적 프로세스 다음에 이온 주입 프로세스에 의해 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A, 260B) 및/또는 다른 소스/드레인 영역(예를 들어, 고농도 도핑 소스/드레인 영역 및/또는 저농도 도핑 소스/드레인(LDD) 영역)에서의 도펀트를 활성화하도록 어닐링 프로세스(예컨대, 급속 열 어닐링(RTA; rapid thermal annealing) 및/또는 레이저 어닐링)가 수행된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(260A, 260B)는, 예를 들어 n-타입 GAA 트랜지스터 영역에 에피택셜 소스/드레인 특징부(260A)를 형성할 때 p-타입 GAA 트랜지스터 영역을 마스킹하고 p-타입 GAA 트랜지스터 영역에 에피택셜 소스/드레인 특징부(260B)를 형성할 때 n-타입 GAA 트랜지스터 영역을 마스킹하는 것을 포함하는 개별 프로세싱 시퀀스로 형성된다.
일부 실시예에서, 소스/드레인 특징부(260A 및 260B)는 소스/드레인 리세스(250)를 형성하는 에칭 프로세스 및 소스/드레인 특징부(260A/260B)를 형성하기 위한 에피택셜 성장을 튜닝함으로써 원하는 형상 및 크기를 갖도록 가공될 수 있다.
일부 실시예에서, 전구체의 퇴적(에피택셜 성장) 화학물질은 실리콘을 성장시키기 위한 실란(SiH4) 또는 디클로로실란(SiH2Cl2), 게르마늄을 성장시키기 위한 GeH4, 또는 실리콘 게르마늄을 성장시키기 위한 둘 다를 포함할 수 있다. 전구체는 또한 도펀트를 위한 화학물질, 예컨대 n-타입 도펀트를 위한 인 함유 화학물질 또는 p-타입 도펀트를 위한 붕소 함유 화학물질을 포함한다. 본 실시예에서, n-타입 소스/드레인 특징부(260A)를 위한 전구체는 인으로 도핑된 실리콘의 n-타입 소스/드레인 특징부(260A)를 형성하기 위해 SiH4 및 인 함유 화학물질을 포함한다. 에피택셜 성장을 위한 전구체는 소스/드레인 특징부의 에피택셜 성장 및 프로파일을 제어하기 위한 에칭 화학물질을 추가적으로 포함할 수 있다. 일부 실시예에서, 에칭 화학물질은 HCl을 포함한다. 일부 실시예에서, 에칭 화학물질은 HCl 또는 Cl2와 같은 염소 함유 화학물질, 또는 SF6와 같은 불소 함유 화학물질, 또는 대안으로서 염소 함유 화학물질 및 불소 함유 화학물질 둘 다를 포함한다.
일부 실시예에서, 에피택셜 성장은 원하는 소스/드레인 프로파일을 달성하도록 더 낮은 퇴적/에칭(D/E; deposition/etching) 비(ratio)로 설계되고, 전구체의 에칭 가스는 30000 sccm보다 큰 유량 또는 40000 sccm 내지 30000 sccm 범위의 유량으로 HCl을 사용한다. 따라서, 에피택셜 성장은 상향식(bottom-up) 퇴적이며, 그에 의해 실질적인 수직인 측벽을 갖는 기하형상의 소스/드레인 특징부를 형성한다. 일부 실시예에서, 에피택셜 성장은 상이한 프로파일을 달성하도록 더 높은 비 D/E로 설계되며, 전구체의 에칭 가스는 10000 sccm보다 작은 유량, 또는 0 sccm 내지 10000 sccm 범위의 유량으로 HCl을 사용하고, 에피택셜 성장은 고르지 않은(uneven) 측벽을 갖는 프로파일의 소스/드레인 특징부를 형성한다.
도 8a 내지 도 8d로 가면, 층간 유전체(ILD) 층(270)이 예를 들어 퇴적 프로세스(예컨대, CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적합한 방법, 또는 이들의 조합)에 의해 아이솔레이션 특징부(230), 에피택셜 소스/드레인 특징부(260A, 260B) 및 게이트 스페이서(247) 위에 형성된다. ILD 층(270)은 인접한 게이트 구조물(240) 사이에 배치된다. 일부 실시예에서, ILD 층(270)은, 예를 들어 멀티게이트 디바이스(200) 위에 (액상 컴파운드와 같은) 유동성 재료를 퇴적하고, 유동성 재료를 열 어닐링 및/또는 자외선 방사선 처리와 같은 적합한 기술에 의해 고체 재료로 변환하는 것을 포함하는 유동성 CVD(FCVD; flowable CVD)에 의해 형성된다. ILD 층(270)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, TEOS 형성된 산화물, PSG, BPSG, 로우-k 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우-k 유전체 재료는, FSG, 탄소 도핑된 실리콘 산화물, Black Diamond®(Applied Materials of Santa Clara, California), Xerogel, Aerogel, 비정질 플루오로화 탄소, BCB, SiLK (Dow Chemical, Midland, Michigan), 폴리이미드, 다른 로우-k 유전체 재료, 또는 이들의 조합을 포함한다. 도시된 실시예에서, ILD 층(270)은 로우-k 유전체 재료를 포함하는 유전체 층(일반적으로 로우-k 유전체 층으로 지칭됨)이다. ILD 층(270)은 다수의 유전체 재료를 갖는 다층 구조물을 포함할 수 있다. 일부 실시예에서, ILD 층(270)과 아이솔레이션 특징부(230), 에피택셜 소스/드레인 특징부(260A, 260B) 및 게이트 스페이서(247) 사이에 콘택 에칭 정지 층(CESL; contact etch stop layer)이 배치된다. CESL은, ILD 층(270)의 유전체 재료와는 상이한 유전체 재료와 같이, ILD 층(270)과는 상이한 재료를 포함한다. 예를 들어, ILD 층(270)이 로우-k 유전체 재료를 포함하는 경우에, CESL은 실리콘 질화물 또는 실리콘 산화질화물과 같이 실리콘 및 질소를 포함한다. ILD 층(270) 및/또는 CESL의 퇴적에 이어서, 더미 게이트 스택(245)의 상부 부분(또는 상부 표면)에 도달할(노출시킬) 때까지 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행될 수 있다. 일부 실시예에서, 평탄화 프로세스는, 폴리실리콘 게이트 전극 층과 같은, 더미 게이트 스택(245)의 아래의 더미 게이트 전극을 노출시키도록 더미 게이트 스택(245)의 하드 마스크 층을 제거한다.
ILD 층(270)은 기판(202) 위에 배치된 다층 상호접속(MLI; multilayer interconnect) 특징부의 일부일 수 있다. MLI 특징부는 다양한 디바이스(예를 들어, 멀티게이트 디바이스(200)의 p-타입 GAA 트랜지스터 및/또는 n-타입 GAA 트랜지스터, 트랜지스터, 저항기, 커패시터 및/또는 인덕터) 및/또는 컴포넌트(예를 들어, p-타입 GAA 트랜지스터 및/또는 n-타입 GAA 트랜지스터의 게이트 구조물 및/또는 에피택셜 소스/드레인 특징부)를 전기적으로 커플링하며, 그리하여 다양한 디바이스 및/또는 컴포넌트는 멀티게이트 디바이스(200)의 설계 요건에 의해 지정되는 대로 동작할 수 있다. MLI 특징부는 다양한 상호접속 구조물을 형성하도록 구성된 유전체 층과 전기 전도성 층(예컨대, 금속 층)의 조합을 포함한다. 전도성 층은 디바이스-레벨 콘택 및/또는 비아와 같은 수직 상호접속 특징부 및/또는 전도성 라인과 같은 수평 상호접속 특징부를 형성하도록 구성된다. 수직 상호접속 특징부는 통상적으로 MLI 특징부의 상이한 층(또는 상이한 평면)에 있는 수평 상호접속 특징부를 접속시킨다. 동작 동안, 상호접속 특징부는 멀티게이트 디바이스(200)의 디바이스 및/또는 컴포넌트 사이에 신호를 라우팅하고 그리고/또는 멀티게이트 디바이스(200)의 디바이스 및/또는 컴포넌트에 신호(예를 들어, 클록 신호, 전압 신호, 및/또는 접지 신호)를 분배하도록 구성된다.
도 9a 내지 도 9d로 가면, 적합한 에칭 프로세스에 의해 게이트 구조물(240)로부터 더미 게이트 스택(245)이 제거되며, 그에 의해 게이트 트렌치(275)가 생기고 n-타입 게이트 영역(240-1) 및 p-타입 게이트 영역(240-2)에서 핀(218A, 218B)의 반도체 층 스택(205)을 노출시킨다. 에칭 프로세스는 더미 게이트 스택(245)을 선택적으로 제거하기 위한 에천트를 이용해 설계된다. 도시된 실시예에서, 에칭 프로세스는 채널 영역(244)에서 반도체 층(215) 및 반도체 층(210)을 노출시키도록 더미 게이트 스택(245)을 완전히 제거한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합이다. 일부 실시예에서, 에칭 프로세스는 다단계 에칭 프로세스이다. 예를 들어, 에칭 프로세스는 더미 게이트 전극 층, 더미 게이트 유전체 층 및/또는 하드 마스크 층과 같은 더미 게이트 스택(245)의 다양한 층을 개별적으로 제거하기 위한 대안의 에천트들을 포함할 수 있다. 일부 실시예에서, 에칭 프로세스는 ILD 층(270), 게이트 스페이서(247), 아이솔레이션 특징부(230), 반도체 층(215) 및 반도체 층(210)과 같은 멀티게이트 디바이스(200)의 다른 특징부의 최소한의 에칭으로(혹은 전혀 에칭 없이) 더미 게이트 스택(245)을 선택적으로 에칭하도록 구성된다. 일부 실시예에서, 여기에 기재된 바와 같은 리소그래피 프로세스는 ILD 층(270) 및/또는 게이트 스페이서(247)를 덮는 패터닝된 마스크 층을 형성하도록 수행되고, 에칭 프로세스는 패터닝된 마스크 층을 에칭 마스크로서 사용한다.
도 10a 내지 도 10d로 가면, 반도체 층 스택(205)의 반도체 층(210)(게이트 트렌치(275)에 의해 노출됨)이 채널 영역(244)으로부터 선택적으로 제거되며, 그에 의해 채널 영역(244)에서의 부유(suspended) 반도체 층(215)을 형성한다. 도시된 실시예에서, 에칭 프로세스는 반도체 층(215)의 최소한의 에칭으로(전혀 에칭 없이) 그리고 일부 실시예에서 게이트 스페이서(247) 및/또는 내부 스페이서(255)의 최소한의 에칭으로(전혀 에칭 없이) 반도체 층(210)을 선택적으로 에칭한다. 에천트 조성, 에칭 온도, 에칭 용액 농도, 에칭 시간, 에칭 압력, 소스 전력, RF 바이어스 전압, RF 바이어스 전력, 에천트 유량, 다른 적합한 에칭 파라미터, 또는 이들의 조합과 같은 다양한 에칭 파라미터가 반도체 층(210)의 선택적 에칭을 달성하도록 튜닝될 수 있다. 예를 들어, 에천트는 반도체 층(215)의 재료(도시된 실시예에서, 실리콘)보다 더 높은 속도로 반도체 층(210)의 재료(도시된 실시예에서, 실리콘 게르마늄)를 에칭하는 에칭 프로세스를 위해 선택된다(즉, 에천트는 반도체 층(210)의 재료에 대하여 높은 에칭 선택도를 가짐). 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 적합한 에칭 프로세스, 또는 이들의 조합이다. 일부 실시예에서, 건식 에칭 프로세스(예컨대, RIE 프로세스)는 반도체 층(210)을 선택적으로 에칭하도록 불소 함유 가스(예를 들어, SF6)를 이용한다. 일부 실시예에서, 실리콘 게르마늄(또는 실리콘)을 선택적으로 에칭하도록, 산소 함유 가스(예를 들어, O2)에 대한 불소 함유 가스의 비, 에칭 온도 및/또는 RF 전력이 튜닝될 수 있다. 일부 실시예에서, 습식 에칭 프로세스는 반도체 층(210)을 선택적으로 에칭하도록 수산화암모늄(NH4OH) 및 물(H2O)을 포함하는 에칭 용액을 이용한다. 일부 실시예에서, 염산(HCl)을 사용하는 화학적 기상 에칭 프로세스가 반도체 층(210)을 선택적으로 에칭한다.
따라서, 적어도 하나의 부유 반도체 층(215)이 n-타입 게이트 영역(240-1) 및 p-타입 게이트 영역(240-2)에서 게이트 트렌치(275)에 의해 노출된다. 도시된 실시예에서, 각각의 n-타입 게이트 영역(240-1) 및 각각의 p-타입 게이트 영역(240-2)은 수직으로 적층된 4개의 부유 반도체 층(215)을 포함하며, 이는 GAA 트랜지스터의 동작 동안 각자의 에피택셜 소스/드레인 특징부(에피택셜 소스/드레인 특징부(260A) 또는 에피택셜 소스/드레인 특징부(260B)) 사이에 전류가 흐를 4개의 채널을 제공할 것이다. 따라서 부유 반도체 층(215)은 이하 채널 층(215')으로 지칭된다. n-타입 게이트 영역(240-1)에서의 채널 층(215')은 갭(277A)에 의해 분리되어 있고, p-타입 게이트 영역(240-2)에서의 채널 층(215')은 갭(277B)에 의해 분리되어 있으며, 집합적으로 갭(277)으로 총칭된다. n-타입 게이트 영역(240-1)에서의 채널 층(215')은 또한 갭(277A)에 의해 기판(202)으로부터 분리되어 있고, p-타입 게이트 영역(240-2)에서의 채널 층(215')은 또한 갭(277B)에 의해 분리되어 있다. n-타입 게이트 영역(240-1)에서 z-방향을 따라 채널 층(215') 사이에 간격 s1이 정의되고, p-타입 게이트 영역(240-2)에서 z-방향을 따라 채널 층(215') 사이에 간격 s2가 정의된다. 간격 s1 및 간격 s2는 각각 갭(277A) 및 갭(277B)의 폭과 대응한다. 도시된 실시예에서, 간격 s1은 s2와 대략 동일하지만, 본 개시는 간격 s1이 간격 s2와는 상이한 실시예도 고려한다. 일부 실시예에서, 간격 s1 및 간격 s2는 둘 다 반도체 층(210)의 두께 t1와 대략 동일하다. 또한, n-타입 게이트 영역(240-1)에서의 채널 층(215')은 x-방향을 따른 길이 l1 및 y-방향을 따른 폭 w1을 갖고, p-타입 게이트 영역(240-2)에서의 채널 층(215')은 y-방향을 따른 길이 l2 및 x-방향을 따른 폭 w2를 갖는다. 도시된 실시예에서, 길이 l1은 길이 l2와 대략 동일하고, 폭 w1은 폭 w2와 대략 동일하지만, 본 개시는 길이 l1이 길이 l2와 상이하고/하거나 폭 w1이 폭 w2와 상이한 실시예도 고려한다. 일부 실시예에서, 길이 l1 및/또는 길이 l2는 약 10 nm 내지 약 50 nm이다. 일부 실시예에서, 폭 w1 및/또는 폭 w2는 약 4 nm 내지 약 10 nm이다. 일부 실시예에서, 각각의 채널 층(215')은 나노미터 크기의 치수를 갖고 “나노와이어”로 지칭될 수 있으며, 이는 일반적으로, 금속 게이트가 채널 층의 적어도 2개 측부에 물리적으로 접촉할 수 있게 해줄 것이고 GAA 트랜지스터에서 금속 게이트가 채널 층의 적어도 4개 측부에 물리적으로 접촉할(즉, 채널 층을 둘러쌈) 수 있게 해줄 방식으로 매달린 채널 층을 지칭한다. 이러한 실시예에서, 부유 채널 층의 수직 스택이 나노구조물로 지칭될 수 있고, 도 10a 내지 도 10d에 도시된 프로세스는 채널 나노와이어 해제 프로세스로 지칭될 수 있다. 일부 실시예에서, 반도체 층(210)을 제거한 후에, 원하는 치수 및/또는 원하는 형상(예컨대, 실린더 형상(예컨대, 나노와이어), 직사각형 형상(예컨대, 나노바), 시트 형상(예컨대, 도 10b에 예시된 바와 같은 나노시트 등))을 달성하도록 채널 층(215')의 프로파일을 개질하도록 에칭 프로세스가 수행된다. 본 개시는 멀티게이트 디바이스(200)의 설계 요건에 따라 채널 층(215')(도 10e에 예시된 바와 같이, 나노와이어)이 서브-나노미터 치수를 갖는 실시예도 더 고려한다. 채널 층(215')이 나노와이어인 실시예에 더하여, x-방향을 따른 길이 및 x-방향을 따른 폭은 실질적으로 동일하다. 예를 들어 l1=w1 및 l2=w2이며 상대적 차이는 10%보다 작다.
도 11a 내지 도 11d로 가면, 채널 층(215')에 또다른 에칭 프로세스가 적용되며, 그리하여 채널 층(215')을 개질하고 게이트 스페이서(247) 아래에 언더컷(또는 연장된 갭)(279)을 형성한다. 다르게 말하자면, 갭(277)은 게이트 스페이서(247) 바로 아래의 주변 영역(marginal region) 안으로 연장되고, 연장된 갭(또는 언더컷)(279)을 형성한다. 이 주변 영역은 게이트 전극이 더 약하거나 열악한 제어를 갖는 채널의 영역이다. 연장된 갭(279)은 게이트 스페이서(247) 바로 아래의 주변 영역으로 측방향으로 연장되지만, 직접적인 접촉 및 원치않는 단락 문제나 신뢰성 문제를 피하기 위해 대응하는 소스/드레인 특징부로 더 연장되지 않는다. 연장된 갭(279)은 평면도에서 게이트 스페이서(247) 및 내부 스페이서(255)와 정렬된다. 일부 실시예에서, 게이트 스페이서(247) 또는 내부 스페이서(255)는 y-방향을 따라 대응하는 게이트 스택과 소스/드레인 특징부 사이의 치수 Ls에 걸쳐 있으며, 언더컷(279)은 y-방향을 따라 치수 Luc에 걸쳐있다. 비 Luc/Ls는 50%보다 작거나, 일부 실시예에서 10% 내지 30% 범위이다. 일부 실시예에서, 내부 스페이서(255)는 z-방향을 따라 수직으로 치수 Hs에 걸쳐 있으며, 언더컷(279)은 z-방향을 따라 수직으로 치수 Huc에 걸쳐있다. 비 Huc/Hs는 30%보다 작거나, 일부 실시예에서 10% 내지 20% 범위이다. 일부 실시예에서, 언더컷 갭(279)의 수직 치수 Huc 및 수평 치수 Luc는 둘 다 1 nm 내지 2 nm 범위이다.
언더컷(279)은 상기에 기재된 바와 같이 에칭 프로세스에 의해 반도체 층(215)(또는 채널 층(215'))의 불균일한 조성으로 인해 형성될 수 있다. 반도체 층(215)은 z-방향을 따라 구배 조성(gradient composition)을 갖는다. 보다 구체적으로, 반도체 층(215)은 z-방향(두께 방향)을 따라 불균일하게 분포된 게르마늄 농도를 갖는 실리콘 게르마늄을 포함한다. 반도체 층(215)의 각각은 상부 표면 및 하부 표면에서 최고 게르마늄 농도 CGmax(원자 퍼센티지)를 그리고 중간 레벨에서 최저 CGmin를 갖는다. 최대 농도 CGmax는 반도체 층(210)의 게르마늄 농도보다 작고, 최소 농도 CGmin는 0이거나 최고 게르마늄 농도 CGmax보다 작은 농도이다. X 및 Y 방향을 따라 반도체 층(215)의 게르마늄 농도는 실질적으로 균일하다. 반도체 층(215)의 게르마늄 조성 분포의 다양한 실시예는 도 2e에 관련하여 기재된다. 에칭 프로세스의 에천트는 실리콘과 게르마늄 간의 에칭 선택도를 갖도록 또는 게르마늄에 대한 더 높은 에칭 속도와 실리콘에 대한 더 적은 에칭 속도를 갖도록 설계된다. 에칭 프로세스는 반도체 층(215)의 노출된 상부 표면 및 하부 표면으로부터 시작된다. 따라서, 에칭 프로세스는 반도체 층(215)의 불균일한 게르마늄 조성으로 인해 측방향으로 더 높은 에칭 속도 및 수직으로 더 낮은 에칭 속도를 갖는다. 다르게 말하자면, 에칭 프로세스는 측방향 에칭 효과가 더 높은 이방성이며, 코너에 언더컷(279)을 초래한다.
일부 실시예에서, 언더컷(279)을 형성하기 위한 에칭 프로세스의 에천트는 DIO3 및 NH4OH를 포함한다. DIO3는 실리콘 게르마늄을 산화시키는 기능을 갖는 오존화된 DI 워터(DI-O3 워터)이며, NH4OH는 산화된 SiGe를 제거하는데 사용된다. 둘 다의 화학물질이 혼합되고 동시에 적용될 수 있으며, 그리하여 실리콘 게르마늄이 산화되고 제거된다. 대안으로서, 에칭 프로세스는 다수 사이클로 화학물질 DIO3 및 NH4OH이 교대로 적용되는 순환 프로세스이다. 에칭 프로세스의 각 사이클은, DIO3에 의해 SiGe 산화물을 형성하도록 SiGe를 산화시키고; NH4OH에 의해 SiGe 산화물을 제거하는 것을 포함한다. 에칭 프로세스는 다수의 사이클, 각 사이클에서의 상기 화학물질의 공급, 또는 이들의 조합과 같은 적합한 방법에 의해 에칭 없이 언더컷(279)의 적절한 치수를 갖도록 제어된다.
일부 실시예에서, 기판(202)은 또한, 도 2f에 기재된 바와 같은 구배 농도를 갖는 게르마늄을 포함한다. 따라서, 반도체 층(215)에 적용된 에칭 프로세스는 도 11e 및 도 11f에 예시된 바와 같이 기판(202)에 또한 추가 언더컷(279)을 형성한다. 추가 언더컷(279)은, 기판(202) 상에 형성된 것을 제외하고는, 반도체 층(215)으로부터 형성된 언더컷(279)과 유사하다. 예를 들어, 기판(202) 상에 형성된 추가 언더컷(279)은, 최하부 갭(277)(277A 또는 277B)으로부터 최하부 내부 스페이서(255) 바로 아래의 주변 영역으로 측방향으로 연장되며, 반도체 층(215)과 연관된 언더컷(279)의 유사한 치수를 갖는다.
도 12a 내지 도 12d로 가면, 게이트 스택(360A(n-타입 트랜지스터용) 및 360B(p-타입 트랜지스터용))이 멀티게이트 디바이스(200) 위에 형성된다. 게이트 스택(360A 및 360B)은 집합적으로 게이트 스택(360)으로 총칭된다. 게이트 스택(360)은 게이트 트렌치(275)에 형성되고, 수직으로 적층된 채널 층(215)의 각각을 감싸도록 아래로 연장되고, 언더컷(279) 안으로 더 측방향으로 연장되며, 그에 의해 언더컷(279)에 게이트 연장부(362)를 형성한다. 게이트 연장부(362)는 코너에 있는 채널 층의 부분에 추가적인 게이트 제어를 추가하고, 따라서 GAA 트랜지스터의 회로 성능을 향상시키며, 이는 온 전류 Ion을 증가시키고, 오프 전류 Ioff를 감소시키고, 단채널 효과를 감소시키고, 임계치 미만 누설을 감소시키는 것을 포함한다.
게이트 스택의 형성은 퇴적 및 CMP와 같은 평탄화 프로세스를 포함한다. 게이트 스택(360A 및 360B)은 집합적으로 형성되거나, 또는 대안으로서 n-타입 GAA 트랜지스터 또는 p-타입 GAA 트랜지스터와 같은 GAA 트랜지스터의 타입에 따라 개별적으로 형성될 수 있다. 따라서, 게이트 스택(360A 및 360B)은 동일한 조성을 갖거나 또는 상이한 일함수 금속 층과 같은 상이한 조성을 가질 수 있다(아래에 기재된 바와 같이). 게이트 스택(360A 및 360B)의 각각은 게이트 유전체 층 및 게이트 유전체 층 상에 배치된 게이트 전극을 포함한다. 일부 실시예에서, 게이트 유전체 층은 계면 층(280) 및 계면 층(208) 상에 배치된 하이-k 유전체 층을 포함한다. 게이트 전극은 캡핑 층, 일함수 금속 층, 블록킹 층, 금속 충전 층 및/또는 다른 적절한 전도성 재료 층과 같은 하나 이상의 전도성 재료를 포함할 수 있다. 일부 실시예에서, 게이트 전극은 일함수 층(예컨대, 게이트 스택(360A)에 대한 300 또는 게이트 스택(360B)에 대한 310) 및 일함수 금속 층 상에 배치된 금속 충전 층(350)을 포함한다. 일함수 층(300 및 310)은 동일하거나 상이할 수 있고, 대응하는 GAA 트랜지스터의 타입에 따라 n-타입 일함수 층 또는 p-타입 일함수 층일 수 있다.
도시된 실시예에서, 게이트 유전체 층은 계면 층(280) 및 하이-k 유전체 층(282)을 포함하며, 여기에서 계면 층(280)은 하이-k 유전체 층(282)과 채널 층(215') 사이에 배치된다. 도시된 실시예에 더하여, 계면 층(280) 및 하이-k 유전체 층(282)은 제1 게이트 영역(240-1)에서 채널 층(215') 사이 그리고 채널 층(215')과 기판(202) 사이의 갭(277A)을 부분적으로 채우고, 제2 게이트 영역(240-2)에서 채널 층(215') 사이 그리고 채널 층(215')과 기판(202) 사이의 갭(277B)을 부분적으로 채운다. 일부 실시예에서, 계면 층(280) 및/또는 하이-k 유전체 층(282)은 또한 기판(202), 아이솔레이션 특징부(230) 및/또는 게이트 스페이서(247) 상에 배치된다. 계면 층(280)은 SiO2, HfSiO, SiON, 다른 실리콘 함유 유전체 재료, 다른 적합한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이-k 유전체 층(282)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 또는 이들의 조합과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료는 일반적으로 높은 유전 상수, 예를 들어 실리콘 산화물의 유전 상수(k
Figure pat00001
3.9)보다 더 큰 유전 상수를 갖는 유전체 재료를 지칭한다. 계면 층(280)은 여기에 기재된 임의의 프로세스, 예컨대 열 산화, 화학적 산화, ALD, CVD, 다른 적합한 프로세스, 또는 이들의 조합에 의해 형성된다. 일부 실시예에서, 계면 층(280)은 약 0.5 nm 내지 약 3 nm의 두께를 갖는다. 하이-k 유전체 층(282)은 여기에 기재된 임의의 프로세스, 예컨대 ALD, CVD, PVD, 산화 기반의 퇴적 프로세스, 다른 적합한 프로세스, 또는 이들의 조합에 의해 형성된다. 일부 실시예에서, 하이-k 유전체 층(282)은 약 1 nm 내지 약 2 nm의 두께를 갖는다.
일함수 층(300 또는 310)은 멀티게이트 디바이스(200) 위에, 특히 하이-k 유전체 층(282) 위에 형성된다. 예를 들어, ALD 프로세스는 하이-k 유전체 층(282) 상에 일함수 층을 컨포멀하게 퇴적하며, 그리하여 일함수 층은 실질적으로 균일한 두께를 갖고 게이트 트렌치(275)를 부분적으로 채운다. 일함수 층은 CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 스핀 코팅, 도금, 다른 퇴적 프로세스, 또는 이들의 조합과 같은 또다른 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일함수 층은 채널 층(215')의 측벽, 상부 및 하부를 따라 배치된다. 일함수 층의 두께는, 채널 층(215') 사이 그리고 채널 층(215')과 기판(202) 사이의 갭(277A 또는 277B)을 적어도 부분적으로 채우도록 구성된다(그리고 일부 실시예에서, 게이트 길이 방향을 따라(여기에서, y-방향을 따라) 게이트 트렌치(275)를 채우지 않고). 일부 실시예에서, 일함수 층은 약 1 nm 내지 약 10 nm의 두께를 갖는다. 일부 실시예에서, p-타입 일함수 층은 TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, 다른 p-타입 일함수 재료, 또는 이들의 조합과 같은 임의의 적합한 p-타입 일함수 재료를 포함한다. 도시된 실시예에서, p-타입 일함수 층은 TiN과 같이 티타늄 및 질소를 포함한다. 일부 실시예에서, n-타입 일함수 층은 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 다른 n-타입 일함수 재료, 또는 이들의 조합과 같은 임의의 적합한 n-타입 일함수 재료를 포함한다. 도시된 실시예에서, n-타입 일함수 층은 알루미늄을 포함한다.
금속 충전(또는 벌크) 층(350)이 멀티게이트 디바이스(200) 위에, 특히 제1 게이트 영역(240-1)에서 일함수 층(300) 위에 그리고 제2 게이트 영역(240-2)에서 일함수 층(310) 위에 형성된다. 예를 들어, CVD 프로세스 또는 PVD 프로세스가 금속 충전 층(350)을 퇴적하며, 그리하여 금속 충전 층(350)은 게이트 영역(240-1 및 240-2)에서 갭(277A 또는 277B)의 임의의 남은 부분을 비롯하여 게이트 트렌치(275)의 임의의 남은 부분을 채운다. 금속 충전 층(350)은 Al, W 및/또는 Cu와 같은 적합한 전도성 재료를 포함한다. 금속 충전 층(350)은 추가적으로 또는 집합적으로 다른 금속, 금속 산화물, 금속 질화물, 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 대안으로서, 금속 충전 층(350) 층은 ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 스핀 코팅, 도금, 다른 퇴적 프로세스, 또는 이들의 조합과 같은 적합한 퇴적 프로세스를 사용하여 형성될 수 있다. 도시된 실시예에서, 금속 충전 층(350)은 시드 층을 형성하기 위한 PVD 및 그 다음의 금속 충전 층을 완전히 형성하기 위한 도금에 의해 형성된다. 특히, 언더컷(279)은, 게이트 유전체 층에 추가적으로 게이트 전극의 하나 이상의 전도성 재료가 안에 채워지도록 충분한 공간을 갖는다. 일부 실시예에서, 일함수 층(300/310)은 대응하는 언더컷(279)에 채워진다. 일부 실시예에서, 일함수 층(300/310) 및 금속 충전 층(350)은 대응하는 언더컷(279)에 채워진다.
멀티게이트 디바이스(200)로부터 과도한 게이트 재료를 제거하도록 평탄화 프로세스가 수행된다. 예를 들어, ILD 층(270)의 상부 표면에 도달할(노출될) 때까지 CMP 프로세스가 수행되며, 그리하여 게이트 구조물(240)의 상부 표면은 CMP 프로세스 후에 ILD 층(270)의 상부 표면과 실질적으로 평면이다. 따라서, 멀티게이트 디바이스(200)는, 게이트 스택(360A)이 각자의 에피택셜 소스/드레인 특징부(260A) 사이에 배치되도록 각자의 채널 층(215')을 감싸는 게이트 스택(360A)을 갖는 제1 GAA 트랜지스터, 및 금속 게이트(360B)가 각자의 에피택셜 소스/드레인 특징부(260B) 사이에 배치되도록 각자의 채널 층(215')을 감싸는 금속 게이트 스택(360B)을 갖는 제2 GAA 트랜지스터를 포함한다.
다른 실시예가 존재할 수 있다. 상기에 기재된 바와 같이, 멀티게이트 디바이스(200)의 채널 층(215')은, 도 12b에 예시된 나노시트 또는 도 12e에 예시된 바와 같은 나노와이어와 같이 상이한 구조를 가질 수 있다. 도 12e에서, 채널 층(215')의 소스/드레인 특징부 사이의 수직 치수 w 및 수평 치수는 실질적으로 동일하며, 그리하여 l1=w1 및 l2=w2이다.
일부 실시예에서, 도 11e 및 도 11f에 예시된 바와 같이, 기판(202)은 또한 구배 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고, 언더컷(279)이 최하부 내부 스페이서(255) 아래의 기판(202) 상에 형성된다. 따라서, 도 12f 및 도 12g에 예시된 바와 같이, 추가 게이트 연장부(362)가 또한 기판(202) 상에 그리고 최하부 내부 스페이서(255) 아래에 형성된다.
게이트 연장부(362)는, 게이트 연장부(362)가 대응하는 연장된 갭(279)에 형성되므로 연장된 갭(279)과 유사한 위치 및 치수를 갖는다. 게이트 연장부(362)는 충분한 게이트 제어 효과 및 게이트 스택과 소스/드레인 특징부 사이의 단락과 같은 회로 성능 및 신뢰성 문제의 최소화를 위한 치수로 설계된다. 보다 구체적으로, 게이트 연장부(362)는 평면도에서 게이트 스페이서(247) 및 내부 스페이서(255)와 정렬된다. 하나의 실시예에서, 게이트 스페이서(247) 또는 내부 스페이서(255)의 각각은 y-방향을 따라 대응하는 게이트 스택과 소스/드레인 특징부 사이의 치수 Ls에 걸쳐 있으며, 게이트 연장부(362)는 y-방향을 따라 치수 Lge에 걸쳐있다. 비 Lge/Ls는 50%보다 작거나, 일부 실시예에서 10% 내지 30% 범위이다. 일부 실시예에서, 내부 스페이서(255)의 각각은 z-방향을 따라 수직으로 치수 Hs에 걸쳐 있으며, 게이트 연장부(362)의 각각은 z -향을 따라 수직으로 치수 Hge에 걸쳐있다. 비 Hge/Hs는 30%보다 작거나, 일부 실시예에서 10% 내지 20% 범위이다. 일부 실시예에서, 게이트 연장부(362)의 수직 치수 Hge 및 수평 치수 Lge는 둘 다 1 nm 내지 2 nm 범위이다.
도 12h, 도 12i, 도 12j 및 도 12k에 예시된 바와 같이, 그리 형성된 게이트 스택(360)은 각각 상이한 위치에서 상이한 치수를 포함한다. 도 12h 및 도 12i는 일부 실시예에 따라 각각 구성된 도 12c의 점선 EE' 및 FF'를 따라 절단된, 부분적으로 멀티게이트 디바이스(200)의 단면도이다. 도 12j 및 도 12k는 다른 실시예에 따라 각각 구성된 도 12c의 점선 EE' 및 FF'를 따라 절단된, 부분적으로 멀티게이트 디바이스(200)의 단면도이다. 구체적으로, 도 12h, 도 12i, 도 12j 및 도 12k는 채널 층(215')만 예시한다. 도 12h에서, 채널 층(215')은 z-방향을 따라 치수 W를 가지며, 예컨대 제1 영역(202A)에서 w1 또는 제2 영역(202B)에서 w2를 갖는다. 도 12i에서, 내부 스페이서(255) 주위에 연장된 채널 층(215')의 부분은 z-방향을 따라 치수 Wex를 가지며, 이는 W보다 더 크다. 일부 예에 따르면, (Wex-W)/2>1 nm이다. 채널 층(215')이 나노와이어인 다른 실시예에서, 채널 층(215')은 일부 실시예에 따라 라운드 형상과 같은 상이한 프로파일을 갖는다. 도 12j에서, 채널 층(215')은 z-방향을 따라 치수 W를 가지며, 예컨대 제1 영역(202A)에서 w1 또는 제2 영역(202B)에서 w2를 갖는다. 도 12k에서, 내부 스페이서(255) 주위에 연장된 채널 층(215')의 부분은 z-방향을 따라 치수 Wex를 가지며, Wex는 W보다 더 크고, 예컨대 (Wex-W)/2가 1 nm보다 더 크다. 일부 실시예에서, 비 W/Wex는 50%보다 작거나, 30% 내지 40% 범위이다. 이들 구성은 채널에 대한 게이트 연장부의 제어의 실질적인 향상을 보장하도록 그리고 또한 게이트와 S/D 특징부 사이의 충분한 격리를 보장하도록 설계된다.
제조는 멀티게이트 디바이스(200)의 제조를 계속하도록 진행될 수 있다. 예를 들어, n-타입 GAA 트랜지스터 및 p-타입 GAA 트랜지스터의 동작을 용이하게 하도록 다양한 콘택이 형성될 수 있다. 예를 들어, ILD 층(270)과 유사한 하나 이상의 ILD 층 및/또는 CESL 층이 기판(202) 위에(특히, ILD 층(270) 및 게이트 구조물(240) 위에) 형성될 수 있다. 그 다음, ILD 층(270) 및/또는 ILD 층(270) 위에 배치된 ILD 층에 콘택이 형성될 수 있다. 예를 들어, 콘택은 각자 게이트 구조물(240)과 전기적으로 그리고/또는 물리적으로 커플링되며, 콘택은 각자 n-타입 GAA 트랜지스터 및 p-타입 GAA 트랜지스터의 소스/드레인 영역(특히, 에피택셜 소스/드레인 특징부(260A, 260B))에 전기적으로 그리고/또는 물리적으로 커플링된다. 콘택은 금속과 같은 전도성 재료를 포함한다. 금속은, 알루미늄, 알루미늄 합금(예컨대, 알루미늄/실리콘/구리 합금), 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 텅스텐, 폴리실리콘, 금속 실리사이드, 다른 적합한 금속, 또는 이들의 조합을 포함한다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈럼 실리사이드, 티타늄 실리사이드, 플래티늄 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 일부 구현에서, ILD 층(270) 위에 배치된 ILD 층 및 콘택(예를 들어, ILD 층(270) 및/또는 다른 ILD 층을 통해 연장됨)은 상기에 기재된 MLI 특징부의 일부이다.
제1 영역(202A)에서의 제1 GAA 트랜지스터 및 제2 영역(202B)에서의 제2 GAA 트랜지스터를 포함하는 다양한 회로 컴포넌트를 전기적으로 접속시키도록 기판(202)의 전면으로부터 GAA 트랜지스터 위에 상호접속 구조물을 형성하기 위한 다양한 프로세싱 단계와 같은, 다른 제조 프로세스가 워크피스(200)에 적용될 수 있고, 상기에 기재된 프로세스 전에, 동안 또는 후에 구현될 수 있다. 상호접속 구조물은 수평 라우팅을 제공하도록 다수의 금속 층(예컨대, 하부에서 상부 금속 층으로 제1 금속 층, 제2 금속 층, 제3 금속 층 등)에 분포된 금속 라인, 콘택 특징부(기판과 제1 금속 층 사이에), 및 수직 라우팅을 제공하기 위한 비아 특징부(금속 층 사이에)를 포함한다. 멀티게이트 디바이스(200)는 또한, 다른 전도성 특징부(예컨대, 재배선 층 또는 RDL), 실링 효과를 제공하기 위한 패시베이션 층(들) 및/또는 멀티게이트 디바이스(200)와 상호접속 구조물 상에 형성될 회로 보드(예컨대, 인쇄 회로 기판) 사이의 인터페이스를 제공하기 위한 본딩 구조물과 같은 다른 컴포넌트를 포함한다.
일부 실시예에서, 소스/드레인 특징부는 다른 적합한 방법에 의해 형성될 수 있다. 예를 들어, 방법은, 소스/드레인 영역을 리세싱하기 위한 제1 에칭; 유전체 핀의 측벽 상에 하나 이상의 희생 재료 층을 퇴적하기 위한 퇴적 프로세스; 및 하나 이상의 반도체 재료의 에피택셜 성장을 포함한다. 방법은, 에피택셜 성장된 소스/드레인 특징부와 인접한 유전체 핀 사이에 에어갭을 남기며 퇴적된 희생 재료 층을 제거하기 위한 제2 에칭을 더 포함한다. 퇴적은 최종 S/D 특징부가 바 또는 롤리팝 형의 형상을 갖도록 원하는 형상으로 희생 층을 형성하도록 설계된다. 예를 들어, 퇴적은, 컨포멀 퇴적인 것(예컨대, 원자층 퇴적), 보다 방향성인 퇴적인 또다른 것(예컨대, 상향식 퇴적, 또는 더 높은 바이어스 전력을 이용한 플라즈마 퇴적) 및 측방향 퇴적이 더 많은 또다른 것과 같이, 각자의 퇴적 특성을 갖도록 제어된 하나 이상의 퇴적 프로세스를 포함할 수 있다. 일부 실시예에서, 퇴적된 층은, 예컨대 퇴적된 유전체 층의 상부 부분에 틸트된 플라즈마 트리트먼트를 수행한 다음, 퇴적된 유전체 층의 하부 부분을 부분적으로 제거하기 위한 또다른 에칭 프로세스와 같이, 적합한 프로세스에 의해 원하는 형상을 달성하도록 트리밍된다.
본 개시는 많은 다양한 실시예에 대하여 멀티게이트 디바이스 및 이의 제조 방법을 제공한다. 예시적인 멀티게이트 디바이스는, 채널 층(215') 각각을 감싸며 대응하는 채널 층의 4개 코너에서 더 측방향으로 연장되는 것과 같은, 개질된 프로파일을 갖는 게이트 스택을 포함한다. 게이트 연장부는 내부 스페이서를 부분적으로 감싸도록 연장되며, 채널 층의 대응하는 영역에 추가적인 게이트 제어를 제공한다.
다양한 실시예에서 개시된 디바이스 구조물 및 이의 제조 방법을 구현함으로써, 아래의 기재되는 이점 중의 일부가 존재할 수 있다. 그러나, 여기에 개시된 상이한 실시예들은 상이한 이점들을 제공하고 어떠한 특정 이점도 모든 실시예에 반드시 요구되는 것은 아님을 이해하여야 한다. 하나의 예로서, 게이트 연장부는 코너에 있는 채널 층의 부분에 추가적인 게이트 제어를 추가하고, 따라서 GAA 트랜지스터의 회로 성능을 향상시키며, 이는 온 전류 Ion을 증가시키고, 오프 전류 Ioff를 감소시키고, 단채널 효과를 감소시키고, 임계치 미만 누설을 감소시키는 것을 포함한다.
하나의 예시적인 양상에서, 본 개시는 반도체 구조물을 제공한다. 반도체 구조물은, 기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ; 상기 핀 영역 상에 배치된 게이트 스택 - 상기 게이트 스택은 상기 다수의 채널 각각을 감싸고 있으며, 내부 스페이서와 중첩되도록 측방향으로 연장되는 게이트 연장부를 포함함 - ; 및 상기 핀 영역 상에 형성된 한 쌍의 소스/드레인(S/D) 특징부로서, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는, 상기 S/D 특징부를 포함한다.
또다른 예시적인 양상에서, 본 개시는 반도체 제조 방법을 제공한다. 방법은, 기판 상에 반도체 스택을 형성하는 단계 - 상기 반도체 스택은 교대로 적층되어 있는 제1 반도체 층과 제2 반도체 층을 포함하며, 상기 제2 반도체 층의 각각은 구배 조성을 포함함 - ; 핀 영역을 형성하도록 상기 반도체 스택을 패터닝하는 단계; 상기 핀 영역 상에 배치된 더미 게이트 스택을 형성하는 단계; 상기 핀 영역 상에, 상기 더미 게이트 스택이 개재된 소스/드레인(S/D) 특징부를 형성하는 단계; 층간 유전체 층(ILD) 층에서의 게이트 트렌치가 되도록, 상기 더미 게이트 스택을 제거하는 단계; 상기 제1 반도체 층을 선택적으로 제거하도록 상기 게이트 트렌치에서 제1 에칭 프로세스를 수행하는 단계; 상기 게이트 트렌치에서 상기 제2 반도체 층에 제2 에칭 프로세스를 수행함으로써 상기 게이트 트렌치를 측방향으로 연장시키고 게이트 스페이서 아래의 언더컷을 형성하는 단계; 및 상기 게이트 트렌치에 게이트 스택 및 게이트 연장부를 형성하는 단계 - 상기 게이트 스택은 상기 제2 반도체 층의 각각을 감싸고, 상기 게이트 연장부는 상기 언더컷에 삽입됨 - 를 포함한다.
또 다른 예시적인 양상에서, 본 개시는 반도체 구조물을 제공한다. 반도체 구조물은, 기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ; 상기 핀 영역 상에 배치되며, 상기 다수의 채널 각각을 감싸는 게이트 스택; 상기 게이트 스택의 측벽 상에 배치된 게이트 스페이서; 상기 핀 영역 상에 형성되며, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는 소스/드레인(S/D) 특징부; 및 상기 S/D 특징부의 측벽 상에 배치되고, 상기 게이트 스페이서 아래에 있는 내부 스페이서 - 상기 게이트 스택은 상기 내부 스페이서를 부분적으로 감싸도록 측방향으로 연장됨 - 를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 구조물에 있어서,
기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ;
상기 핀 영역 상에 배치된 게이트 스택 - 상기 게이트 스택은 상기 다수의 채널 각각을 감싸고 있으며, 내부 스페이서와 중첩되도록 측방향으로 연장되는 게이트 연장부(extensions)를 포함함 - ; 및
상기 핀 영역 상에 형성된 한 쌍의 소스/드레인(S/D; source/drain) 특징부로서, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는, 상기 S/D 특징부
를 포함하는, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 게이트 연장부 중 하나는 상기 내부 스페이서와 부분적으로 중첩되도록 상기 채널 중 하나의 채널의 상부 표면 상에 측방향으로 연장되는 것인, 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 게이트 연장부 중 하나는 상기 내부 스페이서와 부분적으로 중첩되도록 상기 채널 중 하나의 채널의 하부 표면 상에 측방향으로 연장되는 것인, 반도체 구조물.
실시예 4. 실시예 1에 있어서,
상기 게이트 스택의 측벽 상에 배치되며, 각각이 측방향으로 제1 치수 L1에 걸쳐 있는(span) 게이트 스페이서; 및
상기 게이트 스페이서 바로 아래에 있고, 상기 S/D 특징부의 측벽 상에 배치된 상기 내부 스페이서
를 더 포함하고,
상기 게이트 스택의 게이트 연장부 각각은 측방향으로 상기 제1 치수 L1보다 작은 제2 치수 L2에 걸쳐 있는 것인, 반도체 구조물.
실시예 5. 실시예 4에 있어서,
비 L2/L1은 50% 미만인 것인, 반도체 구조물.
실시예 6. 실시예 5에 있어서,
비 L2/L1은 10% 내지 30% 범위인 것인, 반도체 구조물.
실시예 7. 실시예 4에 있어서,
상기 내부 스페이서의 각각은 수직으로 제3 치수 L3에 걸쳐 있고,
상기 게이트 스택의 게이트 연장부 각각은 수직으로 상기 제3 치수 L3보다 작은 제4 치수 L4에 걸쳐 있는 것인, 반도체 구조물.
실시예 8. 실시예 7에 있어서,
비 L4/L3은 30% 미만인 것인, 반도체 구조물.
실시예 9. 실시예 8에 있어서,
비 L4/L3은 10% 내지 20% 범위인 것인, 반도체 구조물.
실시예 10. 실시예 1에 있어서,
상기 게이트 스택은 상기 내부 스페이서 중 최하부 내부 스페이서 아래에 측방향으로 연장되며 상기 기판 상에 바로 배치된 것인, 반도체 구조물.
실시예 11. 실시예 1에 있어서,
상기 채널의 각각은, 상기 게이트 스택 바로 아래에 있는 제1 세그먼트, 및 상기 게이트 스페이서 바로 아래에 있으며 상기 S/D 특징부 중 하나에 접촉하는 제2 세그먼트를 포함하고,
상기 제1 세그먼트는 수직으로 제1 치수 D1에 걸쳐 있고,
상기 제2 세그먼트는 수직으로 상기 제1 치수 D1보다 큰 제2 치수 D2에 걸쳐있는 것인, 반도체 구조물.
실시예 12. 실시예 11에 있어서,
비 D1/D2는 30% 내지 40% 범위인 것인, 반도체 구조물.
실시예 13. 방법에 있어서,
기판 상에 반도체 스택을 형성하는 단계 - 상기 반도체 스택은 교대로 적층되어 있는 제1 반도체 층과 제2 반도체 층을 포함하며, 상기 제2 반도체 층의 각각은 구배 조성을 포함함 - ;
핀 영역을 형성하도록 상기 반도체 스택을 패터닝하는 단계;
상기 핀 영역 상에 배치된 더미 게이트 스택을 형성하는 단계;
상기 핀 영역 상에, 상기 더미 게이트 스택이 개재된 소스/드레인(S/D) 특징부를 형성하는 단계;
층간 유전체 층(ILD; interlayer dielectric) 층에서의 게이트 트렌치가 되도록, 상기 더미 게이트 스택을 제거하는 단계;
상기 제1 반도체 층을 선택적으로 제거하도록 상기 게이트 트렌치에서 제1 에칭 프로세스를 수행하는 단계;
상기 게이트 트렌치에서 상기 제2 반도체 층에 제2 에칭 프로세스를 수행함으로써 상기 게이트 트렌치를 측방향으로 연장시키고 게이트 스페이서 아래의 언더컷을 형성하는 단계; 및
상기 게이트 트렌치에 게이트 스택 및 게이트 연장부를 형성하는 단계 - 상기 게이트 스택은 상기 제2 반도체 층의 각각을 감싸고, 상기 게이트 연장부는 상기 언더컷에 삽입됨 -
를 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 제2 에칭 프로세스는 복수의 사이클을 더 포함하는 순환 프로세스를 포함하며, 각각의 사이클은:
희생 SiGe 막을 SiGe 산화물로 산화시키도록 DIO3를 함유한 제1 화학물질을 적용하고;
상기 SiGe 산화물을 제거하도록 NH4OH를 함유한 제2 화학물질을 적용하는 것
을 포함하는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 제2 반도체 층의 각각은 구배 게르마늄 농도를 갖는 실리콘 게르마늄을 포함하고,
상기 제2 에칭 프로세스는 게르마늄에 대한 제1 에칭 속도 및 실리콘에 대한 제2 에칭 속도를 갖는 에천트를 사용하며, 상기 제2 에칭 속도는 상기 제1 에칭 속도보다 작은 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 제2 반도체 층의 각각은, 상부 표면 및 하부 표면 상에서의 최대 게르마늄 농도, 및 상기 상부 표면과 상기 하부 표면 사이의 중간에서의 최소 게르마늄 농도를 포함하는 것인, 방법.
실시예 17. 실시예 13에 있어서,
상기 기판은 실리콘 게르마늄 기판이고, 구배 농도를 갖는 실리콘 게르마늄 층을 포함하는 것인, 방법.
실시예 18. 반도체 구조물에 있어서,
기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ;
상기 핀 영역 상에 배치되며, 상기 다수의 채널 각각을 감싸는 게이트 스택;
상기 게이트 스택의 측벽 상에 배치된 게이트 스페이서;
상기 핀 영역 상에 형성되며, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는 소스/드레인(S/D) 특징부; 및
상기 S/D 특징부의 측벽 상에 배치되고, 상기 게이트 스페이서 아래에 있는 내부 스페이서 - 상기 게이트 스택은 상기 내부 스페이서를 부분적으로 감싸도록 측방향으로 연장됨 -
를 포함하는, 반도체 구조물.
실시예 19. 실시예 18에 있어서,
상기 게이트 스페이서의 각각은 측방향으로 제1 치수 L1에 걸쳐 있고,
상기 게이트 스택의 연장된 부분 각각은 측방향으로 상기 제1 치수 L1보다 작은 제2 치수 L2에 걸쳐 있고,
상기 채널의 각각은, 상기 게이트 스택 바로 아래에 있는 제1 세그먼트, 및 상기 게이트 스페이서 바로 아래에 있으며 상기 S/D 특징부 중 하나에 접촉하는 제2 세그먼트를 포함하고,
상기 제1 세그먼트는 수직으로 제1 치수 D1에 걸쳐 있고,
상기 제2 세그먼트는 수직으로 상기 제1 치수 D1보다 큰 제2 치수 D2에 걸쳐있는 것인, 반도체 구조물.
실시예 20. 실시예 18에 있어서,
상기 게이트 스택은 상기 내부 스페이서 중 최하부 내부 스페이서 아래에 측방향으로 연장되며 상기 기판 상에 바로 배치되는 것인, 반도체 구조물.

Claims (10)

  1. 반도체 구조물에 있어서,
    기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ;
    상기 핀 영역 상에 배치된 게이트 스택 - 상기 게이트 스택은 상기 다수의 채널 각각을 감싸고 있으며, 내부 스페이서와 중첩되도록 측방향으로 연장되는 게이트 연장부(extensions)를 포함함 - ; 및
    상기 핀 영역 상에 형성된 한 쌍의 소스/드레인(S/D; source/drain) 특징부로서, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는, 상기 S/D 특징부
    를 포함하는, 반도체 구조물.
  2. 청구항 1에 있어서,
    상기 게이트 연장부 중 하나는 상기 내부 스페이서와 부분적으로 중첩되도록 상기 채널 중 하나의 채널의 상부 표면 상에 측방향으로 연장되는 것인, 반도체 구조물.
  3. 청구항 2에 있어서,
    상기 게이트 연장부 중 하나는 상기 내부 스페이서와 부분적으로 중첩되도록 상기 채널 중 하나의 채널의 하부 표면 상에 측방향으로 연장되는 것인, 반도체 구조물.
  4. 청구항 1에 있어서,
    상기 게이트 스택의 측벽 상에 배치되며, 각각이 측방향으로 제1 치수 L1에 걸쳐 있는(span) 게이트 스페이서; 및
    상기 게이트 스페이서 바로 아래에 있고, 상기 S/D 특징부의 측벽 상에 배치된 상기 내부 스페이서
    를 더 포함하고,
    상기 게이트 스택의 게이트 연장부 각각은 측방향으로 상기 제1 치수 L1보다 작은 제2 치수 L2에 걸쳐 있는 것인, 반도체 구조물.
  5. 청구항 4에 있어서,
    비 L2/L1은 50% 미만인 것인, 반도체 구조물.
  6. 청구항 4에 있어서,
    상기 내부 스페이서의 각각은 수직으로 제3 치수 L3에 걸쳐 있고,
    상기 게이트 스택의 게이트 연장부 각각은 수직으로 상기 제3 치수 L3보다 작은 제4 치수 L4에 걸쳐 있는 것인, 반도체 구조물.
  7. 청구항 1에 있어서,
    상기 게이트 스택은 상기 내부 스페이서 중 최하부 내부 스페이서 아래에 측방향으로 연장되며 상기 기판 상에 바로 배치된 것인, 반도체 구조물.
  8. 청구항 1에 있어서,
    상기 채널의 각각은, 상기 게이트 스택 바로 아래에 있는 제1 세그먼트, 및 상기 게이트 스페이서 바로 아래에 있으며 상기 S/D 특징부 중 하나에 접촉하는 제2 세그먼트를 포함하고,
    상기 제1 세그먼트는 수직으로 제1 치수 D1에 걸쳐 있고,
    상기 제2 세그먼트는 수직으로 상기 제1 치수 D1보다 큰 제2 치수 D2에 걸쳐있는 것인, 반도체 구조물.
  9. 방법에 있어서,
    기판 상에 반도체 스택을 형성하는 단계 - 상기 반도체 스택은 교대로 적층되어 있는 제1 반도체 층과 제2 반도체 층을 포함하며, 상기 제2 반도체 층의 각각은 구배 조성(gradient composition)을 포함함 - ;
    핀 영역을 형성하도록 상기 반도체 스택을 패터닝하는 단계;
    상기 핀 영역 상에 배치된 더미 게이트 스택을 형성하는 단계;
    상기 핀 영역 상에, 상기 더미 게이트 스택이 개재된 소스/드레인(S/D) 특징부를 형성하는 단계;
    층간 유전체 층(ILD; interlayer dielectric) 층에서의 게이트 트렌치가 되도록, 상기 더미 게이트 스택을 제거하는 단계;
    상기 제1 반도체 층을 선택적으로 제거하도록 상기 게이트 트렌치에서 제1 에칭 프로세스를 수행하는 단계;
    상기 게이트 트렌치에서 상기 제2 반도체 층에 제2 에칭 프로세스를 수행함으로써 상기 게이트 트렌치를 측방향으로 연장시키고 게이트 스페이서 아래의 언더컷을 형성하는 단계; 및
    상기 게이트 트렌치에 게이트 스택 및 게이트 연장부를 형성하는 단계 - 상기 게이트 스택은 상기 제2 반도체 층의 각각을 감싸고, 상기 게이트 연장부는 상기 언더컷에 삽입됨 -
    를 포함하는, 방법.
  10. 반도체 구조물에 있어서,
    기판 상에 형성된 핀 영역 - 상기 핀 영역은 상기 기판 상에 수직으로 적층된 다수의 채널을 포함함 - ;
    상기 핀 영역 상에 배치되며, 상기 다수의 채널 각각을 감싸는 게이트 스택;
    상기 게이트 스택의 측벽 상에 배치된 게이트 스페이서;
    상기 핀 영역 상에 형성되며, 상기 게이트 스택이 개재되고 상기 다수의 채널과 접속되는 소스/드레인(S/D) 특징부; 및
    상기 S/D 특징부의 측벽 상에 배치되고, 상기 게이트 스페이서 아래에 있는 내부 스페이서 - 상기 게이트 스택은 상기 내부 스페이서를 부분적으로 감싸도록 측방향으로 연장됨 -
    를 포함하는, 반도체 구조물.
KR1020220096161A 2021-10-14 2022-08-02 가공된 게이트를 갖는 멀티게이트 디바이스 구조물 KR20230053500A (ko)

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