JP2006339326A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供する。
【解決手段】第1の活性領域R10と第2の活性領域R20との間に形成されている溝型素子分離領域2のうち、ゲート電極4abの両側に位置する領域の一方側に凹部2Aが形成されている。この凹部2Aは、ソース・ドレイン領域6aとソース・ドレイン領域6bに挟まれている。そして、絶縁性サイドウォール5abの側方下に位置する溝型素子分離領域2に設けられた凹部2Aの側壁上にはシリサイド層7dがサイドウォール形状に形成されている。このシリサイド層7dは、シリサイド層7a及びシリサイド層7bと一体的に形成されている。これにより、ソース・ドレイン領域6aとソース・ドレイン領域6bは、シリサイド層7a,7b,7dを介して電気的に接続されている。
【選択図】図1
【解決手段】第1の活性領域R10と第2の活性領域R20との間に形成されている溝型素子分離領域2のうち、ゲート電極4abの両側に位置する領域の一方側に凹部2Aが形成されている。この凹部2Aは、ソース・ドレイン領域6aとソース・ドレイン領域6bに挟まれている。そして、絶縁性サイドウォール5abの側方下に位置する溝型素子分離領域2に設けられた凹部2Aの側壁上にはシリサイド層7dがサイドウォール形状に形成されている。このシリサイド層7dは、シリサイド層7a及びシリサイド層7bと一体的に形成されている。これにより、ソース・ドレイン領域6aとソース・ドレイン領域6bは、シリサイド層7a,7b,7dを介して電気的に接続されている。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関するものである。
近年、LSIの高集積化、高速動作化、又は低電圧化等の進展に伴って、MISFETのゲート電極、配線、及び活性領域等の微細化が進行しつつある。特に、複数のMISトランジスタ間の相互接続配線の微細化が重要になってきている。
従来、隣接する複数のMISトランジスタのソース領域間、あるいは、ドレイン領域間を接続する場合、半導体基板上に形成された層間絶縁膜に各ソース領域あるいは各ドレイン領域に到達するように形成されたコンタクトホール内に導電材料からなるコンタクトプラグを形成した後、層間絶縁膜上に各コンタクトプラグに接続する配線を設けて接続する(例えば、特許文献1参照)。
特開平1−243576号公報
しかしながら、前述した従来の半導体装置によると、各ソース領域、あるいは、各ドレイン領域上にコンタクトホール及びコンタクトプラグを形成し、且つ、各コンタクトプラグ間を接続する配線を層間絶縁膜上に形成する必要がある。
この場合、各ソース領域、あるいは、各ドレイン領域の面積は、コンタクトホールの大きさ、コンタクトホールの合わせマージン、ゲート電極からの距離、素子分離領域からの距離等によって決まるため、微細化には限界があるという課題がある。
本発明の目的は、活性領域の微細化が図れ、且つ、隣接する活性領域間を自己整合的に接続できる半導体装置及びその製造方法を提供することにある。
本発明の半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域によって区画された半導体基板からなる第1の活性領域及び第2の活性領域と、第1の活性領域と前記第2の活性領域の間に位置する素子分離領域に形成された凹部と、第1の活性領域上に形成された第1のシリサイド層と、第2の活性領域上に形成された第2のシリサイド層と、素子分離領域における凹部の側壁上に形成された第3のシリサイド層とを備え、第1のシリサイド層と第2のシリサイド層は、第3のシリサイド層によって電気的に接続されている。
上記半導体装置において、第1の活性領域、第2の活性領域、及び第1の活性領域と第2の活性領域の間に位置する素子分離領域の上に跨って形成された第1のゲート電極と、第1のゲート電極の側面上に形成された第1の絶縁性サイドウォールとを備え、素子分離領域における凹部は、第1のゲート電極の両側面に形成された第1の絶縁性サイドウォールのうちの一方側の側方下に位置する素子分離領域に形成されている。
上記半導体装置において、第3のシリサイド層は、第1の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に形成されている。
上記半導体装置において、第1の活性領域、第2の活性領域、及び第1の活性領域と第2の活性領域の間に位置する素子分離領域の上に跨って形成された第2のゲート電極と、第2のゲート電極の側面上に形成された第2の絶縁性サイドウォールとを備え、素子分離領域における凹部は、第1の絶縁性サイドウォールと第2の絶縁性サイドウォールとの間に位置する素子分離領域に形成されている。
上記半導体装置において、第2の絶縁性サイドウォールの側方下に位置する素子分離領域の凹部の側壁上に、第3のシリサイド層が形成されている。
上記半導体装置において、第1の活性領域と第2の活性領域の間に位置する素子分離領域の幅は、0.5μm以下である。
本発明の半導体装置の製造方法は、半導体基板に、第1の活性領域と第2の活性領域と区画する素子分離領域を形成する工程(a)と、第1の活性領域と第2の活性領域の間に位置する素子分離領域に凹部を形成する工程(b)と、凹部の側壁にシリコン層を選択的に形成する工程(c)と、工程(c)の後に、基板上に高融点金属を形成する工程(d)と、工程(d)の後に、熱処理によって、第1の活性領域及び第2の活性領域のシリコンと高融点金属とを反応させて、第1のシリサイド層及び第2のシリサイド層を形成すると共に、シリコン層のシリコンと高融点金属とを反応させて凹部の側壁上に第3のシリサイド層を形成する工程(e)とを備えている。
上記半導体装置の製造方法において、工程(a)の後で工程(b)の前に、第1の活性領域、第2の活性領域、及び第1の活性領域と第2の活性領域の間に位置する素子分離領域の上に跨る第1のゲート電極を形成する工程(f)と、第1のゲート電極の側面上に第1の絶縁性サイドウォールを形成する工程(g)とをさらに備え、工程(b)では、第1のゲート電極の両側面に形成された第1の絶縁性サイドウォールのうちの一方側の側方下に位置する素子分離領域に凹部を形成する。
上記半導体装置の製造方法において、工程(c)では、第1の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上にシリコン層が形成され、工程(e)では、第1の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に第3のシリサイド層が形成されている。
上記半導体装置の製造方法において、工程(f)では、第1の活性領域、第2の活性領域、及び第1の活性領域と第2の活性領域の間に位置する素子分離領域の上に第2のゲート電極を形成し、工程(e)では、第2のゲート電極の側面上に第2の絶縁性サイドウォールを形成し、工程(b)では、第1の絶縁性サイドウォールと第2の絶縁性サイドウォールとの間に位置する素子分離領域に凹部を形成する。
上記半導体装置の製造方法において、工程(c)では、第2の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上にシリコン層が形成され、工程(e)では、第2の絶縁性サイドウォールの側方下に位置する素子分離領域における凹部の側壁上に第3のシリサイド層が形成されている。
上記半導体装置の製造方法において、工程(c)では、半導体基板からなる第1の活性領域及び第2の活性領域をスパッタリングすることによりシリコン層を形成する。
本発明によると、第1の活性領域と第2の活性領域の間に位置する素子分離領域に形成された凹部の側壁上に形成した第3のシリサイド層によって、第1の活性領域上に形成された第1のシリサイド層と第2の活性領域上に形成された第2のシリサイド層とを電気的に接続することができる。これにより、第1の活性領域及び第2の活性領域にコンタクトホール及びコンタクトプラグを形成しなくても電気的に接続できるため、活性領域の微細化を図ることができる。
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図1(a)〜(e)は、本発明の第1の実施形態に係る半導体装置を示す構成図であり、(a)は平面図、(b)は(a)におけるA−A箇所を示す断面図、(c)は(a)におけるB−B箇所を示す断面図、(d)は(a)におけるC−C箇所を示す断面図、(e)は(a)におけるD−D箇所を示す断面図である。なお、図1(a)〜(c)において、左側に第1のn型MISトランジスタ形成領域ATR1、中央に第2のn型MISトランジスタ形成領域ATR2、右側に第3のn型MISトランジスタ形成領域ATR3を示している。
図1(a)〜(d)に示すように、第1のn型MISトランジスタ形成領域ATR1には、p型の半導体基板1に形成された溝型素子分離領域2によって囲まれた第1の活性領域R10と、半導体基板1からなる第1の活性領域R10上に形成されたゲート絶縁膜3aと、ゲート絶縁膜3a上に形成されたゲート電極4abと、ゲート電極4abの側面上に形成された絶縁性サイドウォール5abと、ゲート電極4abの側方下に位置する活性領域R10に形成されたn型のソース・ドレイン領域6aと、絶縁性サイドウォール5abの側方下に位置するソース・ドレイン領域6a上に形成されたシリサイド層7aと、ゲート電極4ab上に形成されたシリサイド層7eを有する第1のn型MIS型トランジスタが形成されている。
第2のn型MISトランジスタ形成領域ATR2には、p型の半導体基板1に形成された溝型素子分離領域2によって囲まれた第2の活性領域R20と、半導体基板1からなる第2の活性領域R20上に形成されたゲート絶縁膜3bと、ゲート絶縁膜3b上に形成されたゲート電極4abと、ゲート電極4abの側面上に形成された絶縁性サイドウォール5abと、ゲート電極4abの側方下に位置する活性領域R20に形成されたn型のソース・ドレイン領域6bと、絶縁性サイドウォール5abの側方下に位置するソース・ドレイン領域6b上に形成されたシリサイド層7bと、ゲート電極4ab上に形成されたシリサイド層7eを有する第2のn型MIS型トランジスタが形成されている。ここで、第1のn型MIS型トランジスタと第2のn型MIS型トランジスタは、ゲート電極4ab、シリサイド層7e及び絶縁性サイドウォール5abが一体化形成されており、共通のゲート電極を用いた構成になっている。
第3のn型MISトランジスタ形成領域ATR3には、p型の半導体基板1に形成された溝型素子分離領域2によって囲まれた第3の活性領域R30と、半導体基板1からなる第3の活性領域R30上に形成されたゲート絶縁膜3cと、ゲート絶縁膜3c上に形成されたゲート電極4cと、ゲート電極4cの側面上に形成された絶縁性サイドウォール5cと、ゲート電極4cの側方下に位置する活性領域R30に形成されたn型のソース・ドレイン領域6cと、絶縁性サイドウォール5cの側方下に位置するソース・ドレイン領域6c上に形成されたシリサイド層7cと、ゲート電極4c上に形成されたシリサイド層7fを有する第3のn型MIS型トランジスタが形成されている。ここで、第3のn型MIS型トランジスタのゲート電極4cは、第1のn型MIS型トランジスタ及び第2のn型MIS型トランジスタの共通ゲート電極4abとは分離して形成されている。
そして、図1(a)、(c)、(e)に示すように、第1の活性領域R10と第2の活性領域R20との間に形成されている溝型素子分離領域2のうち、ゲート電極4abの両側に位置する領域の一方側に所望の深さを有する凹部2Aが形成されている。すなわち、ソース・ドレイン領域6aとソース・ドレイン領域6bに挟まれている溝型素子分離領域2のうち、一方側に凹部2Aが形成されている。そして、絶縁性サイドウォール5abの側方下に位置する溝型素子分離領域2に設けられた凹部2Aの側壁上にはシリサイド層7dがサイドウォール形状に形成されている。このシリサイド層7dは、シリサイド層7a及びシリサイド層7bと一体的に形成されている。これにより、ソース・ドレイン領域6aとソース・ドレイン領域6bは、シリサイド層7a,7b,7dを介して電気的に接続されている。このとき、第1の活性領域R10と第2の活性領域R20との間の分離幅が0.5μm以下であれば、溝型素子分離領域2に設けられた凹部2Aの側壁上にはシリサイド層7dを自己整合的に形成することができる。なお、ゲート電極4ab、4cは、多結晶シリコン膜あるいはアモルファスシリコン膜などのシリコン層を用いて形成する。
以下、図1に示す本発明の第1の実施形態に係る半導体装置の製造方法について図2を用いて説明する。図2(a)〜(d)は、図1に示す本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。図2において、左側に図1(a)におけるC−C箇所を示す断面図、右側に図1(a)におけるD−D箇所を示す断面図を示している。ここでは、図1における第1のn型MIS型トランジスタを用いて説明するが、図1における第2のn型MIS型トランジスタ及び第3のn型MIS型トランジスタも同様に形成される。
まず、図2(a)に示す工程で、p型の半導体基板1にシリコン酸化膜からなる溝型素子分離領域2、ゲート絶縁膜3a、シリコン層からなるゲート電極4ab、絶縁性サイドウォール5ab及びn型のソース・ドレイン領域6aを順次形成する。
次に、図2(b)に示す工程で、半導体基板1上に、図1(a)に示されている第1の活性領域R10と第2の活性領域R20との間に形成されている溝型素子分離領域2のうち、ゲート電極4abの両側に位置する領域の一方側上に開口を有するレジスト8を形成する。このとき、ソース・ドレイン領域6a,6b上の一部にレジスト8の開口8aが形成されても良い。その後、レジスト8をエッチングマスクにして、溝型素子分離領域2のシリコン酸化膜をエッチングして深さ20nmの凹部2Aを形成する。
次に、図2(c)に示す工程で、レジスト8を除去した後、ソース・ドレイン領域6a及びゲート電極4abのシリコン表面を清浄するために、イオンプラズマにより露出しているシリコン層の表面をスパッタする。このとき、スパッタリングされたシリコンが溝型素子分離領域2の凹部2Aの側壁上に再付着してシリコン層10が形成される。その後、半導体基板1上の全面に、コバルトまたはチタンあるいはニッケルなどの高融点金属膜11を形成する。
次に、図2(d)に示す工程で、第1の熱処理によりソース・ドレイン領域6a、ゲート電極4ab及びシリコン層10のシリコンと高融点金属膜11とを反応させてシリサイド層を形成した後、未反応で残存する高融点金属膜11を除去する。その後、シリサイド層を安定にするための第2の熱処理を行って、ソース・ドレイン領域6a上及びゲート電極4ab上にシリサイド層7a及びシリサイド層7eを形成するとともに、絶縁性サイドウォール5abの側方下に位置する溝型素子分離領域2に形成された凹部2Aの側壁上にシリサイド層7dを形成する。
本実施形態の半導体装置及びその製造方法によれば、絶縁性サイドウォール5abの側方下に位置する溝型素子分離領域2に設けられた凹部2Aの側壁上に形成されたシリサイド層7dによって、第1のn型MIS型トランジスタのソース・ドレイン領域6a上のシリサイド層7aと第2のn型MIS型トランジスタのソース・ドレイン領域6b上のシリサイド層7bとを電気的に接続することができる。従って、従来のように、素子分離領域を挟んで設けられた2つのMIS型トランジスタのソース・ドレイン領域間をコンタクトプラグ及び配線を用いて接続する必要がないため、半導体装置の高密度、高集積化を図ることができる。
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
以下、本発明の第2の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
図3(a)〜(c)は、本発明の第2の実施形態に係る半導体装置を示す構成図であり、(a)は平面図、(b)は(a)におけるA−A箇所を示す断面図、(c)は(a)におけるB−B箇所を示す断面図である。
図3(a)〜(c)に示すように、この半導体装置は、p型の半導体基板31に形成された溝型素子分離領域32によって囲まれた複数の活性領域R41〜R46と、半導体基板1からなる複数の活性領域R41〜R46上に形成されたゲート絶縁膜33a、33bと、ゲート絶縁膜33a、33b上に形成されたゲート電極34a、34bと、ゲート電極34a、34bの側面上に形成された絶縁性サイドウォール35a、35bと、ゲート電極34a、34bの側方下に位置する複数の活性領域R41〜R46にそれぞれ形成されたn型のソース・ドレイン領域36と、ゲート電極34a上に形成されたシリサイド層37aと、ゲート電極34b上に形成されたシリサイド層37bと、絶縁性サイドウォール35a、35bの側方下に位置するソース・ドレイン領域36上に形成されたシリサイド層37cとを有する。ゲート電極34aとゲート電極34bは、複数の活性領域R41〜R46のそれぞれの上に離間して形成されている。そして、ゲート電極34a及びゲート電極34bは、複数の活性領域R41〜R46に跨って形成された共通のゲート電極となっている。
そして、複数の活性領域R41〜R46のそれぞれの間に形成された溝型素子分離領域32のうち、ゲート電極34aとゲート電極34bとの間に位置する領域に所望の深さを有する凹部32Aが形成されている。また、絶縁性サイドウォール35aと絶縁性サイドウォール35bとの間に位置する溝型素子分離領域32をエッチングして設けられた凹部32Aの側壁上にはシリサイド層37dがサイドウォール形状に形成されている。これにより、複数の活性領域R41〜R46のうち、隣り合う活性領域に形成されたソース・ドレイン領域36がシリサイド層37c、37dを介して電気的に接続されている。このとき、複数の活性領域R41〜R46のそれぞれの間の分離幅が0.5μm以下であれば、溝型素子分離領域32に設けられた凹部32Aの側壁上にはシリサイド層37dを自己整合的に形成することができる。なお、ゲート電極34a、34bは、多結晶シリコン膜あるいはアモルファスシリコン膜などのシリコン層を用いて形成する。
以下、図3に示す本発明の第2の実施形態に係る半導体装置の製造方法について図4を用いて説明する。図4(a)〜(d)は、図3に示す本発明の第2の実施形態に係る半導体装置の製造工程を示す断面図である。図4において、左側に図3(a)におけるA−A箇所を示す断面図、右側に図3(a)におけるB−B箇所を示す断面図を示している。
まず、図4(a)に示す工程で、p型の半導体基板31にシリコン酸化膜からなる溝型素子分離領域32、ゲート絶縁膜33a、33b、シリコン層からなるゲート電極34a、34b、絶縁性サイドウォール35a、35b及びn型のソース・ドレイン領域36を順次形成する。
次に、図4(b)に示す工程で、半導体基板31上に、複数の活性領域R41〜R46(図3(a)参照)の各活性領域の間に形成されている溝型素子分離領域32のうち、絶縁性サイドウォール35a(ゲート電極34a)と絶縁性サイドウォール35b(ゲート電極34b)との間に位置する領域上に開口38aを有するレジスト38を形成する。このとき、絶縁性サイドウォール35aと絶縁性サイドウォール35bとの間に位置するソース・ドレイン領域36上の一部にレジスト38の開口38aが形成されても良い。その後、レジスト38をエッチングマスクにして、溝型素子分離領域32のシリコン酸化膜をエッチングして深さ20nmの凹部32Aを形成する。
次に、図4(c)に示す工程で、レジスト38を除去した後、ソース・ドレイン領域36及びゲート電極34a、34bのシリコン表面を清浄するために、イオンプラズマにより露出しているシリコン層の表面をスパッタする。このとき、スパッタリングされたシリコンが溝型素子分離領域32の凹部32Aの側壁上に再付着してシリコン層39が形成される。その後、半導体基板31上の全面に、コバルトまたはチタンあるいはニッケルなどの高融点金属膜50を形成する。
次に、図4(d)に示す工程で、第1の熱処理によりソース・ドレイン領域36、ゲート電極34a、34b及びシリコン層39のシリコンと高融点金属膜50とを反応させてシリサイド層を形成した後、未反応で残存する高融点金属膜50を除去する。その後、シリサイド層を安定にするための第2の熱処理を行って、ゲート電極34a、ゲート電極34b及びソース・ドレイン領域36上にシリサイド層37a、シリサイド層37b及びシリサイド層37cをそれぞれ形成するとともに、絶縁性サイドウォール35aと絶縁性サイドウォール35bとの間に位置する溝型素子分離領域32に形成された凹部32Aの両側壁上にシリサイド層37dを形成する。
本実施形態の半導体装置及びその製造方法によれば、溝型素子分離領域32における凹部32Aの両側壁上に形成されたシリサイド層37dによって、隣り合う活性領域(例えば、活性領域R41と活性領域R42)上に形成されたシリサイド層37c間を電気的に接続することができる。従って、従来のように、素子分離領域を挟んで設けられた2つのMIS型トランジスタのソース・ドレイン領域間をコンタクトプラグ及び配線を用いて接続する必要がないため、半導体装置の高密度、高集積化を図ることができる。
以上に説明したように、本発明は、隣接する2つの活性領域を電気的に接続する半導体装置に有用である。
1 半導体基板
2 溝型素子分離領域
2A 凹部
3a、3b、3c ゲート絶縁膜
4ab、4c ゲート電極
5ab、5c 絶縁性サイドウォール
6a、6b、6c ソース・ドレイン領域
7a、7b、7c、7d、7e、7f シリサイド層
8 レジスト
8a 開口
10 シリコン層
11 高融点金属膜
31 半導体基板
32 溝型素子分離領域
32A 凹部
33a、33b ゲート絶縁膜
34a、34b ゲート電極
35a、35b 絶縁性サイドウォール
36 ソース・ドレイン領域
37a、37b、37c、37d シリサイド層
38 レジスト
38a 開口
39 シリコン層
50 高融点金属膜
R10、R20、R30 活性領域
R41、R42、R43、R44、R45、R46 活性領域
2 溝型素子分離領域
2A 凹部
3a、3b、3c ゲート絶縁膜
4ab、4c ゲート電極
5ab、5c 絶縁性サイドウォール
6a、6b、6c ソース・ドレイン領域
7a、7b、7c、7d、7e、7f シリサイド層
8 レジスト
8a 開口
10 シリコン層
11 高融点金属膜
31 半導体基板
32 溝型素子分離領域
32A 凹部
33a、33b ゲート絶縁膜
34a、34b ゲート電極
35a、35b 絶縁性サイドウォール
36 ソース・ドレイン領域
37a、37b、37c、37d シリサイド層
38 レジスト
38a 開口
39 シリコン層
50 高融点金属膜
R10、R20、R30 活性領域
R41、R42、R43、R44、R45、R46 活性領域
Claims (12)
- 半導体基板に形成された素子分離領域と、
前記素子分離領域によって区画された前記半導体基板からなる第1の活性領域及び第2の活性領域と、
前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域に形成された凹部と、
前記第1の活性領域上に形成された第1のシリサイド層と、
前記第2の活性領域上に形成された第2のシリサイド層と、
前記素子分離領域における前記凹部の側壁上に形成された第3のシリサイド層とを備え、
前記第1のシリサイド層と前記第2のシリサイド層は、前記第3のシリサイド層によって電気的に接続されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1の活性領域、前記第2の活性領域、及び前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域の上に跨って形成された第1のゲート電極と、
前記第1のゲート電極の側面上に形成された第1の絶縁性サイドウォールとを備え、
前記素子分離領域における前記凹部は、前記第1のゲート電極の両側面に形成された前記第1の絶縁性サイドウォールのうちの一方側の側方下に位置する前記素子分離領域に形成されていることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第3のシリサイド層は、前記第1の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に形成されていることを特徴とする半導体装置。 - 請求項2又は3記載の半導体装置において、
前記第1の活性領域、前記第2の活性領域、及び前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域の上に跨って形成された第2のゲート電極と、
前記第2のゲート電極の側面上に形成された第2の絶縁性サイドウォールとを備え、
前記素子分離領域における前記凹部は、前記第1の絶縁性サイドウォールと前記第2の絶縁性サイドウォールとの間に位置する前記素子分離領域に形成されていることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記第2の絶縁性サイドウォールの側方下に位置する前記素子分離領域の前記凹部の側壁上に、前記第3のシリサイド層が形成されていることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域の幅は、0.5μm以下であることを特徴とする半導体装置。 - 半導体基板に、第1の活性領域と第2の活性領域と区画する素子分離領域を形成する工程(a)と、
前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域に凹部を形成する工程(b)と、
前記凹部の側壁にシリコン層を選択的に形成する工程(c)と、
前記工程(c)の後に、基板上に高融点金属を形成する工程(d)と、
前記工程(d)の後に、熱処理によって、前記第1の活性領域及び前記第2の活性領域のシリコンと前記高融点金属とを反応させて、第1のシリサイド層及び第2のシリサイド層を形成すると共に、前記シリコン層のシリコンと前記高融点金属とを反応させて前記凹部の側壁上に第3のシリサイド層を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(a)の後で前記工程(b)の前に、前記第1の活性領域、前記第2の活性領域、及び前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域の上に跨る第1のゲート電極を形成する工程(f)と、
前記第1のゲート電極の側面上に第1の絶縁性サイドウォールを形成する工程(g)とをさらに備え、
前記工程(b)では、前記第1のゲート電極の両側面に形成された前記第1の絶縁性サイドウォールのうちの一方側の側方下に位置する前記素子分離領域に前記凹部を形成することを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記工程(c)では、前記第1の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記シリコン層が形成され、
前記工程(e)では、前記第1の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記第3のシリサイド層が形成されていることを特徴とする半導体装置の製造方法。 - 請求項8又は9記載の半導体装置の製造方法において、
前記工程(f)では、前記第1の活性領域、前記第2の活性領域、及び前記第1の活性領域と前記第2の活性領域の間に位置する前記素子分離領域の上に第2のゲート電極を形成し、
前記工程(e)では、前記第2のゲート電極の側面上に第2の絶縁性サイドウォールを形成し、
前記工程(b)では、前記第1の絶縁性サイドウォールと前記第2の絶縁性サイドウォールとの間に位置する前記素子分離領域に前記凹部を形成することを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記工程(c)では、前記第2の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記シリコン層が形成され、
前記工程(e)では、前記第2の絶縁性サイドウォールの側方下に位置する前記素子分離領域における前記凹部の側壁上に前記第3のシリサイド層が形成されていることを特徴とする半導体装置の製造方法。 - 請求項7〜11のいずれか1項に記載の半導体装置の製造方法において、
前記工程(c)では、半導体基板からなる前記第1の活性領域及び前記第2の活性領域をスパッタリングすることにより前記シリコン層を形成することを特徴とする半導体装置の製造方法。
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JP2005160980A JP2006339326A (ja) | 2005-06-01 | 2005-06-01 | 半導体装置及びその製造方法 |
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JP2008182055A (ja) * | 2007-01-25 | 2008-08-07 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
KR101376808B1 (ko) * | 2012-06-01 | 2014-03-20 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 반도체 장치 및 반도체 장치를 형성하는 방법 |
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2005
- 2005-06-01 JP JP2005160980A patent/JP2006339326A/ja active Pending
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