KR20130119873A - 파워 소자 및 그 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000012535 impurity Substances 0.000 claims abstract description 133
- 239000007943 implant Substances 0.000 claims abstract description 109
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 150000002500 ions Chemical class 0.000 claims description 45
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 11
- 230000007423 decrease Effects 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 239000010410 layer Substances 0.000 description 217
- 230000015556 catabolic process Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000004308 accommodation Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명의 기술적 사상에 의한 파워 소자 및 그 제조방법은 FS-IGBT의 구조에서 컬렉터 영역과 드리프트 영역 사이에 반도체 기판을 기반으로 하는 필드 스톱층을 구비하고, 필드 스톱층의 두께 조절 및 컬렉터 영역의 불순물 농도 조절이 용이하면서도, 필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공한다. 그 파워 소자는 제1 도전형 반도체 기판을 기반으로 형성된 필드 스톱층; 상기 필드 스톱층 상에 제1 도전형 이온 임플란트를 통해 형성되고 상기 필드 스톱층보다 높은 농도 부분을 구비한 임플란트 필드 스톱층(implanted field stop layer); 상기 임플란트 필드 스톱층 상에 제1 도전형 에피택셜층을 성장시켜 형성되고, 상기 필드 스톱층보다 낮은 농도의 드리프트(drift) 영역; 상기 드리프트 영역의 상부 부분에 형성된 제2 도전형의 베이스 영역; 상기 베이스 영역 내의 표면 부분에 형성된 제1 도전형의 에미터 영역; 상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극; 및 상기 필드 스톱층의 하부에 형성된 제2 도전형의 컬렉터 영역을 포함한다.
Description
본 발명은 파워 소자에 관한 것으로, 특히, 반도체 기판을 필드 스톱층으로 이용하고, 상기 기판 상에 에피택셜층을 성장시켜 드리프트 영역을 형성한 파워 소자 및 그 제조 방법에 관한 것이다.
최근 고전력 MOSFET의 고속 스위칭(switching) 특성과 BJT(Bipolar Junction Transistor)의 대전력 특성을 겸비한 전력 반도체 소자로서, 절연 게이트 바이폴라 트랜지스터(IGBT)가 주목되고 있다. 여러 형태의 IGBT 구조 중 필드 스톱(FS: Field Stop) 형태의 IGBT는 소프트 펀치 쓰루(soft punch through) 형태 또는 얕은 펀치쓰루 형태의 IGBT로 이해될 수 있다. 이러한 FS-IGBT는 NPT(Non-Punch Through) IGBT와 PT IGBT 기술의 조합으로 이해될 수 있으며 이에 따라 이러한 기술들의 장점들, 예컨대, 낮은 포화 컬렉터 전압(Vce,sat), 용이한 병렬 운전, 견고함(ruggedness) 등의 장점을 가질 수 있는 것으로 이해될 수 있다.
그럼에도 불구하고, FS-IGBT를 제조하는 데에는 NPT IGBT의 제조에서 보다 얇은 두께의 평평한 웨이퍼를 요구하고 있으며, 컬렉터 영역에 대한 공핍 영역(depletion region)의 확장을 방지하기 위해서 컬렉터 영역과 N-드리프트(drift) 영역 사이에 n형의 필드 스톱층이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 파워 소자, 예컨대, FS-IGBT의 구조에서 컬렉터 영역과 드리프트 영역 사이에 반도체 기판을 기반으로 하는 필드 스톱층을 구비하고, 필드 스톱층의 두께 조절 및 컬렉터 영역의 불순물 농도 조절이 용이하면서도, 필드 스톱층의 기능이 향상된 파워 소자 및 그 제조 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 도전형 반도체 기판을 기반으로 형성된 필드 스톱층; 상기 필드 스톱층 상에 제1 도전형 이온 임플란트를 통해 형성되고 상기 필드 스톱층보다 높은 농도 부분을 구비한 임플란트 필드 스톱층(implanted field stop layer); 상기 임플란트 필드 스톱층 상에 제1 도전형 에피택셜층을 성장시켜 형성되고, 상기 필드 스톱층보다 낮은 농도의 드리프트(drift) 영역; 상기 드리프트 영역의 상부 부분에 형성된 제2 도전형의 베이스 영역; 상기 베이스 영역 내의 표면 부분에 형성된 제1 도전형의 에미터 영역; 상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극; 및 상기 필드 스톱층의 하부에 형성된 제2 도전형의 컬렉터 영역을 포함하는 파워 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 임플란트 필드 스톱층은, 상기 필드 스톱층으로부터 불순물 농도가 증가하여 제1 부분에서 최대 불순물 농도를 가지며, 상기 제1 부분으로부터 상기 드리프트 영역까지 불순물 농도가 감소할 수 있다.
본 발명의 일 실시예에 있어서, 상기 임플란트 필드 스톱층은 다른 불순물 또는 다른 도핑 에너지로 가지고 형성된 적어도 2개의 층을 구비할 수 있다. 또한, 상기 적어도 2개의 층 중 상기 필드 스톱층에 인접하는 층이 다른 층보다 불순물 농도가 높을 수 있다.
본 발명의 일 실시예에 있어서, 상기 필드 스톱층 및 드리프트 영역 각각은 깊이 방향으로 일정한 농도 프로파일을 가지되, 상기 필드 스톱층이 드리프트 영역보다 농도가 더 높고, 상기 임플란트 필드 스톱층은 상기 필드 스톱층과 상기 드리프트 영역 간의 농도 차를 상쇄시키되, 상기 필드 스톱층보다 높은 농도 영역을 구비할 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 도전형의 반도체 기판을 준비하는 단계; 상기 반도체 기판의 전면 상에 제1 도전형 불순물 이온을 임플란트하여 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 단계; 상기 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 농도의 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계; 상기 드리프트 영역의 표면 일정 영역에 제2 도전형의 베이스 영역을 형성하는 단계; 상기 베이스 영역 표면 일정 영역에 제1 도전형의 에미터 영역을 형성하는 단계; 상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계; 상기 베이스 영역과 에미터 영역 상에 에미터 전극을 형성하는 단계; 상기 반도체 기판의 전면에 반대되는 후면을 연마하여 필드 스톱층을 형성하는 단계; 및 상기 필드 스톱층의 하부 부분에 제2 도전형의 컬렉터 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 임플란트 필드 스톱층을 형성하는 단계에서, 상기 불순물 이온을 임플란트한 후 열처리를 통해 확산시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 베이스 영역 및 에미터 영역은, 해당 이온을 소정 부분에 선택적으로 임플란트하고 열처리를 통해 확산시켜 형성하고, 상기 컬렉터 영역은, 연마된 상기 반도체 기판의 후면에 해당 이온을 임플란트하고 열처리를 통해 확산시켜 형성할 수 있다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 도전형 반도체 기판을 기반으로 형성되고, 깊이 방향으로 일정한 불순물 농도를 갖는 필드 스톱층; 상기 필드 스톱층 상에 제1 도전형 이온 임플란트를 통해 형성되고 깊이 방향으로 불순물 농도가 변하며, 상기 필드 스톱층의 불순물 농도보다 높은 피크 영역을 구비한 임플란트 필드 스톱층; 및 상기 임플란트 필드 스톱층 상에 제1 도전형 에피택셜층을 성장시켜 형성된 드리프트(drift) 영역;을 포함하는 파워 소자를 제공한다.
본 발명의 기술적 사상에 따른 파워 소자 및 그 제조방법은 불순물 이온의 임플란트에 의해 임플란트 필드 스톱층이 형성됨으로써, 임플란트 필드 스톱층의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도조절에 기인하여, 임플란트 필드 스톱층의 두께나 농도 프로파일을 다양하게 조절할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.
본 발명의 기술적 사상에 따른 파워 소자 및 그 제조방법은 임플란트 필드 스톱층이 반도체 기판을 기반으로 하는 필드 스톱층과 별개로 형성됨으로써, 필드 스톱층 하면에 형성되는 컬렉터 영역의 불순물 농도 조절이 용이할 수 있다. 또한, 필드 스톱층(110a)이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.
도 1a 및 1b는 본 발명의 일 실시예들에 따른 파워 소자들에 대한 단면도들이다.
도 2a 및 2b는 도 1a 및 1b의 파워 소자들에 대한 농도 프로파일을 보여주는 그래프들이다.
도 3은 불순물 이온을 달리하여 임플란트 필드 스톱층을 형성한 경우에 각각의 불순물 이온에 따른 농도 프로파일을 보여주는 그래프이다.
도 4 내지 도 11은 도 1a의 파워 소자를 제조하는 과정을 보여주는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 파워 소자들에 대한 단면도이다.
도 2a 및 2b는 도 1a 및 1b의 파워 소자들에 대한 농도 프로파일을 보여주는 그래프들이다.
도 3은 불순물 이온을 달리하여 임플란트 필드 스톱층을 형성한 경우에 각각의 불순물 이온에 따른 농도 프로파일을 보여주는 그래프이다.
도 4 내지 도 11은 도 1a의 파워 소자를 제조하는 과정을 보여주는 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 파워 소자들에 대한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a 및 1b는 본 발명의 일 실시예들에 따른 파워 소자들에 대한 단면도들이다.
도 1a를 참조하면, 본 실시예에 따른 파워 소자(1000)는 필드 스톱층(110), 임플란트 필드 스톱층(120), 드리프트(drift) 영역(130), 베이스 영역(140), 에미터 영역(150) 및 컬렉터 영역(160)을 포함할 수 있다.
필드 스톱층(110)은 반도체 기판을 기반으로 형성될 수 있다. 예컨대, N형의 불순물이 도핑된 N0 반도체 기판을 이용하여 필드 스톱층(110)이 형성될 수 있다. 이때, 반도체 기판은 FS-IGBT(Field Stop-Insulated Gate Bipolar Transistor)에서 필드 스톱층을 형성할 정도의 불순물 농도, 즉, 드리프트 영역 반대쪽의 반도체 기판 표면에 형성되는 P형 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N형 불순물이 도핑된 기판일 수 있다. 필드 스톱층(110) 형성을 위한 N0 반도체 기판의 불순물 농도는, 예컨대 1E14 내지 1E16/cm3 정도일 수 있다.
이와 같이, N0 반도체 기판을 기판으로 한 필드 스톱층(110)은 깊이 방향으로 거의 일정한 농도 프로파일을 가질 수 있다. 즉, 필드 스톱층(110)은 전체적으로 동일한 불순물 농도를 가질 수 있다. 이에 대해서는 도 2a 또는 2b 등에서 확인할 수 있다.
한편, 필드 스톱층(110)은 최초의 반도체 기판이 그대로 이용되는 것이 아니라, 반도체 기판 상면에 임플란트 필드 스톱층(120)이 형성되고, 후면 연마 후 반도체 기판 후면에 컬렉터 영역이 형성되고 난 후에 남은 부분이 필드 스톱층(110)을 구성할 수 있다. 그에 대해서는, 도 4 내지 11 부분의 파워 소자 제조에 관한 설명 부분에서 좀더 명확히 이해될 수 있다.
또한, 필드 스톱층(110)을 구성하는 반도체 기판은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(Czochralski; CZ) 기법에 의해 생산된 기판일 수 있다. 이러한 CZ법에 의한 반도체 기판의 경우, 플롯존(Float Zone; FZ) 기법에 의해 생산되는 기판에 비해 경제성이 있으므로, 경제적인 파워 소자 구현에 기여할 수 있다.
임플란트 필드 스톱층(120)은 필드 스톱층(110) 상에 N형 불순물 이온을 임플란트하여 형성될 수 있다. 구체적으로, N0 반도체 기판의 상부 영역에 N형 불순물 이온을 임플란트하고 열처리를 통해 불순물 이온들을 확산시킴으로써, 임플란트 필드 스톱층(120)이 형성될 수 있다. 이러한 임플란트 필드 스톱층(120)의 불순물 농도는 필드 스톱층(110)의 불순물 농도로부터 최대 불순물 농도까지 점차로 증가하다가, 최대 불순물 농도에서 상부의 드리프트 영역의 불순물 농도까지 점차로 줄어들 수 있다. 예컨대, 임플란트 필드 스톱층(120)의 최대 불순물 농도는 1E15/cm3 내지 1E17/cm3 정도일 수 있다. 물론 최대 불순물 농도가 그에 한정되는 것은 아니다. 임플란트 필드 스톱층(120)의 농도 프로파일은 도 2a 및 2b에서 확인할 수 있다.
임플란트 필드 스톱층(120)의 존재로 인해 필드 스톱층(110)의 두께가 감소될 수 있다. 즉, 종래 N0 반도체 기판으로만 필드 스톱층(110)을 구현하는 경우, 기판 반대쪽으로 컬렉터 영역이 형성되기 때문에, 필드 스톱층(110)의 농도를 증가시키는 것이 제한되고, 그에 따라 필드 스톱층으로 기능하기 위하여 상당히 큰 두께로 필드 스톱층(110)이 형성되었다. 그러나 본 실시예의 파워 소자의 경우는 임플란트 필드 스톱층(120)이 별도로 형성됨으로써, 농도 증가의 제한을 받지 않을 수 있다. 그에 따라 필드 스톱층(110)의 두께를 충분히 감소시킬 수 있고, 결국, 임플란트 필드 스톱층(120)과 필드 스톱층(110) 전체 두께를 종전 필드 스톱층의 두께보다 더 작게 형성할 수 있다. 예컨대, 종전 임플란트 필드 스톱층이 없는 경우, 필드 스톱층은 10 ㎛ 이상으로 형성되었으나, 본 실시예의 파워 소자에서는 필드 스톱층(110)이 수 ㎛ 정도로 형성되고 또한 임플란트 필드 스톱층(120)도 수 ㎛ 정도로 형성됨으로써, 필드 스톱층(110)과 임플란트 필드 스톱층(120)의 전체 두께가 10 ㎛이하로 형성될 수 있다.
한편, 임플란트 필드 스톱층(120)은 P형 컬렉터 영역에서 정공이 드리프트 영역으로 넘어가는 것을 방지하는 장벽 역할을 할 수 있다.
드리프트 영역(130)은 임플란트 필드 스톱층(120) 상에 N형 에피택셜층을 성장시켜 형성될 수 있다. 이러한, 드리프트 영역(130)은 필드 스톱층(110)의 농도에 비해 낮은 농도로 형성될 수 있다. 구체적으로, 드리프트 영역(130)은 N형 파워 소자의 항복 전압에 적합한 농도의 N형 에피택셜층을 임플란트 필드 스톱층(120) 상에 성장시켜 형성될 수 있다. 예컨대, 드리프트 영역(130)은 1E14/cm3 이하의 저농도의 불순물 농도를 가지질 수 있다. 이러한 드리프트 영역(130)은 FS-IGBT에서 요구되는 항복 전압에 따라 두께는 달라질 수 있다. 예컨대, 대략 600V의 항복 전압이 요구될 때, 드리프트 영역(130)은 대략 60㎛ 정도의 두께로 형성될 수 있다.
한편, 드리프트 영역(130)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도를 달리할 수 있다. 그에 따라, 드리프트 영역(130)은 깊이(또는 두께) 방향으로 불순물의 농도 프로파일이 일정하거나 또는 변화할 수 있다. 즉, 드리프트 영역(130)의 불순물 이온의 종류, 임플란트 에너지, 확산 시간 등을 조절함으로써, 드리프트 영역(130) 내의 불순물 농도 프로파일을 변경시킬 수 있다. 본 실시예의 파워 소자에서 드리프트 영역(130)의 농도 프로파일은 깊이 방향을 따라 일정할 수 있다. 드리프트 영역(130)의 농도 프로파일은 도 2a 및 2b에서 확인할 수 있다.
베이스 영역(140) 및 에미터 영역(150)은 드리프트 영역(130)의 상부 표면 부분에 형성될 수 있다. 좀더 구체적으로 설명하면, 베이스 영역(140)은 드리프트 영역(130) 상부 표면 상에 P형 불순물 이온을 선택적으로 임플란트하고 열처리를 통해 확산시켜 형성될 수 있다. 베이스 영역(140)은 P형 고농도(P+) 불순물 영역일 수 있다. 이러한 베이스 영역(140)은 드리프트 영역(130)과 P-N 정션 영역을 형성할 수 있다. 여기서 상기 베이스 영역(140)은 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성할 수 있다(미도시). 여기서 제1 베이스 영역(P++)은 1E19/cm3 정도의 불순물 농도를 가질 수 있고, 제2 베이스 영역(P-)은 1E17/cm3 정도의 불순물 농도를 가질 수 있다.
한편, 에미터 영역(150)은 베이스 영역(140) 내부의 상부 표면 일정 영역에 N형 불순물 이온을 선택적으로 임플란트하고 열처리를 통해 확산시켜 형성될 수 있다. 에미터 영역(150)은 N형 고농도(N+) 불순물 영역일 수 있다. 예컨대, 에미터 영역(150)은 1E18/cm3 내지 1E20/cm3 정도의 불순물 농도를 가질 수 있다.
에미터 전극(200)은 베이스 영역(140) 및 에미터 영역(150)에 걸쳐 형성될 수 있다. 또한, 게이트 전극(300)은 게이트 절연층(310)을 사이에 두고, 드리프트 영역(130), 베이스 영역(140) 및 에미터 영역(150) 상부에 형성될 수 있다. 게이트 전극(300)은 전압 인가를 통해 드리프트 영역(130)과 에미터 영역(150) 사이에 존재하는 베이스 영역(140) 부분에 채널을 설정할 수 있다.
한편, 도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 등을 덮는 절연층 및/또는 패시베이션(passivation)층이 형성될 수 있다.
컬렉터 영역(160)은 필드 스톱층(110) 하부에 형성될 수 있다. 즉, 반도체 기판의 후면이 연마된 후, 반도체 기판 후면에 P형 불순물 이온이 임플란트 되고 열처리를 통해 확산되어 컬렉터 영역(160)이 형성될 수 있다. 컬렉터 영역(160)은 매우 얇은 두께로 형성될 수 있다. 예컨대, 컬렉터 영역(160)은 1㎛ 이하의 두께로 형성될 수 있다. 컬렉터 영역(160)은 P형 고농도(P+) 불순물 영역일 수 있다.
컬렉터 영역(160) 하부 면으로는 컬렉터 전극(400)이 형성될 수 있다.
지금까지 N형 파워 소자를 예시하여 설명하였지만, 해당 영역들의 불순물의 도전형을 바꿈으로써 P형 파워 소자를 구현할 수 있음은 물론이다.
본 실시예의 파워 소자는 불순물 이온의 임플란트에 의해 임플란트 필드 스톱층이 형성됨으로써, 임플란트 필드 스톱층의 불순물 농도가 정교하고 용이하게 제어될 수 있다. 또한, 그러한 정교한 불순물 농도조절에 기인하여, 임플란트 필드 스톱층의 두께나 농도 프로파일을 다양하게 조절할 수 있다. 그에 따라, 본 실시예의 파워 소자는 전기적 특성, 예컨대, 온-오프 스위칭 웨이브폼(waveform)을 현저히 개선하여, 고 스피드 스위칭 특성을 구현할 수 있다.
한편, 임플란트 필드 스톱층이 반도체 기판을 기반으로 하는 필드 스톱층과 별개로 형성됨으로써, 필드 스톱층 하면에 형성되는 컬렉터 영역의 불순물 농도 조절이 용이할 수 있다. 또한, 필드 스톱층(110a)이 반도체 기판을 기반으로 후면 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정은 불필요하다.
도 1b를 참조하면, 본 실시예에 따른 파워 소자(1000a)는 임플란트 필드 스톱층(120a) 부분을 제외하고 도 1a의 파워 소자(1000)와 유사할 수 있다. 즉, 본 실시예의 파워 소자(1000a)에서, 임플란트 필드 스톱층(120a)은 적어도 2개의 층으로 형성될 수 있다. 예컨대, 임플란트 필드 스톱층(120a)은 하부 임플란트 필드 스톱층(122) 및 상부 임플란트 필드 스톱층(124)을 포함할 수 있다. 임플란트 필드 스톱층(120a)은 다른 불순물 및/또는 다른 도핑 에너지를 가지고 적어도 2개의 층으로 형성될 수 있다. 또한, 임플란트 필드 스톱층(120a)을 구성하는 각 층들의 두께나 불순물 농도는 요구되는 파워 소자의 특성에 따라 달라질 수 있다.
다층으로 형성된 임플란트 필드 스톱층(120a)에서, 필드 스톱층(110)에 인접하는 층의 불순물 농도가 다른 층에 비해 높도록 형성될 수 있다. 예컨대, 하부 임플란트 필드 스톱층(122)의 불순물 농도가 및 상부 임플란트 필드 스톱층(124)의 불순물 농도보다 전반적으로 높을 수 있다. 또한, 임플란트 필드 스톱층(120a) 구성하는 층들 중 드리프트 영역(130)과 인접하는 층의 불순물 농도가 필드 스톱층(110)보다 낮도록 형성될 수 있다. 예컨대, 상부 임플란트 필드 스톱층(124) 불순물 농도가 필드 스톱층(110)보다 낮을 수 있다. 그러나, 다층의 임플란트 필드 스톱층(120a)의 불순물 농도가 상기의 내용에 한정되는 것은 아니다.
본 실시예에서, 2개의 층으로 임플란트 필드 스톱층(120a)이 구성되었지만 그 이상의 층으로 구성될 수 있음은 물론이다. 임플란트 필드 스톱층(120a)을 여러 개의 층으로 구성하고 또한 다양한 농도로 형성함으로써, 필드 스톱층으로서의 기능을 향상시킬 수 있다. 또한, 반도체 기판을 기반으로 한 필드 스톱층(110)의 두께를 얇게 할 수 있고, 그에 따라 전체 파워 소자의 사이즈를 축소하는데 기여할 수 있다.
도 2a 및 2b는 도 1a 및 1b의 파워 소자들에 대한 농도 프로파일을 보여주는 그래프들이다.
도 2a는 도 1a의 파워 소자(1000)에 대한 깊이 방향을 따른 농도 프로파일을 보여주는 그래프로서, x축은 깊이를 나타내고 y축은 불순물 농도를 나타낸다. 한편, x축의 깊이는 드리프트 영역(130)의 상면에서부터 컬렉터 영역(160)까지의 깊이를 의미하고, 드리프트 영역(130) 내에 형성된 베이스 영역(140)이나 에미터 영역(150) 부분은 배제된다.
도 2a를 참조하면, N형 에피택셜층으로 성장된 드리프트 영역(130, N-drift)은 깊이 방향을 따라 일정한 불순물 농도를 가짐을 확인할 수 있다. 물론, 전술한 바와 같이 드리프트 영역(130)은 깊이에 따라 불순물 농도가 변하도록 형성될 수 있다.
임플란트 필드 스톱층(120, Im-FS)의 불순물 농도는 드리프트 영역(130)과 접하는 부분에서부터 최대 불순물 농도 부분(A)까지 점차로 증가하다가 다시 점차로 줄어들어 필드 스톱층(110, N0-Sub)의 불순물 농도에 이르게 된다. 임플란트 필드 스톱층(120)은 필드 스톱층(110)과 함께 공핍 영역 확장 방지 기능을 함은 전술한 바와 같다. 또한, 임플란트 필드 스톱층(120)은 필드 스톱층(110)과는 별개로 이온 임플란트에 의해 고농도 부분이 형성될 수 있으므로 공핍 영역 확장 방지에 좀더 효율적이고, 그에 따라 하부의 필드 스톱층(110)의 두께를 최소한으로 하는데 기여할 수 있다.
반도체 기판을 기반으로 하는 필드 스톱층(110, N0-Sub)은 깊이에 따라 일정한 농도를 가지며, 컬렉터 영역(160, Col)과 접하는 부분에서 급격히 농도가 감소한다. 한편, 컬렉터 영역(160, Col)의 농도는 필드 스톱층(110, N0-Sub)과 접하는 부분에서부터 급격히 증가되어 P형 고농도(P+) 불순물 영역이 됨을 확인할 수 있다.
도 2b는 도 1b의 파워 소자(1000a)에 대한 깊이 방향을 따른 농도 프로파일을 보여주는 그래프로서, x축은 깊이를 나타내고 y축은 불순물 농도를 나타낸다. x축의 깊이는 앞서 도 2a에서 설명한 바와 같다.
도 2b를 참조하면, 드리프트 영역(130, N-drift)은 도 2a에서와 같이 깊이 방향을 따라 일정한 불순물 농도를 가짐을 확인할 수 있다. 물론, 드리프트 영역(130)은 깊이에 따라 불순물 농도가 변할 수도 있다.
임플란트 필드 스톱층(120, Im-FS)은 중심의 일점 쇄선을 기준으로 하여 2개의 층으로 구별될 수 있다. 왼쪽의 상부 임플란트 필드 스톱층(124, Up)은 드리프트 영역(130)과 접하며, 드리프트 영역(130)의 불순물 농도로부터 불순물 농도가 점차로 증가한다. 한편, 오른쪽의 하부 임플란트 필드 스톱층(122, Down)은 최대 불순물 농도 부분(B)까지 불순물 농도가 더 증가하다가 최대 불순물 농도 부분(B)부터 점차로 줄어들어 필드 스톱층(110)의 불순물 농도에 이르게 된다. 이와 같이 임플란트 필드 스톱층(120)이 2개의 층으로 구성됨으로써, 필드 스톱층(110)과 함께 공핍 영역 확장 방지 기능을 좀더 효율적으로 수행할 수 있다. 임플란트 필드 스톱층(120)을 몇 개의 층으로 형성하고, 어떤 농도 프로파일을 갖도록 형성하느냐는 요구되는 파워 소자의 특성, 임플란트 필드 스톱층(120) 형성에 드는 비용 및 시간 등을 전반적으로 고려하여 결정될 수 있다.
반도체 기판을 기반으로 하는 필드 스톱층(110, N0-Sub)과 그 하부의 컬렉터 영역(160, Col)은 도 2a 부분에서 설명한 바와 같다.
도 3은 불순물 이온을 달리하여 임플란트 필드 스톱층을 형성한 경우에 각각의 불순물 이온에 따른 농도 프로파일을 보여주는 그래프이다.
도 3을 참조하면, 본 그래프는 2개의 다른 불순물 이온에 의한 임플란트 필드 스톱층에 대한 농도 프로파일을 보여 주고 있다. 예컨대, A는 비소(As)을 불순물 이온으로 이용하여 임플란트 필드 스톱층을 형성한 경우에 대한 그래프이고, B는 인(P)을 불순물 이온으로 이용하여 임플란트 필드 스톱층을 형성한 경우에 대한 그래프이다. 일반적으로, 인의 경우는 열처리에 의한 확산이 빠르게 일어나므로 넓은 폭의 임플란트 필드 스톱층 형성에 유리하며, 비소의 경우는 확산이 느리게 일어나므로 좁은 폭의 임플란트 필드 스톱층 형성에 유리할 수 있다.
임플란트 필드 스톱층을 형성할 때, 어떤 불순물 이온을 이용할 것인지 결정은 요구되는 파워 소자의 특성 및 파워 소자의 사이즈 등에 따라 결정될 수 있다. 예컨대, 비교적 높은 불순물 농도를 유지하면서 얇은 두께로 임플란트 필드 스톱층을 형성하고자 할 경우에는 확산이 잘 일어나지 않는 불순물 이온을 이용할 수 있다.
도 4 내지 도 11은 도 1a의 파워 소자를 제조하는 과정을 보여주는 단면도들이다.
도 4를 참조하면, 제1 도전형의 반도체 기판(100)을 준비한다. 예컨대, N형의 불순물 이온이 도핑된 N0 반도체 기판(100)을 준비한다. 이때, 반도체 기판(100)은 FS-IGBT에서 필드 스톱층에 요구되는 불순물 농도, 즉, 컬렉터 쪽에 표면에 형성될 P형 컬렉터 영역으로 공핍 영역이 확장되는 것을 막기에 충분한 농도의 N형 불순물 이온이 도핑된 기판일 수 있다. 예컨대, 1E14 내지 1E16/cm3 정도로 불순물 농도를 갖는 N0 반도체 기판(100)을 준비한다. 반도체 기판(100) 내의 불순물 농도 프로파일은 도 2a 또는 도 6b에서 확인할 수 있듯이 반도체 기판(100)의 깊이(또는 두께) 방향에 대해 일정한 프로파일을 가질 수 있다.
한편, 반도체 기판(100)은 일반적으로 대구경 웨이퍼 생산에 유리한 초크랄스키(CZ) 기법에 의해 생산된 기판일 수 있다. 물론, 플롯존(FZ) 기법에 의해 생산되는 기판이 배제되는 것은 아니다.
도 5를 참조하면, 반도체 기판(100) 상부 영역에 N형 불순물 이온을 임플란트하여 임플란트 필드 스톱층(120)을 형성한다. 임플란트 필드 스톱층(120)을 형성할 때, N형 불순물 이온을 임플란트 후, 열처리를 통한 확산 공정이 수행될 수 있다. 경우에 따라, 확산 공정이 생략될 수도 있다. 임플란트 필드 스톱층(120)의 불순물 농도는 깊이 방향에 따라 변할 수 있고, 1E15 내지 1E17/cm3 의 농도 부분을 포함할 수 있다. 임플란트 필드 스톱층(120)은 수 ㎛ 정도의 두께로 얇게 형성될 수 있다. 경우에 따라, 수십 ㎛ 정도의 두께로 형성될 수도 있다.
한편, 임플란트 필드 스톱층은 도 1b에서와 같이 다층으로 형성될 수도 있다. 다층으로 형성되는 경우에, 임플란트 필드 스톱층을 구성하는 각층의 불순물 이온 및/또는 불순물 농도가 다를 수 있다. 또한, 임플란트 필드 스톱층의 각층들은 다른 불순물 이온 및/또는 다른 도핑 에너지를 가지고 형성될 수 있고, 동일 두께 또는 다른 두께로 형성될 수 있다.
도 6a를 참조하면, 임플란트 필드 스톱층(120) 상에 제1 도전형과는 동일한 도전형, 즉 N형 에피택셜층 성장시켜 드리프트 영역(130a)을 형성한다. 드리프트 영역(130a)은 반도체 기판(100a)의 불순물 농도에 비해 낮은 농도를 가질 수 있다. 드리프트 영역(130a)은 N형 파워 소자, 예컨대 FS-IGBT의 항복 전압에 적합한 농도의 N형 에피택셜층을 성장시켜 형성될 수 있다. 이러한 드리프트 영역(130a) FS-IGBT에서 요구되는 항복 전압에 따라 두께는 달라질 수 있다. 예컨대, 대략 600V의 항복 전압이 요구될 때, 드리프트 영역(130a)은 대략 60㎛ 정도의 두께로 형성될 수 있다.
한편, 이러한 드리프트 영역(130a)은 에피택셜 성장시킬 때, 도핑되는 불순물의 농도가 조절될 수 있다. 그에 따라, 드리프트 영역(130a)은 깊이(또는 두께) 방향의 불순물 농도 프로파일이 일정하거나 또는 변화되도록 할 수 있다. 즉, 드리프트 영역(130a)의 불순물 농도 프로파일은 설계자의 의도에 따라 달라질 수 있다. 본 실시예의 파워 소자에서, 드리프트 영역(130a)은 이하 도 6b에서 확인할 수 있듯이 깊이에 따라 일정할 수 있다.
도 6b를 참조하면, 본 그래프는 드리프트 영역(130a) 형성 후, 반도체 기판(100a)으로부터 드리프트 영역까지의 대략적인 불순물 농도를 보여준다. 반도체 기판(100a)과 드리프트 영역(130a)은 높이에 따라 일정한 불순물 농도를 유지하는 것을 확인할 수 있다. 물론, 드리프트 영역(130a)은 경우에 따라 불순물 농도가 변할 수 있음은 전술한 바와 같다.
한편, 임플란트 필드 스톱층(120, Im-FS)은 반도체 기판(100a)의 농도로부터 최대 이온 농도 부분(C)까지 증가하다가, 최대 이온 농도 부분(C)에서 드리프트 영역(130a)의 농도까지 점차로 감소한다. 이러한 임플란트 필드 스톱층(120, Im-FS)은 드리프트 영역(130a)과 반도체 기판(100a) 사이의 농도 차를 상쇄시키는 기능을 하고, 또한 고농도 이온 장벽을 형성할 수 있다. 그에 따라, 공핍 영역의 확산을 방지하고, 컬렉터 영역으로부터의 정공이 넘어오는 것을 방지할 수 있다.
도 7을 참조하면, 드리프트 영역(130a)의 상부의 표면 소정 영역에 제1 도전형과 다른 제2 도전형, 예컨대 P형 불순물 이온을 선택적으로 임플란트하고 확산시켜, P형 베이스 영역(140)을 형성한다. 베이스 영역(140)은 P형 고농도(P+)불순물 영역일 수 있고, 드리프트 영역(130a)과 P-N 정션 영역을 형성할 수 있다.
베이스 영역(140) 내의 상부 표면 소정 영역에 제1 도전형, 즉 N형 불순물 이온을 선택적으로 임플란트하고 확산시켜, N형 에미터 영역(150)을 형성한다. 에미터 영역(150)은 N형 고농도(N+) 불순물 영역일 수 있다. 이때, 상기한 확산 과정들은 불순물 이온들의 주입 후 수행되는 열처리 과정에서 함께 수행될 수 있다.
도 8을 참조하면, 에미터 영역(150)을 형성한 후, 베이스 영역(140)과 에미터 영역(150)에 걸쳐 콘택하는 에미터 전극(200)을 형성한다. 또한, 드리프트 영역(130) 표면 영역, 베이스 영역(140) 및 에미터 영역(150) 상면 일부에 게이트 절연층(310)을 형성하고, 게이트 절연층(310) 상에 게이트 전극(300)을 형성한다. 게이트 전극(300)은 인가되는 전압을 통해, 드리프트 영역(130)과 에미터 영역(150) 사이의 베이스 영역(140) 부분을 채널(channel)로 설정할 수 있다.
또한, 도시하지는 않았지만, 에미터 전극(200) 및 게이트 전극(300) 형성 후에, 에미터 전극, 게이트 전극(400) 등을 덮는 절연층 또는/및 패시배이션층을 더 형성할 수 있다.
상기의 과정은 DMOS 제조 과정이나 트렌치 게이트(trench gate) 형 MOSFET 공정을 따라 수행될 수 있다.
도 9를 참조하면, 반도체 기판(100a)을 실질적인 필드 스톱층(110a)으로 형성한다. 즉, 즉 파워 소자, 예컨대 FS-IGBT 구조에서 필드 스톱층은 실질적으로 드리프트 영역에 비해 작은 두께로 형성되나, 현재의 반도체 기판(100a)은 매우 두꺼운 상태이다. 따라서, 반도체 기판(100a)의 후면을 연마(Grinding)하여 그 두께를 줄이는 과정을 수행한다.
한편, 필드 스톱층의 하부 부분에는 컬렉터 영역이 형성될 것이므로, 컬렉터 영역의 두께를 고려하여 연마된 후의 반도체 기판(100a)의 잔류 두께를 설정한다. 예컨대, 드리프트 영역(130)이 대략 110㎛ 정도 두께로 설정될 때, 필드 스톱층을 위한 반도체 기판(100a)의 잔류 두께는 대략 5-15㎛ 정도 두께로 고려될 수 있다. 이때, 컬렉터 영역은 매우 얇은 두께, 예컨대, 대략 0.3 내지 1㎛ 정도 두께로 고려될 수 있다. 물론, 반도체 기판(100a)의 잔류 두께나 컬렉터 영역의 두께가 상기 언급한 두께에 한정되는 것은 아니다.
이러한 잔류 두께를 고려하여, 반도체 기판(100a)의 후면을 연마하여 실질적인 필드 스톱층(110a)을 형성한다. 이와 같이 필드 스톱층(110a)이 반도체 기판(100a)의 후면의 연마에 의해서 형성되므로, 필드 스톱층을 위한 고에너지의 이온 주입 과정 및 이에 수반되는 어닐링 확산 과정이 배제될 수 있다. 또한, 반도체 기판의 상부 영역에 이미 이온 임플란트에 의한 임플란트 필드 스톱층(120)이 형성되었기 때문에, 반도체 기판을 기반으로 한 필드 스톱층(110a)은 충분히 작은 두께로 형성될 수 있다.
또한, 연마 공정 이전까지는 반도체 기판(100a)은 충분한 두께를 유지하고 있으므로, 베이스 영역(140)과 에미터 영역(150), 에미터 전극(200), 게이트 전극(300), 후속의 절연층 등을 형성하는 M과정에서 충분히 지지 기판으로 역할을 할 수 있다. 따라서, 얇은 기판을 이용하는 경우에 발생될 수 있는 공정 상의 제약, 예컨대, 기판 말림 현상이나 그러한 말림 현상을 배제하기 위한 열 공정의 제약 등의 문제를 해소할 수 있다.
도 10을 참조하면, 필드 스톱층(110a)의 연마된 면에 제1 도전형에 반대되는 제2 도전형, 예컨대, P형 불순물 이온을 임플란트하고 어닐링하여 확산시켜, 필드 스톱층(110)의 후면에 컬렉터 영역(160)을 형성한다. 이때, 컬렉터 영역(160)은 소자의 스위칭 오프 특성에 따라 불순물 농도가 결정될 수 있다. 이러한 컬렉터 영역(160)은 P형 고농도(P+) 불순물 영역일 수 있고, 전술한 바와 같이 1㎛ 이하의 얇은 두께로 형성될 수 있다.
본 실시예의 파워 소자에서, 임플란트 필드 스톱층(120)은 반도체 기판을 기반으로 하는 필드 스톱층(110)과 별개로 형성된다. 그에 따라, 반도체 기판을 기반으로 하는 필드 스톱층(110)의 하면에 형성되는 컬렉터 영역의 불순물 농도를 어느 정도 자유롭게 조절할 수 있다. 즉, 종래 필드 스톱층(110)의 기능 향상을 위해 필드 스톱층(110)이 고농도를 형성되어야 한다는 요구와 하부의 컬렉터 영역을 형성을 위해 필드 스톱층(110)이 저농도로 형성되어야 한다는 요구가 상충되었지만, 본 실시예의 파워 소자에서는 임플란트 필드 스톱층(120)이 필드 스톱층(110) 상에 별도로 형성됨으로써, 상기의 문제가 해결될 수 있다.
도 11을 참조하면, 컬렉터 영역(160) 하면 상에 컬렉터 전극(400)을 형성하여 도 1a와 같은 파워 소자, 예컨대, FS-IGBT를 형성한다.
도 12는 본 발명의 일 실시예에 따른 파워 소자들에 대한 단면도이다. 도 12에 따른 본 실시예에 따른 파워 소자(1000b)는 베이스 영역(140), 에미터 영역(150), 게이트 전극(300a) 및 게이트 절연층(310a)을 제외한 모든 구성이 도 1a와 동일하므로 설명의 편의를 위해 도 1a에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
한편, 본 실시예의 파워 소자(1000b)는 트렌치 게이트 구조(trench-gate structure)로 이루어지는데, 드리프트 영역(130)의 상측에는 상기 드리프트 영역(130)의 표면에서부터 일정 깊이로 파여져 내부에 수용공간을 갖는 트렌치(T)가 형성된다. 여기서 게이트 절연층(310a)은 상기 트렌치(T)의 표면에 형성된다.
여기서 상기 트렌치(T)는 상기 베이스 영역(140) 및 에미터 영역(150)의 한쪽 측면과 인접하는 제1측벽을 갖는다. 또한, 대칭적인 구조에 기인하여 상기 트렌치(T)는 다른 베이스 영역 및 에미터 영역의 다른 쪽 측면(도시하지 않음)과 인접하는 제2측벽을 갖는 것이 당연하다. 도 12에서 게이트 절연층(310a)이 에미터 영역(150) 상면을 덮도록 형성되었지만, 경우에 따라 에미터 영역(150) 상면에는 게이트 절연층(310a)이 형성되지 않을 수도 있다.
게이트 전극(300a)은 상기 게이트 절연층(310a)가 형성된 상기 트렌치(T)의 내부 수용공간에 형성된다. 여기서 상기 게이트 전극(300a)의 상단부는 도 12와 같이 상기 드리프트 영역(130)의 상단부와 동일 평면을 이룰 수도 있고, 도시되지는 않았지만 상기 드리프트 영역(130)의 상단부 보다 평면 상 일정 길이만큼 더 돌출되어 형성될 수도 있다.
한편 도시된 바와 같이 베이스 영역(140) 및 에미터 영역(150)은 상기 게이트 전극(300a) 및 게이트 절연층(310a)을 포함하는 트렌치(T)의 제1측벽에 인접하여 배치될 수 있다. 여기서 베이스 영역(140)은 농도에 따라 상측에 형성된 제1 베이스 영역(P++)과 상기 제1 베이스 영역(P++)의 하측에 형성된 제2 베이스 영역(P-)으로 구성할 수 있다(미도시). 여기서 제1 베이스 영역(P++)은 1E19/cm3 정도의 불순물 농도를 가질 수 있고, 제2 베이스 영역(P-)은 1E17/cm3 정도의 불순물 농도를 가질 수 있다.
한편, 도 12에서는 임플란트 필드 스톱층(120)을 단일층으로 도시하였지만, 도 1b에서와 같이 서로 다른 농도를 갖는 적어도 2개의 층으로 형성될 수 있음은 당연하다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a: 반도체 기판, 110, 110a: 필드 스톱층, 120, 120a: 임플란트 필드 스톱층, 122: 하부 임플란트 필드 스톱층, 124: 상부 임플란트 필드 스톱층, 130: 드리프트 영역, 140: 베이스 영역, 150: 에미터 영역, 160: 컬렉터 영역, 200: 에미터 전극, 300: 게이트 전극, 310: 게이트 절연층, 400: 컬렉터 전극, 1000, 1000a: 파워 소자
Claims (25)
- 제1 도전형 반도체 기판을 기반으로 형성된 필드 스톱층;
상기 필드 스톱층 상에 제1 도전형 이온 임플란트를 통해 형성되고 상기 필드 스톱층보다 높은 농도 부분을 구비한 임플란트 필드 스톱층(implanted field stop layer);
상기 임플란트 필드 스톱층 상에 제1 도전형 에피택셜층을 성장시켜 형성되고, 상기 필드 스톱층보다 낮은 농도의 드리프트(drift) 영역;
상기 드리프트 영역의 상부 부분에 형성된 제2 도전형의 베이스 영역;
상기 베이스 영역 내의 표면 부분에 형성된 제1 도전형의 에미터 영역;
상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 형성된 게이트 전극; 및
상기 필드 스톱층의 하부에 형성된 제2 도전형의 컬렉터 영역을 포함하는 파워 소자. - 제1 항에 있어서,
상기 임플란트 필드 스톱층은,
상기 필드 스톱층으로부터 불순물 농도가 증가하여 제1 부분에서 최대 불순물 농도를 가지며, 상기 제1 부분으로부터 상기 드리프트 영역까지 불순물 농도가 감소하는 것을 특징으로 하는 파워 소자. - 제2 항에 있어서,
상기 드리프트 영역과 접하는 상기 임플란트 필드 스톱층의 부분에서 불순물 농도가 급격히 감소하는 것을 특징으로 하는 파워 소자. - 제1 항에 있어서,
상기 임플란트 필드 스톱층은 다른 불순물 또는 다른 도핑 에너지로 가지고 형성된 적어도 2개의 층을 구비하는 것을 특징으로 하는 파워 소자. - 제4 항에 있어서,
상기 적어도 2개의 층 중 상기 필드 스톱층에 인접하는 층이 다른 층보다 불순물 농도가 높은 것을 특징으로 하는 파워 소자. - 제4 항에 있어서,
상기 적어도 2개의 층 중 상기 드리프트 영역에 인접하는 층은 상기 필드 스톱층보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 파워 소자. - 제1 항에 있어서,
상기 필드 스톱층 및 드리프트 영역 각각은 깊이 방향으로 일정한 농도 프로파일을 가지되, 상기 필드 스톱층이 드리프트 영역보다 농도가 더 높고,
상기 임플란트 필드 스톱층은 상기 필드 스톱층과 상기 드리프트 영역 간의 농도 차를 상쇄시키되, 상기 필드 스톱층보다 높은 농도 영역을 구비하는 것을 특징으로 하는 파워 소자. - 제1 항에 있어서,
상기 필드 스톱층은 1E14/cm3 내지 1E16/cm3의 불순물 농도를 가지며,
상기 임플란트 스톱층은 1E15/cm3 내지 1E17/cm3의 불순물 농도 부분을 포함하는 것을 특징으로 하는 파워 소자. - 제1 항에 있어서,
상기 에미터 영역에 전기적으로 연결된 에미터 전극; 및
상기 컬렉터 영역에 전기적으로 연결된 컬렉터 전극;을 포함하는 것을 특징으로 하는 파워 소자. - 제1 항에 있어서,
상기 필드 스톱층은 초크랄스키(Czochralski: CZ) 단결정 기판의 후면 연마를 통해 형성된 것을 특징으로 하는 파워 소자. - 제1 도전형의 반도체 기판을 준비하는 단계;
상기 반도체 기판의 전면 상에 제1 도전형 불순물 이온 임플란트하여 임플란트 필드 스톱층(implanted field stop layer)을 형성하는 단계;
상기 임플란트 필드 스톱층 상에 상기 반도체 기판보다 낮은 농도의 에피택셜층을 성장시켜 드리프트(drift) 영역을 형성하는 단계;
상기 드리프트 영역의 표면 일정 영역에 제2 도전형의 베이스 영역을 형성하는 단계;
상기 베이스 영역 표면 일정 영역에 제1 도전형의 에미터 영역을 형성하는 단계;
상기 드리프트 영역, 베이스 영역 및 에미터 영역 상에 게이트 절연층을 개재하여 게이트 전극을 형성하는 단계;
상기 베이스 영역과 에미터 영역 상에 에미터 전극을 형성하는 단계;
상기 반도체 기판의 전면에 반대되는 후면을 연마하여 필드 스톱층을 형성하는 단계; 및
상기 필드 스톱층의 하부 부분에 제2 도전형의 컬렉터 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 파워 소자 제조 방법. - 제11 항에 있어서,
상기 임플란트 필드 스톱층 및 필드 스톱층의 두께의 합은 상기 임플란트 필드 스톱층이 형성되지 않을 때의 필드 스톱층의 두께보다 작은 것을 특징으로 하는 파워 소자 제조 방법. - 제11 항에 있어서,
상기 임플란트 필드 스톱층을 형성하는 단계에서,
상기 불순물 이온 임플란트한 후 열처리를 통해 확산시키는 것을 특징으로 하는 파워 소자 제조 방법. - 제11 항에 있어서,
상기 임플란트 필드 스톱층은 다른 불순물 또는 다른 도핑 에너지로 가지고 적어도 2개의 층으로 형성하는 것을 특징으로 하는 파워 소자 제조 방법. - 제14 항에 있어서,
상기 적어도 2개의 층 중 상기 필드 스톱층에 인접하는 층을 다른 층보다 높은 불순물 농도로 형성하는 것을 특징으로 하는 파워 소자 제조 방법. - 제11 항에 있어서,
상기 필드 스톱층 및 드리프트 영역 각각은 깊이 방향으로 일정한 농도 프로파일을 가지도록 형성되되, 상기 필드 스톱층이 드리프트 영역보다 농도가 높도록 형성되고,
상기 임플란트 필드 스톱층은 상기 필드 스톱층보다 높은 농도 영역을 구비하고, 상기 필드 스톱층과 상기 드리프트 영역 간의 농도 차를 상쇄시키도록 농도가 증가하다가 감소하는 것을 특징으로 하는 파워 소자 제조 방법. - 제11 항에 있어서,
상기 필드 스톱층은 1E14/cm3 내지 1E16/cm3의 불순물 농도를 가지도록 형성하고,
상기 임플란트 스톱층은 1E15/cm3 내지 1E17/cm3의 불순물 농도 부분을 구비하도록 형성하는 것을 특징으로 하는 파워 소자 제조방법. - 제11 항에 있어서,
상기 베이스 영역 및 에미터 영역은,
해당 이온을 소정 부분에 선택적으로 임플란트하고 열처리를 통해 확산시켜 형성하고,
상기 컬렉터 영역은,
연마된 상기 반도체 기판의 후면에 해당 이온을 임플란트하고 열처리를 통해 확산시켜 형성하는 것을 특징으로 하는 파워 소자 제조 방법. - 제1 도전형 반도체 기판을 기반으로 형성되고, 깊이 방향으로 일정한 불순물 농도를 갖는 필드 스톱층;
상기 필드 스톱층 상에 제1 도전형 이온 임플란트를 통해 형성되고 깊이 방향으로 불순물 농도가 변하며, 상기 필드 스톱층의 불순물 농도보다 높은 피크 영역을 구비한 임플란트 필드 스톱층; 및
상기 임플란트 필드 스톱층 상에 제1 도전형 에피택셜층을 성장시켜 형성된 드리프트(drift) 영역;을 포함하는 파워 소자. - 제19 항에 있어서,
상기 드리프트 영역은 깊이 방향으로 일정한 불순물 농도를 가지며, 상기 필드 스톱층보다 낮은 제1 불순물 농도를 갖는 것을 특징으로 하는 파워 소자. - 제1 도전형 반도체 기판;
상기 기판 상에 배치되고 제1 도전형을 가지며, 상기 기판보다 높은 농도 부분을 구비한 필드 스톱층(field stop layer);
상기 필드 스톱층 상에 배치되고 제1 도전형 에피택셜층으로 형성되며, 상기 필드 스톱층보다 낮은 농도의 드리프트(drift) 영역;
상기 드리프트 영역의 상부 부분에 배치된 제2 도전형의 베이스 영역;
상기 베이스 영역 내의 표면 부분에 배치된 제1 도전형의 에미터 영역;
상기 베이스 영역 및 에미터 영역의 한쪽 측면에 배치되고, 상기 드리프트 영역에서 매립되어 형성된 게이트 전극; 및
상기 필드 스톱층의 하부에 배치된 제2 도전형의 컬렉터 영역을 포함하는 파워 소자. - 제21 항에 있어서,
상기 베이스 영역, 에미터 영역 및 드리프트 영역과 상기 게이트 전극 사이에는 게이트 절연층이 배치된 것을 특징으로 하는 파워 소자. - 제21 항에 있어서,
상기 필드 스톱층은,
상기 반도체 기판으로부터 불순물 농도가 증가하여 제1 부분에서 최대 불순물 농도를 가지며, 상기 제1 부분으로부터 상기 드리프트 영역까지 불순물 농도가 감소하는 것을 특징으로 하는 파워 소자. - 제21 항에 있어서,
상기 필드 스톱층은 적어도 2개의 층을 구비하는 것을 특징으로 하는 파워 소자. - 제21 항에 있어서,
상기 반도체 기판 및 드리프트 영역 각각은 깊이 방향으로 일정한 농도 프로파일을 가지되, 상기 반도체 기판이 드리프트 영역보다 농도가 더 높고,
상기 필드 스톱층은 상기 반도체 기판과 상기 드리프트 영역 간의 농도 차를 상쇄시키되, 상기 반도체 기판보다 높은 농도 영역을 구비하는 것을 특징으로 하는 파워 소자.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/868,629 US20130277793A1 (en) | 2012-04-24 | 2013-04-23 | Power device and fabricating method thereof |
| CN2013101467115A CN103378142A (zh) | 2012-04-24 | 2013-04-24 | 功率器件及其制造方法 |
| DE102013007215A DE102013007215A1 (de) | 2012-04-24 | 2013-04-24 | Leistungsvorrichtung und Herstellungsverfahren hierfür |
| CN201910922782.7A CN110718583A (zh) | 2012-04-24 | 2013-04-24 | 功率器件及其制造方法 |
| US14/316,248 US9685335B2 (en) | 2012-04-24 | 2014-06-26 | Power device including a field stop layer |
| US14/742,328 US10181513B2 (en) | 2012-04-24 | 2015-06-17 | Power device configured to reduce electromagnetic interference (EMI) noise |
| US15/397,468 US10109719B2 (en) | 2012-04-24 | 2017-01-03 | Power device and fabricating method thereof |
| US15/588,270 US9960250B2 (en) | 2012-04-24 | 2017-05-05 | Power device and method of manufacturing the same |
| US16/134,742 US10707321B2 (en) | 2012-04-24 | 2018-09-18 | Power device with multiple field stop layers |
| US16/215,920 US20190123144A1 (en) | 2012-04-24 | 2018-12-11 | Power device and method for fabricating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20120042717 | 2012-04-24 | ||
| KR1020120042717 | 2012-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130119873A true KR20130119873A (ko) | 2013-11-01 |
| KR102070959B1 KR102070959B1 (ko) | 2020-01-30 |
Family
ID=49850744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130043817A KR102070959B1 (ko) | 2012-04-24 | 2013-04-19 | 파워 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102070959B1 (ko) |
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