JP4917482B2 - パルス発生回路 - Google Patents
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Description
12、12a 電源制御回路
13、13a 遅延回路
C1 容量素子
CMP 比較回路(差動増幅回路)
DLY 遅延素子
IN 入力端子
INV1、INV2 インバータ回路
N1〜N5、N11〜N15 ノード
NAND1、NAND2 2入力NAND回路
NM1 NMOSトランジスタ
NOR1、NOR2 2入力NOR回路
OUT 出力端子
PM1、PM2、PM3 PMOSトランジスタ
R1 抵抗素子
VREF 入力判定電圧
Claims (4)
- 2値信号である入力パルス信号が一のレベルである場合に該入力パルス信号を積分するローパスフィルタと、
前記入力パルス信号が他のレベルである場合に前記ローパスフィルタの出力を初期状態に保持するスイッチ回路と、
前記ローパスフィルタの出力電圧と所定電圧とを比較して比較結果に対応した出力信号を出力する比較回路と、
前記入力パルス信号が他のレベルである場合に前記比較回路の電源を遮断する電源制御回路と、
を備えることを特徴とするパルス発生回路。 - 前記入力パルス信号の他のレベルから一のレベルへの遷移を遅延させる遅延回路と、
前記遅延回路で遅延された信号の一のレベルの期間において、前記比較回路の出力信号を通過させて出力する論理ゲート回路と、
をさらに備えることを特徴とする請求項1記載のパルス発生回路。 - 前記スイッチ回路は、前記ローパスフィルタの出力端と接地間に備えられ、前記ローパスフィルタの出力の初期状態は、接地レベルにあることを特徴とする請求項1または2記載のパルス発生回路。
- 前記スイッチ回路は、前記ローパスフィルタの出力端とハイレベルである正の電源間に備えられ、前記ローパスフィルタの出力の初期状態は、ハイレベルにあることを特徴とする請求項1または2記載のパルス発生回路。
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