KR20120005841A - 불휘발성 메모리 장치 및 그의 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그의 동작 방법 Download PDF

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불휘발성 메모리 장치 및 그의 동작 방법은 드레인 셀렉트 라인 또는 소스 셀렉트 라인과 최외곽 워드 라인 사이에 존재하는 더미 워드 라인에 포함되는 셀에도 다른 셀과 동일하게 프로그램해줌으로써 최외곽 셀 또한 다른 셀과 동일한 정도의 셀 간섭을 받게 되고, 이에 따라 전체 셀 분포가 감소된다.

Description

불휘발성 메모리 장치 및 그의 동작 방법{NON-VOLATILE MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 불휘발성 메모리 장치 및 그의 동작 방법에 관한 것으로, 보다 상세하게는 셀렉트 라인 및 더미 워드라인을 포함하는 불휘발성 메모리 장치 및 그의 동작 방법에 관한 것이다.
전기적으로 프로그램과 소거가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬 기능이 필요 없는 불휘발성 메모리 소자의 수요가 증가하고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기록하는 동작을 가리킨다. 메모리 소자의 고집적화를 위해 복수개의 메모리 셀들이 직렬로 접속되어 한 개의 스트링을 구성하는 낸드 플래시 메모리 소자가 개발되었는데, 이러한 플래시 메모리 소자에 있어서는 메모리 블록의 셀의 문턱전압 분포의 균일도가 성능에 중요한 영향을 미친다. 셀의 문턱전압 분포를 결정하는 요소 중 하나가 워드 라인 간 셀 간섭 정도의 차이다.
도 1은 종래 플래시 메모리 장치의 구성을 부분적으로 나타내는 도면이다. 도 1을 참조하면, 통상적인 메모리 장치는 복수개의 메모리 블록들을 포함하는 메모리 어레이(10)를 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0, ..., STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0, ..., Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드 라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 한편, 드레인 셀렉트 라인(DSL)과 워드 라인(WLn) 사이, 소스 셀렉트 라인(SSL)과 워드 라인(WL0) 사이에는 더미 워드 라인(SGDL, SGSL)이 더 형성될 수 있다. 더미 워드 라인(SGDL, SGSL)은 셀렉트 트랜지스터(DST, SST)로부터 인접한 메모리 셀로 핫 캐리어의 이동을 방해하기 위해 형성된다.
도 2a는 메모리 셀들에 프로그램을 수행하는 경우 워드 라인에 포함되는 셀의 문턱전압 변화를 나타내는 도면이며, 도 2b는 더미 워드 라인에 포함되는 셀의 문턱전압 변화를 나타내는 도면이다.
메모리 셀들에 데이터를 저장하기 위하여 워드 라인들(WL0, ..., WLn)이 순차적으로 선택되어 프로그램 동작이 수행된다. 즉, 워드 라인(WL0)부터 워드 라인(WLn)까지 프로그램 동작이 순차적으로 프로그램 동작이 진행된다.
최근에는 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 멀티 레벨 칩(Multi Level Chip) 방식의 프로그램 방법이 적용되고 있다. 멀티 레벨 칩 프로그램 방식에 의하면, 입력되는 데이터에 따라 메모리 셀들의 문턱전압들은 서로 다른 4개의 레벨들로 나뉘어 분포하게 된다. 메모리 셀의 문턱전압 레벨에 따라 메모리 셀에 저장되는 데이터는 '11', '10', '00' 또는 '01'이 된다.
도 2a를 참조하면, 2비트의 데이터 비트는 상위 비트(MSB) 데이터와 하위 비트(LSB) 데이터로 구분된다. 도 2a에 도시되는 바와 같이, '11'에서 하위 비트(LSB) 데이터 프로그램이 이루어지면, '10'이 된다. 상위 비트(MSB) 데이터 프로그램 동작은 하위 비트(LSB) 데이터 프로그램 결과를 감지하고 그 결과와 메모리 셀에 저장될 상위 비트(MSB) 데이터에 따라 수행된다. 만약, 하위 비트(LSB) 데이터가 '1'인 상태에서 상위 비트(MSB) 데이터 프로그램이 동작이 실시되면, 메모리 셀에 저장되는 데이터는 '01'이 된다. 또한, 하위 비트(LSB) 데이터 프로그램 동작에 의해 메모리 셀에 저장된 하위 비트(LSB) 데이터가 '0'인 상태에서 상위 비트(MSB) 데이터를 저장하기 위한 상위 비트(MSB) 데이터 프로그램 동작이 실시되면 메모리 셀에 저장되는 데이터는 상위 비트(MSB) 데이터에 따라 '10' 또는 '00'이 된다. 메모리 셀의 문턱전압 레벨이 'RV3' 이상이면 메모리 셀에 저장된 데이터는 '00'이 되고, 'RV2' 이상 'RV3' 미만이면 메모리 셀에 저장된 데이터는 '10'이 되며, 'RV1' 이상 'RV2' 미만이면 메모리 셀에 저장된 데이터는 '01'이 되고, 'RV1' 미만이면 메모리 셀에 저장된 데이터가 '00'이 된다.
그러나, 도 2b를 참조하면, 드레인 셀렉트 라인(DSL)에 인접한 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)의 문턱전압은 변하지 않고 계속적으로 소거 상태로 남아있게 된다. 이는 프로그램이 되어 그 문턱전압을 "RV1" 이상으로 만들 수 있을만한 프로그램 전압이 더미 워드 라인(SGDL)에는 가해지지 않기 때문이다.
워드 라인(WL0, ..., WLn)의 셀(Can, ..., Can)은 소정의 문턱전압 레벨로 프로그램되는 반면, 더미 워드 라인(SGSL)의 셀(DSCa)은 그렇지 않음에 따라 드레인 셀렉트 라인(DSL)과 가장 인접한 워드 라인(WLn)의 셀(Can)은 셀 간섭을 다른 워드 라인에 비해 적게 받게 되고, 이에 따라 셀의 문턱전압 분포는 넓어지게 된다.
도 3a 및 도 3b는 도 2a 및 도 2b에 도시한 방식에 의해 프로그램을 수행할 시의 셀 문턱전압 분포를 나타내는 그래프이다. 먼저, 도 3a는 전체 메모리 블록의 셀 문턱전압 분포를 나타내는 그래프이며, 도 3b는 드레인 셀렉트 라인(DSL)과 가장 가까운 워드 라인(WLn)의 셀(Can)과 다른 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1) 간 셀 문턱전압 분포의 차이를 나타내는 그래프이다.
도 3b를 참조하면, 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)은 이후 워드 라인의 프로그램에 의해 셀 간섭을 받게 되어 전체적인 셀의 문턱전압이 높아지게 된다. 그러나, 드레인 셀렉트 라인(DSL)과 가장 가까운 워드 라인(WLn)의 셀(Can)은 이후에 프로그램 전압이 가해지는 워드 라인이 존재하지 않기 때문에, 다른 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)에 비해 상대적으로 낮은 문턱전압을 보인다. 즉, 워드 라인(WLn)에 인접한 더미 워드 라인(SGDL)의 셀(DSCa)이 계속 소거 상태로 남아있기 때문에 워드 라인(WLn)의 셀(Can)은 다른 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1)에 비해 약한 셀 간섭을 받게 된다. 따라서, 전체적인 셀의 문턱전압 분포가 넓어지게 된다.
본 발명의 실시예는 불휘발성 메모리 장치의 메모리 블록에 있어서, 최외곽 셀이 받는 셀 간섭과 다른 셀이 받는 셀 간섭의 정도를 균일하게 하고, 이에 따라 전체 셀의 문턱전압 분포를 감소시킨다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 선택된 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 다수의 프로그램 레벨들 중 하나의 레벨로 설정하기 위한 제1 프로그램 동작 및 제1 프로그램 검증 동작을 수행하는 단계, 및 셀렉트 라인과 상기 셀렉트 라인에 가장 인접한 워드 라인 사이에 존재하는 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 상기 다수의 프로그램 레벨들 중 소거 레벨을 제외한 하나의 레벨로 설정하기 위한 제2 프로그램 동작 및 제2 프로그램 검증 동작을 수행하는 단계를 포함할 수 있다.
상기 제2 프로그램 검증 동작은, 상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨이 소거 레벨을 제외한 레벨로 프로그램되었는지 검증할 수 있다.
본 발명의 실시예에 따른 메모리 장치는, 워드 라인들, 셀렉트 라인과 상기 셀렉트 라인에 가장 인접한 워드 라인 사이에 존재하는 더미 워드 라인에 연결된 메모리 셀들을 포함하는 메모리 셀 블록, 상기 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 수행하도록 구성된 동작 회로 그룹, 및 상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 다수의 프로그램 레벨들 중 소거 레벨을 제외한 하나의 레벨로 설정하는 프로그램 동작 및 프로그램 검증 동작을 실시하도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함할 수 있다.
상기 제어 회로는, 상기 프로그램 동작 및 프로그램 검증 동작이 상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 다수의 프로그램 레벨들 중 하나의 레벨로 설정하기 프로그램 동작 및 프로그램 검증 동작 이후에 실시되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행할 수 있다.
상기 제어 회로는, 상기 더미 워드 라인에 검증 전압을 인가하여 상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨이 소거 레벨을 제외한 레벨로 프로그램되었는지 검증하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행할 수 있다.
본 발명의 실시예는 불휘발성 메모리 장치의 메모리 블록에 있어서, 더미 워드 라인에 포함되는 셀에도 다른 셀과 동일하게 프로그램 동작을 실시함으로써 최외곽 셀 또한 다른 셀과 동일한 정도의 셀 간섭을 받도록 하고, 이에 따라 전체 셀의 문턱전압 분포를 감소시킨다.
도 1은 종래 플래시 메모리 장치의 구성을 부분적으로 나타내는 도면이다.
도 2a는 종래 메모리 셀들에 프로그램을 수행하는 경우 워드 라인에 포함되는 셀의 문턱전압 변화를 나타내는 도면이다.
도 2b는 종래 메모리 블록의 더미 워드 라인에 포함되는 셀의 문턱전압 변화를 나타내는 도면이다.
도 3a 및 도 3b는 종래 프로그램 방법을 수행할 경우의 메모리 셀의 셀 문턱전압 분포를 나타내는 그래프이다.
도 4는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따라 불휘발성 메모리 장치의 메모리 블록에 대해 프로그램을 수행하는 과정을 나타내는 흐름도이다.
도 6a는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 메모리 블록에 포함되는 워드 라인의 셀에 저장될 수 있는 네 개의 데이터 저장 상태에 대응되는 문턱전압 레벨을 나타내는 도면이다.
도 6b 내지 도 6e는 본 발명의 실시예에 따라 프로그램을 수행할 시에 더미 워드 라인에 포함되는 셀의 문턱전압 변화를 나타내는 도면이다.
도 7a는 종래 메모리 블록의 셀 분포와 본 발명의 일 실시예에 따른 프로그램 과정 후의 메모리 셀의 문턱전압 분포를 나타내는 도면이다.
도 7b는 본 발명의 실시예에 따른 메모리 블록에 있어서 드레인 셀렉트 라인에 인접한 워드 라인의 셀과 다른 워드 라인의 셀 간 문턱전압 분포의 차이를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
메모리 장치의 구성
도 4는 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 어레이(410), 메모리 어레이(410)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(430, 440, 450, 460, 470, 480), 및 선택된 워드 라인 및 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 복수개의 레벨들 중 하나의 레벨로 설정하는 프로그램을 수행하기 위해 동작 회로 그룹(430, 440, 450, 460, 470, 480)을 제어하도록 구성된 제어 회로(420)를 포함한다.
NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 발생 회로(430), 로우 디코더(440), 페이지 버퍼 그룹(450), 열선택 회로(460), 입출력 회로(470), 그리고 패스/페일 체크 회로(480)를 포함한다.
메모리 어레이(410)는 복수의 메모리 블록들을 포함한다. 도 4에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0, ..., STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(DSCa, Ca0, ..., Can, SSCa), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0, ..., Can)의 게이트들은 워드 라인들(WL0, ..., WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1, ..., STk)은 대응하는 비트 라인들(BL1, ..., BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 한편, 최외곽 메모리 셀(Ca0)과 소스 셀렉트 트랜지스터(SST) 사이, 최외곽 메모리 셀(Can)과 드레인 셀렉트 트랜지스터(DST) 사이에는 더미 메모리 셀(SSCa, DSCa)이 형성된다.
NAND 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드 라인(예, WL0)에 연결된 메모리 셀들(Ca0, ..., Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드 라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(420)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(450)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(420)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(420)는 프로그램 검증 동작 시 패스/페일 체크 회로(480)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.
전압 공급 회로(430, 440)는 제어 회로(420)의 신호들(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드 라인들(WL0~WLn), 더미 워드 라인(SGDL, SGSL) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(430) 및 로우 디코더(440)를 포함한다.
전압 발생 회로(430)는 제어 회로(420)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(440)는 제어 회로(420)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(430)에서 발생된 동작 전압들을 메모리 어레이(410)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(ST1, ..., STk)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼 그룹(450)은 비트라인들(BL1, ..., BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(420)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1, ..., BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(450)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1, ..., BLk)을 프리차지 하거나, 비트라인들(BL1, ..., BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(450)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1, ..., BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
컬럼 선택 회로(460)는 제어 회로(420)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(450)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(460)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
입출력 회로(470)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(450)으로 입력하기 위하여 제어 회로(420)에 제어에 따라 데이터를 컬럼 선택 회로(460)에 전달한다. 컬럼 선택 회로(460)가 전달된 데이터를 페이지 버퍼 그룹(450)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(470)는 페이지 버퍼 그룹(450)의 페이지 버퍼들로부터 컬럼 선택 회로(460)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(480)는 프로그램 동작 후 실시되는 프로그램 검증 동작에서 프로그램된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 또한, 패스/페일 체크 회로(480)는 에러 셀 발생 시 발생된 에러 셀들의 개수를 카운팅하고 카운팅 결과를 카운팅 신호(CS)로 출력하는 기능도 수행한다.
제어 회로(420)는 메모리 셀들의 프로그램 동작 시 선택된 워드 라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드 라인으로 인가되는 검증 전압들이 선택적으로 인가될 수 있도록 전압 발생 회로(430)를 제어한다. 이때, 패스/페일 체크 회로(480)의 체크 신호(CS)에 따라 제어 회로(420)가 전압 발생 회로(430)를 제어할 수도 있다.
특히, 제어 회로(420)는 동작 회로 그룹(430, 440, 450, 460, 470, 480)을 제어하여, 워드 라인들(WL0, ..., WLn) 중 선택된 워드 라인에 연결된 메모리 셀들(Ca0, ..., Can)의 문턱전압 레벨들을 입력되는 데이터에 따라 복수개의 레벨들 중 하나의 레벨로 설정하도록 하는 프로그램 과정, 및 더미 워드 라인(SGDL, SGSL)에 연결된 메모리 셀(DSCa, SSCa)에 대한 동일한 방식의 프로그램 과정이 수행될 수 있도록 한다.
이하에서는, 본 발명의 일 실시예에 따라 더미 워드 라인에 프로그램을 수행함으로써 워드 라인간 셀 간섭의 차이를 감소시키고 셀의 문턱전압 분포를 최소화할 수 있는 방법에 대해 설명하기로 한다.
프로그램 동작
도 5a는 본 발명의 일 실시예에 따라 메모리 블록에 대해 프로그램을 수행하는 과정을 설명하는 도면이다. 이하, 도 4 및 도 5a를 참조하여 본 발명에 따른 메모리 블록에 대한 프로그램 동작 과정을 설명하기로 한다.
먼저, 프로그램될 메모리 셀 블록을 선택하고, 해당 메모리 셀 블록에 소거 전압을 인가하여 소거 동작을 실시한다(S510). 그 후, 소거 동작에 대한 검증 과정을 수행할 수 있다. 다음으로, 선택된 워드 라인들에 대해 프로그램 전압을 인가하여 프로그램 동작을 실시한다. 먼저, 프로그램 전압의 초기값을 설정한 후(S520), 선택된 워드 라인들 중 소스 셀렉트 라인(SSL)에 가장 가까운 워드 라인(WLk)의 메모리 셀에 가장 먼저 프로그램 동작을 실시한다(S530). 프로그램 동작은 소정의 프로그램 전압을 워드 라인(WLk)에 인가함으로써 수행될 수 있다. 메모리 블록에 포함되는 메모리 셀이 멀티 레벨 셀인 경우, 복수의 문턱전압 레벨을 가질 수 있다. 통상적으로 네 개의 데이터 저장 상태, 즉, '11', '10', '00', '01'의 상태를 가질 수 있다. 도 6a는 워드 라인(WL0, ..., WLn)의 메모리 셀에 저장될 수 있는 네 개의 데이터 저장 상태에 대응되는 문턱전압 레벨을 나타내는 도면이다. 데이터 비트들은 상위 비트(MSB) 데이터와 하위 비트(LSB) 데이터로 구분되며, 하위 비트(LSB) 데이터 프로그램과 상위 비트(MSB) 데이터 프로그램이 순서대로 수행된다. 초기 소거 상태에서 메모리 셀에 저장되는 데이터는 '11'이다. 이 때, 하위 비트(LSB) 데이터 프로그램 동작이 실시되면, 메모리 셀에 저장되는 데이터는 '10'이 된다. 상위 비트(MSB) 데이터 프로그램 동작은 하위 비트(LSB) 데이터 프로그램 결과를 감지하고 그 결과에 따라 수행된다. 만약, 하위 비트(LSB) 데이터로 '1'이 감지되었으면 메모리 셀에 저장되는 데이터는 '11' 이고 이 상태에서 상위 비트(MSB) 데이터 프로그램이 동작하게 되면, 워드 라인(WL0, ..., WLn)에 존재하는 메모리 셀의 문턱전압이 'RV1' 이상 'RV2' 미만으로 되고, 그 결과 해당 메모리 셀에 저장되는 데이터는 '01'이 된다. 또한, 하위 비트(LSB) 데이터로 '0'이 감지되었으면 메모리 셀에 저장되는 데이터는 '10'이기 때문에 상위 비트(MSB) 데이터 프로그램의 동작 여부에 따라 메모리 셀에 저장되는 데이터는 '10' 또는 '00'이 된다. 메모리 셀의 문턱전압 레벨이 'RV2' 이상 'RV3' 미만이 되면 메모리 셀에 저장되는 데이터는 '10'이 되고, 메모리 셀의 문턱전압 레벨이 'RV3' 이상이면 메모리 셀에 저장되는 데이터는 '00'이 된다. 워드 라인(WL0, ..., WLn)에 포함되는 메모리 셀(Ca0, ...,Can)에 대한 프로그램 과정은 종래 기술과 동일하다.
워드 라인(WLk)에 포함되는 메모리 셀에 대한 프로그램 동작 완료 후에는 프로그램 검증 동작이 수행된다(S540). 프로그램 검증 동작은 프로그램 대상 셀들의 문턱전압이 목표 문턱전압보다 높은지 여부를 판단함으로써 이루어진다. 프로그램 검증 결과 해당 메모리 셀의 문턱전압 분포가 목표 문턱전압보다 낮은 경우, 즉, 정상적으로 프로그램이 이루어지지 않은 경우인 것으로 판단되면 프로그램 전압을 일정 스텝만큼 증가시켜(S550), 프로그램을 재실시한다(S530).
프로그램 검증 결과 해당 메모리 셀에 대한 프로그램 동작이 정상적으로 이루어진 것으로 판단되면, 해당 메모리 셀을 포함하는 워드라인(WLk)이 마지막 워드라인인지 여부를 판단한다(S560). 마지막 워드라인이 아니라면 k 값을 증가시켜(S570), 다음 워드라인(WLk+1)에 대한 프로그램 동작을 더 실시한다.
이러한 과정에 따라 선택된 워드라인(WL0, ..., WLn)에 대한 프로그램 동작이 모두 완료된 후에는 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)에 대해 프로그램을 수행한다(S580). 이 또한, 다른 워드 라인(WL0, ..., WLn-1)에 포함되는 셀(Ca0, ..., Can)에 대한 프로그램 과정과 동일하게 수행될 수 있다.
도 5b는 본 발명의 일 실시예에 따라 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)에 프로그램 동작을 실시하는 과정을 설명하는 도면이다.
도 5b를 참조하면, 더미 워드 라인(SGDL)에 소정의 프로그램 전압을 인가함으로써 셀(DSCa)에 프로그램 동작을 실시할 수 있다(S581). 그 후, 더미 워드 라인(SGDL)에 포함되는 메모리 셀(DSCa)에 대해 프로그램 검증 동작을 실시한다(S582). 검증 동작 또한 다른 워드 라인(WL0, ..., WLn)에 포함되는 셀(Ca0, ..., Can)에 대한 검증 동작과 동일한 방식으로 수행될 수 있다. 즉, 해당 메모리 셀(DSCa)의 문턱전압 분포가 목표 문턱전압보다 높은 지 여부를 판단한다. 목표 문턱전압은 소거 레벨보다 높은 레벨일 수 있다. 즉, 최외곽 워드 라인(WLn)에 다른 워드 라인들(WL0, ..., WLn-1)과 동일한 정도의 셀 간섭을 주기 위해서는 더미 워드 라인(SGDL)의 셀(DSCa)의 문턱전압이 소거 레벨 외의 다른 높은 레벨로 프로그램되어야 하므로, 프로그램 동작 후 셀(DSCa)의 문턱전압이 소거 레벨보다 높은 레벨로 프로그램되었는지 검증하는 것이다. 검증 결과 메모리 셀(DSCa)의 문턱전압 분포가 목표 문턱전압보다 낮은 것으로 판단되면, 프로그램 전압을 일정 스텝만큼 상승시켜(S583), 프로그램을 재실시한다(S581). 한편, 메모리 셀(DSCa)의 문턱전압 분포가 목표 문턱전압보다 높은 것으로 판단되면, 정상적으로 프로그램이 이루어졌다는 것이므로 전체 프로그램 과정을 종료한다.
도 6b 내지 도 6e는 프로그램을 수행함에 따른 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)의 문턱전압 변화를 나타내는 도면이다. 더미 워드 라인(SGDL)에 대한 프로그램 또한 하위 비트(LSB) 데이터 프로그램과 상위 비트(MSB) 데이터 프로그램을 차례로 수행함으로써 수행된다. 도 6b 내지 도 6d를 참조하면, 더미 워드 라인(SGDL)의 셀(DSCa) 또한 다른 워드 라인(WL0, ..., WLn)의 셀(Ca0, ..., Can)과 동일하게 'RV1' 이상 'RV2' 미만, 'RV2' 이상 'RV3' 미만, 'RV3' 이상의 문턱전압 레벨을 가질 수 있고, 각 문턱전압 레벨에 대응하여 해당 메모리 셀(DSCa)에는 '01', '10', '00'의 데이터가 저장될 수 있다. 또한, 도 6e를 참조하면, 하위 비트(LSB) 데이터 프로그램만 수행되고 상위 비트(MSB) 데이터 프로그램은 수행되지 않은 문턱전압 레벨을 가질 수 있고, 이에 대응하여 '10'의 데이터 저장 상태를 가질 수 있다.
이상에서는, 드레인 셀렉트 라인(DSL)에 인접한 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)에 대해서 프로그램 동작을 수행하는 과정에 대해서만 설명하였으나, 소스 셀렉트 라인(SSL)에 인접한 더미 워드 라인(SGSL)에 포함되는 셀(SSCa)에 대해서도 동일하게 프로그램 동작이 실시될 수 있다. 즉, 단계 S580에서 드레인 셀렉트 라인(DSL)에 인접한 더미 워드 라인(SGDL)의 셀(DSCa) 및 소스 셀렉트 라인(SSL)에 인접한 더미 워드 라인(SGSL)의 셀(SSCa) 모두에 대해 프로그램 동작이 실시될 수 있고, 그 중 하나의 더미 워드 라인(SGDL 또는 SGSL)의 셀(DSCa 또는 SSCa)에 대해서만 프로그램 동작이 실시될 수도 있다.
도 7a는 종래 메모리 블록의 셀 문턱전압 분포와 본 발명의 일 실시예에 따른 프로그램 동작 후의 메모리 셀의 문턱전압 분포를 나타내는 그래프이며, 도 7b는 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn)의 셀(Can)과 다른 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1) 간 셀의 문턱전압 분포의 차이를 나타내는 그래프이다.
도 7a를 참조하면, 전체적인 셀의 문턱전압 분포가 종래 기술에 비해 감소하였다는 것을 알 수 있다. 도 7b를 참조하여 그 이유를 설명하면 다음과 같다. 워드 라인(WL0, ..., WLn)의 셀(Ca0, ..., Can)에 대해 순차적으로 프로그램 동작을 실시하는 경우, 종래에는 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn)의 셀(Can)에 있어서는 그 다음 프로그램 전압이 가해지는 워드 라인이 존재하지 않으며, 더미 워드 라인(SGDL)의 셀(DSCa) 또한 소거 상태로 남아있을 뿐이므로 셀 간섭의 정도가 다른 워드 라인(WL0, ..., WLn-1)이 받는 것에 비해 작았다. 반면, 다른 워드 라인(WL0, ..., WLn-1)들의 셀(Ca0, ..., Can-1)들은 프로그램이 된 후, 다음 워드 라인의 셀에 대한 프로그램 동작이 수행될 시에 셀 간섭에 따른 영향을 크게 받으므로 셀의 문턱전압이 높아진다. 따라서, 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn)의 셀(Can)과 다른 워드 라인(WL0, ..., WLn-1)의 셀(Ca0, ..., Can-1) 간 셀의 문턱전압 분포의 차이가 커질 수밖에 없었다. 그러나, 본 발명에서는 더미 워드 라인(SGDL)에 포함되는 셀(DSCa)의 문턱전압을 상승시켜 소거 상태가 아닌 다른 데이터 저장 상태를 갖게 함으로써 드레인 셀렉트 라인(DSL)에 인접한 워드 라인(WLn)에 포함되는 셀(Can)도 다른 워드 라인(WL0, ..., WLn-1)에 포함되는 셀(Ca0, ..., Can-1)과 동일한 정도의 셀 간섭을 받게 된다. 이에 따라, 전체 워드 라인(WL0, ..., WLn)에 포함되는 셀(Ca0, ..., Can) 간 셀의 문턱전압 분포의 차이가 줄어들게 되고, 전체적인 셀의 문턱전압 분포가 좁혀질 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
410: 메모리 어레이
420: 제어 회로
430: 전압 발생 회로
440: 로우 디코더
450: 페이지 버퍼 그룹
460: 컬럼 선택 회로
470: 입출력 회로
480: 패스/페일 체크 회로

Claims (5)

  1. 선택된 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 다수의 프로그램 레벨들 중 하나의 레벨로 설정하기 위한 제1 프로그램 동작 및 제1 프로그램 검증 동작을 수행하는 단계; 및
    셀렉트 라인과 상기 셀렉트 라인에 가장 인접한 워드 라인 사이에 존재하는 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 상기 다수의 프로그램 레벨들 중 소거 레벨을 제외한 하나의 레벨로 설정하기 위한 제2 프로그램 동작 및 제2 프로그램 검증 동작을 수행하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 프로그램 검증 동작은, 상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨이 소거 레벨을 제외한 레벨로 프로그램되었는지 검증하는 불휘발성 메모리 장치의 동작 방법.
  3. 워드 라인들, 셀렉트 라인과 상기 셀렉트 라인에 가장 인접한 워드 라인 사이에 존재하는 더미 워드 라인에 연결된 메모리 셀들을 포함하는 메모리 셀 블록;
    상기 메모리 셀들의 프로그램 동작 및 프로그램 검증 동작을 수행하도록 구성된 동작 회로 그룹; 및
    상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 다수의 프로그램 레벨들 중 소거 레벨을 제외한 하나의 레벨로 설정하는 프로그램 동작 및 프로그램 검증 동작을 실시하도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함하는 불휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 회로는, 상기 프로그램 동작 및 프로그램 검증 동작이 상기 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨들을 입력되는 데이터에 따라 다수의 프로그램 레벨들 중 하나의 레벨로 설정하기 프로그램 동작 및 프로그램 검증 동작 이후에 실시되도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 불휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 제어 회로는, 상기 더미 워드 라인에 검증 전압을 인가하여 상기 더미 워드 라인에 연결된 메모리 셀들의 문턱전압 레벨이 소거 레벨을 제외한 레벨로 프로그램되었는지 검증하도록 상기 동작 회로 그룹을 제어하는 동작을 더 수행하도록 구성된 불휘발성 메모리 장치.

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