KR20120046815A

KR20120046815A - 반도체 메모리 장치 및 이의 동작 방법

Info

Publication number: KR20120046815A
Application number: KR1020100105339A
Authority: KR
Inventors: 세이이치 아리토메; 위수진; 비스콘티 안젤로; 로버스텔리 마티아
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2010-10-27
Filing date: 2010-10-27
Publication date: 2012-05-11
Also published as: US20120106260A1; US8705287B2; US9349481B2; KR101184830B1; US20140185387A1

Abstract

반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 어레이와, 메모리 셀들의 프로그램 동작을 수행하고, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여 문턱전압이 제2 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하도록 구성된 동작 회로 그룹, 및 문턱전압이 목표 검증 전압보다 낮은 메모리 셀들에 비해 패스트 프로그램 메모리 셀들의 문턱전압들을 조금 상승시키기 위한 조건으로 프로그램 동작을 실시하기 위해 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}

본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 불휘발성 메모리 장치 및 이의 동작 방법에 관한 것이다.

최근 들어, NAND 플래시 메모리 장치에서 하나의 메모리 셀에 2비트의 데이터를 저장하여 데이터 저장 용량을 증가시키는 방식이 적용되고 있다. 하나의 메모리 셀들에 2비트의 데이터를 저장하기 위해서는 메모리 셀들의 문턱전압들이 4개의 레벨로 구분되어야 한다. 데이터는 프로그램 동작에 의해 메모리 셀에 저장되며, 저장되는 데이터에 따라 메모리 셀의 문턱전압이 소거 레벨에서 3개의 프로그램 레벨 중 하나의 프로그램 레벨까지 상승한다. 이때, 메모리 셀들의 문턱전압들이 동일하게 상승하는 것이 바람직하다. 하지만, 공정상의 이유로 인하여, 동일한 프로그램 동작 조건에서 정상 메모리 셀보다 문턱전압이 많이 상승하는 패스트 프로그램 셀이 존재하게 된다. 정상 메모리 셀들의 문턱전압은 목표 전압보다 크게 높아지지 않지만, 패스트 프로그램 셀들의 문턱전압들은 프로그램 동작에 의해 목표 전압보다 크게 높아질 수 있다. 이로 인해, 메모리 셀들의 문턱전압 분포가 넓어지고, 특히 패스트 프로그램 셀들의 문턱전압이 선택된 레벨보다 더 높은 레벨로 인식되어 오류가 발생될 수 있다.

본 발명의 실시예는 프로그램 동작에서 패스트 프로그램 셀의 문턱전압이 정상 메모리 셀에 비해 크게 상승되는 것을 제어함으로써 메모리 셀들의 문턱전압 분포가 넓어지는 것을 방지하고 동작의 신뢰성을 향상시킬 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계와, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여, 문턱전압이 제2 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계, 및 문턱전압이 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함한다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계와, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여, 문턱전압이 제2 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계, 및 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들과 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함한다.

프로그램 검증 동작은, 메모리 셀들에 제1 서브 검증 전압을 인가하여 문턱전압을 제1 서브 검증 전압과 비교하기 위한 제1 서브 검증 동작과, 메모리 셀들에 제2 서브 검증 전압을 인가하여 문턱전압을 제2 서브 검증 전압과 비교하기 위한 제2 서브 검증 동작과, 메모리 셀들에 목표 검증 전압을 인가하여 문턱전압을 목표 검증 전압과 비교하기 위한 목표 검증 동작을 포함한다.

제2 프로그램 동작을 실시하기 전에, 메모리 셀들에 인가되는 프로그램 전압의 레벨을 상승시키는 단계를 더 포함하며, 메모리 셀들의 문턱전압들이 목표 검증 전압보다 높아질 때까지 프로그램 검증 동작, 프로그램 전압의 레벨 상승 및 제2 프로그램 동작을 반복 실시할 수 있다.

제2 프로그램 동작이 실시될 때, 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 패스트 프로그램 메모리 셀들의 비트라인들에 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가할 수 있다.

제2 프로그램 동작은, 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 패스트 프로그램 메모리 셀들의 문턱전압들의 문턱전압 상승폭보다 큰 조건으로 실시될 수 있다.

제2 프로그램 동작이 실시될 때, 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 패스트 프로그램 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 제3 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가할 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계와, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압, 제2 서브 검증 전압 및 제3 서브 검증 전압을 이용하여, 문턱전압이 제3 서브 검증 전압 이하에서 제2 서브 검증 전압보다 높아진 제1 패스트 프로그램 메모리 셀들과 문턱전압이 제3 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 제2 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계, 및 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 제1 및 제2 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함한다.

프로그램 검증 동작은, 메모리 셀들에 제1 서브 검증 전압을 인가하여 문턱전압을 제1 서브 검증 전압과 비교하기 위한 제1 서브 검증 동작과, 메모리 셀들에 제2 서브 검증 전압을 인가하여 문턱전압을 제2 서브 검증 전압과 비교하기 위한 제2 서브 검증 동작과, 메모리 셀들에 제3 서브 검증 전압을 인가하여 문턱전압을 제2 서브 검증 전압과 비교하기 위한 제3 서브 검증 동작과, 메모리 셀들에 목표 검증 전압을 인가하여 문턱전압을 목표 검증 전압과 비교하기 위한 목표 검증 동작을 포함한다.

제2 프로그램 동작은, 제2 패스트 프로그램 메모리 셀의 문턱전압 상승폭이 제1 패스트 프로그램 메모리 셀의 문턱전압 상승폭보다 작은 조건으로 실시될 수 있다.

제2 프로그램 동작은, 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 실시될 수 있다.

제2 프로그램 동작이 실시될 때, 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 제1 패스트 프로그램 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고, 제2 패스트 프로그램 메모리 셀들의 비트라인들에는 제3 프로그램 허용 전압보다 높은 제4 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 제4 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가할 수 있다.

본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀들을 포함하는 메모리 어레이, 메모리 셀들의 프로그램 동작을 수행하고, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여 문턱전압이 제2 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하도록 구성된 동작 회로 그룹, 및 문턱전압이 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 패스트 프로그램 메모리 셀들의 문턱전압 상승복보다 큰 조건으로 프로그램 동작을 실시하기 위해 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함한다.

제2 프로그램 동작이 실시될 때, 동작 회로 그룹은 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 패스트 프로그램 메모리 셀들의 비트라인들에 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성될 수 있다.

제어 회로는 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하도록 동작 회로 그룹을 제어할 수 있다.

제2 프로그램 동작이 실시될 때, 동작 회로 그룹은 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 패스트 프로그램 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 제3 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성될 수 있다.

본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들을 포함하는 메모리 어레이와, 메모리 셀들의 프로그램 동작을 수행하고, 목표 검증 전압, 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압, 제2 서브 검증 전압 및 제3 서브 검증 전압을 이용하여 문턱전압이 제3 서브 검증 전압 이하에서 제2 서브 검증 전압보다 높아진 제1 패스트 프로그램 메모리 셀들과 문턱전압이 제3 서브 검증 전압 이하에서 제1 서브 검증 전압보다 높아진 제2 패스트 프로그램 메모리 셀들을 검출하도록 구성된 동작 회로 그룹, 및 문턱전압이 제2 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 제1 및 제2 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 프로그램 동작을 실시하기 위해 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함한다.

동작 회로 그룹은, 제2 패스트 프로그램 메모리 셀의 문턱전압을 제1 패스트 프로그램 메모리 셀의 문턱전압보다 조금 상승시키기 위한 조건으로 프로그램 동작을 실시할 수 있다.

동작 회로 그룹은, 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 프로그램 동작을 실시할 수 있다.

제2 프로그램 동작이 실시될 때, 동작 회로 그룹은 문턱전압이 제1 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고, 문턱전압이 제1 서브 검증 전압보다 높고 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 제1 패스트 프로그램 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고, 제2 패스트 프로그램 메모리 셀들의 비트라인들에는 제3 프로그램 허용 전압보다 높은 제4 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 제4 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성될 수 있다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 어레이(110), 메모리 어레이(110)에 포함된 메모리 셀들의 프로그램 루프, 소거 루프 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170, 180), 및 메모리 셀들의 프로그램 루프, 소거 루프 또는 리드 동작 위해 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어하도록 구성된 제어 회로(120)을 포함한다.

여기서, 프로그램 루프는 프로그램 동작 및 프로그램 검증 동작을 포함한다. 또한, 프로그램 검증 동작은 목표 검증 전압과 메모리 셀의 문턱전압을 비교하기 위한 목표 검증 동작, 상기 목표 검증 전압보다 낮은 제1 서브 검증 전압과 메모리 셀의 문턱전압을 비교하기 위한 제1 서브 검증 동작, 제1 서브 검증 전압보다 낮은 제2 서브 검증 전압과 메모리 셀의 문턱전압을 비교하기 위한 제2 서브 검증 동작 및 제2 서브 검증 전압보다 낮은 제3 서브 검증 전압과 메모리 셀의 문턱전압을 비교하기 위한 제3 서브 검증 동작을 포함한다. 제3 서브 검증 동작은 선택적으로 실시될 수 있다.

메모리 어레이(110)는 데이터를 저장하기 위한 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST0 내지 STk)을 포함한다. 즉, 스트링들(ST1 내지 STk)은 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.

각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST), 그리고 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된 복수의 메모리 셀들(Ca0 내지 Can)을 포함한다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.

NAND 플래시 메모리 장치에서 각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분될 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.

예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.

한편, 메모리 셀에 저장되는 데이터의 비트수에 따라 각 워드라인에 포함되는 논리적 페이지의 수가 결정된다. 예를 들어, 메모리 셀에 2비트의 데이터가 저장되는 경우 하나의 워드라인에 2개의 논리적 페이지가 포함되고, 3비트의 데이터가 저장되는 경우 하나의 워드라인에 3개의 논리적 페이지가 포함된다.

NAND 플래시 메모리 장치의 경우, 동작 회로 그룹은 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열선택 회로(160), 입출력 회로(170), 그리고 패스/페일 체크 회로(180)를 포함한다.

전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 따라 메모리 셀들에 데이터를 저장하기 위한 프로그램 루프, 데이터를 삭제하기 위한 소거 루프 또는 데이터를 독출하기 위한 리드 동작에 필요한 다양한 레벨들의 동작 전압들을 생성하고, 생성된 동작 전압들을 로우 어드레스(RADD)에 따라 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)으로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.

전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 프로그램 루프, 소거 루프 또는 리드 동작을 위한 동작 전압들을 글로벌 라인들로 출력하며, 메모리 셀들을 프로그램하는 경우 프로그램을 위한 동작 전압들(예, Vpgm, Vpass, PV, LPV1, LPV2, LPV3)을 글로벌 라인들로 출력한다.

로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 인가한다.

페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1~ BLk)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 루프, 소거 루프 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지 하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.

특히, 페이지 버퍼 그룹(150)은 프로그램 동작에 의한 메모리 셀의 문턱전압 변화량이나 프로그램 동작 후 메모리 셀의 문턱전압 레벨에 따라, 후속 프로그램 동작이 실시될 때 제어 회로(120)의 제어에 의해 비트라인들(BL1 내지 BLk)에 프로그램 금지 전압(예, 전원 전압), 상기 프로그램 금지 전압보다 낮은 여러 가지 레벨의 프로그램 허용 전압들을 선택적으로 인가할 수 있다. 후속 프로그램 동작에서 프로그램 금지 전압이 인가된 비트라인과 연결된 메모리 셀은 프로그램 동작이 실시되더라도 문턱전압이 상승하지 않는다. 프로그램 허용 전압들 중 가장 높은 레벨의 프로그램 허용 전압이 인가된 비트라인과 연결된 메모리 셀의 문턱전압이 가장 조금 상승하고, 가장 낮은 레벨의 프로그램 허용 전압이 인가된 비트라인과 연결된 메모리 셀의 문턱전압이 가장 많이 상승한다.

열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. 컬럼 선택 회로(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.

입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.

패스/페일 체크 회로(180)는, 프로그램 검증 동작에 의해 페이지 버퍼 그룹(150)에 래치된 메모리 셀들의 문턱전압들과 목표 검증 전압들의 비교 결과값을 이용하여, 입력 데이터와 프로그램 루프에 의해 메모리 셀들에 저장된 데이터가 일치하는지를 체크한 후 그 결과를 체크 신호(PFC)로 출력한다. 즉, 패스/페일 체크 회로(180)는 프로그램 동작 후 실시되는 프로그램 검증 동작의 목표 검증 동작에서 메모리 셀들 중 문턱전압이 목표 검증 전압보다 낮은 에러 셀의 발생 여부를 체크하고 그 결과를 체크 신호(PFC)로 출력한다. 입력 데이터와 메모리 셀들에 저장된 데이터가 일치하지 않으면, 즉 프로그램 동작이 실시된 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 에러 셀이 검출되면, 프로그램 동작이 다시 실시될 수 있도록 제어 회로(120)로 체크 신호(PFC)를 출력한다.

앞에서 설명한 바와 같이, 제어 회로(120)는 메모리 셀들의 데이터 입출력 동작을 위하여 동작 회로 그룹(130, 140, 150, 160, 170, 180)을 제어한다. 예를 들어, 제어 회로(120)는 명령 신호(CMD)에 응답하여 내부명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 프로그램 검증 동작 시 패스/페일 체크 회로(180)에서 출력되는 체크 신호(CS)에 따라 선택된 메모리 셀들의 문턱전압들이 최소한 목표 전압까지 상승하였는지를 확인하고, 확인 결과에 따라 프로그램 동작의 재실시 또는 완료 여부를 결정한다.

또한, 제어 회로(120)는 메모리 셀들의 프로그램 동작 시 선택된 워드라인에 인가되는 프로그램 전압의 레벨을 조절하고, 프로그램 검증 동작 시 선택된 워드라인으로 인가되는 검증 전압(PV, LPV1, LPV2, LPV3)이 변경될 수 있도록 전압 발생 회로(130)를 제어한다. 이때, 패스/페일 체크 회로(180)의 체크 신호(CS)에 따라 제어 회로(120)가 전압 발생 회로(130)를 제어할 수도 있다.

이하, 상기의 구성들을 포함하는 반도체 메모리 장치의 동작 방법을 설명하기로 한다.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 프로그램 동작에 의해 도 1에 도시된 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압이 변하는 경우를 예로써 설명하기로 한다.

도 1 및 도 2를 참조하면, 소거 상태 또는 프로그램 동작이 실시된 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압들(1st PGM)은 서로 다른 레벨들에 분포한다. 제조 공정상의 이유로 메모리 셀들(Ca0, Cb0, Cc0)의 전기적/물리적 특성이 달라지기 때문이다. 즉, 제조 공정상의 이유로 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압의 변화량이 모두 달라지기 때문이다. 이로 인해, 메모리 셀들(Ca0, Cb0, Cc0)에 동일한 프로그램 전압을 인가하더라도 문턱전압이 정상 메모리 셀보다 많이 상승하는 패스트 프로그램 셀이 발생하게 된다.

프로그램 검증 동작에서 문턱전압이 목표 검증 전압(PV)보다 낮은 메모리 셀이 검출되면, 동작 회로 그룹(130, 140, 150, 160, 170, 180)은 선택된 워드라인(WL0)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)을 인가한다. 이로써, 메모리 셀들(Ca0, Cb0, Cc0)에 데이터를 저장하기 위한 선택된 페이지(Ca0~Ck0)의 프로그램 동작이 다시 실시된다.

프로그램 동작에 의해 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압이 상승한다. 이때, 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압들이 동일한 값만큼씩 상승하는 것이 바람직하다. 하지만, 제조 공정상의 이유로 메모리 셀들(Ca0, Cb0, Cc0)의 전기적/물리적 특성이 달라지기 때문에 문턱전압의 상승값이 모두 다르다.

프로그램 동작이 실시된 후, 메모리 셀들의 문턱전압 레벨을 검출하기 위하여 목표 검증 전압(PV), 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압(LPV1) 및 제2 서브 검증 전압(LPV2)을 이용하여 프로그램 검증 동작을 실시한다. 프로그램 검증 동작은 선택된 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압이 모두 목표 검증 전압(PV)보다 높아졌는지를 확인함과 동시에, 문턱전압이 제2 서브 검증 전압(LPV2) 이하에서 제1 서브 검증 전압(LPV1)보다 급격하게 높아진 패스트 프로그램 메모리 셀(Cc0)을 검출한다.

구체적으로, 프로그램 검증 동작은 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 제1 서브 검증 전압(LPV1)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압들을 제1 서브 검증 전압(LPV1)과 비교하기 위한 제1 서브 검증 동작과, 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 제2 서브 검증 전압(LPV2)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압을 제2 서브 검증 전압(LPV2)과 비교하기 위한 제2 서브 검증 동작과, 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 목표 검증 전압(PV)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압을 목표 검증 전압(PV)과 비교하기 위한 목표 검증 동작을 포함한다. 이로써, 프로그램 동작이 실시된 후 프로그램 검증 동작에 의해, 메모리 셀들은 문턱전압이 제2 서브 검증 전압(LPV2)보다 낮은 메모리 셀(Ca0), 문턱전압이 제2 서브 검증 전압(LPV2)보다 높고 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀(Cb0), 문턱전압이 제2 서브 검증 전압(LPV2) 이하에서 제1 서브 검증 전압(LPV1)보다 급격하게 높아진 패스트 프로그램 메모리 셀(Cc0), 및 문턱전압이 목표 전압(PV)보다 높아진 메모리 셀로 구분된다.

문턱전압이 목표 전압(PV)보다 낮은 메모리 셀들(Ca0, Cb0, Cc0)이 존재하므로 프로그램 동작을 다시 실시한다. 이때, 이전 프로그램 동작에서 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 인가되는 프로그램 전압의 레벨을 스텝 전압만큼 상승시킨다.

그리고, 프로그램 동작은 문턱전압이 목표 검증 전압(PV)보다 낮은 메모리 셀들(Ca0, Cb0)의 문턱전압 상승폭이 패스트 프로그램 메모리 셀(Cc0)의 문턱전압 상승폭보다 큰 조건으로 프로그램 동작을 실시한다. 이를 위하여, 문턱전압이 목표 검증 전압(PV)(특히, 제2 서브 검증 전압(LPV2))보다 낮은 메모리 셀들(Ca0, Cb0)의 비트라인들에는 제1 프로그램 허용 전압(예, 접지 전압)을 인가하고, 패스트 프로그램 셀(Cc0)의 비트라인에 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압(PV)보다 높은 메모리 셀들의 비트라인들에는 제2 프로그램 허용 전압보다 높은 프로그램 금지 전압(예, 전원전압)을 인가한다.

상기의 조건으로 프로그램 동작을 실시하면, 패스트 프로그램 메모리 셀(Cc0)의 문턱전압이 메모리 셀들(Ca0, Cb0)의 문턱전압보다 조금 상승한다. 따라서, 패스트 프로그램 메모리 셀(Cc0)의 문턱전압이 목표 검증 전압(PV)보다 크게 높아져서 프로그램 동작 완료 후 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압 분포가 넓어지는 것을 방지할 수 있다.

저장되는 데이터에 따라 선택된 메모리 셀들(Ca0~Ck0)의 문턱전압들이 모두 목표 검증 전압(PV)보다 높아질 때까지 프로그램 검증 동작, 프로그램 전압의 레벨 상승 및 프로그램 동작을 반복 실시한다.

도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 1 및 도 3을 참조하면, 도 2에서 설명한 프로그램 검증 동작을 실시하여 문턱전압이 제2 서브 검증 전압(LPV2) 이하에서 제1 서브 검증 전압(LPV1)보다 급격하게 높아진 패스트 프로그램 메모리 셀(Cc0)을 검출한다. 이후, 문턱전압이 목표 전압(PV)보다 낮은 메모리 셀들(Ca0, Cb0, Cc0)이 존재하면 이전 프로그램 동작에서 선택된 페이지의 메모리 셀들(Ca0~Ck0)로 인가된 프로그램 전압의 레벨을 스텝 전압만큼 상승시킨 후 프로그램 동작이 다시 실시된다.

이때, 프로그램 동작은 문턱전압이 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀들(Ca0)의 상승폭이 문턱전압이 제1 서브 검증 전압(LPV1)보다 높고 목표 검증 전압(PV)보다 낮은 메모리 셀들(Cb0)과 패스트 프로그램 메모리 셀들(Cc0)의 문턱전압 상승폭보다 큰 조건으로 실시된다. 이를 위하여, 문턱전압이 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀들(Ca0)의 비트라인들에는 제1 프로그램 허용 전압(예, 접지 전압)을 인가하고, 문턱전압이 제1 서브 검증 전압(LPV1)보다 높고 목표 검증 전압(PV)보다 낮은 메모리 셀들(Cb0)의 비트라인들에는 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고, 패스트 프로그램 셀(Cc0)의 비트라인에는 제1 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압(PV)보다 높은 메모리 셀들의 비트라인들에는 제3 프로그램 허용 전압보다 높은 프로그램 금지 전압(예, 전원전압)을 인가한다. 이 경우, 패스트 프르그램 셀(Cc0)의 문턱전압이 메모리 셀(Cb0)의 문턱전압보다 조금 상승하게 된다.

상기의 조건으로 프로그램 동작을 실시하면, 패스트 프로그램 메모리 셀(Cc0)의 문턱전압이 가장 조금 상승하고, 메모리 셀들(Ca0)의 문턱전압이 가장 많이 상승하며, 메모리 셀(Cb0)의 문턱전압은 중간값만큼 상승한다. 따라서, 문턱전압이 목표 검증 전압(PV)의 근처까지 상승한 패스트 프로그램 메모리 셀(Cc0)이나 메모리 셀(Cb0)의 문턱전압들이 목표 검증 전압(PV)보다 크게 높아지는 것을 방지할 수 있다. 또한, 프로그램 동작 완료 후 메모리 셀들(Ca0, Cb0, Cc0)의 문턱전압 분포가 넓어지는 것을 방지할 수 있다.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 도면이다.

도 1 및 도 4를 참조하면, 소거 상태 또는 프로그램 동작이 실시된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압들(1st PGM)은 서로 다른 레벨들에 분포한다.

프로그램 검증 동작에서 문턱전압이 목표 검증 전압(PV)보다 낮은 메모리 셀이 검출되면, 동작 회로 그룹(130, 140, 150, 160, 170, 180)은 선택된 워드라인(WL0)에 프로그램 전압(Vpgm)을 인가하고 나머지 워드라인들(WL1~WLn)에 프로그램 패스 전압(Vpass)을 인가한다. 이로써, 메모리 셀들(Ca0, Cb0, Cc0, Cd0)에 데이터를 저장하기 위한 선택된 페이지의 프로그램 동작이 다시 실시된다.

프로그램 동작이 실시된 후, 메모리 셀들의 문턱전압 레벨을 검출하기 위하여 목표 검증 전압(PV), 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압(LPV1), 제2 서브 검증 전압(LPV2) 및 제3 서브 검증 전압(LPV3)을 이용하여 프로그램 검증 동작을 실시한다. 프로그램 검증 동작은 선택된 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압이 모두 목표 검증 전압(PV)보다 높아졌는지를 확인함과 동시에, 문턱전압이 제3 서브 검증 전압(LPV3) 이하에서 제2 서브 검증 전압(LPV2)보다 높아진 제1 패스트 프로그램 메모리 셀(Cc0)과 문턱전압이 제3 서브 검증 전압(LPV3) 이하에서 제1 서브 검증 전압(LPV1)보다 급격하게 높아진 제2 패스트 프로그램 메모리 셀(Cd0)을 검출한다.

구체적으로, 프로그램 검증 동작은 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 제1 서브 검증 전압(LPV1)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압들을 제1 서브 검증 전압(LPV1)과 비교하기 위한 제1 서브 검증 동작과, 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 제2 서브 검증 전압(LPV2)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압을 제2 서브 검증 전압(LPV2)과 비교하기 위한 제2 서브 검증 동작과, 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 제3 서브 검증 전압(LPV3)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압을 제3 서브 검증 전압(LPV3)과 비교하기 위한 제3 서브 검증 동작과, 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 목표 검증 전압(PV)을 인가하여 메모리 셀들(Ca0~Ck0)의 문턱전압을 목표 검증 전압(PV)과 비교하기 위한 목표 검증 동작을 포함한다. 이로써, 프로그램 검증 동작에 의해, 메모리 셀들은 문턱전압이 제2 서브 검증 전압(LPV2)보다 높고 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀들(Ca0, Cb0), 문턱전압이 제3 서브 검증 전압(LPV3) 이하에서 제2 서브 검증 전압(LPV2)보다 높아진 제1 패스트 프로그램 메모리 셀(Cc0), 문턱전압이 제3 서브 검증 전압(LPV3) 이하에서 제1 서브 검증 전압(LPV1)보다 급격하게 높아진 제2 패스트 프로그램 메모리 셀(Cd0) 및 문턱전압이 목표 전압(PV)보다 높아진 메모리 셀로 구분된다.

문턱전압이 목표 전압(PV)보다 낮은 메모리 셀들(Ca0, Cb0, Cc0, Cd0)이 존재하므로 프로그램 동작을 다시 실시한다. 이때, 이전 프로그램 동작에서 선택된 페이지의 메모리 셀들(Ca0~Ck0)에 인가되는 프로그램 전압의 레벨을 스텝 전압만큼 상승시킨다.

그리고, 프로그램 동작은 문턱전압이 목표 검증 전압(PV)보다 낮은 메모리 셀들(Ca0, Cb0)에 비해 제1 및 제2 패스트 프로그램 메모리 셀(Cc0, Cd0)의 문턱전압을 조금 상승시키기 위한 조건으로 프로그램 동작을 실시한다. 특히, 문턱전압이 급격하게 상승한 제2 패스트 프로그램 셀(Cd0)의 문턱전압이 제1 패스트 프로그램 셀(Cc0)의 문턱전압보다 더 조금 상승되는 조건으로 프로그램 동작을 실시한다.

이를 위하여, 문턱전압이 목표 검증 전압(PV)(특히, 제2 서브 검증 전압(LPV2))보다 낮은 메모리 셀들(Ca0, Cb0)의 비트라인들에는 제1 프로그램 허용 전압(예, 접지 전압)을 인가하고, 제1 및 제2 패스트 프로그램 셀들(Cc0, Cd0)의 비트라인들에 제3 및 제4 프로그램 허용 전압을 인가하고, 문턱전압이 목표 검증 전압(PV)보다 높은 메모리 셀들의 비트라인들에는 프로그램 금지 전압(예, 전원전압)을 인가한다. 여기서, 제3 및 제4 프로그램 허용 전압들은 제1 프로그램 허용 전압보다 높고 프로그램 금지 전압보다 낮은 전압이다. 그리고, 제4 프로그램 허용 전압의 레벨이 제3 프로그램 허용 전압보다 높은 것이 바람직하다.

상기의 조건으로 프로그램 동작을 실시하면, 제1 및 제2 패스트 프로그램 메모리 셀들(Cc0, Cd0)의 문턱전압들이 메모리 셀들(Ca0, Cb0)의 문턱전압보다 조금 상승한다. 또한, 제2 패스트 프로그램 메모리 셀(Cd0)의 문턱전압이 제1 패스트 프로그램 메모리 셀(Cc0)의 문턱전압보다 조금 상승한다.

프로그램 동작을 실시한 후 다시 프로그램 검증 동작을 실시하면, 문턱전압이 목표 검증 전압(PV)보다 높은 메모리 셀(Cd0), 문턱전압이 목표 검증 전압(PV)보다 낮고 제1 서브 검증 전압(LPV1)보다 높은 메모리 셀들(Cb0, Cc0), 문턱전압이 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀(Ca0)로 구분될 수 있다.

이후 프로그램 동작에서도 마찬가지로 문턱전압이 목표 검증 전압(PV)보다 높은 메모리 셀(Cd0)의 비트라인(BL4)에는 프로그램 금지 전압을 인가하고, 문턱전압이 제1 서브 검증 전압(LPV1)보다 낮은 메모리 셀(Ca0)의 비트라인(BL1)에는 제1 프로그램 허용 전압을 인가한다. 그리고, 문턱전압이 목표 검증 전압(PV)보다 낮은 패스트 프로그램 메모리 셀(Cc0)의 비트라인(BL3)에는 제3 프로그램 허용 전압을 인가한다. 한편, 정상 메모리 셀들 중 문턱전압이 목표 검증 전압(PV)보다 낮고 제1 서브 검증 전압보다 높은 메모리 셀(Cb0)의 비트라인(BL2)에는 제3 프로그램 허용 전압보다 낮은 제2 프로그램 허용 전압을 인가하여 메모리 셀(Cb0)의 문턱전압이 목표 검증 전압(PV)보다 크게 높아지는 것을 방지할 수 있다.

상기에서 설명한 프로그램 동작과 프로그램 검증 동작을 반복 실시함에 따라, 패스트 프로그램 메모리 셀들(Cc0, Cd0)의 문턱전압들에 의해 전체적인 메모리 셀들(Ca0, Cb0, Cc0, Cd0)의 문턱전압 분포가 넓어지는 것을 방지할 수 있다.

110 : 메모리 어레이 110M : 메모리 블록
110C : CAM 블록 120 : 제어 회로
130 : 전압 생성 회로 140 : 로우 디코더
150 : 페이지 버퍼 그룹 160 : 열선택 회로
170 : 입출력 회로 180 : 페이/페일 체크 회로
190 : 에러 비트 체크 회로 200 : CAM 래치 회로

Claims

메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계;
목표 검증 전압, 상기 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여, 상기 문턱전압이 상기 제2 서브 검증 전압 이하에서 상기 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계; 및
상기 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계;
목표 검증 전압, 상기 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여, 상기 문턱전압이 상기 제2 서브 검증 전압 이하에서 상기 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계; 및
상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들과 상기 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 1 항 또는 제 2 항에 있어서, 상기 프로그램 검증 동작은,
상기 메모리 셀들에 제1 서브 검증 전압을 인가하여 상기 문턱전압을 상기 제1 서브 검증 전압과 비교하기 위한 제1 서브 검증 동작과,
상기 메모리 셀들에 제2 서브 검증 전압을 인가하여 상기 문턱전압을 상기 제2 서브 검증 전압과 비교하기 위한 제2 서브 검증 동작과,
상기 메모리 셀들에 목표 검증 전압을 인가하여 상기 문턱전압을 상기 목표 검증 전압과 비교하기 위한 목표 검증 동작을 포함하는 반도체 메모리 장치의 동작 방법.
제 1 항 또는 제 2 항에 있어서,
상기 제2 프로그램 동작을 실시하기 전에, 상기 메모리 셀들에 인가되는 프로그램 전압의 레벨을 상승시키는 단계를 더 포함하며,
상기 메모리 셀들의 문턱전압들이 상기 목표 검증 전압보다 높아질 때까지 상기 프로그램 검증 동작, 상기 프로그램 전압의 레벨 상승 및 상기 제2 프로그램 동작을 반복 실시하는 반도체 메모리 장치의 동작 방법.
제 1 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 패스트 프로그램 메모리 셀들의 비트라인들에 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 동작 방법.
제 2 항에 있어서, 상기 제2 프로그램 동작은,
상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 패스트 프로그램 메모리 셀들의 문턱전압들의 문턱전압 상승폭보다 큰 조건으로 실시되는 반도체 메모리 장치의 동작 방법.
제 6 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고,
상기 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 상기 제3 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 동작 방법.
메모리 셀들의 문턱전압들을 상승시키기 위해 제1 프로그램 동작을 실시하는 단계;
목표 검증 전압, 상기 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압, 제2 서브 검증 전압 및 제3 서브 검증 전압을 이용하여, 상기 문턱전압이 상기 제3 서브 검증 전압 이하에서 상기 제2 서브 검증 전압보다 높아진 제1 패스트 프로그램 메모리 셀들과 상기 문턱전압이 상기 제3 서브 검증 전압 이하에서 상기 제1 서브 검증 전압보다 높아진 제2 패스트 프로그램 메모리 셀들을 검출하기 위한 프로그램 검증 동작을 실시하는 단계; 및
상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 제1 및 제2 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서, 상기 프로그램 검증 동작은,
상기 메모리 셀들에 제1 서브 검증 전압을 인가하여 상기 문턱전압을 상기 제1 서브 검증 전압과 비교하기 위한 제1 서브 검증 동작,
상기 메모리 셀들에 제2 서브 검증 전압을 인가하여 상기 문턱전압을 상기 제2 서브 검증 전압과 비교하기 위한 제2 서브 검증 동작과,
상기 메모리 셀들에 제3 서브 검증 전압을 인가하여 상기 문턱전압을 상기 제2 서브 검증 전압과 비교하기 위한 제3 서브 검증 동작과,
상기 메모리 셀들에 목표 검증 전압을 인가하여 상기 문턱전압을 상기 목표 검증 전압과 비교하기 위한 목표 검증 동작을 포함하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서,
상기 제2 프로그램 동작을 실시하기 전에, 상기 메모리 셀들에 인가되는 프로그램 전압의 레벨을 상승시키는 단계를 더 포함하며,
상기 메모리 셀들의 문턱전압들이 상기 목표 검증 전압보다 높아질 때까지 상기 프로그램 검증 동작, 상기 프로그램 전압의 레벨 상승 및 상기 제2 프로그램 동작을 반복 실시하는 반도체 메모리 장치의 동작 방법.
제 8 항에 있어서, 상기 제2 프로그램 동작은,
상기 제2 패스트 프로그램 메모리 셀의 문턱전압 상승폭이 상기 제1 패스트 프로그램 메모리 셀의 문턱전압 상승폭보다 작은 조건으로 실시되는 반도체 메모리 장치의 동작 방법.
제 8 항 또는 제 11 항에 있어서, 상기 제2 프로그램 동작은,
상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 실시되는 반도체 메모리 장치의 동작 방법.
제 12 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고,
상기 제1 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고,
상기 제2 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제3 프로그램 허용 전압보다 높은 제4 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 상기 제4 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하는 반도체 메모리 장치의 동작 방법.
메모리 셀들을 포함하는 메모리 어레이;
상기 메모리 셀들의 프로그램 동작을 수행하고, 목표 검증 전압, 상기 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압 및 제2 서브 검증 전압을 이용하여 상기 문턱전압이 상기 제2 서브 검증 전압 이하에서 상기 제1 서브 검증 전압보다 높아진 패스트 프로그램 메모리 셀들을 검출하도록 구성된 동작 회로 그룹; 및
상기 문턱전압이 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 패스트 프로그램 메모리 셀들의 문턱전압 상승복보다 큰 조건으로 상기 프로그램 동작을 실시하기 위해 상기 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
제 14 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 동작 회로 그룹은 상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 패스트 프로그램 메모리 셀들의 비트라인들에 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성된 반도체 메모리 장치.
제 14 항에 있어서,
상기 제어 회로는 상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 제2 프로그램 동작을 실시하도록 상기 동작 회로 그룹을 제어하는 반도체 메모리 장치.
제 16 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 동작 회로 그룹은 상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고,
상기 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에는 상기 제3 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성된 반도체 메모리 장치.
메모리 셀들을 포함하는 메모리 어레이;
상기 메모리 셀들의 프로그램 동작을 수행하고, 목표 검증 전압, 상기 목표 검증 전압보다 차례로 낮은 제1 서브 검증 전압, 제2 서브 검증 전압 및 제3 서브 검증 전압을 이용하여 상기 문턱전압이 상기 제3 서브 검증 전압 이하에서 상기 제2 서브 검증 전압보다 높아진 제1 패스트 프로그램 메모리 셀들과 상기 문턱전압이 상기 제3 서브 검증 전압 이하에서 상기 제1 서브 검증 전압보다 높아진 제2 패스트 프로그램 메모리 셀들을 검출하도록 구성된 동작 회로 그룹; 및
상기 문턱전압이 상기 제2 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 제1 및 제2 패스트 프로그램 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 상기 프로그램 동작을 실시하기 위해 상기 동작 회로 그룹을 제어하도록 구성된 제어 회로를 포함하는 반도체 메모리 장치.
제 18 항에 있어서, 상기 동작 회로 그룹은,
상기 제2 패스트 프로그램 메모리 셀의 문턱전압을 상기 제1 패스트 프로그램 메모리 셀의 문턱전압보다 조금 상승시키기 위한 조건으로 상기 프로그램 동작을 실시하는 반도체 메모리 장치.
제 18 항 또는 제 19 항에 있어서, 상기 동작 회로 그룹은,
상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭이 상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 문턱전압 상승폭보다 큰 조건으로 상기 프로그램 동작을 실시하는 반도체 메모리 장치.
제 20 항에 있어서, 상기 제2 프로그램 동작이 실시될 때,
상기 동작 회로 그룹은 상기 문턱전압이 상기 제1 서브 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 제1 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 제1 서브 검증 전압보다 높고 상기 목표 검증 전압보다 낮은 메모리 셀들의 비트라인들에는 상기 제1 프로그램 허용 전압보다 높은 제2 프로그램 허용 전압을 인가하고,
상기 제1 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제2 프로그램 허용 전압보다 높은 제3 프로그램 허용 전압을 인가하고,
상기 제2 패스트 프로그램 메모리 셀들의 비트라인들에는 상기 제3 프로그램 허용 전압보다 높은 제4 프로그램 허용 전압을 인가하고,
상기 문턱전압이 상기 목표 검증 전압보다 높은 메모리 셀들의 비트라인들에 상기 제4 프로그램 허용 전압보다 높은 프로그램 금지 전압을 인가하도록 구성된 반도체 메모리 장치.