KR100932368B1

KR100932368B1 - 플래시 메모리 소자의 동작 방법

Info

Publication number: KR100932368B1
Application number: KR1020070119034A
Authority: KR
Inventors: 김점수; 김태균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-11-21
Filing date: 2007-11-21
Publication date: 2009-12-16
Also published as: US7715230B2; CN101441892B; CN101441892A; KR20090052506A; US20090129168A1

Abstract

본 발명은 플래시 메모리 소자의 동작 방법에 관한 것으로, 프로그램 동작 시 메모리 셀들의 문턱전압 레벨에 따라 프로그램 동작 조건을 달리하여 문턱전압의 변화폭을 조절함으로써 프로그램 동작이 완료된 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있다.

플래시 메모리, 프로그램, 문턱전압, 분포, 검증

Description

플래시 메모리 소자의 동작 방법{Operating method of a flash memory device}

본 발명은 플래시 메모리 소자의 동작 방법에 관한 것으로, 특히 메모리 셀들의 문턱전압 분포를 좁히기 위한 플래시 메모리 소자의 동작 방법에 관한 것이다.

플래시 메모리 소자는 전원공급이 중단되어도 저장된 데이터가 삭제되지 않는 대표적인 비휘발성 메모리 소자이다. 플래시 메모리 소자는 메모리 셀 어레이 구조에 따라 노아 플래시 메모리 소자와 낸드 플래시 메모리 소자로 구분할 수 있다. 낸드 플래시 메모리 소자는 노아 플래시 메모리 소자에 비해 집적도를 높일 수 있다는 장점이 있어서 많이 사용되고 있다.

최근에는 낸드 플래시 메모리 소자에서 하나의 메모리 셀에 2비트 이상의 데이터를 저장하는 기술이 개발되고 있다. 1비트의 데이터가 저장되는 경우에는 메모리 셀의 문턱전압이 2가지 레벨(0V보다 낮은 레벨과 0V보다 높은 레벨)로 구분된 다. 하지만, 2비트의 데이터가 저장되는 경우 문턱전압이 4가지 레벨로 구분되며, 구체적으로 0V보다 낮은 하나의 레벨과 0V보다 높은 세 개의 레벨로 구분된다. 이렇게, 0V보다 높은 범위에서 문턱전압이 3가지 레벨로 구분되기 때문에, 문턱전압의 분포 폭이 넓을 경우 서로 다른 레벨을 구분하기 위한 마진이 충분하지 못하며, 서로 다른 레벨의 문턱전압 분포가 서로 중첩될 수 있다. 이 경우 메모리 셀에 저장된 데이터를 구분하지 못하여 오류가 발생할 수 있으므로, 문턱전압들의 분포 폭이 좁아야 한다.

하지만, 정해진 범위 내에서 3개의 문턱전압 분포가 존재해야 하므로 상당히 낮은 폭의 문턱전압 분포가 요구되고 있으며, 플래시 메모리 소자의 프로그램 동작 특성 상 문턱전압의 분포 폭을 좁히는 데에는 한계가 있다.

본 발명이 제공하는 플래시 메모리 소자의 동작 방법은 프로그램 동작 시 메모리 셀들의 문턱전압 레벨에 따라 프로그램 동작 조건을 달리하여 문턱전압의 변화폭을 조절함으로써 프로그램 동작이 완료된 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있다.

본 발명의 제1 실시예에 따른 플래시 메모리 소자의 동작 방법은 메모리 셀들의 제1 프로그램 동작을 실시하는 단계; 상지 제 1 프로그램 동작에 따른 프로그램 검증을 실시하고, 그 검증 결과에 따라 상기 메모리 셀들을 문턱전압 상승폭에 따라 두개 이상의 메모리 셀 그룹으로 분류하는 단계; 및 상기 분류된 메모리 셀 그룹에 대해서 각각의 문턱전압 상승폭에 반비례하게 상기 문턱전압의 상승폭이 달라지도록 상기 메모리 셀들의 제2 프로그램 동작을 실시하는 단계를 포함한다.

본 발명의 제2 실시예에 따른 플래시 메모리 소자의 동작 방법은 메모리 셀들의 제1 프로그램 동작을 실시하는 단계; 상기 제 1 프로그램 동작에 의해서 상기 메모리 셀들 중 문턱전압 레벨이 목표 전압보다 높은 제1 메모리 셀들, 문턱전압 레벨이 상기 목표 전압보다 낮고 제1 비교 전압보다 높은 제2 메모리 셀들, 문턱전압 레벨이 상기 제1 비교 전압보다 낮고 제2 비교 전압보다 높은 제3 메모리 셀들 및 문턱전압 레벨이 상기 제2 비교 전압보다 낮은 제4 메모리 셀들로 구분하는 검증 동작을 실시하는 단계; 및 상기 문턱전압 레벨에 따라 구분된 제 1 내지 제 4 메모리 셀들에 대해서, 각각의 문턱전압 레벨에 반비례하여 문턱전압의 상승폭이 달라지도록 제2 프로그램 동작을 실시하는 단계를 포함한다.

본 발명의 제3 실시예에 따른 플래시 메모리 소자의 동작 방법은 메모리 셀들의 제1 프로그램 동작을 실시하는 단계; 상기 제 1 프로그램 동작에 의해서 상기 메모리 셀들 중 문턱전압 레벨이 목표 전압보다 높은 제1 메모리 셀들, 문턱전압 레벨이 상기 목표 전압보다 낮고 제1 비교 전압보다 높은 제2 메모리 셀들, 문턱전압 레벨이 상기 제1 비교 전압보다 낮고 제2 비교 전압보다 높은 제3 메모리 셀들 및 문턱전압 레벨이 상기 제2 비교 전압보다 낮은 제4 메모리 셀들로 구분하는 검증 동작을 실시하는 단계; 및 상기 제1 내지 제4 메모리 셀들과 각각 전기적으로 연결되는 제1 내지 제4 비트라인들에 서로 다른 제1 내지 제4 비트라인 전압을 인가하여 제2 프로그램 동작을 실시하는 단계를 포함한다.

상기의 실시예들에서, 제2 프로그램 동작 시 문턱전압이 목표 전압보다 높아진 메모리 셀의 문턱전압은 상승하지 않는다.

제1 프로그램 동작을 실시할 때 인가된 프로그램 전압보다 더 높은 프로그램 전압이 제2 프로그램 동작을 실시할 때 인가된다. 프로그램 전압은 14V 내지 22V 범위 내에서 높아진다. 프로그램 전압이 0.1V 내지 2.0V의 폭으로 상승한다.

제1 비교 전압과 목표 전압의 차이가 0.2V 내지 0.5V이고, 제2 비교 전압은 제1 비교 전압과 목표 전압의 중간 레벨로 설정된다.

제1 내지 제4 비트라인 전압들은 제1 내지 제4 메모리 셀들의 문턱전압 레벨에 비례하는 레벨로 제1 내지 제4 비트라인들에 각각 인가된다. 제3 비트라인 전압은 제2 비트라인 전압과 제4 비트라인 전압의 중간 레벨로 인가된다.

제2 프로그램 동작 시 제1 메모리 셀과 전기적으로 연결되는 비트라인에는 제1 메모리 셀의 프로그램 현상이 발생되는 것을 방지하기 위한 프로그램 금지 전 압이 인가된다.

검증 동작 및 제2 프로그램 동작은 메모리 셀들의 문턱전압이 모두 목표 전압까지 높아질 때까지 프로그램 전압을 단계적으로 상승시키면서 반복 실시된다.

본 발명은 메모리 셀들의 문턱전압 분포 폭을 좁힘으로써 다음과 같은 효과를 얻을 수 있다.

첫째, 서로 다른 데이터가 저장된 메모리 셀들의 문턱전압 분포의 간격을 넓게 확보할 수 있다.

둘째, 문턱전압 분포의 간격이 넓어짐에 따라 메모리 셀들에 저장된 데이터를 정확하게 구분할 수 있다.

셋째, 문턱전압 분포의 간격이 넓어짐에 따라 리드 동작 시 오동작을 방지할 수 있습니다.

넷째, 문턱전압의 레벨에 따라 문턱전압의 변화폭을 조절함으로써 프로그램 동작에 소요되는 시간의 증가를 최소화할 수 있습니다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 플래시 메모리 소자의 동작 방법을 설명하기 위한 메모리 셀 블록의 회로도이다.

도 1을 참조하면, 낸드 플래시 메모리 소자의 경우 메모리 셀 어레이에 다수의 메모리 셀 블록(하나만 도시됨)이 포함되며, 각각의 메모리 셀 블록은 다수의 셀 스트링(ST)을 포함한다. 셀 스트링들은 비트라인(BL1 내지 BL3; 편의상 3개만 도시됨)들과 각각 연결된다.

각각의 셀 스트링(ST)은 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀(Ca, C1 내지 Cn; n은 정수) 및 소오스 셀렉트 트랜지스터(SST)가 직렬로 연결된 구조로 이루어진다. 여기서, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인은 해당 비트라인(BL1)과 연결되며, 소오스 셀렉트 트랜지스터(SST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 한편, 각각의 셀 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)이 되고, 소오스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소오스 셀렉트 라인(SSL)이 된다. 또한, 메모리 셀들의 게이트가 서로 연결되어 각각의 워드라인(WL0 내지 WLn)들이 된다. 이 중에서, 하나의 워드라인(예를 들어, WL0)을 공유하는 메모리 셀들(Ca, Cb, Cc; 편의상 3개만 도시됨)이 하나의 페이지(Page0)로 구분된다.

낸드 플래시 메모리 소자에 데이터를 저장하기 위한 프로그램 동작은 페이지 단위로 실시된다. 즉, 하나의 페이지(Page0)에 포함된 메모리 셀들(Ca 내지 Cc)에 서로 다른 데이터가 동시에 저장된다. 한편, 프로그램 동작은 ISPP(Increasement Step Pulse Program) 방식으로 실시한다. 구체적으로 설명하면, 프로그램 동작을 실시하면 메모리 셀의 문턱전압이 높아지는데, 프로그램 동작을 실시한 후에 메모리 셀의 문턱전압이 목표 전압까지 높아졌는지를 검출한다. 메모리 셀의 문턱전압이 목표 전압보다 낮으면 워드라인(WL0)에 인가하는 프로그램 전압의 레벨을 높여서 프로그램 동작을 재실시한다. 이렇게, ISPP 방식의 프로그램 동작은 문턱전압이 목표 전압보다 높아질 때까지 프로그램 전압의 레벨을 상승시키면서 프로그램 동작을 반복 실시한다.

하나의 페이지(Page0) 내에는 하나의 워드라인(WL0)을 공유하는 다수의 메모리 셀들(Ca 내지 Cc)이 존재하는데, 메모리 셀들의 프로그램 속도가 서로 다르다. 구체적으로 설명하면, 한번의 프로그램 펄스를 인가하여 프로그램 동작을 실시할 경우 프로그램 속도가 빨라서 문턱전압이 많이 변하는 제1 메모리 셀과 프로그램 속도가 느려서 문턱전압이 조금 변하는 제2 메모리 셀이 존재할 수 있다. 이로 인해, 문턱전압이 목표 전압보다 높아지더라도 제1 메모리 셀은 문턱전압이 목표 전압보다 크게 높아지고 제2 메모리 셀은 문턱전압보다 조금 높아질 수 있다. 그 결과, 프로그램된 메모리 셀들의 문턱전압 분포 폭은 넓어지게 된다.

본 발명에서는 문턱전압과 목표 전압의 차이에 따라 프로그램 동작 조건을 달리하여 프로그램 속도(즉, 문턱전압의 변화량)를 조절함으로써, 프로그램이 완료 된 메모리 셀들의 문턱전압 분포 폭을 좁힐 수 있다. 구체적으로 설명하면 다음과 같다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법에 의해 메모리 셀들의 문턱전압이 변하는 것을 설명하기 위한 그래프이다. 도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 회로도이다.

도 2a를 참조하면, 프로그램 동작을 실시하기 전에 메모리 셀 블록에 포함된 메모리 셀들이 소거 동작에 의해 소거되어 문턱전압들이 하나의 분포(A)를 이룰 수 있다. 도면에는 도시되어 있지 않지만, 하나의 메모리 셀에 2비트의 데이터를 저장하는 프로그램 동작에서 상위 비트의 데이터를 저장하는 경우에는 메모리 셀들의 문턱전압이 여러 가지 레벨로 분포할 수도 있다. 이하에서 설명하는 프로그램 동작은 데이터의 하위 비트를 저장하기 위한 LSB 프로그램 동작이나 상위 비트를 저장하기 위한 MSB 프로그램 동작에도 적용될 수 있다.

프로그램 동작은 ISPP 방식으로 진행하며, 문턱전압이 목표 전압(Vtg)보다 높아져야 하고, 목표 전압(Vtg)보다 낮은 레벨의 제1 및 제2 비교 전압(V1 및 V2)을 설정한다. 제1 비교 전압(V1)이 제2 비교 전압(V2)보다 낮으며, 제1 비교 전압(V1)과 목표 전압(Vtg)의 차이는 0.2V 내지 0.5V로 설정한다. 제2 비교 전압(V2)과 목표 전압(Vtg)의 차이는 제1 비교 전압(V1)과 목표 전압(Vtg) 차이의 절반이 되도록 설정할 수 있다. 따라서, 제2 비교 전압(V2)과 목표 전압(Vtg)의 차이는 0.1V 내지 0.25V가 된다.

도 2b 및 도 3을 참조하면, 선택된 워드라인(예를 들어, WL0)을 공유하는 메모리 셀들(Ca 내지 Cc)의 제1 프로그램 동작을 실시한다. 저장되는 데이터에 따라 프로그램되지 않고 이전의 문턱전압 레벨을 유지해야하는 메모리 셀이 존재할 수도 있다. 하지만, 선택된 워드라인(WL0)을 공유하는 메모리 셀들(Ca 내지 Cc)이 모두 프로그램 되는 경우를 예로써 설명하기로 한다.

ISPP 방식의 프로그램 동작에서 최초로 실시되는 제1 프로그램 동작에서는 메모리 셀들(Ca 내지 Cc)이 모두 프로그램되어야 하므로 비트라인들에 모두 동일한 0V의 비트라인 전압들(VBL1 내지 VBL3)이 인가되고, 선택된 워드라인(WL0)에 제1 프로그램 전압을 인가한다. 상기의 조건에 따라 워드라인(WL0)과 메모리 셀들의 벌크(예를 들어, 반도체 기판 또는 P웰) 사이의 전압차가 발생하고, 전압차에 의해 벌크로부터 전자가 메모리 셀들의 플로팅 게이트로 주입되어 축적된다. 그 결과, 제1 프로그램 동작에 의해 메모리 셀들의 문턱전압이 상승한다. 이어서, 검증 동작을 실시하여, 제1 프로그램 동작에 의해 상승된 메모리 셀들의 문턱전압 레벨을 검출한다. 검증 동작에 의해 메모리 셀들은 문턱전압이 제1 비교 전압(V1)보다 낮은 제1 메모리 셀들(A), 제1 비교 전압(V1)보다 높고 제2 비교 전압(V2)보다 낮은 제2 메모리 셀들(B), 제2 비교 전압(V2)보다 높고 목표 전압(Vtg)보다 낮은 제3 메모리 셀들(C), 목표 전압(Vtg)보다 높은 제4 메모리 셀들(D)로 구분할 수 있다. 문턱전압이 높아지는 정도에 따라 제4 메모리 셀들(D) 또는 제3 메모리 셀들(C)이 존재하지 않을 수도 있다. 검증 동작 시 제1 내지 제4 메모리 셀들(A 내지 D)을 구분하기 위하여 제1 비교 전압(V1)과 문턱전압을 비교하는 제1 검증 동작, 제2 비교 전 압(V2)과 문턱전압을 비교하는 제2 검증 동작 및 목표 전압(Vtg)과 문턱전압을 비교하는 제3 검증 동작이 실시된다.

상기에서, 제1 메모리 셀들(A)은 제1 프로그램 동작으로 문턱전압이 적게 변하는 메모리 셀들(즉, 프로그램 속도가 느린 메모리 셀들)이라 할 수 있고, 제4 메모리 셀들(D)은 한번의 프로그램 동작으로 문턱전압이 많이 변하는 메모리 셀들(즉, 프로그램 속도가 빠른 메모리 셀들)이라 할 수 있다. 이후, 문턱전압이 목표 전압(Vtg)보다 낮은 메모리 셀들(A 내지 C)에 대한 제2 프로그램 동작을 실시한다.

도 3은 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법을 설명하기 위한 회로도이다.

도 2c 및 도 3을 참조하면, 검증 동작 후 문턱전압이 목표 전압(Vtg)보다 낮은 메모리 셀들에 대하여 제2 프로그램 동작을 실시한다. 제2 프로그램 동작은 제1 프로그램 동작 시 워드라인(WL0)에 인가된 프로그램 전압보다 높은 레벨로 인가한다. ISPP 방식의 프로그램 동작은 프로그램 전압을 14V 내지 22V의 범위 내에서 가변시키면서 실시하며, 프로그램 전압의 상승폭은 0.5V 내지 2V로 설정하는 것이 바람직하다.

한편, 본 발명에서는 메모리 셀들(Ca 내지 Cc)의 문턱전압 레벨에 따라 제2 프로그램 동작에서의 문턱전압 변화 폭을 조절한다. 예를 들어, 문턱전압이 가장 낮은 제1 메모리 셀(Ca)은 문턱전압이 가장 많이 변하게(즉, 상승하게) 설정하고, 문턱전압이 가장 높은 제3 메모리 셀(Cc)은 문턱전압이 가장 조금 변하게 설정하여 제2 프로그램 동작을 실시한다. 문턱전압이 목표 전압(Vtg)보다 높아진 메모리 셀 에 대해서는 더 이상 프로그램 동작을 실시하지 않는다. 이를 위해, 문턱전압이 목표 전압(Vtg)보다 높아진 메모리 셀과 전기적으로 연결되는 비트라인에는 프로그램 금지 전압을 인가한다. 프로그램 금지 전압에 의해 문턱전압이 목표 전압보다 높은 메모리 셀의 벌크에서는 채널 부스팅이 발생하면서 워드라인과 벌크간의 전압차가 낮아져 프로그램 현상이 발생하지 않는다. 이는 이미 널리 알려진 사항이므로 구체적인 설명은 생략하기로 한다.

구체적으로 설명하면, 제1 메모리 셀(Ca)을 포함하는 스트링과 연결된 비트라인에는 가장 낮은 레벨의 제1 비트라인 전압(VBL1)을 인가하고, 제3 메모리 셀(Cc)을 포함하는 스트링과 연결된 비트라인에는 가장 높은 레벨의 제3 비트라인 전압(VBL3)을 인가한다. 제1 비트라인 전압(VBL1)은 0V가 되고, 제3 비트라인 전압(VBL3)은 0.1V 내지 2.0V가 될 수 있다. 제2 비트라인 전압(VBL2)은 제1 및 제3 비트라인 전압(VBL1 및 VBL3) 사이의 전압으로 설정하며, 중간값으로 설정할 수 있다.

하기의 표 1은 프로그램 전압의 상승폭을 0.3V로 설정한 ISPP 방식의 프로그램 동작에서 비트라인에 인가되는 전압에 따라 변하는 문턱전압 값을 나타내고 있다.

비트라인 전압 [V]	문턱전압의 변화 폭[V]
0.40V	0.125V
0.80V	0.067V
1.20V	0.034V
1.60V	0.017V
2.00V	0.008V

상기의 표 1을 참조하면, 프로그램 동작 시 비트라인에 인가되는 전압이 높아질수록 메모리 셀의 문턱전압이 변하는 폭은 감소하는 것을 알 수 있다. 이는 비트라인 전압이 높아질수록 워드라인과 벌크 사이의 전압차를 낮아지는 현상이 발생하기 때문이다. 이러한 현상을 이용하여, 제1 비트라인에는 0V의 제1 비트라인 전압(VBL1)을 인가하고, 제2 비트라인에는 0.4V의 제2 비트라인 전압(VBL2)을 인가하고, 제3 비트라인에는 0.8V의 제3 비트라인 전압(VBL3)을 인가하여 메모리 셀들(Ca 내지 Cc)의 문턱전압 변화 폭을 조절할 수 있다. 상기에서 서술한 전압 조건은 변경될 수 있으나, 제1 비트라인 전압(VBL1)이 가장 낮고 제3 비트라인 전압(VBL3)이 가장 높은 것이 바람직하다.

상기의 조건으로 비트라인 전압들(VBL1 내지 VBL3)을 인가하여 제2 프로그램 동작을 실시하면, 문턱전압이 목표 전압(Vtg)과 크게 낮은 제1 메모리 셀(Ca)의 문턱전압이 가장 많이 상승하고 문턱전압이 목표 전압(Vtg)과 조금 낮은 제3 메모리 셀(Cc)의 문턱전압이 가장 조금 상승한다. 이에 따라, 제3 메모리 셀(Cc)의 문턱전압이 목표 전압(Vtg)보다 높아지더라도 크게 높아지는 것을 방지할 수 있다. 뿐만 아니라, 문턱전압이 낮은 제1 메모리 셀(Ca)에 대해서는 문턱전압이 크게 상승하는 조건으로 비트라인 전압이 설정되므로, ISPP 방식의 프로그램 동작 내에서 실시되는 전체 프로그램 동작 횟수가 증가하는 것을 최소화할 수 있다. 즉, ISPP 방식의 프로그램 동작에 소요되는 시간의 증가를 최소화할 수 있다.

도 2d를 참조하면, 제2 프로그램 동작에 의해 변화된 메모리 셀들의 문턱전압을 제1 비교 전압(V1), 제2 비교 전압(V2) 및 목표 전압(Vtg)과 각각 비교하는 검증 동작을 재실시한다. 검증 동작의 결과에 따라, 문턱전압이 목표 전압(Vtg)보다 낮은 메모리 셀들이 존재하면 도 2c에서 설명한 비트라인 전압 조건에서 프로그램 전압의 레벨을 상승시켜 제3 프로그램 동작을 실시한다. 모든 메모리 셀들의 문턱전압이 목표 전압(Vtg)보다 높아질 때까지 도 2c에서 설명한 프로그램 동작과 검증 동작을 재실시한다.

상기의 방법으로 ISPP 방식의 프로그램 동작을 실시하면 프로그램된 메모리 셀들의 문턱전압 분포 폭(W)을 보다 더 좁힐 수 있다. 뿐만 아니라, 상기에서는 목표 전압보다 낮은 2개의 비교 전압을 설정하고 비트라인들에 서로 다른 3가지 레벨의 비트라인 전압들을 각각 인가하였으나, 2개 이상의 비교전압을 설정하고 비트라인들에 서로 다른 3가지 이상의 레벨로 비트라인 전압들을 인가하면 프로그램된 메모리 셀들의 문턱전압 분포 폭을 보다 더 좁힐 수 있다.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래시 메모리 소자의 동작 방법에 의해 메모리 셀들의 문턱전압이 변하는 것을 설명하기 위한 그래프이다.

Claims

메모리 셀들의 제1 프로그램 동작을 실시하는 단계;

상지 제 1 프로그램 동작에 따른 프로그램 검증을 실시하고, 그 검증 결과에 따라 상기 메모리 셀들을 문턱전압 상승폭에 따라 두개 이상의 메모리 셀 그룹으로 분류하는 단계; 및

상기 분류된 메모리 셀 그룹에 대해서 각각의 문턱전압 상승폭에 반비례하게 상기 문턱전압의 상승폭이 달라지도록 상기 메모리 셀들의 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
제 1 항에 있어서, 상기 제2 프로그램 동작을 실시하는 단계에서,

상기 문턱전압이 목표 전압보다 높아진 메모리 셀의 문턱전압은 상승하지 않는 플래시 메모리 소자의 동작 방법.
메모리 셀들의 제1 프로그램 동작을 실시하는 단계;

상기 제 1 프로그램 동작에 의해서 상기 메모리 셀들 중 문턱전압 레벨이 목표 전압보다 높은 제1 메모리 셀들, 문턱전압 레벨이 상기 목표 전압보다 낮고 제1 비교 전압보다 높은 제2 메모리 셀들, 문턱전압 레벨이 상기 제1 비교 전압보다 낮고 제2 비교 전압보다 높은 제3 메모리 셀들 및 문턱전압 레벨이 상기 제2 비교 전압보다 낮은 제4 메모리 셀들로 구분하는 검증 동작을 실시하는 단계; 및

상기 문턱전압 레벨에 따라 구분된 제 1 내지 제 4 메모리 셀들에 대해서, 각각의 문턱전압 레벨에 반비례하여 문턱전압의 상승폭이 달라지도록 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
메모리 셀들의 제1 프로그램 동작을 실시하는 단계;

상기 제 1 프로그램 동작에 의해서 상기 메모리 셀들 중 문턱전압 레벨이 목표 전압보다 높은 제1 메모리 셀들, 문턱전압 레벨이 상기 목표 전압보다 낮고 제1 비교 전압보다 높은 제2 메모리 셀들, 문턱전압 레벨이 상기 제1 비교 전압보다 낮고 제2 비교 전압보다 높은 제3 메모리 셀들 및 문턱전압 레벨이 상기 제2 비교 전압보다 낮은 제4 메모리 셀들로 구분하는 검증 동작을 실시하는 단계; 및

상기 제1 내지 제4 메모리 셀들과 각각 전기적으로 연결되는 제1 내지 제4 비트라인들에 서로 다른 제1 내지 제4 비트라인 전압을 인가하여 제2 프로그램 동작을 실시하는 단계를 포함하는 플래시 메모리 소자의 동작 방법.
제 3 항 또는 제 4 항에 있어서, 상기 제2 프로그램 동작을 실시하는 단계에서,

상기 문턱전압이 목표 전압보다 높아진 메모리 셀의 문턱전압은 상승하지 않는 플래시 메모리 소자의 동작 방법.
제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,

상기 제1 프로그램 동작을 실시할 때 인가된 프로그램 전압보다 더 높은 프로그램 전압이 상기 제2 프로그램 동작을 실시할 때 인가되는 플래시 메모리 소자의 동작 방법.
제 6 항에 있어서,

상기 프로그램 전압은 14V 내지 22V 범위 내에서 높아지는 플래시 메모리 소자의 동작 방법.
제 7 항에 있어서,

상기 프로그램 전압이 0.1V 내지 2.0V의 폭으로 상승하는 플래시 메모리 소자의 동작 방법.
제 3 항 또는 제 4 항에 있어서

상기 제1 비교 전압과 상기 목표 전압의 차이가 0.2V 내지 0.5V인 플래시 메모리 소자의 동작 방법.
제 9 항에 있어서,

상기 제2 비교 전압은 상기 제1 비교 전압과 상기 목표 전압의 중간 레벨로 설정되는 플래시 메모리 소자의 동작 방법.
제 4 항에 있어서,

상기 제1 내지 제4 비트라인 전압들은 상기 제1 내지 제4 메모리 셀들의 상기 문턱전압 레벨에 비례하는 레벨로 상기 제1 내지 제4 비트라인들에 각각 인가되는 플래시 메모리 소자의 동작 방법.
제 4 항에 있어서,

상기 제3 비트라인 전압은 상기 제2 비트라인 전압과 상기 제4 비트라인 전압의 중간 레벨로 인가되는 플래시 메모리 소자의 동작 방법.
제 3 항 또는 제 4 항에 있어서,

상기 제2 프로그램 동작 시 상기 제1 메모리 셀과 전기적으로 연결되는 비트 라인에는 상기 제1 메모리 셀의 프로그램 현상이 발생되는 것을 방지하기 위한 프로그램 금지 전압이 인가되는 플래시 메모리 소자의 동작 방법.
제 1 항, 제 3 항 및 제 4 항 중 어느 한 항에 있어서,

상기 검증 동작 및 상기 제2 프로그램 동작은 상기 메모리 셀들의 문턱전압이 모두 상기 목표 전압까지 높아질 때까지 프로그램 전압을 단계적으로 상승시키면서 반복 실시되는 플래시 메모리 소자의 동작 방법.