KR20130069359A - 반도체 장치, 반도체 장치의 제조 방법 및 전자 장치 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 전자 장치 Download PDF

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Abstract

반도체 장치의 방열성을 향상시킨다.
반도체 장치(10)는, 절연층(21)과, 절연층(21) 내에 배설된 제1 반도체 소자(22) 및 제2 반도체 소자(23)를 포함한다. 반도체 장치(10)는 또한, 절연층(21)보다도 높은 열전도도를 갖고, 절연층(21)을 개재해서 제1 반도체 소자(22) 및 제2 반도체 소자(23)를 둘러싸는 틀(24)을 포함한다. 절연층(21)의 상방에는, 제1 반도체 소자(22) 및 제2 반도체 소자(23)에 전기적으로 접속된 도전부(31)를 갖는 배선층(30)이 설치된다. 절연층(21) 내의 제1 반도체 소자(22) 및 제2 반도체 소자(23)의 주위에 틀(24)을 설치함으로써, 반도체 장치(10)의 방열성을 향상시킨다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 전자 장치{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, AND ELECTRONIC DEVICE}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법, 및 반도체 장치를 이용한 전자 장치에 관한 것이다.
최근 휴대 정보 단말기 등을 비롯한 전자 기기의 디지털화의 진전에 수반하여, 반도체 소자(반도체 칩)에는 한층 더한 다기능화, 고성능화가 요구되고 있다. 이들의 요구를 충족시키기 위해, 반도체 칩의 제작 기술에 있어서, 그 소자나 배선의 치수의 미세화를 도모하는 것이 행해지는 한편, 실장 기술에 있어서, 고집적화를 도모하는 것이 행해지고 있다. 이러한 고집적화를 도모한 예로서는, 복수의 반도체 칩을 1개의 패키지 내에 수용한 멀티칩 패키지(Multi-Chip Package; MCP), 혹은 멀티칩 모듈(Multi-Chip Module; MCM)라는 형태를 갖는 반도체 장치가 알려져 있다.
또한, 반도체 소자를 포함한 반도체 장치의 제조 분야에서는, 반도체 장치에 이용되는 재료에 기인한 휘어짐 등의 발생을 억제하는 스티프너 등의 보강 부재를 이용하는 기술이 알려져 있다.
일본 특허 출원 공개 평 07-7134호 공보 일본 특허 출원 공개 제2004-103955호 공보 일본 특허 출원 공개 제2010-141173호 공보 일본 특허 출원 공개 제2003-289120호 공보 일본 특허 출원 공개 제2009-272512호 공보
상기한 바와 같은 MCP 형태의 반도체 장치에서는, 예를 들면 수지 등의 절연층 내에 복수의 반도체 칩이 설치된다. 그리고, 그러한 절연층 위에, 복수의 반도체 칩에 전기적으로 접속된 배선 등을 포함하는 배선층이 설치된다.
그러나, 이러한 MCP 형태의 반도체 장치에서는, 복수의 반도체 칩이 수지 등의 절연층 내에 설치됨으로써, 그들 반도체 칩의 동작 시에 발생하는 열이 장치 밖으로 충분히 방열되지 못하는 경우가 일어날 수 있다. 일정한 방열성을 확보할 수 없는 경우에는, 반도체 칩의 오동작이나 파손이 발생하는 등, 반도체 장치의 신뢰성이 손상될 가능성이 있다.
본 발명의 일 관점에 따르면, 절연층과, 상기 절연층 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층보다도 높은 열전도도를 갖고, 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 틀과, 상기 절연층의 상방에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 도전부를 갖는 배선층을 포함하는 반도체 장치가 제공된다. 또한, 이러한 반도체 장치를 전자 부품에 실장한 전자 장치가 제공된다. 또한, 절연층 내에는, 3개 이상의 반도체 소자가 배설되고, 틀로 둘러싸여도 된다. 그 경우, 배선층의 도전부는, 그들 3개 이상의 반도체 소자에 전기적으로 접속되도록 할 수 있다.
또한, 본 발명의 일 관점에 따르면, 절연층과, 상기 절연층의 제1 영역 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제1 영역의 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 제1 틀을 포함하는 기판을 형성하는 공정과, 상기 기판의 상방에, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 제1 도전부를 갖는 배선층을 형성하는 공정과, 상기 배선층 및 상기 기판을, 상기 제1 영역의 상기 절연층이 상기 제1 틀의 적어도 일부로 둘러싸이도록, 절단하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
개시의 기술에 따르면, 절연층 내에 설치된 복수의 반도체 소자의 주위에, 그 절연층보다도 높은 열전도도를 갖는 틀이 설치되고, 방열성이 우수한 신뢰성이 높은 반도체 장치가 실현 가능해진다.
도 1은 반도체 장치의 구성예를 도시하는 도면.
도 2는 반도체 장치의 다른 구성예를 도시하는 도면.
도 3은 제2 실시 형태에 따른 지지체 준비 공정의 설명도.
도 4는 제2 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도(그 1).
도 5는 제2 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도(그 2).
도 6은 제2 실시 형태에 따른 수지 배설 공정의 설명도.
도 7은 제2 실시 형태에 따른 백 그라인딩 공정의 설명도.
도 8은 제2 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도(그 1).
도 9는 제2 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도(그 2).
도 10은 제2 실시 형태에 따른 배선층 및 방열층의 형성 공정의 설명도.
도 11은 제2 실시 형태에 따른 다이싱 공정의 설명도.
도 12는 다른 형태의 칩 내장 기판의 일례를 도시하는 도면(그 1).
도 13은 다른 형태의 칩 내장 기판의 일례를 도시하는 도면(그 2).
도 14는 다른 형태의 칩 내장 기판에 있어서 반도체 칩이 비스듬해짐을 도시하는 도면.
도 15는 반도체 칩의 배치예를 도시하는 도면.
도 16은 전자 장치의 구성예를 도시하는 도면.
도 17은 제3 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도(그 1).
도 18은 제3 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도(그 2).
도 19는 제3 실시 형태에 따른 수지 배설 공정의 설명도.
도 20은 제3 실시 형태에 따른 백 그라인딩 공정의 설명도.
도 21은 제3 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도(그 1).
도 22는 제3 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도(그 2).
도 23은 제3 실시 형태에 따른 배선층 및 방열층의 형성 공정의 설명도.
도 24는 제3 실시 형태에 따른 다이싱 공정의 설명도.
도 25는 제3 실시 형태에 따른 틀의 다른 예를 도시하는 도면(그 1).
도 26은 제3 실시 형태에 따른 틀의 다른 예를 도시하는 도면(그 2).
도 27은 제3 실시 형태에 따른 틀의 다른 예를 도시하는 도면(그 3).
도 28은 제3 실시 형태에 따른 틀의 다른 예를 도시하는 도면(그 4).
우선, 제1 실시 형태에 대해서 설명한다.
도 1은 반도체 장치의 구성예를 도시하는 도면이다. 도 1에는, 반도체 장치의 일례의 단면을 모식적으로 도시하고 있다.
도 1에 도시하는 반도체 장치(MCP)(10)는 칩 내장 기판(기판)(20) 및 칩 내장 기판(20) 위에 설치된 배선층(30)을 갖는다. 칩 내장 기판(20)은 수지(절연층)(21), 반도체 칩(반도체 소자)(22), 반도체 칩(반도체 소자)(23) 및 틀(24)을 포함한다. 칩 내장 기판(20)의 한 쪽의 면에는 방열층(25)이 설치된다. 배선층(30)은 도전부(31), 절연부(32), 틀부(33) 및 보호막(34)을 포함한다.
칩 내장 기판(20)의 수지(21)에는, 예를 들면 에폭시 수지가 이용된다. 또한, 수지(21)에는 에폭시 수지 외에, 페놀 수지, 멜라민 수지, 폴리우레탄 수지, 폴리이미드 수지 등의 재료가 이용되어도 된다. 또한, 수지(21)에는 실리카 등의 비도전성 필러가 포함되어도 된다.
반도체 칩(22) 및 반도체 칩(23)은, 수지(21) 내에 병설된다. 반도체 칩(22) 및 반도체 칩(23)은, 그들 사이에 수지(21)가 개재하도록, 즉 일정한 간격을 두고, 수지(21) 내에 병설된다. 반도체 칩(22)은, 단자(전극 패드)(22a)(여기에서는 일례로서 2개를 도시)를 구비한다. 반도체 칩(22)의 전극 패드(22a)는, 수지(21)의 한 쪽의 면(표면)(21a)으로부터 노출된다. 반도체 칩(23)은, 단자(전극 패드)(23a)(여기에서는 일례로서 2개를 도시)를 구비한다. 반도체 칩(23)의 전극 패드(23a)는, 반도체 칩(22)의 전극 패드(22a)와 마찬가지로, 수지(21)의 표면(21a)으로부터 노출된다.
틀(24)은, 수지(21) 내에 설치된 반도체 칩(22) 및 반도체 칩(23)의 주위를 둘러싸도록 설치된다. 틀(24)은, 반도체 칩(22)과의 사이 및 반도체 칩(23)과의 사이에 수지(21)가 개재하도록, 반도체 칩(22) 및 반도체 칩(23)의 주위에 설치된다.
틀(24)에는, 수지(21)보다도 높은 열전도도를 갖는 재료, 혹은 수지(21)보다도 높은 열전도도와 내습성을 겸비한 재료가 이용된다. 틀(24)의 재료에는, 예를 들면 구리(Cu) 등의 금속, 실리콘(Si) 등의 반도체, 폴리실리콘, 화합물 반도체가 이용된다. 이 외에, 틀(24)의 재료에는, 예를 들면 탄화 실리콘(SiC), 질화실리콘(SiN), 산화실리콘(SiO), 산질화실리콘(SiON), 다이아몬드 라이크 카본, 산화 알루미늄(AlO), 질화 알루미늄(AlN)이 이용된다. 틀(24)에는, 이들 재료 중, 단일종의 재료가 이용되어도 되고, 복수종의 재료가 조합되어 이용되어도 된다.
방열층(25)은, 칩 내장 기판(20)의, 반도체 칩(22)의 전극 패드(22a) 및 반도체 칩(23)의 전극 패드(23a)가 노출되는 수지(21)의 표면(21a)과 반대의 면(이면)(21b)측에, 틀(24)에 접속되어 설치된다. 방열층(25)에는, 틀(24)과 마찬가지로, 수지(21)보다도 높은 열전도도를 갖는 재료, 혹은 수지(21)보다도 높은 열전도도와 내습성을 겸비한 재료가 이용된다. 방열층(25)에는, 예를 들면 금속, Si, 폴리실리콘, 화합물 반도체, SiC, SiN, SiO, SiON, 다이아몬드 라이크 카본, AlO, AlN 등이 이용된다.
이러한 칩 내장 기판(20) 위에 설치되는 배선층(30)의 도전부(31)는, 폴리이미드나 SiO 등의 절연부(32) 내에 설치된, 소정의 형상, 배치의 비아(31a) 및 배선(31b)을 포함한다. 도전부(31)에는, Cu 등의 재료가 이용된다. 도전부(31)는 반도체 칩(22)의 전극 패드(22a) 및 반도체 칩(23)의 전극 패드(23a)에 전기적으로 접속된다.
틀부(33)는, 도전부(31)가 포함되는 영역을 둘러싸도록, 배선층(30)의 외주연부에, 칩 내장 기판(20)의 틀(24)에 접속되어 설치된다. 틀부(33)에는, 예를 들면 도전부(31)와 동일한 재료(예를 들면 Cu)가 이용된다. 또한, 틀부(33)에는, 일정한 열전도도(예를 들면 수지(21)나 절연부(32)보다도 높은 열전도도)를 갖는 재료, 혹은 일정한 열전도도와 내습성을 겸비한 재료가 이용되어도 된다. 틀부(33)는, 예를 들면 배선층(30)의 형성 시에, 도전부(31)와 함께, 혹은 도전부(31)의 형성 후에 형성된다.
보호막(34)은 배선층(30)의 표면에 설치된다. 보호막(34)으로부터는, 반도체 장치(10)의 외부 접속 패드(31c)로서 기능하는, 도전부(31)의 일부가 노출된다. 예를 들면, 반도체 장치(10)는 외부 접속 패드(31c)에 설치되는 땜납 볼 등의 범프를 개재하여, 회로 기판 등, 다른 전자 부품에 실장된다.
상기한 바와 같이, 반도체 장치(10)에서는, 수지(21) 내에 설치된 반도체 칩(22) 및 반도체 칩(23)을 둘러싸도록 틀(24)이 설치된다. 또한, 이 반도체 장치(10)에서는, 틀(24)에 접속되도록 방열층(25)이 설치된다. 틀(24) 및 방열층(25)에는, 수지(21)보다도 높은 열전도도를 갖는 재료가 이용된다. 그 때문에, 반도체 칩(22) 및 반도체 칩(23)의 동작 시에 발생한 열은, 수지(21)로부터 틀(24) 및 방열층(25)으로 전열되고, 틀(24) 및 방열층(25)으로부터 반도체 장치(10)의 외부로 효율적으로 방열된다. 반도체 칩(22) 및 반도체 칩(23)으로부터 발생한 열은, 이러한 틀(24) 및 방열층(25)을 설치하지 않고 반도체 칩(22) 및 반도체 칩(23)이 수지(21)로 밀봉된 것뿐인 구조로 한 경우에 비해, 보다 효율적으로 외부로 방열되게 된다.
또한, 틀(24) 및 방열층(25)에는, 수지(21) 내에 설치된 반도체 칩(22) 및 반도체 칩(23)에 수분이 침입하는 것을 억제하는 층(내습층)으로서의 기능을 갖게 할 수 있다. 이러한 기능을 갖는 틀(24) 및 방열층(25)을 칩 내장 기판(20)에 설치함으로써, 반도체 장치(10)의 내습성을 향상시키는 것이 가능해진다.
또한, 반도체 장치(10)에서는, 배선층(30)의 외주연부에 틀부(33)를 설치하고, 이 틀부(33)를 칩 내장 기판(20)의 틀(24)에 접속하도록 설치한다. 이에 의해, 틀(24)에 전해진 열이 또한 배선층(30)의 틀부(33)로 효율적으로 전열되어 외부로 방열된다. 그 때문에, 상기한 바와 같이 칩 내장 기판(20)에 틀(24) 및 방열층(25)을 설치함과 함께, 배선층(30)에 이러한 틀부(33)를 설치함으로써, 그것을 설치하지 않은 경우에 비해, 한층 더한 방열성의 향상이 도모된다.
또한, 이 틀부(33)에는, 배선층(30)으로의, 혹은 배선층(30)으로부터 칩 내장 기판(20)으로의 수분의 침입을 억제하는 내습층으로서의 기능을 갖게 할 수 있다. 상기한 바와 같이 칩 내장 기판(20)에 틀(24) 및 방열층(25)을 설치함과 함께, 배선층(30)에 이러한 기능을 갖는 틀부(33)를 설치함으로써, 그것을 설치하지 않은 경우에 비해, 한층 더한 내습성의 향상이 도모된다.
또한, 반도체 장치의 구성은, 상기 예에 한정되는 것은 아니다. 도 2는 반도체 장치의 다른 구성예를 도시하는 도면이다.
예를 들면, 도 2의 (A)에 도시하는 반도체 장치(10a)와 같이, 수지(21) 내에 설치된 반도체 칩(22) 및 반도체 칩(23)을 둘러싸는 틀(24)을 설치하고, 상기한 방열층(25) 및 틀부(33)를 설치하지 않도록 해도 된다. 이러한 구조로 한 경우라도, 틀(24)을 설치함으로써, 일정한 방열성 향상 효과를 얻는 것이 가능하며, 또한 노출되는 수지(21)의 면적을 줄여서, 일정한 내습성 향상 효과를 얻는 것이 가능해진다.
또한, 도 2의 (B)에 도시하는 반도체 장치(10b)와 같이, 틀(24) 및 틀부(33)를 설치하고, 상기한 방열층(25)을 설치하지 않도록 해도 된다. 이러한 구조로 한 경우라도, 틀(24) 및 틀부(33)를 설치함으로써, 일정한 방열성 향상 효과를 얻는 것이 가능하고, 또한 노출되는 수지(21) 및 절연부(32)의 면적을 줄여서, 일정한 내습성 향상 효과를 얻는 것이 가능하다.
또한, 도 2의 (C)에 도시하는 반도체 장치(10c)와 같이, 틀(24) 및 방열층(25)을 설치하고, 상기한 틀부(33)를 설치하지 않도록 해도 된다. 이러한 구조로 한 경우라도, 틀(24) 및 방열층(25)을 설치함으로써, 일정한 방열성 향상 효과를 얻는 것이 가능하고, 또한 노출되는 수지(21)의 면적을 줄여서, 일정한 내습성 향상 효과를 얻는 것이 가능하다.
또한, 도 2의 (D)에 도시하는 반도체 장치(10d)와 같이, 방열층(25)을, 반도체 칩(22) 및 반도체 칩(23) 사이에 수지(21)가 개재하도록 설치해도 된다. 이러한 구조로 한 경우라도, 반도체 칩(22) 및 반도체 칩(23)으로부터 발생한 열을, 수지(21)를 개재해서 방열층(25)으로 전열시키고, 방열층(25)으로부터 외부로 방열시키는 것이 가능하다.
또한, 이상의 설명에서는, 수지(21) 내에 2개의 반도체 칩(22) 및 반도체 칩(23)이 설치된 반도체 장치(10) 등을 예시했지만, 수지(21) 내에 설치하는 반도체 칩의 개수는 상기 예에 한정되는 것은 아니다.
또한, 이상의 설명에서는, 수지(21) 내에 동일한 높이(배면 위치 혹은 두께)의 반도체 칩(22) 및 반도체 칩(23)이 설치되는 경우를 예시했지만, 수지(21) 내에 설치되는 반도체 칩은, 반드시 동일한 높이인 것을 필요로 하지 않는다. 이와 같이 수지(21) 내에 다른 높이의 반도체 칩이 설치되는 경우, 방열층(25)은, 예를 들면 하나의 반도체 칩에 직접 접촉하고, 다른 반도체 칩과의 사이에 수지(21)가 개재되는 구조로 될 수 있다.
또한, 이상의 설명에서는, 수지(21) 내에 반도체 칩(22) 및 반도체 칩(23)이 설치되는 경우를 예시했지만, 수지(21) 내에는, 반도체 칩 외에, 칩 컨덴서 등의 수동 부품, 그 밖의 전자 부품이 설치되어도 된다.
또한, 칩 내장 기판(20)의 틀(24)과 배선층(30)의 틀부(33)를 함께 설치하는 경우에는, 반드시 그들의 폭이 일치하고 있는 것을 필요로 하지 않는다. 틀(24)과 틀부(33)의 폭이 다른 경우라도, 그들을 접속해서 설치함으로써, 틀(24) 및 틀부(33)를 함께 설치했을 때의 상기한 바와 같은 방열성, 내습성의 향상 효과를 얻는 것이 가능하다.
또한, 이상의 설명에서는, 칩 내장 기판(20)의 틀(24)과 배선층(30)의 틀부(33)를 함께 설치하는 경우, 그들을 함께 외부에 노출되는 구조로 했지만, 틀(24)의 외측에 수지(21)가 설치되어도 되고, 틀부(33)의 외측에 절연부(32)가 설치되어도 된다. 이러한 구조로 한 경우라도, 일정한 방열성, 내습성의 향상 효과를 얻는 것이 가능하다.
또한, 도 1 및 도 2에 도시한 배선층(30)의 도전부(31)의 패턴은 일례이고, 도 1 및 도 2의 예에 한정되는 것은 아니다. 도전부(31)는, 수지(21) 내에 설치되는 반도체 칩, 전자 부품의 형태, 배치 등에 따른 패턴으로 된다.
계속해서, 반도체 장치의 형성 방법의 예를, 제2 및 제3 실시 형태로서 설명한다.
우선, 제2 실시 형태에 대해서 설명한다. 제2 실시 형태에 따른 반도체 장치 형성 방법의 각 공정의 설명도를 도 3 내지 도 11에 도시한다. 이하, 각 공정에 대해서 순서대로 설명한다. 또한, 여기에서는, 1개의 반도체 장치에 2개의 반도체 칩이 포함되는 구조를 예로, 그 형성 방법을 설명한다.
도 3은 제2 실시 형태에 따른 지지체 준비 공정의 설명도이다. 도 3에는, 준비하는 지지 기판의 주요부 단면의 일례를 모식적으로 도시하고 있다.
반도체 장치 형성에 있어서는, 우선 도 3에 도시한 바와 같은, 지지 기판(51) 위에 접착제(52)를 설치한 지지체(50)를 준비한다. 지지 기판(51)은, 이후의 공정에서 웨이퍼 프로세스와 동일한 제조 기기를 사용할 수 있도록, 반도체 칩을 제조할 때에 이용하는 Si 웨이퍼와 동일 형상의 것으로 하는 것이 바람직하다. 예를 들면, 지지 기판(51)에는, 직경 8인치(약 200㎜), 1㎜ 두께의 글래스 기판이 이용된다. 접착제(52)에는, 열감응성의 접착제, 예를 들면 열가소성의 수지가 이용된다. 이러한 접착제(52)를 지지 기판(51) 위에 도포하고, 도 3에 도시한 바와 같은 지지체(50)를 얻는다.
도 4 및 도 5는 제2 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도이다. 도 4에는, 틀 및 반도체 칩을 배치한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다. 도 5에는, 틀 및 반도체 칩을 배치한 상태의 평면의 일례를 모식적으로 도시하고 있다.
지지체(50)를 준비한 후에는, 지지체(50)의 접착제(52)를 설치한 면 위에, 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)을, 각각 소정의 위치에 배치한다. 틀(24A)에는, 각 조의 반도체 칩(22) 및 반도체 칩(23)이 배치되는 영역에 각각 개구부(24Aa)가 설치된 1매의 판 형상의 것을 이용한다. 예를 들면, 이러한 판 형상의 틀(24A)을 지지체(50)의 접착제(52) 위에 배치하고, 배치한 틀(24A)의 각 개구부(24Aa)에, 반도체 칩(22) 및 반도체 칩(23)을, 전극 패드(22a) 및 전극 패드(23a)를 접착제(52)측을 향해서 배치한다. 반도체 칩(22) 및 반도체 칩(23)의 배치에는, 예를 들면 다이본더가 이용된다. 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)은, 접착제(52)에 의해 지지체(50) 위에 접착 고정된다.
또한, 반도체 칩(22) 및 반도체 칩(23)에는, 예를 들면 세로 5㎜×가로 3㎜×두께 0.6㎜의 사이즈의 것을 이용한다. 틀(24A)에는, 예를 들면 세로 6㎜×가로 7.5㎜의 개구부(24Aa)가 설치된, 두께 0.5㎜ ∼ 0.6㎜의 Cu제의 것을 이용한다. 그리고, 각 개구부(24Aa)에, 반도체 칩(22) 및 반도체 칩(23)을, 그들 사이의 거리를 0.5㎜로 하고, 반도체 칩(22)과 틀(24A)(개구부(24Aa)의 엣지)의 거리 및 반도체 칩(23)과 틀(24A)의 거리도 0.5㎜로 하여, 배치한다. 또한, 이러한 반도체 칩(22)과 반도체 칩(23) 사이의 거리, 및 틀(24A)과 반도체 칩(22) 및 반도체 칩(23)과의 거리의 관계에 대해서는 후술한다.
이와 같이 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)을 배치하는 공정에서는, 배치 후에 반드시 그들의 지지체(50)로부터의 높이가 엄밀하게 일치하고 있는 것을 필요로 하지 않는다. 예를 들면, 도 4에 도시한 바와 같이, 틀(24A)보다도 반도체 칩(22) 및 반도체 칩(23) 쪽이 높게 되어 있어도 된다.
도 6은 제2 실시 형태에 따른 수지 배설 공정의 설명도이다. 도 6에는, 수지를 배설한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
지지체(50) 위에 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)을 배치해서 고정한 후에는, 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)을 수지(21)에 의해 밀봉한다. 수지(21)는, 예를 들면 우선 지지체(50)의 주위를 틀 등으로 둘러싸고, 그 둘레 안에, 지지체(50)의 상방으로부터, 반도체 칩(22) 및 반도체 칩(23)의 높이를 초과할 정도로 흘려 넣는다. 수지(21)에는, 에폭시 수지 등의 열경화성 수지를 이용한다. 수지(21)의 흘려 넣기는, 공기 중에서 행할 수 있다. 또한, 수지(21) 내의 보이드의 발생을 억제하기 위해서, 수지(21)의 흘려 넣기를 진공 중에서 행하도록 해도 된다. 수지(21)를 흘려 넣은 후에는, 열처리에 의해 수지(21)를 경화한다. 예를 들면, 수지(21)에 에폭시 수지를 이용한 경우에는, 열처리의 온도를 180℃로 한다.
도 7은 제2 실시 형태에 따른 백 그라인딩 공정의 설명도이다. 도 7에는, 백 그라인딩을 행한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
수지(21)를 지지체(50) 위에 흘려 넣고, 경화시킨 후에는, 백 그라인딩을 행하여, 수지(21)의 형성면측의 표면을 평탄하게 한다. 백 그라인딩의 양은, 예를 들면 약 100㎛로 한다. 백 그라인딩은, 수지(21)뿐만 아니라, 반도체 칩(22) 및 반도체 칩(23)도 포함시켜, 혹은 틀(24A)도 더 포함시켜서, 행할 수 있다. 도 7에는, 백 그라인딩 후의 수지(21)로부터, 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)이 노출되도록, 적어도 수지(21)와 반도체 칩(22) 및 반도체 칩(23)의 백 그라인딩을 행한 경우를 예시하고 있다. 또한, 이와 같이 틀(24A)의 높이와 반도체 칩(22) 및 반도체 칩(23)의 높이를 일치시키는 것이, 방열성 및 내습성을 향상시키고, 또한 수지(21)에 의한 응력을 완화하는 점에서 바람직하다.
여기까지의 공정에 의해, 지지체(50) 위에 칩 내장 기판(수지 몰드 기판)(20A)이 형성된다.
도 8 및 도 9는 제2 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도이다. 도 8에는, 분리된 칩 내장 기판의 주요부 단면의 일례를 모식적으로 도시하고 있다. 도 9에는, 분리된 칩 내장 기판의 평면의 일례를 모식적으로 도시하고 있다.
소정량의 백 그라인딩을 행한 후에는, 칩 내장 기판(20A)을, 지지체(50)로부터 분리(디본드)한다. 접착제(52)로 열가소성의 수지를 이용하고 있는 경우에는, 그 연화 온도 이상, 예를 들면 160℃ ∼ 170℃로 가열하여, 슬라이드 오프해서 칩 내장 기판(20A)을 지지체(50)로부터 분리한다. 이에 의해, 도 8 및 도 9에 도시한 바와 같은, 수지(21)의 표면(21a)(지지체(50)와 접착되어 있던 면)으로부터 반도체 칩(22)의 전극 패드(22a) 및 반도체 칩(23)의 전극 패드(23a)가 노출된 칩 내장 기판(20A)이 얻어진다.
도 10은 제2 실시 형태에 따른 배선층 및 방열층의 형성 공정의 설명도이다. 도 10에는, 배선층 및 방열층을 형성한 상태의 일례의 주요부 단면을 모식적으로 도시하고 있다.
칩 내장 기판(20A)을 지지체(50)로부터 분리한 후에는, 그 칩 내장 기판(20A)의, 수지(21)로부터 전극 패드(22a) 및 전극 패드(23a)가 노출되는 표면(21a)에, 배선층(재배선층)(30A)을 형성한다. 배선층(30A)은 표면(21a) 위로의 절연막 및 도전막의 형성, 포토리소그래피 기술을 이용한 패터닝에 의해, 절연부(32) 내에 도전부(31) 및 틀부(33)를 형성하고, 최표면에 외부 접속 패드(31c)를 남겨서 보호막(34)을 더 형성함으로써 얻어진다.
또한, 절연부(32)(절연막)의 형성에는, 예를 들면 그 재료에 폴리이미드 수지 등의 유기 재료를 이용하는 경우이면, 도포법을 이용할 수 있고, SiO 등의 무기 재료를 이용하는 경우이면 CVD(Chemical Vapor Deposition)법을 이용할 수 있다. 또한, 도전부(31)(도전막) 및 틀부(33)(도전막)의 형성에는, 예를 들면 그 재료에 Cu 등의 금속 재료를 이용하는 경우이면, 스퍼터법, CVD법, 도금법 등을 이용할 수 있다.
지지체(50)로부터 분리한 칩 내장 기판(20A)의 이면(21b)에는, 방열층(25A)을 형성한다. 방열층(25A)은, 그 재료에 따라서, 스퍼터법, CVD법, 도금법 등을 이용해서 형성한다. 또한, 방열층(25A)의 형성은, 배선층(30A)의 형성 후에 행해도 되고, 배선층(30A)의 형성 전에 행해도 된다.
도 11은 제2 실시 형태에 따른 다이싱 공정의 설명도이다. 도 11에는, 다이싱을 행한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
배선층(30A) 및 방열층(25A)의 형성 후에는, 다이싱 소우를 이용해서, 배선층(30A), 칩 내장 기판(20A) 및 방열층(25A)을, 소정의 위치에서 절단하여, 개개의 반도체 장치(10)(MCP)로 개편화한다. 개편화 시에는, 상기한 1매판의 틀(24A)이 절단되어 각 반도체 장치(10) 내에 반도체 칩(22) 및 반도체 칩(23)을 둘러싸는 틀(24)이 남도록, 다이싱 소우에 의한 절단을 행한다. 이에 의해, 도 11에 도시한 바와 같은, 틀(24)(틀(24A)) 및 방열층(25)(방열층(25A))을 포함하는 칩 내장 기판(20)(칩 내장 기판(20A)) 위에, 틀부(33)를 포함하는 배선층(30)(배선층(30A))이 형성된, 개개의 반도체 장치(10)가 얻어진다.
이와 같이 해서 얻어진 반도체 장치(10)에서는, 틀(24), 방열층(25) 및 틀부(33)를 설치하지 않고 형성된 반도체 장치와 비교하여, 방열 효율에서 15%의 향상이 확인되고, 고온 고습 신뢰성 시험에 의해 20%의 수율 향상이 확인되었다.
또한, 제2 실시 형태로서 설명한 이상의 공정에 있어서, 도 6에 도시한 바와 같이 틀(24A), 및 반도체 칩(22) 및 반도체 칩(23)을 배치한 지지체(50) 위에 수지(21)를 흘려 넣은 후에는, 스퀴지 등을 이용해서 여분의 수지(21)를 제거하도록 해도 된다.
예를 들면, 스퀴지를 도 6에 도시하는 반도체 칩(22) 및 반도체 칩(23)의 높이에 맞추어, 지지체(50)에 대해 평행 이동시켜서, 반도체 칩(22) 및 반도체 칩(23)보다도 위에 있는 여분의 수지(21)를 제거한다. 즉, 스퀴지의 평행 이동에 의해, 반도체 칩(22) 및 반도체 칩(23)보다도 위에 있는 여분의 수지(21)를, 지지체(50) 위로부터 밖으로 압출하여, 제거한다.
또한, 반도체 칩(22) 및 반도체 칩(23), 및 틀(24A)의 높이를 미리 일치시키고 있는 경우에는, 반도체 칩(22) 및 반도체 칩(23), 및 틀(24A)보다도 위에 있는 여분의 수지(21)를 제거한다. 반도체 칩(22) 및 반도체 칩(23)보다도 틀(24A)을 높게 하고 있는 경우에는, 틀(24A)보다도 위에 있는 여분의 수지(21)를 제거한다. 이들의 경우에는, 다른 개구부(24Aa) 내로 흘려 넣어진 수지(21)끼리가 분리되게 된다.
이와 같이 해서 여분의 수지(21)를 제거한 후, 상기 마찬가지로, 소정 온도로 열처리를 행하여, 수지(21)를 경화시킨다.
또한, 반도체 칩(22) 및 반도체 칩(23), 및 틀(24A)의 높이를 미리 일치시키고 있는 경우에는, 상기한 바와 같이 스퀴지 등을 이용해서 여분의 수지(21)를 제거하여, 도 7에서 설명한 바와 같은 백 그라인딩 공정을 생략해도 된다. 반도체 칩(22) 및 반도체 칩(23)보다도 틀(24A)이 높은 경우에, 반도체 칩(22) 및 반도체 칩(23)의 배면에 수지(21)를 남기는 경우도 마찬가지로, 틀(24A)보다도 위의 여분의 수지(21)를 제거하여, 도 7에서 설명한 바와 같은 백 그라인딩 공정을 생략해도 된다.
또한, 수지(21)를 흘려 넣을 때는, 지지체(50) 위의 전체에 흘려 넣는 방법 외에, 틀(24A)의 각 개구부(24Aa)에 각각 디스펜서 등을 이용해서 수지(21)를 흘려 넣는 방법을 이용할 수도 있다.
이상과 같은 공정에 의해, 틀(24), 방열층(25) 및 틀부(33)를 더 구비함으로써 높은 방열성, 내습성을 나타내는 반도체 장치(10)가 형성된다.
그런데, 이 반도체 장치(10)와 같이 칩 내장 기판(20)에 틀(24)을 설치하지 않은 반도체 장치(MCP)는, 예를 들면 다음과 같은 흐름으로 형성된다. 즉, 접착제가 도포된 지지체에, 복수의 반도체 칩을 그들의 전극 패드면을 접착제측을 향해서 배치하고, 예를 들면 전체의 반도체 칩을 둘러싸는 틀을 설치해서 그 틀 안에 수지를 흘려 넣는다. 흘려 넣은 수지를 경화한 후에, 복수의 반도체 칩의 전극 패드면측에 배선층(재배선층)을 형성하기 위해서, 칩 내장 기판을 지지체로부터 분리한다. 이에 의해, 예를 들면 도 12 및 도 13에 도시한 바와 같은, 수지(201) 내에 반도체 칩(202) 및 반도체 칩(203)이 설치된 칩 내장 기판(200)을 얻는다.
단, 이와 같이 칩 내장 기판(200)을 지지체로부터 분리할 때는, 그 전의 수지(201)의 경화 수축에 의해 생긴 응력에 의해, 지지체로부터 분리한 칩 내장 기판(200)에, 도 12에 화살표로 나타낸 바와 같은 휘어짐이나 수축이 발생하는 경우가 있다.
또한, 그 후의 배선층 형성(재배선) 공정에서는, 절연막, 도전막의 형성에 가열 처리가 행해지는 경우가 있지만, 그 경우, 반도체 칩(202) 및 반도체 칩(203)과 수지(201)와의 열팽창율의 차이로부터, 마찬가지로 칩 내장 기판(200)에 휘어짐이나 수축이 발생할 수 있다. 또한, 반도체 칩(202)과 반도체 칩(203)의 사이에 있는 수지(201)와, 반도체 칩(202) 및 반도체 칩(203)의 주위에 있는 수지(201)의 양의 차이에 기인한 응력의 영향으로, 도 14에 도시한 바와 같이, 수지(201) 내의 반도체 칩(202) 및 반도체 칩(203)이 비스듬해지는 경우가 있다. 또한, 도 14에는, 수지(201)의 양의 차이에 기인한 응력의 정도를 화살표로 모식적으로 나타내고 있다.
재배선층의 형성에는 포토리소그래피 기술을 이용하지만, 칩 내장 기판(200)에 휘어짐, 반도체 칩(202) 및 반도체 칩(203)의 비스듬해짐이 있으면, 칩 내장 기판(200) 위에 투영되는 배선 등의 패턴이 흐려져서, 고정밀도의 패터닝이 곤란해지는 경우가 있다. 특히 반도체 칩(202) 및 반도체 칩(203)의 비스듬해짐은, 그들 사이를 전기적으로 접속하는 배선(칩 간 배선)을 형성하는 점에서, 큰 방해가 된다. 칩 내장 기판(200)의 핸들링으로 진공 흡착 방식을 채용하고 있는 경우에는, 칩 내장 기판(200)에 휘어짐이 생기고 있으면 흡착 불량이 발생하여, 핸들링 중에 칩 내장 기판(200)을 낙하시켜 버리는 경우도 일어날 수 있다. 칩 내장 기판(200)의 수축도, 6인치 ∼ 12인치인 기판에서는 큰 값으로 되어, 포토마스크와의 위치 정렬이 곤란해지는 경우가 있다.
이에 반해, 상기 반도체 장치(10)에서는, 그 형성에 이용하는 칩 내장 기판(20A)의 수지(21) 내에, 반도체 칩(22) 및 반도체 칩(23) 외에, 틀(24A)을 설치하고, 그 틀(24A)의 개구부(24Aa)에 각각, 반도체 칩(22) 및 반도체 칩(23)을 배치한다. 이와 같이 칩 내장 기판(20A)의 수지(21) 내에 틀(24A)이 설치됨으로써, 수지(21)의 양이 감소하고, 또한 틀(24)이 수지(21)에 의한 응력에 맞서서 칩 내장 기판(20A)의 형상을 유지하는 역할을 한다. 그에 의해, 칩 내장 기판(20A)의 휘어짐, 반도체 칩(22) 및 반도체 칩(23)의 비스듬해짐이 효과적으로 억제되게 된다. 그 결과, 칩 내장 기판(20A) 위에 형성하는 배선층(재배선층)(30)의 도전부(31)를 고정밀도로 패터닝하는 것이 가능해진다.
상기 칩 내장 기판(20A)에 따르면, 고정밀도로 패터닝된 도전부(31) 등을 구비한 배선층(30)을 갖고, 방열성 및 내습성이 우수한 반도체 장치(10)를 실현하는 것이 가능해진다.
또한, 상기 칩 내장 기판(20A)과 같이 틀(24A)을 설치하는 경우에는, 반도체 칩(22) 및 반도체 칩(23)을, 예를 들면 다음의 도 15와 같이 해서 개구부(24Aa) 내에 배치하는 것이 바람직하다.
도 15는 반도체 칩의 배치예를 도시하는 도면이다. 도 15에는, 칩 내장 기판(20A)의 1조의 반도체 칩(22) 및 반도체 칩(23)과, 그 주위의 수지(21) 및 틀(24A)의 일부를 포함하는 영역의 평면을 모식적으로 도시하고 있다.
반도체 칩(22) 및 반도체 칩(23)은, 도 15와 같이, 반도체 칩(22)과 반도체 칩(23) 사이의 거리, 반도체 칩(22)과 틀(24A) 사이의 거리 및 반도체 칩(23)과 틀(24A) 사이의 거리가, 모두 동일한 거리 d가 되도록 배치하는 것이 바람직하다. 혹은, 그들 거리가 동등 또는 가까운 값으로 되도록, 반도체 칩(22) 및 반도체 칩(23), 및 틀(24A)을 배치한다.
이러한 배치로 함으로써, 반도체 칩(22)과 반도체 칩(23) 사이, 반도체 칩(22)과 틀(24A) 사이, 및 반도체 칩(23)과 틀(24A) 사이에 존재하는 수지(21)에 의해 생기는 응력(혹은 응력의 불균형)이 완화되게 된다. 그 결과, 수지(21)에 기인한 반도체 칩(22) 및 반도체 칩(23)의 비스듬해짐을, 한층 효과적으로 억제하는 것이 가능해진다.
또한, 틀(24A)의 개구부(24Aa)에 3개 이상의 반도체 칩을 배치하는 경우도 마찬가지로, 각 반도체 칩 사이의 거리, 각 반도체 칩과 틀(24A) 사이의 거리를 적절하게 조정함으로써, 상기한 바와 같은 응력 완화, 반도체 칩의 비스듬해짐을 억제하는 것이 가능하다.
이상과 같이 해서 형성되는 반도체 장치(10)는, 외부 접속 패드(31c)를 이용해서, 회로 기판 등, 다른 전자 부품에 실장할 수 있다.
도 16은 전자 장치의 구성예를 도시하는 도면이다. 도 16에는 전자 장치의 일례의 단면을 모식적으로 도시하고 있다.
도 16에 도시하는 전자 장치(100)는, 전자 부품(120) 및 전자 부품(120)에 실장된 반도체 장치(10)를 갖는다. 전자 부품(120)으로서는, 회로 기판 외에, 다른 MCP 등이 적용 가능하다. 반도체 장치(10)는, 그 보호막(34)으로부터 노출되도록 설치한 외부 접속 패드(31c)에, 범프(외부 접속 단자), 예를 들면 땜납 볼(110)이 설치되고, 그 땜납 볼(110)을 개재하여, 전자 부품(120)에 설치한 소정의 접속 패드(121)에 전기적으로 접속된다.
고정밀도로 형성된 배선층(30)을 갖고, 방열성 및 내습성이 우수한 반도체 장치(10)를 구비하기 전자 장치(100)가 실현된다.
다음으로, 제3 실시 형태에 대해서 설명한다. 제3 실시 형태에 따른 반도체 장치 형성 방법의 각 공정의 설명도를 도 17 내지 도 24에 도시한다. 이하, 각 공정에 대해서 순서대로 설명한다. 또한, 여기에서는, 1개의 반도체 장치에 2개의 반도체 칩이 포함되는 구조를 예로, 그 형성 방법을 설명한다.
도 17 및 도 18은 제3 실시 형태에 따른 틀 및 반도체 칩의 배치 공정의 설명도이다. 도 17에는, 틀 및 반도체 칩을 배치한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다. 도 18에는, 틀 및 반도체 칩을 배치한 상태의 평면의 일례를 모식적으로 도시하고 있다.
우선, 상기 도 3과 마찬가지로, 지지 기판(51) 위에 접착제(52)를 설치한 지지체(50)를 준비한다. 지지체(50)를 준비한 후, 지지체(50)의 접착제(52)를 설치한 면 위에, 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)을, 각각 소정의 위치에 배치한다.
틀(24B)은 각 조의 반도체 칩(22) 및 반도체 칩(23)마다 1개씩 준비되고, 1조의 반도체 칩(22) 및 반도체 칩(23)이 내측에 배치되는 개구부(24Ba)를 갖는다. 틀(24B)은, 주로 후술하는 칩 내장 기판(20B)의 형성 시에 반도체 칩(22) 및 반도체 칩(23)이 비스듬해지는 것을 억제하는 기능, 및 다이싱 후에 얻어지는 각 반도체 장치(10)의 방열성 및 내습성을 향상시키는 기능을 갖는다.
틀(24C)은 각 조의 반도체 칩(22) 및 반도체 칩(23)과 그것을 둘러싸는 틀(24B)이 내측에 배치되는 개구부(24Ca)를 갖는 격자 형상으로 되어 있다. 틀(24C)은, 주로 후술하는 칩 내장 기판(20B)의 형성 시에 그 칩 내장 기판(20B)에 휘어짐이 생기는 것을 억제하는 기능을 갖는다.
예를 들면, 이들 틀(24B) 및 틀(24C)을 지지체(50)의 접착제(52) 위에 배치하고, 틀(24B)의 각 개구부(24Ba)에, 반도체 칩(22) 및 반도체 칩(23)을 전극 패드(22a) 및 전극 패드(23a)를 접착제(52)측을 향해서 배치한다. 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)은, 접착제(52)에 의해 지지체(50) 위에 접착 고정된다.
또한, 반도체 칩(22) 및 반도체 칩(23)에는, 예를 들면 세로 5㎜×가로 3㎜×두께 0.6㎜의 사이즈의 것을 이용한다. 틀(24B)에는, 예를 들면 세로 10㎜×가로 11.5㎜×두께 0.5㎜ ∼ 0.6㎜의 외형 사이즈로, 세로 6㎜×가로 7.5㎜의 개구부(24Ba)가 설치된, Cu제의 것을 이용한다. 틀(24C)에는, 예를 들면 세로 12㎜×가로 13.5㎜의 개구부(24Ca)가 설치된, 두께 0.5㎜ ∼ 0.6㎜의 Cu제의 것을 이용한다. 이러한 틀(24C)의 각 개구부(24Ca)의 내측에, 틀(24C)로부터 2㎜의 간격을 두고 틀(24B)을 배치한다. 그리고, 그 틀(24B)의 각 개구부(24Ba)의 내측에, 반도체 칩(22) 및 반도체 칩(23)을, 그들 사이의 거리를 0.5㎜로 하고, 반도체 칩(22)과 틀(24B)의 거리 및 반도체 칩(23)과 틀(24B)의 거리도 0.5㎜로 하여, 배치한다. 틀(24B)과 반도체 칩(22) 및 반도체 칩(23)을, 이러한 배치로 함으로써, 후술하는 칩 내장 기판(20B)의 형성 시에 반도체 칩(22) 및 반도체 칩(23)이 수지(21)에 의해 생기는 응력으로 비스듬해지는 것을 효과적으로 억제하는 것이 가능해진다.
반도체 칩(22) 및 반도체 칩(23)의 배치에는, 예를 들면 다이 본더를 이용한다. 여기서, 지지체(50) 위에 틀(24B) 및 틀(24C)을 먼저 배치하고, 배치한 틀(24B) 및 틀(24C)의 위치 정보에 기초하여 반도체 칩(22) 및 반도체 칩(23)을 배치하도록 하면, 반도체 칩(22) 및 반도체 칩(23)의 배치 정밀도를 향상시킬 수 있다.
틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)을 배치하는 공정에서는, 반드시 그들의 높이가 엄밀하게 일치하고 있는 것을 필요로 하지 않는다. 예를 들면, 도 17에 도시한 바와 같이, 틀(24B) 및 틀(24C)보다도 반도체 칩(22) 및 반도체 칩(23)쪽이 높게 되어 있어도 된다.
도 19는 제3 실시 형태에 따른 수지 배설 공정의 설명도이다. 도 19에는 수지를 배설한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
지지체(50) 위에 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)을 배치해서 고정한 후에는, 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)을 수지(21)에 의해 밀봉한다. 수지(21)는, 예를 들면 우선 지지체(50)의 주위를 틀 등으로 둘러싸고, 그 둘레 안에, 지지체(50)의 상방으로부터, 반도체 칩(22) 및 반도체 칩(23)의 높이를 초과할 정도로 흘려 넣는다. 수지(21)의 흘려 넣기는, 공기 중 또는 진공 중에서 행한다. 수지(21)에는, 에폭시 수지 등을 이용한다. 수지(21)를 흘려 넣은 후에는, 열처리에 의해 수지(21)를 경화한다.
도 20은 제3 실시 형태에 따른 백 그라인딩 공정의 설명도이다. 도 20에는, 백 그라인딩을 행한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
수지(21)를 지지체(50) 위에 흘려 넣고, 경화시킨 후에는, 백 그라인딩을 행하여, 수지(21)의 형성면측의 표면을 평탄하게 한다. 백 그라인딩의 양은, 예를 들면 약 100㎛로 한다. 백 그라인딩은, 수지(21)뿐만 아니라, 반도체 칩(22) 및 반도체 칩(23)을 포함시켜, 또는 틀(24B) 및 틀(24C)도 포함시켜서, 행할 수 있다. 도 20에는, 수지(21)로부터, 틀(24B), 틀(24C), 반도체 칩(22) 및 반도체 칩(23)이 노출되도록, 적어도 수지(21)와 반도체 칩(22) 및 반도체 칩(23)의 백 그라인딩을 행한 경우를 예시하고 있다. 또한, 이와 같이 틀(24B) 및 틀(24C)의 높이와 반도체 칩(22) 및 반도체 칩(23)의 높이를 일치시키는 것이, 방열성 및 내습성을 향상시키고, 또한 수지(21)에 의한 응력을 완화하는 점에서 바람직하다.
여기까지의 공정에 의해, 지지체(50) 위에 칩 내장 기판(수지 몰드 기판)(20B)이 형성된다.
도 21 및 도 22는 제3 실시 형태에 따른 칩 내장 기판 분리 공정의 설명도이다. 도 21에는, 분리된 칩 내장 기판의 주요부 단면의 일례를 모식적으로 도시하고 있다. 도 22에는, 분리된 칩 내장 기판의 평면의 일례를 모식적으로 도시하고 있다.
소정량의 백 그라인딩을 행한 후에는, 칩 내장 기판(20B)을, 지지체(50)로부터 분리한다. 접착제(52)에 열가소성의 수지를 이용하고 있는 경우에는, 그 연화 온도 이상으로 가열하여, 슬라이드 오프해서 칩 내장 기판(20B)을 지지체(50)로부터 분리한다. 이에 의해, 도 21 및 도 22에 도시한 바와 같은, 수지(21)의 표면(21a)으로부터 반도체 칩(22)의 전극 패드(22a) 및 반도체 칩(23)의 전극 패드(23a)가 노출된 칩 내장 기판(20B)이 얻어진다.
칩 내장 기판(20B)은, 틀(24B)과 함께, 격자 형상의 틀(24C)이 설치되어 있음으로써, 그 칩 내장 기판(20B)의 휘어짐의 발생이 효과적으로 억제된다. 일례로서, 지지체(50)로부터 분리된, 직경 8인치(약 200㎜)의 칩 내장 기판(20B)의 휘어짐은 약 3㎛이었다. 한편, 수지(21) 내에 틀(24B) 및 틀(24C)을 설치하지 않고 마찬가지의 흐름으로 형성한 칩 내장 기판의 휘어짐은, 약 200㎛였다. 수지(21) 내에 틀(24B) 및 틀(24C)을 설치함으로써, 지지체(50)로부터의 분리 후에 얻어지는 칩 내장 기판(20B)의 휘어짐을 효과적으로 억제할 수 있다.
도 23은 제3 실시 형태에 따른 배선층 및 방열층의 형성 공정의 설명도이다. 도 23에는, 배선층 및 방열층을 형성한 상태의 일례의 주요부 단면을 모식적으로 도시하고 있다.
칩 내장 기판(20B)을 지지체(50)로부터 분리한 후에는, 그 칩 내장 기판(20B)의, 수지(21)로부터 전극 패드(22a) 및 전극 패드(23a)가 노출되는 표면(21a)에, 배선층(재배선층)(30A)을 형성한다. 배선층(30A)은, 표면(21a) 위로의 절연막 및 도전막의 형성, 포토리소그래피 기술을 이용한 패터닝에 의해, 절연부(32) 내에 도전부(31) 및 틀부(33)를 형성하고, 최표면에 외부 접속 패드(31c)를 남겨서 보호막(34)을 형성해서 얻어진다.
지지체(50)로부터 분리한 칩 내장 기판(20B)의 이면(21b)에는, 방열층(25A)을 형성한다. 또한, 방열층(25A)의 형성은, 배선층(30A)의 형성 후에 행해도 되고, 배선층(30A)의 형성 전에 행해도 된다.
칩 내장 기판(20B)에서는, 수지(21) 내에 틀(24B) 및 틀(24C)이 설치됨으로써, 칩 내장 기판(20B)의 휘어짐, 반도체 칩(22) 및 반도체 칩(23)의 비스듬해짐이 효과적으로 억제된다. 여기서, 칩 내장 기판(20B)에서는, 그 배선층(30A)에 3㎛ 이하라는 비교적 미세한 칩 간 배선을 형성할 수 있는 것을 확인했다. 한편, 수지(21) 내에 틀(24B) 및 틀(24C)을 설치하지 않고 마찬가지의 흐름으로 형성한 칩 내장 기판에서는, 반도체 칩(22) 및 반도체 칩(23)의 비스듬해짐에 의한 노광 장해가 발생하여, 10㎛ 미만의 칩 간 배선을 형성할 수 없었다. 수지(21) 내에 틀(24B) 및 틀(24C)을 설치함으로써, 절연부(32) 내에 고정밀도로 패터닝된 도전부(31) 등을 구비하는 배선층(30A)이 형성된 칩 내장 기판(20B)을 얻을 수 있다.
도 24는 제3 실시 형태에 따른 다이싱 공정의 설명도이다. 도 24에는, 다이싱을 행한 상태의 주요부 단면의 일례를 모식적으로 도시하고 있다.
배선층(30A) 및 방열층(25A)의 형성 후에는, 다이싱 소우를 이용해서, 배선층(30A), 칩 내장 기판(20B) 및 방열층(25A)을, 소정의 위치에서 절단하여, 개개의 반도체 장치(10)(MCP)로 개편화한다. 개편화 시에는, 상기한 틀(24B)이, 각 반도체 장치(10) 내에 반도체 칩(22) 및 반도체 칩(23)을 둘러싸는 틀(24)로서 남도록, 다이싱 소우에 의한 절단을 행한다. 이에 의해, 도 24에 도시한 바와 같은, 틀(24)(틀(24B)) 및 방열층(25)(방열층(25A))을 포함하는 칩 내장 기판(20)(칩 내장 기판(20B)) 위에, 틀부(33)를 포함하는 배선층(30)(배선층(30A))이 형성된, 개개의 반도체 장치(10)가 얻어진다.
이와 같이 해서 얻어진 반도체 장치(10)에서는, 틀(24), 방열층(25) 및 틀부(33)를 설치하지 않고 형성된 반도체 장치와 비교하여, 방열 효율에서 15%의 향상이 확인되고, 고온 고습 신뢰성 시험에 의해 20%의 수율 향상이 확인되었다. 또한, 반도체 장치(10)에 있어서, 틀(24), 방열층(25)을 형성하고, 틀부(33)를 설치하지 않고 반도체 장치를 형성한 경우에는, 틀(24), 방열층(25) 및 틀부(33)를 모두 설치하지 않고 형성된 반도체 장치와 비교하여, 방열 효율에 의해 15%의 향상이 확인되고, 고온 고습 신뢰성 시험에 의해 8%의 수율 향상이 확인되었다.
또한, 제3 실시 형태로서 설명한 이상의 공정에 있어서, 도 19에 도시한 바와 같이 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)을 배치한 지지체(50) 위에 수지(21)를 흘려 넣은 후, 스퀴지 등을 이용해서 여분의 수지(21)를 제거해도 된다.
예를 들면, 스퀴지를 이용해서 반도체 칩(22) 및 반도체 칩(23)보다도 위에 있는 여분의 수지(21)를 제거할 수 있다. 이 외에, 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)의 높이를 미리 일치시키고 있는 경우에는, 그들 위에 있는 여분의 수지(21)를 제거할 수 있다. 틀(24B) 및 틀(24C)을 반도체 칩(22) 및 반도체 칩(23)보다도 높게 하고 있는 경우에는, 틀(24B) 및 틀(24C)보다도 위에 있는 여분의 수지(21)를 제거할 수 있다.
또한, 틀(24B) 및 틀(24C), 및 반도체 칩(22) 및 반도체 칩(23)의 높이를 미리 일치시키고 있는 경우에는, 상기한 바와 같이 스퀴지 등을 이용해서 여분의 수지(21)를 제거하여, 백 그라인딩 공정(도 20)을 생략해도 된다. 반도체 칩(22) 및 반도체 칩(23)보다도 틀(24B) 및 틀(24C)이 높은 경우에, 반도체 칩(22) 및 반도체 칩(23)의 배면에 수지(21)를 남기는 경우에는, 틀(24B) 및 틀(24C)보다도 위의 수지(21)를 제거하여, 백 그라인딩 공정(도 20)을 생략해도 된다.
또한, 수지(21)를 흘려 넣을 때는, 지지체(50) 위의 전체에 흘려 넣는 방법 외에, 틀(24B)의 각 개구부(24Ba), 틀(24C)의 각 개구부(24Ca)에, 디스펜서 등을 이용해서 각각 수지(21)를 흘려 넣는 방법을 이용할 수도 있다.
이상과 같은 공정에 의해, 고정밀도로 패터닝된 도전부(31) 등을 구비한 배선층(30)을 갖는 칩 내장 기판(20B)을 실현하는 것이 가능해진다. 또한, 그러한 칩 내장 기판(20B)을 이용함으로써, 고정밀도로 형성된 배선층(30)을 갖고, 방열성 및 내습성이 우수한 반도체 장치(10)를 실현하는 것이 가능해진다.
또한, 상기 예에서는, 칩 내장 기판(20B)의 수지(21) 내에, 주로 칩 내장 기판(20B)의 휘어짐을 억제하는 틀(24C)로서, 격자 형상의 것을 이용했지만, 틀(24C)의 형상은, 이러한 격자 형상의 것에는 한정되지 않는다.
도 25 내지 도 28은 제3 실시 형태에 따른 틀의 다른 예를 도시하는 도면이다. 도 25 내지 도 28에는, 틀을 설치한 칩 내장 기판의 예의 평면을 모식적으로 도시하고 있다.
칩 내장 기판(20B)의 수지(21) 내에 설치하는 틀(24C)로서는, 도 25에 도시한 바와 같이, 병행하게 연장되는 한 쌍의 틀(보강 부재)을, 중앙에 병설된 틀(24B)을 사이에 두도록, 세로 방향 및 가로 방향으로 각각 배치한 것을 이용할 수 있다. 이러한 틀(24C)을 이용한 경우에도, 칩 내장 기판(20B)의 휘어짐을 억제할 수 있다.
또한, 도 26에 도시한 바와 같이, 모든 틀(24B)을 둘러싸도록 최외주의 틀(24B)의 외측을 따라 배치한 틀(24C)로 할 수도 있다. 또한, 도 27에 도시한 바와 같이, 모든 틀(24B)을 둘러싸도록 칩 내장 기판(20B)의 가장자리부를 따라 주형상으로 배치한 틀(24C)로 할 수도 있다. 이러한 틀(24C)을 이용한 경우에도, 칩 내장 기판(20B)의 휘어짐을 억제할 수 있다.
또한, 도 28에 도시한 바와 같이, 칩 내장 기판(20B)의 중앙에 병설된 틀(24B) 사이에서, 칩 내장 기판(20B)의 중심을 통하도록 세로 방향 및 가로 방향으로 각각 배치한 틀(24C)로 할 수도 있다. 이러한 틀(24C)을 이용한 경우에도, 칩 내장 기판(20B)의 휘어짐을 억제할 수 있다.
또한, 도 25 내지 도 28에 도시한 틀(24C)은, 1매의 칩 내장 기판(20B)에, 단독으로 이용할 수 있는 것 외에, 조합해서 이용할 수도 있다.
이상 설명한 실시 형태에 관한 것으로, 또한 이하의 부기를 개시한다.
(부기 1) 절연층과,
상기 절연층 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와,
상기 절연층보다도 높은 열전도도를 갖고, 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 틀과,
상기 절연층의 상방에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 도전부를 갖는 배선층
을 포함하는 것을 특징으로 하는 반도체 장치.
(부기 2) 상기 제1 반도체 소자 및 상기 제2 반도체 소자는 각각, 상기 절연층으로부터 노출되는 제1 전극 패드 및 제2 전극 패드를 갖고,
상기 도전부는, 상기 제1 전극 패드 및 상기 제2 전극 패드에 전기적으로 접속되어 있는
것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3) 상기 배선층은, 상기 도전부를 포함하는 영역을 둘러싸고, 상기 틀에 접속된 틀부를 갖는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4) 상기 절연층의 상기 배선층의 배설면측과 반대의 면측에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 틀에 접속된 층을 포함하는 것을 특징으로 하는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 상기 층은, 상기 제1 반도체 소자 및 상기 제2 반도체 소자 중 적어도 한 쪽과 접해 있는 것을 특징으로 하는 부기 4에 기재된 반도체 장치.
(부기 6) 상기 제1 반도체 소자 및 상기 제2 반도체 소자와 상기 틀과의 거리는, 상기 제1 반도체 소자와 상기 제2 반도체 소자 사이의 거리와 동일한 것을 특징으로 하는 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치.
(부기 7) 절연층과, 상기 절연층의 제1 영역 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제1 영역의 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 제1 틀을 포함하는 기판을 형성하는 공정과,
상기 기판의 상방에, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 제1 도전부를 갖는 배선층을 형성하는 공정과,
상기 배선층 및 상기 기판을, 상기 제1 영역의 상기 절연층이 상기 제1 틀의 적어도 일부로 둘러싸이도록, 절단하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 8) 형성되는 상기 기판은, 상기 절연층의 제2 영역 내에 배설된 제3 반도체 소자 및 제4 반도체 소자와, 상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제2 영역의 상기 절연층을 개재하여 상기 제3 반도체 소자 및 상기 제4 반도체 소자를 둘러싸는 제2 틀을 더 갖고,
형성되는 상기 배선층은, 상기 제3 반도체 소자 및 상기 제4 반도체 소자에 전기적으로 접속된 제2 도전부를 더 갖고,
상기 배선층 및 상기 기판을 절단하는 공정은, 상기 배선층 및 상기 기판을, 상기 제1 틀과 상기 제2 틀 사이의 위치에서, 상기 제1 영역의 상기 절연층이 상기 제1 틀의 적어도 일부로 둘러싸이고, 또한 상기 제2 영역의 상기 절연층이 상기 제2 틀의 적어도 일부로 둘러싸이도록, 절단하는 공정을 포함하는
것을 특징으로 하는 부기 7에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 기판을 형성하는 공정은,
지지체 위에 상기 제1 틀 및 상기 제2 틀을 배치하는 공정과,
상기 제1 틀 내에 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 배치하는 공정과,
상기 제2 틀 내에 상기 제3 반도체 소자 및 상기 제4 반도체 소자를 배치하는 공정과,
상기 지지체 위에 상기 절연층을 형성하고, 상기 제1 틀 및 상기 제2 틀, 및 상기 제1 반도체 소자, 상기 제2 반도체 소자,
상기 제3 반도체 소자 및 상기 제4 반도체 소자를, 상기 절연층에 매립하는 공정과, 상기 절연층으로부터 상기 지지체를 박리하는 공정
을 포함하는 것을 특징으로 하는 부기 8에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 기판을 형성하는 공정은, 상기 지지체 위에, 상기 제1 틀과 상기 제2 틀 사이를 통하도록 제3 틀을 연장시켜서 배치하는 공정을 포함하는 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 기판을 형성하는 공정은, 상기 지지체 위에, 상기 제1 틀 및 상기 제2 틀을 포함하는 영역을 둘러싸이도록 제4 틀을 연장시켜서 배치하는 공정을 포함하는 것을 특징으로 하는 부기 9 또는 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 상기 제1 틀과 상기 제2 틀이 일체인 것을 특징으로 하는 부기 9에 기재된 반도체 장치의 제조 방법.
(부기 13) 상기 제1 반도체 소자 및 상기 제2 반도체 소자는 각각, 상기 절연층으로부터 노출되는 제1 전극 패드 및 제2 전극 패드를 갖고,
상기 제1 도전부는, 상기 제1 전극 패드 및 상기 제2 전극 패드에 전기적으로 접속되고,
상기 제3 반도체 소자 및 상기 제4 반도체 소자는 각각, 상기 절연층으로부터 노출되는 제3 전극 패드 및 제4 전극 패드를 갖고,
상기 제2 도전부는, 상기 제3 전극 패드 및 상기 제4 전극 패드에 전기적으로 접속되어 있는
것을 특징으로 하는 부기 8 내지 12 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 14) 상기 배선층을 형성하는 공정은, 상기 제1 도전부를 포함하는 영역을 둘러싸고 상기 제1 틀에 접속된 제1 틀부, 및 상기 제2 도전부를 포함하는 영역을 둘러싸고 상기 제2 틀에 접속된 제2 틀부를 형성하는 공정을 포함하는 것을 특징으로 하는 부기 8 내지 13 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 기판을 형성하는 공정 후에, 상기 절연층의 상기 배선층의 형성면과 반대의 면측에, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제1 틀 및 상기 제2 틀에 접속된 층을 형성하는 공정을 포함하는 것을 특징으로 하는 부기 8 내지 14 중 어느 하나에 기재된 반도체 장치의 제조 방법.
(부기 16) 절연층과,
상기 절연층의 제1 영역 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와,
상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제1 영역의 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 제1 틀과,
상기 절연층의 제2 영역 내에 배설된 제3 반도체 소자 및 제4 반도체 소자와,
상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제2 영역의 상기 절연층을 개재하여 상기 제3 반도체 소자 및 상기 제4 반도체 소자를 둘러싸는 제2 틀
을 포함하는 것을 특징으로 하는 기판.
(부기 17) 상기 절연층 내에 배설되고, 상기 제1 틀과 상기 제2 틀 사이를 통해서 연장된 제3 틀을 포함하는 것을 특징으로 하는 부기 16에 기재된 기판.
(부기 18) 상기 절연층 내에 배설되고, 상기 제1 틀 및 상기 제2 틀을 포함하는 영역을 둘러싸이도록 연장된 제4 틀을 포함하는 것을 특징으로 하는 부기 16 또는 17에 기재된 기판.
(부기 19) 상기 제1 틀과 상기 제2 틀이 일체인 것을 특징으로 하는 부기 16에 기재된 기판.
(부기 20) 절연층과, 상기 절연층 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층보다도 높은 열전도도를 갖고, 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 틀과, 상기 절연층의 상방에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 도전부를 갖는 배선층을 포함하는 반도체 장치와,
상기 반도체 장치의 상기 배선층측에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자와 상기 배선층을 이용해서 전기적으로 접속된 전자 부품
을 포함하는 전자 장치.
10, 10a, 10b, 10c, 10d : 반도체 장치(MCP)
20, 20A, 20B, 200 : 칩 내장 기판(기판)
21, 201 : 수지(절연층)
21a : 표면
21b : 이면
22, 23, 202, 203 : 반도체 칩(반도체 소자)
22a, 23a : 전극 패드
24, 24A, 24B, 24C : 틀
24Aa, 24Ba, 24Ca : 개구부
25, 25A : 방열층
30, 30A : 배선층
31 : 도전부
31a : 비아
31b : 배선
31c : 외부 접속 패드
32 : 절연부
33 : 틀부
34 : 보호막
50 : 지지체
51 : 지지 기판
52 : 접착제
100 : 전자 장치
110 : 땜납 볼
120 : 전자 부품
121 : 접속 패드

Claims (11)

  1. 절연층과,
    상기 절연층 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와,
    상기 절연층보다도 높은 열전도도를 갖고, 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 틀과,
    상기 절연층의 상방에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 도전부를 갖는 배선층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 소자 및 상기 제2 반도체 소자는 각각, 상기 절연층으로부터 노출되는 제1 전극 패드 및 제2 전극 패드를 갖고,
    상기 도전부는, 상기 제1 전극 패드 및 상기 제2 전극 패드에 전기적으로 접속되어 있는
    것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 배선층은, 상기 도전부를 포함하는 영역을 둘러싸고, 상기 틀에 접속된 틀부를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 절연층의 상기 배선층의 배설면측과 반대의 면측에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 틀에 접속된 층을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 절연층과, 상기 절연층의 제1 영역 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제1 영역의 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 제1 틀을 포함하는 기판을 형성하는 공정과,
    상기 기판의 상방에, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 제1 도전부를 갖는 배선층을 형성하는 공정과,
    상기 배선층 및 상기 기판을, 상기 제1 영역의 상기 절연층이 상기 제1 틀의 적어도 일부로 둘러싸이도록, 절단하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    형성되는 상기 기판은, 상기 절연층의 제2 영역 내에 배설된 제3 반도체 소자 및 제4 반도체 소자와, 상기 절연층 내에 배설되고, 상기 절연층보다도 높은 열전도도를 갖고, 상기 제2 영역의 상기 절연층을 개재하여 상기 제3 반도체 소자 및 상기 제4 반도체 소자를 둘러싸는 제2 틀을 더 갖고,
    형성되는 상기 배선층은, 상기 제3 반도체 소자 및 상기 제4 반도체 소자에 전기적으로 접속된 제2 도전부를 더 갖고,
    상기 배선층 및 상기 기판을 절단하는 공정은, 상기 배선층 및 상기 기판을, 상기 제1 틀과 상기 제2 틀 사이의 위치에서, 상기 제1 영역의 상기 절연층이 상기 제1 틀의 적어도 일부로 둘러싸이고, 또한 상기 제2 영역의 상기 절연층이 상기 제2 틀의 적어도 일부로 둘러싸이도록, 절단하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 기판을 형성하는 공정은,
    지지체 위에 상기 제1 틀 및 상기 제2 틀을 배치하는 공정과,
    상기 제1 틀 내에 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 배치하는 공정과,
    상기 제2 틀 내에 상기 제3 반도체 소자 및 상기 제4 반도체 소자를 배치하는 공정과,
    상기 지지체 위에 상기 절연층을 형성하고, 상기 제1 틀 및 상기 제2 틀, 및 상기 제1 반도체 소자, 상기 제2 반도체 소자, 상기 제3 반도체 소자 및 상기 제4 반도체 소자를, 상기 절연층에 매립하는 공정과,
    상기 절연층으로부터 상기 지지체를 박리하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 기판을 형성하는 공정은, 상기 지지체 위에, 상기 제1 틀과 상기 제2 틀 사이를 통하도록 제3 틀을 연장시켜서 배치하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 기판을 형성하는 공정은, 상기 지지체 위에, 상기 제1 틀 및 상기 제2 틀을 포함하는 영역을 둘러싸도록 제4 틀을 연장시켜서 배치하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 틀과 상기 제2 틀이 일체인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 절연층과, 상기 절연층 내에 배설된 제1 반도체 소자 및 제2 반도체 소자와, 상기 절연층보다도 높은 열전도도를 갖고, 상기 절연층을 개재하여 상기 제1 반도체 소자 및 상기 제2 반도체 소자를 둘러싸는 틀과, 상기 절연층의 상방에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자에 전기적으로 접속된 도전부를 갖는 배선층을 포함하는 반도체 장치와,
    상기 반도체 장치의 상기 배선층측에 배설되고, 상기 제1 반도체 소자 및 상기 제2 반도체 소자와 상기 배선층을 이용해서 전기적으로 접속된 전자 부품
    을 포함하는 전자 장치.
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