KR20130067014A - Light emitting diode - Google Patents

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KR20130067014A
KR20130067014A KR1020110133833A KR20110133833A KR20130067014A KR 20130067014 A KR20130067014 A KR 20130067014A KR 1020110133833 A KR1020110133833 A KR 1020110133833A KR 20110133833 A KR20110133833 A KR 20110133833A KR 20130067014 A KR20130067014 A KR 20130067014A
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정재혜
이준희
김창연
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서울옵토디바이스주식회사
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Abstract

PURPOSE: A light emitting diode is provided to improve light extraction efficiency by identically forming the surface roughness of a light extraction surface. CONSTITUTION: An active layer is interposed between a first type semiconductor layer and a second type semiconductor layer. A plurality of micro cone type grooves(162) are formed on a light extraction surface. The light extraction surface is formed on one surface of the first type semiconductor layer or the second type semiconductor layer. At least one sub micro cone(164) is formed on the other light extraction surface. At least one micro cone type groove has the sub micro cone on the bottom surface.

Description

발광 다이오드{LIGHT EMITTING DIODE}[0001] LIGHT EMITTING DIODE [0002]

본 발명은 발광 다이오드에 관한 것이다.
The present invention relates to a light emitting diode.

발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.

상기 발광 다이오드(Light Emitting Diode; LED)는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the P-type semiconductor and the N-type semiconductor are bonded to each other by applying a voltage to the P-type semiconductor and the N-type semiconductor, the light emitting diode (LED) Type semiconductor and the electrons of the N type semiconductor migrate toward the P type semiconductor, and the electrons and the holes move to the PN junction.

상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 광의 형태로 방출된다.The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, energy corresponding to a height difference between the conduction band and the electromotive band, that is, an energy difference, is emitted, and the energy is emitted in the form of light.

이러한 발광 다이오드는 광을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.Such a light emitting diode is a semiconductor device that emits light and has characteristics such as eco-friendliness, low voltage, long lifespan, and low cost. In the past, light emitting diodes have been widely applied to simple information display such as display lamps and numbers. In particular, with the development of information display technology and semiconductor technology, it has been used in various fields such as display fields, automobile headlamps and projectors.

이러한 발광 다이오드의 발광 효율을 향상시키기 위해 많은 연구 및 개발이 이루어지고 있는 실정이다.In order to improve the luminous efficiency of such a light emitting diode, many researches and developments are being made.

상기 발광 다이오드의 발광 효율을 높이는 방법으로 광 추출 면에 표면 거칠기를 주어 발광 효율을 높이는 방법이 있다.As a method of increasing the luminous efficiency of the light emitting diode, there is a method of increasing the luminous efficiency by giving a surface roughness to the light extraction surface.

이러한 발광 효율을 높이는 방법은 광 추출 면을 습식 식각 등으로 식각하여 상기 광 추출 면에 거칠기를 주어 이루어질 수 있는 데, 이러한 방법은 상기 광 추출 면에 습식 식각을 실시함으로써, 습식 식각 용액의 종류, 습식 식각 용액의 농도 및 식각 시간 등에 따라 상기 광 추출 면에 거칠기가 달라져서 광 추출 효율이 달라지는 등의 문제점이 있다.
The method of increasing the luminous efficiency may be achieved by giving a roughness to the light extraction surface by etching the light extraction surface by wet etching, etc. Such a method may be performed by performing wet etching on the light extraction surface to provide a kind of a wet etching solution, The roughness of the light extraction surface is changed according to the concentration and the etching time of the wet etching solution, such that the light extraction efficiency is changed.

본 발명의 목적은 광 추출 효율이 높은 발광 다이오드를 제공하는 것이다.
An object of the present invention is to provide a light emitting diode having high light extraction efficiency.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 제1형 반도체층, 제2형 반도체층 및 상기 제1형 반도체층과 제2형 반도체층 사이에 개재된 활성층을 포함하며, 상기 제1형 반도체층 또는 제2형 반도체층의 일 표면인 광 추출 면에는 복수 개의 마이크로 콘형 홈을 구비하는 발광 다이오드가 제공된다.In order to achieve the above object, according to an aspect of the present invention, the semiconductor device includes a first type semiconductor layer, a second type semiconductor layer, and an active layer interposed between the first type semiconductor layer and the second type semiconductor layer. A light emitting diode having a plurality of micro-cone grooves is provided on the light extraction surface, which is one surface of the first type semiconductor layer or the second type semiconductor layer.

상기 마이크로 콘형 홈이 형성된 영역을 제외한 다른 광 추출 면 상에는 적어도 하나의 서브 마이크로 콘을 구비할 수 있다.At least one sub-microcone may be provided on the light extraction surface other than the region in which the micro-cone groove is formed.

상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면 상에는 적어도 하나의 서브 마이크로 콘을 구비할 수 있다.At least one of the micro cone grooves may include at least one sub micro cone on a bottom surface thereof.

상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면이 여섯 개의 결정면으로 이루어질 수 있다.At least one of the micro cone grooves may have six crystal planes at the bottom thereof.

상기 마이크로 콘형 홈들은 상기 광 추출 면에 규칙적인 배열로 구비되며, 상기 마이크로 콘형 홈들은 이웃하는 마이크로 콘형 홈과의 이격 거리는 10㎛ 미만일 수 있다.The micro-cone grooves are provided in a regular arrangement on the light extraction surface, the micro-cone grooves may be less than 10㎛ distance from the neighboring micro-cone grooves.

상기 발광 다이오드는 상기 제1형 반도체층, 활성층 및 제2형 반도체층을 포함하는 반도체층들 하부에 구비된 식각 정지 패턴; 상기 식각 정지 패턴 하부에 구비된 본딩 금속층; 상기 본딩 금속층 하부에 구비된 본딩 기판; 상기 광 추출 면의 일정 영역에 구비된 전극 패드; 및 적어도 상기 전극 패드는 노출시키되, 상기 반도체층들을 덮는 패시베이션층;을 더 포함할 수 있다.The light emitting diode may include an etch stop pattern provided under the semiconductor layers including the first type semiconductor layer, the active layer, and the second type semiconductor layer; A bonding metal layer provided under the etch stop pattern; A bonding substrate provided under the bonding metal layer; An electrode pad provided in a predetermined region of the light extraction surface; And a passivation layer exposing at least the electrode pads and covering the semiconductor layers.

상기 식각 정지 패턴은 오픈 영역을 구비하며, 상기 오픈 영역은 오믹 반사 금속 패턴으로 채워져 있을 수 있다.The etch stop pattern may have an open area, and the open area may be filled with an ohmic reflective metal pattern.

상기 목적을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 성장 기판 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 형성하는 단계; 상기 제2형 반도체층 상에 본딩 기판을 본딩하는 단계; 상기 제1형 반도체층으로부터 상기 성장 기판을 분리하는 단계; 상기 제1형 반도체층 상에 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 이용하여 마스크로하여 건식 식각으로 상기 제1형 반도체층의 일부를 식각하여 적어도 하나의 마이크로 콘형 홈을 형성하는 단계;를 포함하는 발광 다이오드 제조 방법이 제공된다.In order to achieve the above object, according to another aspect of the invention, forming a first type semiconductor layer, an active layer and a second type semiconductor layer on a growth substrate; Bonding a bonding substrate on the second type semiconductor layer; Separating the growth substrate from the first type semiconductor layer; Forming a mask pattern on the first type semiconductor layer; And etching at least a portion of the first type semiconductor layer by dry etching using a mask pattern as a mask to form at least one microcone groove.

상기 발광 다이오드 제조 방법은 상기 적어도 하나의 마이크로 콘형 홈을 형성하는 단계 이후, 상기 적어도 하나의 마이크로 콘형 홈이 형성된 제1형 반도체층의 표면에 PEC(Photoelectrochemical) 식각을 실시하여 서브 마이크로 콘을 형성하는 단계;를 더 포함할 수 있다.In the light emitting diode manufacturing method, after forming the at least one micro-cone groove, the sub-microcone is formed by performing PEC (Photoelectrochemical) etching on the surface of the first type semiconductor layer on which the at least one micro-cone groove is formed. Steps may further include.

상기 제2형 반도체층 상에 본딩 기판을 본딩하는 단계는 상기 제2형 반도체층 상에 식각 정지 패턴 및 오믹 반사 금속 패턴을 형성하는 단계; 및 상기 식각 정지 패턴 및 오믹 반사 금속 패턴이 형성된 성장 기판과 본딩 기판을 본딩 금속층으로 본딩하는 단계;를 포함할 수 있다.Bonding a bonding substrate on the second type semiconductor layer may include forming an etch stop pattern and an ohmic reflective metal pattern on the second type semiconductor layer; And bonding the growth substrate and the bonding substrate on which the etch stop pattern and the ohmic reflective metal pattern are formed with a bonding metal layer.

상기 마스크 패턴은 포토레지스트 패턴일 수 있다.The mask pattern may be a photoresist pattern.

상기 마스크 패턴을 형성하는 단계는 상기 제1형 반도체층 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴이 형성된 제1형 반도체층 상에 금속 물질층을 형성하는 단계; 및 상기 포토레지스트 패턴과 상기 포토레지스트 패턴 상에 형성된 금속 물질층을 제거하여 금속 물질로 이루어진 마스크 패턴을 형성하는 단계;를 포함할 수 있다.The forming of the mask pattern may include forming a photoresist pattern on the first type semiconductor layer; Forming a metal material layer on the first type semiconductor layer on which the photoresist pattern is formed; And removing the photoresist pattern and the metal material layer formed on the photoresist pattern to form a mask pattern made of a metal material.

상기 금속 물질층은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하여 이루어진 단일층 또는 복층으로 이루어질 수 있다.The metal material layer may be formed of a single layer or a plurality of layers including at least one of nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), or chromium (Cr).

상기 마스크 패턴을 형성하는 단계는 상기 제1형 반도체층 상에 절연막 패턴 형성층을 형성하는 단계; 상기 절연막 패턴 형성층 상에 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴으로 상기 절연막 패턴 형성층을 식각하여 절연막 패턴을 형성하여 포토레지스트 패턴과 절연막 패턴으로 이루어진 마스크 패턴을 형성하는 단계;를 포함할 수 있다.The forming of the mask pattern may include forming an insulating film pattern forming layer on the first type semiconductor layer; Forming a photoresist pattern on the insulating film pattern forming layer; And forming an insulating film pattern by etching the insulating film pattern forming layer using the photoresist pattern to form a mask pattern formed of the photoresist pattern and the insulating film pattern.

상기 절연막 패턴 형성층은 실리콘 산화물을 포함하여 이루어질 수 있다.
The insulating layer pattern forming layer may include silicon oxide.

본 발명에 의하면, 광 추출 효율이 높은 발광 다이오드를 제공하는 효과가 있다.
According to the present invention, there is an effect of providing a light emitting diode having high light extraction efficiency.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 보여주는 단면도이다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.
도 4는 본 발명의 일 실시 예에 따른 발광 다이오드의 마이크로 콘형 홈들 사이의 이격 간격 대 파워를 보여주는 그래프이다.
도 5는 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 Vf 대 파워를 보여주는 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 파장 대 파워를 보여주는 그래프이다.
도 7 내지 도 12는 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법을 보여주는 단면도들이다.1 is a cross-sectional view showing a light emitting diode according to an embodiment of the present invention.
2 and 3 are photographs showing the light extraction surface of the LED according to an embodiment of the present invention.
4 is a graph showing a spacing versus power between micro-conical grooves of a light emitting diode according to an embodiment of the present invention.
5 is a graph showing Vf vs. power of a light emitting diode and a conventional light emitting diode according to an exemplary embodiment of the present invention.
6 is a graph showing wavelength versus power of a light emitting diode according to an exemplary embodiment of the present invention and a conventional light emitting diode.
7 to 12 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 보여주는 단면도이다.1 is a cross-sectional view showing a light emitting diode according to an embodiment of the present invention.

도 2 및 도 3은 본 발명의 일 실시 예에 따른 발광 다이오드의 광 추출 면을 보여주는 사진들이다.2 and 3 are photographs showing the light extraction surface of the LED according to an embodiment of the present invention.

도 4는 본 발명의 일 실시 예에 따른 발광 다이오드의 마이크로 콘형 홈들 사이의 이격 간격 대 파워를 보여주는 그래프이다.4 is a graph showing a spacing versus power between micro-conical grooves of a light emitting diode according to an embodiment of the present invention.

도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 본딩 기판(110), 본딩 금속층(120), 식각 정지 패턴(130), 오믹 반사 금속 패턴(140), 반도체 구조체층(150), 마이크로 콘형 홈(162), 서브 마이크로 콘(164), 패시베이션층(170) 및 전극 패드(180)를 포함할 수 있다.Referring to FIG. 1, a light emitting diode 100 according to an embodiment of the present invention may include a bonding substrate 110, a bonding metal layer 120, an etch stop pattern 130, an ohmic reflective metal pattern 140, and a semiconductor. The structure layer 150, the micro cone groove 162, the sub micro cone 164, the passivation layer 170, and the electrode pad 180 may be included.

상기 반도체 구조체층(150)은 제1형 반도체층(152), 활성층(154) 및 제2형 반도체층(156)을 포함할 수 있다.The semiconductor structure layer 150 may include a first type semiconductor layer 152, an active layer 154, and a second type semiconductor layer 156.

상기 본딩 기판(110)은 상기 반도체 구조체층(150)을 지지하는 역할을 한다. 또한, 상기 본딩 기판(110)은 상기 발광 다이오드(100), 특히, 상기 반도체 구조체층(150)에 전원을 공급하는 역할, 즉, 상기 발광 다이오드(100)의 전극으로 동작할 수 있다. 그러므로 상기 본딩 기판(110)은 도전성 기판일 수 있다.The bonding substrate 110 serves to support the semiconductor structure layer 150. In addition, the bonding substrate 110 may serve to supply power to the light emitting diode 100, in particular, the semiconductor structure layer 150, that is, the electrode of the light emitting diode 100. Therefore, the bonding substrate 110 may be a conductive substrate.

또한, 상기 본딩 기판(110)이 전극으로 동작하지 하지 않을 경우에는, 상기 본딩 기판(110)은 세라믹 기판 등과 같은 절연성 기판일 수도 있다.In addition, when the bonding substrate 110 does not operate as an electrode, the bonding substrate 110 may be an insulating substrate such as a ceramic substrate.

상기 본딩 금속층(120)은 상기 본딩 기판(110)과 상기 본딩 기판(110) 상에 위치하는 상기 식각 정지 패턴(130) 또는 반도체 구조체층(150) 사이에 개재되어 이들을 결합하는 역할을 한다.The bonding metal layer 120 is interposed between the bonding substrate 110 and the etch stop pattern 130 or the semiconductor structure layer 150 positioned on the bonding substrate 110 to couple them.

또한, 상기 본딩 금속층(120)은 상기 본딩 기판(110)으로부터 금속원소들이 오믹 반사 금속 패턴(140)으로 확산되는 것을 방지하여 오믹 반사 금속 패턴(140)의 반사도를 유지시키는 역할을 한다.In addition, the bonding metal layer 120 serves to maintain the reflectivity of the ohmic reflective metal pattern 140 by preventing metal elements from being diffused into the ohmic reflective metal pattern 140 from the bonding substrate 110.

상기 식각 정지 패턴(130)은 상기 본딩 금속층(120)과 상기 반도체 구조체층(150) 사이에 구비된다.The etch stop pattern 130 is provided between the bonding metal layer 120 and the semiconductor structure layer 150.

상기 식각 정지 패턴(130)은 이후 설명하는 바와 같이 상기 발광 다이오드(100)를 제조하는 공정 중에 상기 반도체 구조체층(150)을 형성하기 위한 복수의 반도체층의 식각 종료 시점을 알려주는 역할을 한다.As described later, the etch stop pattern 130 informs an end point of etching of the plurality of semiconductor layers for forming the semiconductor structure layer 150 during the process of manufacturing the light emitting diode 100.

상기 식각 정지 패턴(130)은 상기 반도체 구조체층(150)과 다른 물질로 이루어지며, 바람직하게는 실리콘 산화막 또는 실리콘 질화막으로 이루어질 수 있다.The etch stop pattern 130 may be formed of a material different from that of the semiconductor structure layer 150, and may be preferably made of a silicon oxide film or a silicon nitride film.

한편, 상기 본딩 금속층(120)과 상기 식각 정지 패턴(130) 사이에는 쇼트키 베리어 금속층(미도시)을 더 포함할 수 있다.The schottky barrier metal layer (not shown) may be further included between the bonding metal layer 120 and the etch stop pattern 130.

상기 오믹 반사 금속 패턴(140)은 상기 본딩 금속층(120)과 상기 반도체 구조체층(150) 사이에 구비된다. 이때, 상기 식각 정지 패턴(130)은 오픈된 영역을 구비하며, 상기 식각 정지 패턴(130)의 오픈된 영역 내에 상기 오믹 반사 금속 패턴(140)이 채워지는 형태로 구비될 수 있다. 즉, 상기 식각 정지 패턴(130)과 오믹 반사 금속 패턴(140)은 하나의 층을 이루어 구비될 수 있다.The ohmic reflective metal pattern 140 is provided between the bonding metal layer 120 and the semiconductor structure layer 150. In this case, the etch stop pattern 130 may have an open area, and the ohmic reflective metal pattern 140 may be filled in the open area of the etch stop pattern 130. That is, the etch stop pattern 130 and the ohmic reflective metal pattern 140 may be provided as one layer.

상기 오믹 반사 금속 패턴(140)은 상기 제2형 반도체층(156)과 오믹 접촉하는 물질을 포함하여 구비될 수 있다. 예컨대, 상기 제2형 반도체층(156)이 P형 반도체인 경우, 상기 오믹 반사 금속 패턴(140)은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 텅스텐(W), 티탄(Ti), 은(Ag) 또는 금(Au)을 포함하는 물질로 형성될 수 있다.The ohmic reflective metal pattern 140 may include a material in ohmic contact with the second type semiconductor layer 156. For example, when the second type semiconductor layer 156 is a P type semiconductor, the ohmic reflective metal pattern 140 may include nickel (Ni), platinum (Pt), palladium (Pd), rhodium (Rh), and tungsten (W). ), Titanium (Ti), silver (Ag), or gold (Au).

상기 반도체 구조체층(150)은 제1형 반도체층(152), 활성층(154) 및 제2형 반도체층(156)을 포함할 수 있으며, 상기 오믹 반사 금속 패턴(140) 상에 상기 제2형 반도체층(156)이 구비되고, 상기 제2형 반도체층(156) 상에 상기 활성층(154)이 구비되고, 상기 활성층(154) 상에 상기 제1형 반도체층(152)이 구비될 수 있다.The semiconductor structure layer 150 may include a first type semiconductor layer 152, an active layer 154, and a second type semiconductor layer 156, and may be formed on the ohmic reflective metal pattern 140. The semiconductor layer 156 may be provided, the active layer 154 may be provided on the second type semiconductor layer 156, and the first type semiconductor layer 152 may be provided on the active layer 154. .

또한, 상기 반도체 구조체층(150)은 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다. 이때, 상기 반도체 구조체층(150)은 상기 활성층(154)을 제외한 다른 층들은 생략될 수 있다.In addition, the semiconductor structure layer 150 may further include a superlattice layer (not shown) or an electron breaking layer (not shown). In this case, the semiconductor structure layer 150 may be omitted except for the active layer 154.

상기 제1형 반도체층(152)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 제1형 반도체층(152)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 제1형 반도체층(152)은 단일층 또는 다중층, 예컨대, 상기 제1형 반도체층(152)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The first type semiconductor layer 152 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, for example, an (Al, Ga, In) N-based Group III nitride semiconductor layer. The first type semiconductor layer 152 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer. In addition, when the first type semiconductor layer 152 is formed of a single layer or multiple layers, for example, the first type semiconductor layer 152 is formed of multiple layers, the first type semiconductor layer 152 may have a superlattice structure.

상기 활성층(154)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(154)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(154)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.The active layer 154 may be formed of a III-N-based compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 154 may be formed of a single layer or a plurality of layers, and may be formed of at least a predetermined wavelength. It can emit light. In addition, the active layer 154 may have a single quantum well structure including one well layer (not shown), or a multiple quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure. In this case, the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.

상기 제2형 반도체층(156)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 제2형 반도체층(156)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 제2형 반도체층(156)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(156)은 초격자 구조로 이루어질 수 있다.The second type semiconductor layer 156 may be a III-N-based compound semiconductor doped with a second-type impurity, for example, a P-type impurity, such as a (Al, In, Ga) N-based Group III nitride semiconductor. The second type semiconductor layer 156 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer. In addition, the second type semiconductor layer 156 may be formed of a single layer or multiple layers. For example, the second type semiconductor layer 156 may have a superlattice structure.

상기 초격자층(미도시)은 상기 제1형 반도체층(152)과 활성층(154) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(154)을 형성하기 이전에 형성되어 상기 활성층(154)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(154)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(154)의 결정성을 우수하게 하는 역할을 할 수 있다.The superlattice layer (not shown) may be provided between the first type semiconductor layer 152 and the active layer 154, and the III-N series compound semiconductor, for example, (Al, Ga, In) N semiconductor layer A plurality of layers, for example, an InN layer and an InGaN layer, may be repeatedly stacked, and the superlattice layer (not shown) may be formed before forming the active layer 154 to form the active layer 154. It is possible to prevent dislocations or defects from being transmitted, thereby mitigating the formation of dislocations or defects in the active layer 154, and acting as an excellent crystallinity of the active layer 154. have.

상기 전자 브로킹층(미도시)은 상기 활성층(154)과 제2형 반도체층(156) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.The electron breaking layer (not shown) may be provided between the active layer 154 and the second type semiconductor layer 156 and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided with a material. The electron breaking layer (not shown) may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.

상기 마이크로 콘형 홈(162)은 상기 반도체 구조체층(150)의 일 표면인 광 추출 면(160)에 복수 개로 구비될 수 있다. 즉, 상기 마이크로 콘형 홈(162)은 상기 반도체 구조체층(150)의 제1형 반도체층(152) 또는 제2형 반도체층(156)의 일 표면에 구비될 수 있다. 본 발명의 일 실시 예에서는 상기 마이크로 콘형 홈(162)이 상기 제1형 반도체층(152)의 표면에 구비되는 것을 도시하고 이를 참조하여 설명하고 있다.The micro-cone groove 162 may be provided in plural on the light extraction surface 160, which is one surface of the semiconductor structure layer 150. That is, the micro cone groove 162 may be provided on one surface of the first type semiconductor layer 152 or the second type semiconductor layer 156 of the semiconductor structure layer 150. In an exemplary embodiment of the present invention, the micro-cone groove 162 is illustrated on the surface of the first semiconductor layer 152 and described with reference to this.

이때, 상기 마이크로 콘형 홈(162)들은 상기 제1형 반도체층(152)의 일부 영역에는 구비되지 않을 수 있다. 즉, 상기 마이크로 콘형 홈(162)들은 상기 전극 패드(180)와 대응하는 영역, 바람직하게는 상기 전극 패드(180)와 접촉하는 상기 제1형 반도체층(152)의 일정 영역의 표면에는 구비되지 않을 수 있다.In this case, the micro-cone grooves 162 may not be provided in some regions of the first type semiconductor layer 152. That is, the micro-cone grooves 162 are not provided on a surface of a region corresponding to the electrode pad 180, preferably a region of the first semiconductor layer 152 in contact with the electrode pad 180. You may not.

상기 마이크로 콘형 홈(162)은 도 2 및 도 3에서 보여 그 입구는 다각형(예컨대, 그 입구의 평면 형상은 육각형일 수 있음)이고, 그 깊이가 깊어질 수 록 그 직경이 작아지며, 수평 단면은 다각형으로 형성된 다각형 콘의 형태로 구비될 수 있다. 이는 상기 제1형 반도체층(152)을 건식 식각으로 식각하는 경우 형성될 수 있다.The micro-conical groove 162 is shown in FIGS. 2 and 3, the inlet of which is polygonal (eg, the planar shape of the inlet may be hexagonal), the deeper its depth, the smaller its diameter, and the horizontal cross section. May be provided in the form of a polygonal cone formed of a polygon. This may be formed when the first type semiconductor layer 152 is etched by dry etching.

상기 마이크로 콘형 홈(162)은 그 입구의 직경이 1 내지 10㎛, 바람직하게는 3㎛으로 구비될 수 있으며, 그 깊이는 3 내지 5㎛로 구비될 수 있다.The micro-cone groove 162 may have a diameter of 1 to 10 μm, preferably 3 μm, and a depth of 3 to 5 μm.

상기 마이크로 콘형 홈(162)은 도 2에 도시된 바와 같이 상기 제1형 반도체층(152)의 표면에 복수 개 구비되되, 규칙적으로 배열된 형태로 구비될 수 있다.As shown in FIG. 2, the micro-cone groove 162 may be provided in plural on the surface of the first type semiconductor layer 152, and may be provided in a regular arrangement.

상기 마이크로 콘형 홈(162)들은 이웃하는 상기 마이크로 콘형 홈(162)과의 이격 거리는 가까운 것이 바람직하며, 상기 마이크로 콘형 홈(162)들은 적어도 10㎛ 미만의 이격 거리로 구비되는 것이 바람직하다.Preferably, the micro-cone grooves 162 are close to the neighboring micro-cone grooves 162, and the micro-cone grooves 162 are preferably provided at a distance of less than 10 μm.

이는 도 4에 도시된 바와 같이 상기 마이크로 콘형 홈(162)들 사이의 이격 거리가 멀어질 수 록 본 발명의 일 실시 예에 따른 발광 다이오드의 파워 향상 정도는 낮아지는 것을 알 수 있다. 즉, 이격 거리가 1㎛일 때 파워는 32.84%가 향상되고, 이격 거리가 멀어질 수 록 파워 향상 정도는 낮아지는 것을 알 수 있다. 상기 마이크로 콘형 홈(162)들 사이의 이격 거리가 10㎛ 이상이 될 때, 파워가 종래의 발광 다이오드에 비해 0.97% 향상되는 것을 알 수 있다.As shown in FIG. 4, as the separation distance between the micro-cone grooves 162 increases, the power improvement degree of the light emitting diode according to the exemplary embodiment of the present invention decreases. In other words, when the separation distance is 1㎛ the power is improved 32.84%, the farther the distance is far more power can be seen that the improvement. When the separation distance between the micro cone grooves 162 is 10 μm or more, it can be seen that the power is improved by 0.97% compared to the conventional light emitting diode.

이때, 파워가 0.97% 즉, 1% 미만으로 향상되는 것은 발광 다이오드 제조시 공정 편차 이내에 속할 수 있으므로 파워가 향상되지 않은 것으로 판단할 수 있다.In this case, since the power is improved to 0.97%, that is, less than 1% may fall within the process deviation during manufacturing the light emitting diode, it may be determined that the power is not improved.

그러므로 상기 마이크로 콘형 홈(162)들은 적어도 10㎛ 미만의 이격 거리로 형성되는 것이 바람직한데, 이는 10㎛ 미만의 이격 거리로 구비되어 있어야 상기 마이크로 콘형 홈(162)들에 의한 파워 향상 효과가 있기 때문이다.Therefore, the micro-cone grooves 162 are preferably formed at a separation distance of at least 10 μm, since the micro cone-shaped grooves 162 should be provided at a separation distance of less than 10 μm, thereby improving the power by the micro-cone grooves 162. to be.

상기 마이크로 콘형 홈(162)은 도 3에 도시된 바와 같이 상기 마이크로 콘형 홈(162)의 바닥면(166)에는 복수 개의 결정면이 노출된 형태, 바람직하게는 여섯 개의 결정면이 노출된 형태로 구비될 수 있다. 또한, 상기 마이크로 콘형 홈(162)의 바닥면(166)은 도 1 등에 도시된 바와 같이 평평한 면을 이루어질 수 있으나, 도 3에 도시된 바와 같이 여섯 개의 결정면이 가운데 부분으로 모이는 형태로 구비되되, 상기 가운데 부분은 다른 부분에 비해 그 깊이가 깊은 형태로 구비될 수도 있다.As shown in FIG. 3, the micro-cone groove 162 may be provided in the bottom surface 166 of the micro-cone groove 162 in a form in which a plurality of crystal planes are exposed, preferably six crystal planes are exposed. Can be. In addition, the bottom surface 166 of the micro-cone groove 162 may be a flat surface as shown in FIG. 1, etc., but as shown in FIG. The center portion may be provided in a deeper form than other portions.

상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)들이 구비되지 않은 상기 제1형 반도체층(152)의 표면에 복수 개로 구비될 수 있다. 또한, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)의 바닥면(166)에 적어도 하나 구비될 수 있다.The sub-micro cones 164 may be provided in plural on the surface of the first type semiconductor layer 152 in which the micro-cone grooves 162 are not provided. In addition, at least one sub-micro cone 164 may be provided on the bottom surface 166 of the micro cone-shaped groove 162.

즉, 도 1 또는 도 2 등에 도시된 바와 같이 상기 서브 마이크로 콘(164)은 상기 제1형 반도체층(152)의 표면에 적어도 하나, 바람직하게는 복수 개로 구비되고, 상기 마이크로 콘형 콘(162)의 바닥면(166)에 적어도 하나 구비될 수 있다.That is, as illustrated in FIG. 1 or FIG. 2, the sub-micro cones 164 are provided on at least one surface of the first type semiconductor layer 152, preferably a plurality of the sub-micro cones 162. At least one of the bottom surface 166 may be provided.

이때, 상기 서브 마이크로 콘(164)은 그 직경이 평균 3㎛ 이하이고, 그 높이는 평균 3㎛ 바람직하게는 0.5㎛ 이하일 수 있다.In this case, the sub-micro cone 164 may have an average diameter of 3 μm or less, and its height may be 3 μm on average, preferably 0.5 μm or less.

상기 패시베이션층(170)은 상기 반도체 구조체층(150)을 구비한 상기 본딩 기판(110)의 일 표면 상에 구비될 수 있다. 이때, 상기 패시베이션층(170)은 상기 반도체 구조체층(150)의 일 표면뿐만 아니라 측면 역시 덮어 상기 반도체 구조체층(150)이 외부로 노출되지 않도록 하여 상기 반도체 구조체층(150)을 보호하는 역할을 할 수 있다.The passivation layer 170 may be provided on one surface of the bonding substrate 110 having the semiconductor structure layer 150. In this case, the passivation layer 170 may cover not only one surface of the semiconductor structure layer 150 but also side surfaces thereof to protect the semiconductor structure layer 150 by preventing the semiconductor structure layer 150 from being exposed to the outside. can do.

상기 패시베이션층(170)은 실리콘 산화막 또는 실리콘 질화막 등과 같은 절연막으로 이루어질 수 있다. 한편, 상기 패시베이션층(170)은 상기 제1형 반도체층(152)의 일정 영역을 노출시키는 개구부(172)를 구비할 수 있다.The passivation layer 170 may be formed of an insulating film such as a silicon oxide film or a silicon nitride film. The passivation layer 170 may include an opening 172 that exposes a predetermined region of the first type semiconductor layer 152.

상기 패시베이션층(170)에 의해 노출되는 상기 제1형 반도체 구조체층(150)의 일정 영역에는 상기 마이크로 콘형 홈(162) 또는 서브 마이크로 콘(164)은 구비되지 않을 수 있다.The micro cone groove 162 or the sub micro cone 164 may not be provided in a predetermined region of the first type semiconductor structure layer 150 exposed by the passivation layer 170.

상기 전극 패드(180)는 상기 개구부(172)를 통해 상기 제1형 반도체층(152)과 접촉하여 구비될 수 있다. 상기 전극 패드(180)는 와이어(미도시) 또는 배선(미도시)과 연결되어 외부 전원을 공급하는 역할을 할 수 있다.The electrode pad 180 may be provided to contact the first type semiconductor layer 152 through the opening 172. The electrode pad 180 may be connected to a wire (not shown) or a wire (not shown) to supply external power.

그러므로 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 상기 반도체 구조체층(150) 중 어느 일 표면, 바람직하게는 상기 반도체 구조체층(150)의 활성층(154)에서 발광된 광이 외부로 추출되는 면, 즉, 광 추출 면(160)(본 실시 예에서는 제1형 반도체층(152)의 일 표면)에 복수 개의 마이크로 콘형 홈(162)을 구비하고, 이에 더해 상기 마이크로 콘형 홈(162)이 형성되지 않은 영역의 상기 광 추출 면(160) 또는 상기 마이크로 콘형 홈(162)의 바닥면(166)에는 서브 마이크로 콘(164)을 구비되어 있는 것을 특징으로 하고 있다.Therefore, the light emitting diode 100 according to an embodiment of the present invention extracts light emitted from one surface of the semiconductor structure layer 150, preferably the active layer 154 of the semiconductor structure layer 150 to the outside. A plurality of micro-cone grooves 162 are provided on the surface, that is, the light extraction surface 160 (in this embodiment, one surface of the first type semiconductor layer 152), and in addition, the micro-cone grooves 162 are provided. The sub-micro cone 164 is provided in the light extraction surface 160 or the bottom surface 166 of the micro-cone groove 162 in the region not formed.

도 5는 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 Vf 대 파워를 보여주는 그래프이다.5 is a graph showing Vf vs. power of a light emitting diode and a conventional light emitting diode according to an exemplary embodiment of the present invention.

도 6은 본 발명의 일 실시 예에 따른 발광 다이오드와 종래의 발광 다이오드의 파장 대 파워를 보여주는 그래프이다.6 is a graph showing wavelength versus power of a light emitting diode according to an exemplary embodiment of the present invention and a conventional light emitting diode.

이와 같은 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 도 5에 도시된 바와 같이 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높다는 것을 알 수 있다.As shown in FIG. 5, the light emitting diode 100 according to the exemplary embodiment of the present invention has a higher light extraction efficiency than the light emitting diode according to the prior art.

즉, 종래 기술에 의한 발광 다이오드들은 평균 420.7mW의 파워(Po)를 나타내는 반면, 본 발명의 일 실시 예에 따른 발광 다이오드(100)들은 평균 452.3mW의 파워를 나타내는 것으로 보이므로, 본 발명의 일 실시 예에 따른 발광 다이오드(100)들은 종래 기술에 비해 약 30mW 정도의 높은 파워를 나타낸다는 것을 알 수 있다.That is, the light emitting diodes according to the prior art exhibit an average power of 420.7 mW, whereas the light emitting diodes 100 according to the embodiment of the present invention appear to exhibit an average power of 452.3 mW. It can be seen that the light emitting diodes 100 according to the embodiment exhibit high power of about 30 mW compared to the related art.

이때, 상기 종래 기술에 의한 발광 다이오드들은 본 발명의 일 실시 예에 따른 발광 다이오드(100)들과 비교하여 상기 마이크로 콘형 홈(162)과 서브 마이크로 콘(164)이 구비되지 않은 형태의 발광 다이오드이다.In this case, the light emitting diodes according to the related art are light emitting diodes in which the micro cone groove 162 and the sub micro cone 164 are not provided as compared with the light emitting diodes 100 according to an exemplary embodiment of the present invention. .

또한, 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 도 6에 도시된 바와 같이 종래 기술에 의한 발광 다이오드와 비교하여 보면, 전체적으로 동일한 파장대에서 종래 기술에 의한 발광 다이오드에 비해 높은 파워를 나타낸다는 것을 알 수 있다.In addition, the light emitting diode 100 according to an embodiment of the present invention exhibits a higher power than the light emitting diode according to the prior art in the same wavelength band as compared to the light emitting diode according to the prior art as shown in FIG. 6. It can be seen that.

그러므로 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 종래 기술에 의한 발광 다이오드에 비해 광 추출 효율이 높으며, 이는 상기에서 상술한 바와 같이 광 추출 표면에 구비된 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)에 의해서이다. 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)은 상기 광 추출 표면에 도달한 광이 외부로 용이하게 추출되도록 되도록 하는 역할을 하기 때문이다.Therefore, the light emitting diode 100 according to an embodiment of the present invention has a higher light extraction efficiency than the light emitting diode according to the prior art, which is the micro-cone groove 162 provided on the light extraction surface as described above. By the sub-micro cone 164. This is because the micro cone groove 162 and the sub micro cone 164 serve to easily extract light reaching the light extraction surface to the outside.

도 7 내지 도 12는 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법을 보여주는 단면도들이다.7 to 12 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.

도 7을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 우선 성장 기판(190) 상에 반도체 구조체층(150)을 형성하기 위한 제1형 반도체층(152), 활성층(154) 및 제2형 반도체층(156)을 포함하는 복수의 반도체층을 형성한다.Referring to FIG. 7, the light emitting diode 100 according to the exemplary embodiment of the present invention firstly forms the first type semiconductor layer 152 and the active layer for forming the semiconductor structure layer 150 on the growth substrate 190. A plurality of semiconductor layers including 154 and the second type semiconductor layer 156 are formed.

이때, 상기 성장 기판(190)은 사파이어 기판, 유리 기판, 실리콘 카바이드(SiC) 기판 또는 실리콘(Si) 기판 등일 수 있으나, 바람직하게는 상기 성장 기판(190)은 사파이어 기판일 수 있다. 또한, 상기 복수의 반도체층은 버퍼층(미도시), 초격자층(미도시) 또는 전자 브로킹층(미도시)을 포함할 수 있다.In this case, the growth substrate 190 may be a sapphire substrate, a glass substrate, a silicon carbide (SiC) substrate, a silicon (Si) substrate, or the like. Preferably, the growth substrate 190 may be a sapphire substrate. In addition, the plurality of semiconductor layers may include a buffer layer (not shown), a superlattice layer (not shown), or an electron breaking layer (not shown).

도 8을 참조하여 설명하면, 상기 복수의 반도체층, 바람직하게는 상기 제2형 반도체층(156) 상에 식각 정지 패턴(130) 및 오믹 반사 금속 패턴(140)을 형성할 수 있다.Referring to FIG. 8, an etch stop pattern 130 and an ohmic reflective metal pattern 140 may be formed on the plurality of semiconductor layers, preferably the second type semiconductor layer 156.

상기 식각 정지 패턴(130)은 상기 제2형 반도체층(156) 상의 일정 영역 상에 형성되되, 상기 제2형 반도체층(156)을 포함하는 상기 복수의 반도체층을 식각하여 상기 제1형 반도체층(152), 활성층(154) 및 제2형 반도체층(156)을 포함하는 반도체 구조체층(150)을 형성함에 있어, 상기 복수의 반도체층의 식각 종료 시점을 알려 주는 역할을 하며, 상기 복수의 반도체층과는 다른 물질, 예컨대, 실리콘 산화물로 형성할 수 있다.The etch stop pattern 130 is formed on a predetermined region on the second type semiconductor layer 156, and the first type semiconductor is formed by etching the plurality of semiconductor layers including the second type semiconductor layer 156. In forming the semiconductor structure layer 150 including the layer 152, the active layer 154, and the second type semiconductor layer 156, the etching stop time of the plurality of semiconductor layers is provided. It can be formed of a material different from the semiconductor layer of, for example, silicon oxide.

이때, 상기 식각 정지 패턴(130)은 오픈 영역을 구비하며, 상기 오픈 영역 내에는 상기 오믹 반사 금속 패턴(140)을 형성할 수 있다. 상기 오믹 반사 금속 패턴(140)은 상기 제2형 반도체층(156)과 오믹으로 결합되는 물질로 상기 식각 정지 패턴(130)의 오픈 영역을 채움으로써 형성할 수 있다.In this case, the etch stop pattern 130 may have an open area, and the ohmic reflective metal pattern 140 may be formed in the open area. The ohmic reflective metal pattern 140 may be formed by filling an open area of the etch stop pattern 130 with a material that is ohmicly coupled to the second type semiconductor layer 156.

이어서, 본딩 기판(110)을 준비하고, 상기 본딩 기판(110)을 상기 식각 정지 패턴(130)과 오믹 반사 금속 패턴(140)이 형성된 상기 성장 기판(110)의 일 표면에 본딩한다.Subsequently, a bonding substrate 110 is prepared, and the bonding substrate 110 is bonded to one surface of the growth substrate 110 on which the etch stop pattern 130 and the ohmic reflective metal pattern 140 are formed.

이때, 상기 본딩 기판(110)의 본딩은 상기 본딩 기판(110)과 상기 오믹 반사 금속 패턴(140)이 전기적으로 연결되면서 상기 본딩 기판(110)이 상기 식각 정지 패턴(130) 또는 오믹 반사 금속 패턴(140)에 물리적으로 체결될 수 있는 물질을 포함하는 본딩 금속층(120)에 의해 본딩할 수 있다.In this case, the bonding of the bonding substrate 110 is performed by the bonding substrate 110 and the ohmic reflective metal pattern 140 being electrically connected to the etch stop pattern 130 or the ohmic reflective metal pattern. Bonding may be performed by the bonding metal layer 120 including a material that may be physically fastened to the 140.

도 9를 참조하여 설명하면, 상기 본딩 기판(110)을 상기 본딩 금속층(120)으로 상기 제2형 반도체층(156)을 포함하는 복수의 반도체층 상에 본딩한 후, 상기 성장 기판(110)을 상기 제1형 반도체층(152)을 포함하는 복수의 반도체층으로부터 분리한다.Referring to FIG. 9, after bonding the bonding substrate 110 to the plurality of semiconductor layers including the second type semiconductor layer 156 with the bonding metal layer 120, the growth substrate 110 may be bonded. Is separated from the plurality of semiconductor layers including the first type semiconductor layer 152.

이때, 상기 성장 기판(110)과 상기 제1형 반도체층(152) 사이에 다른 층, 예컨대, 버퍼층(미도시)이 형성되어 있는 경우, 상기 성장 기판(110)을 상기 버퍼층(미도시)로부터 분리한다.In this case, when another layer, for example, a buffer layer (not shown) is formed between the growth substrate 110 and the first type semiconductor layer 152, the growth substrate 110 is removed from the buffer layer (not shown). Separate.

이어서, 상기 복수의 반도체층 중, 상기 제1형 반도체층(152)의 일 표면을 노출시킨다. 이때, 상기 제1형 반도체층(152)의 일 표면을 노출시키는 공정은 상기 제1형 반도체층(152)의 일 표면 상에 버퍼층(미도시) 등이 잔류하는 경우, 이를 제거하는 공정뿐만 아니라 상기 제1형 반도체층(152)의 일 표면의 거칠기가 거친 경우, 평탄화하는 공정을 포함할 수 있다. Next, one surface of the first semiconductor layer 152 is exposed among the plurality of semiconductor layers. In this case, the step of exposing one surface of the first type semiconductor layer 152 may include removing a buffer layer (not shown) on one surface of the first type semiconductor layer 152. If the roughness of one surface of the first type semiconductor layer 152 is rough, it may include a step of planarization.

이어서, 상기 제1형 반도체층(152)의 일 표면 상에 포토레지스트 패턴(미도시)을 형성한다.Subsequently, a photoresist pattern (not shown) is formed on one surface of the first type semiconductor layer 152.

이때, 상기 포토레지스트 패턴(미도시)은 원형의 오픈 영역을 갖는 패턴으로 구비될 수 있다. 상기 포토레지스트 패턴(미도시)의 오픈 영역은 이후 형성되는 마스크 패턴(210)과 대응되고, 상기 포토레지스트 패턴(미도시)의 형태가 상기 마이크로 콘형 홈(162)의 형태, 특히, 상기 마이크로 콘형 홈(162)의 입구의 형태를 제어함으로 적절한 형태로 형성한다. In this case, the photoresist pattern (not shown) may be provided as a pattern having a circular open area. An open area of the photoresist pattern (not shown) corresponds to a mask pattern 210 formed thereafter, and the photoresist pattern (not shown) is in the form of the microcone groove 162, in particular, the microcone shape. Forming an appropriate shape by controlling the shape of the inlet of the groove 162.

상기 포토레지스트 패턴(미도시)이 형성된 상기 제1형 반도체층(152) 상에 금속 물질층(미도시)을 형성한다.A metal material layer (not shown) is formed on the first type semiconductor layer 152 on which the photoresist pattern (not shown) is formed.

상기 금속 물질층(미도시)은 금속 물질로 단층 또는 복층으로 이루어질 수 있으며, 상기 금속 물질은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하여 이루어질 수 있다.The metal material layer (not shown) may be formed of a single material or a double layer of a metal material, and the metal material may be nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), or chromium. It may comprise at least one of (Cr).

바람직하게 상기 금속 물질층(미도시)은 Ti층/Ni층으로 이루어질 수 있으며, 상기 Ti층은 100 내지 600Å의 두께, 바람직하게는 500Å의 두께로 형성되고, 상기 Ni층은 4000 내지 8000Å의 두께, 바람직하게는 5000Å의 두께로 형성될 수 있다.Preferably, the metal material layer (not shown) may be formed of a Ti layer / Ni layer, wherein the Ti layer is formed to a thickness of 100 to 600 kPa, preferably 500 kPa, and the Ni layer of 4000 to 8000 kPa. Preferably, it may be formed to a thickness of 5000Å.

이어서, 상기 포토레지스트 패턴(미도시)을 리프트 오프법으로 제거하여 상기 금속 물질층(미도시)을 마스크 패턴(210)으로 형성한다.Subsequently, the photoresist pattern (not shown) is removed by a lift-off method to form the metal material layer (not shown) as a mask pattern 210.

즉, 상기 마스크 패턴(210)은 상기 리프트 오프법으로 상기 포토레지스트 패턴(미도시) 및 상기 포토레지스트 패턴(미도시) 상에 형성된 금속 물질층(미도시)을 제거하고, 상기 포토레지스트 패턴(미도시)의 오픈 영역에 형성된 금속 물질층(미도시)은 남김으로써 형성될 수 있다. 따라서, 상기 마스크 패턴(210)은 일정 영역, 바람직하게는 상기 마이크로 콘형 홈(162)에 대응되는 영역을 오픈 영역으로 형성한 형태로 형성될 수 있다. 또한, 상기 마스크 패턴(210)은 상기 전극 패드(180)와 대응하는 영역, 바람직하게는 상기 전극 패드(180)와 접촉하는 상기 제1형 반도체층(152)의 일정 영역의 표면은 덮는 형태로 구비될 수 있다.That is, the mask pattern 210 removes the photoresist pattern (not shown) and the metal material layer (not shown) formed on the photoresist pattern (not shown) by the lift-off method, and the photoresist pattern ( The metal material layer (not shown) formed in the open area of the not shown may be formed by leaving. Accordingly, the mask pattern 210 may be formed in a form in which a region corresponding to the micro cone groove 162 is formed as an open region. In addition, the mask pattern 210 covers a surface of a region corresponding to the electrode pad 180, preferably a region of the first type semiconductor layer 152 in contact with the electrode pad 180. It may be provided.

이때, 상기 마스크 패턴(210)은 상기 포토레지스트 패턴을 그대로 마스크 패턴으로 이용할 수도 있다.In this case, the mask pattern 210 may use the photoresist pattern as a mask pattern.

또한, 상기 마스크 패턴(210)은 도에서 도시하고 있지는 않으나, 상기 제1형 반도체층(210) 상에 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성된 절연막 패턴 형성층(미도시)을 형성하고, 상기 절연막 패턴 형성층(미도시) 상에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)으로 상기 절연막 패턴 형성층(미도시)을 식각하여 절연막 패턴(미도시)을 형성하여 상기 포토레지스트 패턴(미도시)과 절연막 패턴(미도시)으로 이루어진 마스크 패턴을 형성하여 이용할 수도 있다.In addition, although not shown in the drawing, the mask pattern 210 is formed on the first semiconductor layer 210 to form an insulating film pattern forming layer (not shown) formed of an insulating material such as silicon oxide or silicon nitride, After forming a photoresist pattern (not shown) on the insulating film pattern forming layer (not shown), by etching the insulating film pattern forming layer (not shown) with the photoresist pattern (not shown) to form an insulating film pattern (not shown) A mask pattern including the photoresist pattern (not shown) and the insulating film pattern (not shown) may be formed and used.

즉, 상기 마스크 패턴(210)은 포토레지트로 이루어진 패턴일 수 있고, 절연막과 포토레지스트로 이루어진 패턴일 수 있고, 금속 물질로 이루어진 패턴일 수도 있다. 본 실시 예에서는 금속 물질로 이루어진 패턴을 기준으로 설명하나, 상기 포토레지트로 이루어진 패턴 및 절연막과 포토레지스트로 이루어진 패턴으로 변경될 수 있다.That is, the mask pattern 210 may be a pattern made of a photoresist, a pattern made of an insulating film and a photoresist, or a pattern made of a metal material. In the present embodiment, a description will be made based on a pattern made of a metal material, but may be changed to a pattern made of the photoresist and a pattern made of an insulating film and a photoresist.

도 10을 참조하여 설명하면, 상기 마스크 패턴(210)을 마스크로 하여 상기 제1형 반도체층(152)을 건식 식각하여 상기 마이크로 콘형 홈(162)을 형성한다.Referring to FIG. 10, the micro cone groove 162 is formed by dry etching the first type semiconductor layer 152 using the mask pattern 210 as a mask.

이때, 상기 마이크로 콘형 홈(162)은 상기 마스크 패턴(210)으로 상기 제1형 반도체층(152)을 건식 식각하여 형성될 수 있다.In this case, the micro cone groove 162 may be formed by dry etching the first type semiconductor layer 152 with the mask pattern 210.

이때, 상기 마스크 패턴(210)은 상기 제1형 반도체층(152)의 식각과 함께 식각되어 얇은 두께의 잔류 마스크 패턴(220)을 형성할 수 있으며, 상기 마스크 패턴(210)의 두께를 조절하여 상기 잔류 마스크 패턴(220)이 남아 있지 않도록 할 수도 있으며, 상기 잔류 마스크 패턴(220)이 두꺼운 두께로 잔류하게 할 수도 있다.In this case, the mask pattern 210 may be etched together with the etching of the first type semiconductor layer 152 to form a thin residual mask pattern 220, and by adjusting the thickness of the mask pattern 210. The residual mask pattern 220 may not be left, and the residual mask pattern 220 may be left to a thick thickness.

도 11을 참조하여 설명하면, 상기 마스크 패턴(210)을 이용하여 상기 마이크로 콘(162)을 형성한 후, 상기 잔류 마스크 패턴(220)을 제거한다.Referring to FIG. 11, after forming the micro cone 162 using the mask pattern 210, the residual mask pattern 220 is removed.

이어서, 상기 마이크로 콘형 홈(162)이 형성된 제1형 반도체층(152)의 일 표면에 PEC(Photoelectrochemical) 식각을 실시하여 서브 마이크로 콘(164)을 형성하는 공정을 진행할 수 있다.Subsequently, a process of forming the sub-micro cone 164 may be performed by performing PEC (Photoelectrochemical) etching on one surface of the first type semiconductor layer 152 on which the micro-cone groove 162 is formed.

이때, 상기 서브 마이크로 콘(164)은 상기 마이크로 콘형 홈(162)이 형성되지 않은 상기 제1형 반도체층(152)의 표면 또는 상기 마이크로 콘형 홈(162)의 바닥면(166)에 적어도 하나, 바람직하게는 복수 개가 형성한다.In this case, at least one sub-micro cone 164 may be formed on the surface of the first semiconductor layer 152 on which the micro cone groove 162 is not formed or on the bottom surface 166 of the micro cone groove 162. Preferably, a plurality is formed.

이때, 상기 서브 마이크로 콘(164)을 형성할 때, 상기 제1형 반도체층(152)의 일 표면 중 상기 마이크로 콘형 홈(162)이 형성되지 않은 일정 영역을 보호하는 보호 패턴(미도시)을 형성한 후 상기 서브 마이크로 콘(164)을 형성할 수 있다.In this case, when the sub-micro cone 164 is formed, a protective pattern (not shown) that protects a predetermined region of the surface of the first type semiconductor layer 152 in which the micro-cone-shaped groove 162 is not formed is formed. After forming, the sub-micro cone 164 may be formed.

도 12를 참조하여 설명하면, 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성한 후, 상기 제1형 반도체층(152), 활성층(154) 및 제2형 반도체층(156)을 포함하는 복수의 반도체층을 식각하여 상기 반도체 구조체층(150)을 형성한다.Referring to FIG. 12, after forming the micro cone groove 162 and the sub micro cone 164, the first type semiconductor layer 152, the active layer 154, and the second type semiconductor layer 156 are formed. The semiconductor structure layer 150 is formed by etching a plurality of semiconductor layers including the semiconductor layer.

이때, 상기 반도체 구조체층(150)은 상기 복수의 반도체층을 상기 제2형 반도체층(156)의 하부에 위치한 상기 식각 정지 패턴(140)이 노출될 때까지 식각하여 형성될 수 있다. 즉, 상기 복수의 반도체층을 식각하여 반도체 구조체층(150)을 형성함에 있어, 상기 식각 정지 패턴(140)의 노출을 식각 정지 포인트로 이용하여 식각할 수 있다.In this case, the semiconductor structure layer 150 may be formed by etching the plurality of semiconductor layers until the etch stop pattern 140 disposed under the second type semiconductor layer 156 is exposed. That is, in forming the semiconductor structure layer 150 by etching the plurality of semiconductor layers, the exposure may be performed using the exposure of the etch stop pattern 140 as an etch stop point.

이어서, 상기 반도체 구조체층(150)이 형성된 상기 본딩 기판(110) 상에 상기 반도체 구조체층(150)을 보호하는 패시베이션층(170)을 형성한다.Subsequently, a passivation layer 170 may be formed on the bonding substrate 110 on which the semiconductor structure layer 150 is formed to protect the semiconductor structure layer 150.

이때, 상기 패시베이션층(170)은 상기 제1형 반도체층(152)의 일부 영역을 노출시키는 개구부(172)를 구비할 수 있다.In this case, the passivation layer 170 may include an opening 172 exposing a portion of the first semiconductor layer 152.

이어서, 상기 개구부(152)를 통해 상기 제1형 반도체층(152)과 전기적으로 연결되는 전극 패드(180)를 형성할 수 있다.Subsequently, an electrode pad 180 may be formed to be electrically connected to the first type semiconductor layer 152 through the opening 152.

한편, 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법에서는 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 먼저 형성한 후, 상기 복수의 반도체층을 식각하여 상기 반도체 구조체층(150)을 형성하는 공정을 진행하였으나, 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성하기 전에 상기 복수의 반도체층을 식각하여 상기 반도체 구조체층(150)을 형성하는 공정을 먼저 진행한 후, 상기 반도체 구조체층(150)의 제1형 반도체층(152)의 일 표면에 상기 마이크로 콘형 홈(162) 및 서브 마이크로 콘(164)을 형성한 공정을 진행할 수도 있다.Meanwhile, in the method of manufacturing a light emitting diode according to an embodiment of the present invention, the micro-cone groove 162 and the sub-micro cone 164 are formed first, and then the plurality of semiconductor layers are etched to form the semiconductor structure layer ( Although the process of forming 150 is performed, the process of forming the semiconductor structure layer 150 by etching the plurality of semiconductor layers is performed before forming the micro-cone groove 162 and the sub-micro cone 164. Thereafter, the process of forming the micro cone groove 162 and the sub micro cone 164 on one surface of the first type semiconductor layer 152 of the semiconductor structure layer 150 may be performed.

이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.

110 : 본딩 기판 120 : 본딩 금속층
130 : 식각 정지 패턴 140 : 오믹 반사 금속 패턴
150 : 반도체 구조체층 162 : 마이크로 콘형 홈
164 : 서브 마이크로 콘 170 : 패시베이션층
180 : 전극 패드110: bonding substrate 120: bonding metal layer
130: etch stop pattern 140: ohmic reflective metal pattern
150 semiconductor structure layer 162 micro cone groove
164: sub-micro cone 170: passivation layer
180: electrode pad

Claims (15)

제1형 반도체층, 제2형 반도체층 및 상기 제1형 반도체층과 제2형 반도체층 사이에 개재된 활성층을 포함하며,
상기 제1형 반도체층 또는 제2형 반도체층의 일 표면인 광 추출 면에는 복수 개의 마이크로 콘형 홈을 구비하는 발광 다이오드.
A first type semiconductor layer, a second type semiconductor layer, and an active layer interposed between the first type semiconductor layer and the second type semiconductor layer,
A light emitting diode having a plurality of micro-cone grooves on the light extraction surface which is one surface of the first type semiconductor layer or the second type semiconductor layer.
청구항 1에 있어서, 상기 마이크로 콘형 홈이 형성된 영역을 제외한 다른 광 추출 면 상에는 적어도 하나의 서브 마이크로 콘을 구비한 발광 다이오드.
The light emitting diode of claim 1, further comprising at least one sub-micro cone on a light extraction surface other than a region in which the micro-cone groove is formed.
청구항 1에 있어서, 상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면 상에는 적어도 하나의 서브 마이크로 콘을 구비한 발광 다이오드.
The light emitting diode of claim 1, wherein at least one of the microcone grooves has at least one sub-microcone on a bottom surface thereof.
청구항 1에 있어서, 상기 마이크로 콘형 홈들 중 적어도 하나는 바닥면이 여섯 개의 결정면으로 이루어진 발광 다이오드.
The light emitting diode of claim 1, wherein at least one of the micro-conical grooves has six crystal surfaces at the bottom thereof.
청구항 1에 있어서, 상기 마이크로 콘형 홈들은 상기 광 추출 면에 규칙적인 배열로 구비되며, 상기 마이크로 콘형 홈들은 이웃하는 마이크로 콘형 홈과의 이격 거리는 10㎛ 미만인 발광 다이오드.
The light emitting diode of claim 1, wherein the micro-cone grooves are provided in a regular arrangement on the light extraction surface, and the micro-cone grooves have a distance of less than 10 μm from a neighboring micro-cone groove.
청구항 1에 있어서, 상기 발광 다이오드는
상기 제1형 반도체층, 활성층 및 제2형 반도체층을 포함하는 반도체층들 하부에 구비된 식각 정지 패턴;
상기 식각 정지 패턴 하부에 구비된 본딩 금속층;
상기 본딩 금속층 하부에 구비된 본딩 기판;
상기 광 추출 면의 일정 영역에 구비된 전극 패드; 및
적어도 상기 전극 패드는 노출시키되, 상기 반도체층들을 덮는 패시베이션층;을 더 포함하는 발광 다이오드.
The method of claim 1, wherein the light emitting diode
An etch stop pattern provided under the semiconductor layers including the first type semiconductor layer, the active layer, and the second type semiconductor layer;
A bonding metal layer provided under the etch stop pattern;
A bonding substrate provided under the bonding metal layer;
An electrode pad provided in a predetermined region of the light extraction surface; And
And at least the passivation layer exposing the electrode pads and covering the semiconductor layers.
청구항 6에 있어서, 상기 식각 정지 패턴은 오픈 영역을 구비하며, 상기 오픈 영역은 오믹 반사 금속 패턴으로 채워져 있는 발광 다이오드.
The light emitting diode of claim 6, wherein the etch stop pattern has an open area, and the open area is filled with an ohmic reflective metal pattern.
성장 기판 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 형성하는 단계;
상기 제2형 반도체층 상에 본딩 기판을 본딩하는 단계;
상기 제1형 반도체층으로부터 상기 성장 기판을 분리하는 단계;
상기 제1형 반도체층 상에 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 이용하여 마스크로하여 건식 식각으로 상기 제1형 반도체층의 일부를 식각하여 적어도 하나의 마이크로 콘형 홈을 형성하는 단계;를 포함하는 발광 다이오드 제조 방법.
Forming a first type semiconductor layer, an active layer, and a second type semiconductor layer on the growth substrate;
Bonding a bonding substrate on the second type semiconductor layer;
Separating the growth substrate from the first type semiconductor layer;
Forming a mask pattern on the first type semiconductor layer; And
Etching a part of the first type semiconductor layer by dry etching using the mask pattern as a mask to form at least one micro-cone groove.
청구항 8에 있어서, 상기 적어도 하나의 마이크로 콘형 홈을 형성하는 단계 이후, 상기 적어도 하나의 마이크로 콘형 홈이 형성된 제1형 반도체층의 표면에 PEC(Photoelectrochemical) 식각을 실시하여 서브 마이크로 콘을 형성하는 단계;를 더 포함하는 발광 다이오드 제조 방법.
The method of claim 8, after the forming of the at least one microcone groove, forming a sub microcone by performing PEC (Photoelectrochemical) etching on a surface of the first type semiconductor layer on which the at least one microcone groove is formed. A light emitting diode manufacturing method further comprising.
청구항 8에 있어서, 상기 제2형 반도체층 상에 본딩 기판을 본딩하는 단계는
상기 제2형 반도체층 상에 식각 정지 패턴 및 오믹 반사 금속 패턴을 형성하는 단계; 및
상기 식각 정지 패턴 및 오믹 반사 금속 패턴이 형성된 성장 기판과 본딩 기판을 본딩 금속층으로 본딩하는 단계;를 포함하는 발광 다이오드 제조 방법.
The method of claim 8, wherein bonding the bonding substrate on the second type semiconductor layer is performed.
Forming an etch stop pattern and an ohmic reflective metal pattern on the second type semiconductor layer; And
Bonding the growth substrate and the bonding substrate, on which the etch stop pattern and the ohmic reflective metal pattern are formed, to a bonding metal layer.
청구항 8에 있어서, 상기 마스크 패턴은 포토레지스트 패턴인 발광 다이오드 제조 방법.
The method of claim 8, wherein the mask pattern is a photoresist pattern.
청구항 8에 있어서, 상기 마스크 패턴을 형성하는 단계는
상기 제1형 반도체층 상에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴이 형성된 제1형 반도체층 상에 금속 물질층을 형성하는 단계; 및
상기 포토레지스트 패턴과 상기 포토레지스트 패턴 상에 형성된 금속 물질층을 제거하여 금속 물질로 이루어진 마스크 패턴을 형성하는 단계;를 포함하는 발광 다이오드 제조 방법.
The method of claim 8, wherein forming the mask pattern
Forming a photoresist pattern on the first type semiconductor layer;
Forming a metal material layer on the first type semiconductor layer on which the photoresist pattern is formed; And
And removing the photoresist pattern and the metal material layer formed on the photoresist pattern to form a mask pattern made of a metal material.
청구항 12에 있어서, 상기 금속 물질층은 니켈(Ni), 백금(Pt), 팔라듐(Pd), 텅스텐(W), 티탄(Ti) 또는 크롬(Cr) 중 적어도 하나를 포함하여 이루어진 단일층 또는 복층으로 이루어지는 발광 다이오드 제조 방법.
The method of claim 12, wherein the metal material layer comprises at least one of nickel (Ni), platinum (Pt), palladium (Pd), tungsten (W), titanium (Ti), or chromium (Cr). The light emitting diode manufacturing method which consists of.
청구항 8에 있어서, 상기 마스크 패턴을 형성하는 단계는
상기 제1형 반도체층 상에 절연막 패턴 형성층을 형성하는 단계;
상기 절연막 패턴 형성층 상에 포토레지스트 패턴을 형성하는 단계; 및
상기 포토레지스트 패턴으로 상기 절연막 패턴 형성층을 식각하여 절연막 패턴을 형성하여 포토레지스트 패턴과 절연막 패턴으로 이루어진 마스크 패턴을 형성하는 단계;를 포함하는 발광 다이오드 제조 방법.
The method of claim 8, wherein forming the mask pattern
Forming an insulating film pattern forming layer on the first type semiconductor layer;
Forming a photoresist pattern on the insulating film pattern forming layer; And
And forming an insulating film pattern by etching the insulating film pattern forming layer with the photoresist pattern to form a mask pattern formed of the photoresist pattern and the insulating film pattern.
청구항 14에 있어서, 상기 절연막 패턴 형성층은 실리콘 산화물을 포함하여 이루어지는 것을 특징으로 하는 발광 다이오드 제조방법. The method of claim 14, wherein the insulating film pattern forming layer comprises silicon oxide.
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