KR20130015770A - A light emitting diode chip and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 발광 다이오드 칩 및 이를 제조하는 방법에 관한 것이다.
The present invention relates to a light emitting diode chip and a method of manufacturing the same.
발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.
상기 발광 다이오드는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the light emitting diode is bonded to the P-type semiconductor and the N-type semiconductor, and a current is applied by applying a voltage to the P-type semiconductor and the N-type semiconductor, holes of the P-type semiconductor move toward the N-type semiconductor, and On the contrary, electrons of the N-type semiconductor move toward the P-type semiconductor, and the electrons and holes move to the PN junction.
상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 빛의 형태로 방출된다.The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, the energy difference corresponding to the height difference, that is, the energy difference of the conduction band and the home appliance, is emitted, the energy is emitted in the form of light.
이러한 발광 다이오드는 빛을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.Such a light emitting diode is a semiconductor device that emits light and is characterized by eco-friendliness, low voltage, long lifespan, and low cost. In the past, light emitting diodes have been applied to simple information display such as display lamps and numbers. In particular, with the development of information display technology and semiconductor technology, it has been used in various fields such as display fields, automobile headlamps and projectors.
또한, 발광 다이오드는 높은 연색성을 갖는 백색광 구현이 가능하기 때문에 형광등과 같은 백색광원을 대체하여 조명 장치에도 적용될 것으로 기대되고 있다.In addition, the light emitting diode is expected to be applied to a lighting device in place of a white light source such as a fluorescent lamp because it can implement a white light having a high color rendering.
이러한 발광 다이오드는 일반적으로 사파이어 기판 상에 질화물계 에피층을 성장시켜 발광 다이오드 칩의 형태로 제조하였다. 그러나 상기 사파이어 기판은 여러 종류의 기판 중 상대적으로 고가일 뿐만 아니라 대형화가 어렵다는 문제점이 있었다.Such a light emitting diode is generally manufactured in the form of a light emitting diode chip by growing a nitride-based epi layer on the sapphire substrate. However, the sapphire substrate has a problem that not only is relatively expensive, but also large in size, among various kinds of substrates.
이와 같은 단점을 해결하기 위해 최근 사파이어 기판 대신 반도체 산업에서 보편적으로 이용되는 실리콘 기판을 이용하여 발광 다이오드 칩을 제조하는 것을 시도하고 있다.In order to solve such drawbacks, an attempt has been made to manufacture a light emitting diode chip using a silicon substrate that is commonly used in the semiconductor industry instead of a sapphire substrate.
그러나 상기 실리콘 기판 상에 질화물계 에피층을 성장시키는 경우, 상기 실리콘 기판과 질화물계 에피층 사이의 격자 상수와 열팽창 계수의 차이 등으로 인해 상기 질화물계 에피층 내에 많은 결합 및 크랙이 존재하는 문제점이 있었다.However, when the nitride epitaxial layer is grown on the silicon substrate, a large number of bonds and cracks exist in the nitride epitaxial layer due to a difference in lattice constant and thermal expansion coefficient between the silicon substrate and the nitride epitaxial layer. there was.
또한, 상기 실리콘 기판을 질화물계 에피층의 성장 기판으로 이용하여 발광 다이오드 칩을 제조하는 경우, 상기 실리콘 기판의 광 흡수로 인해 상기 발광 다이오드 칩의 발광 효율이 사파이어 기판을 이용한 발광 다이오드 칩 보다 낮다는 문제점이 있다.
In addition, in the case of manufacturing a light emitting diode chip using the silicon substrate as a growth substrate of the nitride epitaxial layer, the light emitting efficiency of the light emitting diode chip is lower than that of the light emitting diode chip using the sapphire substrate due to light absorption of the silicon substrate. There is a problem.
본 발명의 목적은 반도체 산업에서 보편적으로 이용되는 실리콘 기판을 성장 기판으로 이용한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 것이다.An object of the present invention is to provide a light emitting diode chip using a silicon substrate commonly used in the semiconductor industry as a growth substrate and a method of manufacturing the same.
본 발명의 다른 목적은 실리콘 기판과 질화물계 에피층 사이의 격자 상수와 열팽창 계수의 차이를 완화한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip which alleviates the difference in lattice constant and thermal expansion coefficient between a silicon substrate and a nitride epitaxial layer, and a method of manufacturing the same.
본 발명의 또 다른 목적은 발광된 광이 실리콘 기판에 흡수되지 않도록 한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 것이다.
It is still another object of the present invention to provide a light emitting diode chip and a method of manufacturing the same so that the emitted light is not absorbed by the silicon substrate.
상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 그 일측 표면에 적어도 경사면을 포함하는 요철 패턴을 적어도 하나 포함하는 실리콘 기판; 상기 경사면 상에 구비된 제1 버퍼층; 및 상기 제1 버퍼층으로부터 성장하여 상기 실리콘 기판의 일측 표면 상에 구비되며, 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 포함하는 발광 다이오드 칩이 제공된다.In order to achieve the above object, according to an aspect of the present invention, a silicon substrate including at least one uneven pattern including at least an inclined surface on one surface thereof; A first buffer layer provided on the inclined surface; And a semiconductor structure layer grown on the first buffer layer and provided on one surface of the silicon substrate, the semiconductor structure layer including a first type semiconductor layer, an active layer, and a second type semiconductor layer.
상기 실리콘 기판의 일측 표면은 결정 방향이 (100) 방향일 수 있다.One surface of the silicon substrate may have a crystal direction in the (100) direction.
상기 실리콘 기판은 n형 불순물이 도핑되어 있으며, 10Ω㎝ 이하의 비저항 값을 갖는 기판일 수 있다.The silicon substrate may be a substrate doped with n-type impurities and having a resistivity value of 10 Ωcm or less.
상기 실리콘 기판의 경사면은 결정 방향이 (111) 방향일 수 있다.The inclined surface of the silicon substrate may have a crystal direction in the (111) direction.
상기 요철 패턴은 제1 평면을 더 포함하며, 상기 제1 평면은 상기 경사면의 상부 끝단으로부터 연장될 수 있다.The uneven pattern may further include a first plane, and the first plane may extend from an upper end of the inclined surface.
상기 제1 평면 상에 구비된 제1 반사막을 더 포함할 수 있다.The display device may further include a first reflective film provided on the first plane.
상기 반도체 구조체층과 제1 버퍼층 사이에 제2 버퍼층을 더 포함하며, 상기 제2 버퍼층은 상기 제1 버퍼층은 덮되, 상기 제1 반사막의 일정 영역만을 덮을 수 있다.A second buffer layer may be further disposed between the semiconductor structure layer and the first buffer layer. The second buffer layer may cover the first buffer layer and cover only a predetermined region of the first reflective layer.
상기 요철 패턴은 제2 평면을 더 포함하며, 상기 제2 평면은 상기 경사면의 하부 끝단으로부터 연장될 수 있다.The uneven pattern may further include a second plane, and the second plane may extend from a lower end of the inclined surface.
상기 제2 평면 상에 구비된 제2 반사막을 더 포함할 수 있다.The display device may further include a second reflective film provided on the second plane.
상기 발광 다이오드 칩은 상기 반도체 구조체층 상에 구비된 투명 전극; 및 상기 투명 전극 상에 구비된 금속 전극을 더 포함할 수 있다.The light emitting diode chip may include a transparent electrode provided on the semiconductor structure layer; And a metal electrode provided on the transparent electrode.
상기 요철 패턴은 절두형 피라미드 구조(truncated pyramid structure)일 수 있다.The uneven pattern may be a truncated pyramid structure.
상기 절두형 피리미드 구조는 돌출 절두형 피라미드 구조 또는 함몰 절두형 피라미드 구조일 수 있다.The truncated pyramid structure may be a protruding truncated pyramid structure or a recessed truncated pyramid structure.
상기 발광 다이오드 칩은 상기 실리콘 기판의 일정 영역을 관통하는 비아홀; 상기 투명 전극과 전기적으로 접촉하며 상기 비아홀을 통해 상기 실리콘 기판의 타측 표면 상까지 연장된 제1 금속 전극; 및 상기 실리콘 기판의 타측 표면 상에 위치하되, 상기 제1 금속 전극과 이격되어 구비된 제2 금속 전극을 더 포함할 수 있다.The light emitting diode chip may include a via hole penetrating a predetermined region of the silicon substrate; A first metal electrode in electrical contact with the transparent electrode and extending through the via hole onto the other surface of the silicon substrate; And a second metal electrode positioned on the other surface of the silicon substrate and spaced apart from the first metal electrode.
상기 제1 금속 전극은 상기 투명 전극과 접촉하여 복수 개의 브랜치부; 상기 실리콘 기판의 타측 표면 상에 구비된 콘택부; 및 상기 브랜치부들과 콘택부를 연결하는 커넥트부를 포함할 수 있다.The first metal electrode may include a plurality of branch portions in contact with the transparent electrode; A contact portion provided on the other surface of the silicon substrate; And a connect part connecting the branch parts and the contact part.
상기 발광 다이오드 칩은 상기 실리콘 기판과 상기 제1 금속 전극의 콘택부와 커넥트부 사이에 구비되어 상기 실리콘 기판과 상기 제1 금속 전극의 콘택부와 커넥트부 사이를 절연하는 전극 절연층을 더 포함할 수 있다.The light emitting diode chip may further include an electrode insulating layer provided between the contact portion and the connect portion of the silicon substrate and the first metal electrode to insulate the contact portion and the connect portion of the silicon substrate and the first metal electrode. Can be.
상기 발광 다이오드 칩은 적어도 상기 투명 전극을 덮는 렌즈를 더 포함할 수 있다.The light emitting diode chip may further include a lens covering at least the transparent electrode.
본 발명의 다른 측면에 따르면, 복수 개의 칩 영역과 상기 칩 영역들 사이에 구비된 복수 개의 응력 해소 영역이 정의된 실리콘 기판을 준비하는 단계; 상기 칩 영역 상의 일정 영역들을 오픈하는 복수 개의 개구부를 갖는 마스크 패턴을 상기 실리콘 기판의 일측 표면 상에 형성하는 단계; 상기 마스크 패턴을 마스크로 이용하여 상기 실리콘 기판을 이방성 식각하여 적어도 경사면을 포함하는 요철 패턴을 적어도 하나 형성하는 단계; 상기 경사면 상에 제1 버퍼층을 형성하는 단계; 상기 제1 버퍼층으로부터 성장한 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 형성하는 단계; 및 상기 응력 해소 영역을 분할하여 상기 칩 영역들을 개별의 발광 다이오드 칩들로 분할하는 단계를 포함하는 발광 다이오드 칩 제조 방법이 제공된다.According to another aspect of the invention, the method comprising the steps of: preparing a silicon substrate in which a plurality of chip regions and a plurality of stress relief regions provided between the chip regions are defined; Forming a mask pattern having a plurality of openings that open predetermined regions on the chip region, on one surface of the silicon substrate; Anisotropically etching the silicon substrate using the mask pattern as a mask to form at least one uneven pattern including at least an inclined surface; Forming a first buffer layer on the inclined surface; Forming a semiconductor structure layer including a first type semiconductor layer, an active layer, and a second type semiconductor layer grown from the first buffer layer; And dividing the stress relief region to divide the chip regions into individual LED chips.
상기 이방성 식각은 상기 실리콘 기판을 습식 식각 용액으로 습식 식각하는 것일 수 있다.The anisotropic etching may be a wet etching of the silicon substrate with a wet etching solution.
상기 실리콘 기판의 일측 표면은 그 결정 방향이 (100) 방향이며, 상기 이방성 식각에 의해 형성된 경사면은 그 결정 방향이 (111) 방향일 수 있다.One surface of the silicon substrate may have a crystal direction of (100), and an inclined surface formed by the anisotropic etching may have a crystal direction of (111).
상기 요철 패턴을 형성하는 단계는 상기 경사면과 연결된 제1 평면을 형성하는 단계를 더 포함하며, 상기 제1 버퍼층을 형성하는 단계는 상기 요철 패턴이 형성된 실리콘 기판 전면에 제1 버퍼 형성층을 형성한 후, 상기 제1 평면 상에 형성된 제1 버퍼 형성층을 제거하여 상기 경사면 상에 제1 버퍼층을 형성하는 단계일 수 있다.The forming of the uneven pattern may further include forming a first plane connected to the inclined surface. The forming of the first buffer layer may include forming a first buffer forming layer on the entire surface of the silicon substrate on which the uneven pattern is formed. The method may include forming a first buffer layer on the inclined surface by removing the first buffer forming layer formed on the first plane.
상기 제1 버퍼층을 형성하는 단계 이후, 상기 반도체 구조체층을 형성하는 단계 이전에, 상기 제1 평면 상에 제1 반사막을 형성하는 단계를 더 포함할 수 있다.After forming the first buffer layer, and before forming the semiconductor structure layer, the method may further include forming a first reflective film on the first plane.
상기 요철 패턴을 형성하는 단계는 상기 경사면과 연결된 제1 평면과 제2 평면을 형성하는 단계를 더 포함하며, 상기 요철 패턴을 형성하는 단계 이후, 상기 제1 버퍼층을 형성하는 단계 이전에, 상기 제1 평면 상에 제1 반사막을 형성하고, 상기 제2 평면 상에 제2 반사막을 형성하는 단계를 더 포함할 수 있다.The forming of the uneven pattern may further include forming first and second planes connected to the inclined surface, and after forming the uneven pattern, before forming the first buffer layer, the first buffer layer may be formed. The method may further include forming a first reflective film on one plane and forming a second reflective film on the second plane.
상기 제1 버퍼층을 형성하는 단계는 상기 요철 패턴이 형성된 실리콘 기판 전면에 제1 버퍼 형성층을 형성한 후, 상기 제1 평면과 제2 평면 상에 형성된 제1 버퍼 형성층을 제거하여 상기 경사면 상에 제1 버퍼층을 형성하는 단계일 수 있다.The forming of the first buffer layer may include forming a first buffer forming layer on the entire surface of the silicon substrate on which the uneven pattern is formed, and then removing the first buffer forming layer formed on the first plane and the second plane to remove the first buffer forming layer on the inclined surface. 1 may be the step of forming a buffer layer.
상기 반도체 구조체층을 형성하는 단계는 상기 제1 버퍼층으로부터 성장하여 상기 실리콘 기판의 일측 표면 상에 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 순차적으로 성장시키는 단계; 및 상기 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 식각하여 상기 칩 영역 내에 상기 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 형성하는 단계를 포함할 수 있다.The forming of the semiconductor structure layer may include: growing from the first buffer layer and sequentially growing a first type semiconductor forming layer, an active layer forming layer, and a second type semiconductor forming layer on one surface of the silicon substrate; And etching the first type semiconductor forming layer, the active layer forming layer, and the second type semiconductor forming layer to form a semiconductor structure layer including the first type semiconductor layer, the active layer, and the second type semiconductor layer in the chip region. Can be.
상기 반도체 구조체층을 형성하는 단계는 상기 실리콘 기판의 일측 표면 상에 상기 제1 형 반도체층을 형성하기 전에 상기 제1 버퍼층으로부터 성장시킨 제2 버퍼층을 형성한 후, 상기 제2 버퍼층으로부터 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 순차적으로 성장시키는 단계를 포함할 수 있다.
The forming of the semiconductor structure layer may include forming a second buffer layer grown from the first buffer layer before forming the first type semiconductor layer on one surface of the silicon substrate, and then forming the first type from the second buffer layer. And sequentially growing the semiconductor forming layer, the active layer forming layer, and the second type semiconductor forming layer.
본 발명에 의하면, 반도체 산업에서 보편적으로 이용되는 실리콘 기판을 성장 기판으로 이용한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 효과가 있다.According to the present invention, there is an effect of providing a light emitting diode chip using a silicon substrate commonly used in the semiconductor industry as a growth substrate and a method of manufacturing the same.
또한, 본 발명에 의하면, 실리콘 기판과 질화물계 에피층 사이의 격자 상수와 열팽창 계수의 차이를 완화한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 효과가 있다.In addition, according to the present invention, there is an effect of providing a light emitting diode chip and a method of manufacturing the same to alleviate the difference between the lattice constant and the coefficient of thermal expansion between the silicon substrate and the nitride-based epi layer.
또한, 본 발명에 의하면, 발광된 광이 실리콘 기판에 흡수되지 않도록 한 발광 다이오드 칩 및 이를 제조하는 방법을 제공하는 효과가 있다.
Further, according to the present invention, there is an effect of providing a light emitting diode chip and a method of manufacturing the same so that the emitted light is not absorbed by the silicon substrate.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩의 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 발광 다이오드 칩의 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시 예들에서 이용될 수 있는 요철 패턴들을 보여주는 개념도들이다.
도 4는 본 발명의 일 실시 예에 따른 발광 다이오드 소자의 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 패키화된 발광 다이오드 칩의 단면도들 및 평면도이다.
도 6 내지 도 15는 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도들이다.
도 16 내지 도 18은 본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도들이다.
도 19는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도이다.1 is a cross-sectional view of a light emitting diode chip according to an embodiment of the present invention.
2 is a cross-sectional view of a light emitting diode chip according to another embodiment of the present invention.
3A to 3E are conceptual views illustrating uneven patterns that may be used in embodiments of the present invention.
4 is a cross-sectional view of a light emitting diode device according to an embodiment of the present invention.
5A through 5D are cross-sectional views and a plan view of a packaged LED chip according to an embodiment of the present invention.
6 to 15 are cross-sectional views illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.
16 to 18 are cross-sectional views illustrating a method of manufacturing a light emitting diode chip according to another embodiment of the present invention.
19 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip according to still another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드 칩의 단면도이다.1 is a cross-sectional view of a light emitting diode chip according to an embodiment of the present invention.
도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)은 실리콘 기판(110), 제1 버퍼층(122), 제2 버퍼층(124), 제1 반사막(132), 반도체 구조체층(140), 투명 전극(150) 및 금속 전극(160)을 포함할 수 있다. 이때, 상기 반도체 구조체층(140)은 제1 형 반도체층(142), 활성층(144) 및 제2 형 반도체층(146)을 포함할 수 있다.Referring to FIG. 1, a light emitting
상기 실리콘 기판(110)은 그 일측 표면의 결정 방향이 (100) 방향을 구비한 단결정 실리콘 기판일 수 있다. 또한, 상기 실리콘 기판(110)은 제1 형 불순물이 도핑된 실리콘 기판, 바람직하게는 n형 불순물이 도핑된 실리콘 기판일 수 있으며, 비저항 값이 10Ω㎝ 이하의 비저항 값을 갖는 단결정의 실리콘 기판일 수 있다.The
상기 실리콘 기판(110)은 그 일측 표면에 적어도 하나의 요철 패턴(112)을 구비할 수 있다.The
상기 요철 패턴(112)은 적어도 하나의 경사면(114)과 제1 평면(116)을 구비할 수 있다.The
이때, 상기 경사면(114)은 도 1에 도시된 바와 같이 상기 실리콘 기판(110)의 일측 표면으로부터 일정 깊이로 형성된 홈의 측면과 같이 상기 일측 표면의 연장선과 일정 각도를 갖는 측면일 수 있다.In this case, as shown in FIG. 1, the
상기 경사면(114)은 상기 실리콘 기판(110)의 일측 표면의 일정 영역을 이방성 식각, 즉 습식 식각 용액으로 습식 식각하여 형성되는 것일 수 있다. 상기 실리콘 기판(110)이 그 일측 표면이 결정 방향이 (100) 방향을 갖는 경우, KOH 또는 TMAH(tetramethylammonium hydroxide) 등과 같은 습식 식각 용액으로 상기 실리콘 기판(110)의 일측 표면의 일정 영역을 식각하면, 결정 방향이 (111)인 면이 노출되는데, 도 1에 도시된 바와 같은 경사면(114) 형태로 노출된다.The
상기 요철 패턴(112)은 적어도 두 개의 경사면(114)과 적어도 두 개의 제1 평면(116)을 포함할 수 있다. 이때, 상기 제1 평면(116)은 상기 실리콘 기판(110)의 일측 표면의 동일 표면, 즉, 상기 습식 식각 용액으로 식각되지 않은 상기 실리콘 기판(110)의 일측 표면의 일부일 수 있다.The
이때, 상기 요철 패턴(112)은 도 1에 도시된 바와 같이 상기 경사면(114)들의 표면들이 서로 마주보도록 구비, 즉, V자 형태로 구비되어 상기 경사면(114)들의 하부 끝단(114a)들은 서로 연결되고, 상기 경사면(114)들의 상부 끝단(114b)들은 상기 제1 평면(116)들과 연결되어 상기 제1 평면(116)들로 연장되는 형태로 구비될 수 있다.At this time, the concave-
상기 요철 패턴(112)의 V자 홈의 깊이는 0.2 내지 150㎛이고, 상기 요철 패턴(112)의 V자 홈의 너비는 0.2 내지 200㎛로 이루어질 수 있다.The depth of the V-shaped groove of the
상기 제1 버퍼층(122)은 상기 경사면(114) 상에 구비될 수 있다. 상기 제1 버퍼층(122)은 4㎚ 내지 20㎛의 두께로 구비될 수 있다.The
상기 제1 버퍼층(122)은 상기 경사면(114)의 결정 방향과 동일한 방향으로 성장된 층일 수 있다. 즉, 상기 제1 버퍼층(122)은 (111) 방향의 결정 방향을 가진 상기 경사면(114) 상에 구비되는 경우, 상기 제1 버퍼층(122)은 (111) 방향으로 결정 성장된 층일 수 있다.The
상기 제1 버퍼층(122)은 이후 설명되는 상기 제2 버퍼층(124) 및 반도체 구조체층(140)을 이루는 층들의 핵층(nuclear layer)이 될 수 있다. 즉, 상기 제2 버퍼층(124) 및 반도체 구조체층(140)을 이루는 층들은 상기 제1 버퍼층(122)으로부터 성장하여 형성된 층들일 수 있다.The
상기 제1 버퍼층(122)은 상기 실리콘 기판(110)의 요철 패턴(112)의 경사면(114) 상에 구비되며, 상기 경사면(114)에서 수직하는 방향으로 용이하게 성장할 수 있는 질화물계로 이루어질 수 있다. 상기 경사면(114)이 (111) 결정 방향을 가진 면이라면, 상기 제1 버퍼층(122)은 (111) 결정 방향의 표면 상에서 수직 방향으로 용이하게 성장하는 Al을 포함하는 질화물계, 바람직하게는 AlN층으로 이루어질 수 있다. 즉, 상기 경사면(114)의 결정 방향이 (111)로 이루어져 있는 경우, 상기 AlN층과 같은 질화물계층으로 이루어진 제1 버퍼층(122)이 용이하게 성장될 수 있기 때문이다.The
상기 제2 버퍼층(124)은 상기 요철 패턴(112)을 구비한 상기 실리콘 기판(110) 상에 구비될 수 있다. 상기 제2 버퍼층(124)은 상기 제1 버퍼층(122)으로부터 에피 성장된 층일 수 있다. 이후 설명하는 바와 같이 상기 제1 버퍼층(122)은 상기 경사면(114)에 대해 수직하는 방향으로 성장하여 구비되고, 상기 제2 버퍼층(124)은 상기 제1 버퍼층(122)의 표면으로부터 수직하는 방향으로 성장, 즉, 상기 요철 패턴(112)의 서로 마주보는 적어도 두 경사면(114) 상에서 성장한 제2 버퍼층(124)들은 서로 접촉하여 상기 요철 패턴(112) 내부를 채운 후, 상부 방향, 즉, 상기 실리콘 기판(110)의 일측 표면과 수직하는 방향으로 수직 성장하는 동시에 상기 실리콘 기판(110)의 일측 표면과 수평하는 방향으로 수평 성장하여 상기 요철 패턴(112)의 상부뿐만 아니라 상기 실리콘 기판(110)의 일측 표면, 정확하게는 상기 제1 반사막(132) 상부의 일부를 덮는 형태로 구비될 수 있다.The
이때, 상기 제2 버퍼층(124)은 이웃하는 요철 패턴(112)으로부터 성장된 다른 제2 버퍼층(124)이 서로 접촉하여 상기 제1 반사막(132) 상부의 전면을 덮는 형태로는 구비되지 않는다. 이는 이후 설명되는 바와 같이 상기 반도체 구조체층(140)의 하부층이 상기 금속 반사막(132)을 통해 상기 실리콘 기판(110)과 전기적으로 연결되기 위해서일 뿐만 아니라 에피 성장하는 층들과 상기 실리콘 기판(110) 사이의 열팽창 계수의 차이에 의한 응력이 발생되고, 이러한 응력에 의한 크랙 또는 결합이 발생되는 것을 방지하기 위해서이다.In this case, the
이때, 상기 제2 버퍼층(124)은 u-GaN층 또는 제1 형 불순물이 도핑된 GaN층으로 이루어질 수 있으며, 상기 제1 버퍼층(122)로부터 성장되므로 상기 제1 버퍼층(122)에 비해 결정 결함이 적을 수 있다. 한편, 도에서는 도시하고 있지 않으나, 상기 제2 버퍼층(124) 상에 제3 버퍼층(미도시)을 형성할 수도 있다. 이때, 상기 제2 버퍼층(124)과 제3 버퍼층(미도시)은 다른 공정 공정으로 형성함으로써 상기 제2 버퍼층(124)에 비해 결정성이 더 우수한 제3 버퍼층(미도시)을 형성할 수도 있다. 또한, 도에서는 도시하고 있지 않지만, 상기 제2 버퍼층(124)은 생략되고, 상기 제1 버퍼층(122)로부터 상기 반도체 구조체층(140)의 제1 형 반도체층(142)이 성장되는 형태로 구비될 수도 있다.In this case, the
이때, 상기 제1 버퍼층(122) 및 제2 버퍼층(124) 또는 반도체 구조체층(140)을 이루는 층들의 결정성은 상기 제1 버퍼층(122)이 상기 경사면(114) 상에 핵층으로써 구비되고, 상기 제2 버퍼층(124)과 상기 반도체 구조체층(140)을 이루는 층들이 상기 제1 버퍼층(122)으로부터 성장되기 때문에 우수할 수 있다. 즉, 상기 제1 버퍼층(122)은 (111) 결정 방향을 가진 상기 경사면(114) 상에 구비됨으로써 상기 실리콘 기판(110)과의 격자 상수의 차이가 적어 격자 상수 차이에 따른 결정 결함을 덜 가지게 되고, 상기 제1 버퍼층(122)로부터 성장하는 상기 제2 버퍼층(124) 또는 반도체 구조체층(140)은 결정성이 우수하다.In this case, the crystallinity of the layers constituting the
한편, 상기 제1 반사막(132)은 상기 실리콘 기판(110)의 제1 평면(116) 상에 구비될 수 있다. 상기 제1 반사막(132)은 상기 반도체 구조체층(140)의 활성층(144)에서 발광되는 광을 반사시켜, 상기 활성층(144)에서 생성된 광이 상기 실리콘 기판(110)에 흡수되는 것을 방지하는 역할을 할 수 있다.The first
상기 제1 반사막(132)은 도전성 물질로 이루어질 수 있으며, 또한 광 반사 특성이 우수한 물질로 이루어질 수 있으며, 바람직하게는 Pt, W, TiN, Pd, Rh, Ru, Al 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어진 단일층 또는 복층으로 이루어질 수 있다.The first
한편, 도에서 자세히 도시하고 있지 않았지만, 상기 제1 반사막(132)의 상부 및 하부에는 각각 제1 오믹 금속층(미도시) 및 제2 오믹 금속층(미도시)을 포함할 수 있다. 상기 오믹 금속층들은 상기 실리콘 기판(110)의 제1 평면(116)과 반도체 구조체층(140)의 하부층, 예컨대, 제1 형 반도체층(142)과의 오믹 접촉을 위해 구비될 수 있으며, Ni, Ti, TiN, Cr 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어진 단일층 또는 복층으로 이루어질 수 있다.Although not shown in detail in the drawing, upper and lower portions of the first
또한, 상기 제1 반사막(132)은 상기 제1 버퍼층(122)이 고립되는 역할을 한다. 즉, 도 1에 도시된 바와 같이 상기 실리콘 기판(110)은 경사면(114) 상에는 제1 버퍼층(122)이 구비되나, 상기 경사면(114)들의 상부 끝단(114b)과 연결되는 상기 제1 평면(116) 상에는 상기 제1 반사막(132)이 구비되어 상기 제1 버퍼층(122)을 고립시키는 역할을 한다.In addition, the first
이러한 상기 제1 버퍼층(122)의 고립은 상기 제1 버퍼층(122) 또는 상기 반도체 구조체층(140)의 하부층, 예컨대, 제1 형 반도체층(142)이 수직 성장과 수평 성장되도록 하는 역할을 할 수 있다.The isolation of the
또한, 상기 제1 반사막(132)은 그 상부에 상기 제2 버퍼층(124) 또는 상기 반도체 구조체층(140)이 구비되는데, 상기 제1 반사막(132)은 도전성 물질을 포함하여 이루짐으로써 상기 반도체 구조체층(140)의 하부층인 제1 형 반도체층(142)과 상기 실리콘 기판(110)을 전기적으로 연결하여 상기 실리콘 기판(110)이 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)의 다른 금속 전극으로 동작하게 하는 역할을 한다. In addition, the first
상기 반도체 구조체층(140)은 제1 형 반도체층(142), 활성층(144) 및 제2 형 반도체층(146)을 포함할 수 있으며, 상기 반도체 구조체층(140)은 초격자층(미도시) 또는 전자 브로킹층(미도시)을 더 포함할 수 있다. 이때, 상기 반도체 구조체층은 상기 활성층을 제외한 다른 층들은 생략될 수 있다.The
상기 제1 형 반도체층(142)은 도 1에 도시된 바와 같이 상기 실리콘 기판(110) 상에 구비될 수 있다. 상기 제1 형 반도체층(142)은 상기 제2 버퍼층(124) 및 상기 제2 버퍼층(124)이 덮지 않은 상기 제1 반사막(132) 상에 구비될 수 있다. The first
이때, 도 1에서는 상기 제2 버퍼층(124)을 구비하는 것으로 도시하고 설명하고 있으나, 상기 제2 버퍼층(124)은 생략될 수 있다. 즉, 상기 제1 형 반도체층(124)이 상기 제1 버퍼층(122)으로부터 성장하여 상기 제1 버퍼층(122)과 상기 제1 반사막(132) 전체를 덮는 형태로 구비, 즉, 상기에서 상술한 상기 제2 버퍼층(124)의 형태를 포함하는 제1 형 반도체층(142)을 구비할 수도 있다. In this case, although illustrated and described as having the
상기 제1 형 반도체층(142)은 제1 형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있으며, N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있으며, 상기 제1 형 반도체층(142)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The first
상기 활성층(144)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(144)은 단일층 또는 복수층으로 이루어질 수 있다. 또한, 상기 활성층(144)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있으며, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.The
상기 제2 형 반도체층(146)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있으며, P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있으며, 상기 제2 형 반도체층(146)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The second
상기 초격자층은 상기 제1 형 반도체층(142)과 활성층(146) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층은 상기 활성층(144) 이전에 형성되는 위치에 구비됨으로써 상기 활성층(144)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(144)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(144)의 결정성을 우수하게 하는 역할을 할 수 있다.The superlattice layer may be provided between the first
상기 전자 브로킹층은 상기 활성층(144)과 제2 형 반도체층(146) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.The electron breaking layer may be provided between the
상기 투명 전극(150)은 상기 반도체 구조체층(140) 상에 구비될 수 있으며, 투명한 도전성 물질, 예컨대, ITO 등과 같은 도전성 산화물로 이루어질 수 있다.The
상기 투명 전극(150)은 상기 반도체 구조체층(140)의 전면을 덮는 형태로 구비될 수 있으며, 상기 반도체 구조체층(140)의 활성층(144)에서 발광된 광이 추출되는 면일 수 있고, 상기 반도체 구조체층(140)으로 주입되는 전류가 균일하게 주입되도록 하는 면일 수 있다.The
상기 금속 전극(160)은 상기 투명 전극(150) 상에 구비되며, 상기 실리콘 기판(110)이 다른 금속 전극으로 동작하는 것과 대응되게 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)의 일 금속 전극으로 동작하는 역할을 할 수 있다.The
도 2는 본 발명의 다른 실시 예에 따른 발광 다이오드 칩의 단면도이다.2 is a cross-sectional view of a light emitting diode chip according to another embodiment of the present invention.
도 2를 참조하여 설명하면, 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)은 도 1을 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)과 비교하여 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)은 상기 실리콘 기판(210)의 일측 표면에 구비된 요철 패턴(212)들의 형상이 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)의 요철 패턴(112)들과 차이가 있어, 상기 요철 패턴(212)이 제2 평면(218) 및 제2 반사막(234)을 더 구비하고 있다는 점에서 차이가 있을 뿐 다른 구성은 동일함으로, 상기 제2 평면(218) 및 제2 반사막(234)과 관련된 구성을 자세히 설명하고 다른 구성들의 설명은 간략히 설명하거나 설명을 생략한다.Referring to FIG. 2, the
즉, 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)은 실리콘 기판(210), 제1 버퍼층(222), 제2 버퍼층(224), 제1 반사막(232), 제1 형 반도체층(242), 활성층(244) 및 제2 형 반도체층(246)을 포함하는 반도체 구조체층(240), 투명 전극(250) 및 금속 전극(260)을 포함할 수 있으며, 상기 실리콘 기판(210), 제1 버퍼층(222), 제2 버퍼층(224), 제1 반사막(232), 반도체 구조체층(240), 투명 전극(250) 및 금속 전극(260)은 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)에 기재된 실리콘 기판(110), 제1 버퍼층(122), 제2 버퍼층(124), 제1 반사막(132), 반도체 구조체층(140), 투명 전극(150) 및 금속 전극(160)과 동일할 수 있다. That is, the light emitting
상기 실리콘 기판(210)은 복 수개의 요철 패턴(212)을 포함할 수 있다.The
상기 요철 패턴(212)들 각각은 적어도 두 개의 경사면(214)을 포함할 수 있다. 상기 경사면(214)은 도 1을 참조하여 설명한 경사면(114)과 동일함으로 자세한 설명을 생략한다.Each of the
이때, 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)은 상기 경사면(214)들의 하부 끝단(214a)들은 서로 연결되지 않고, 상기 실리콘 기판(210)의 제2 평면(218)과 연결되어 있다. 상기 제2 평면(218)은 상기 실리콘 기판(210)의 일측 표면으로부터 일정 깊이로 파인 홈의 바닥면으로 높이 차가 있을 뿐 상기 실리콘 기판(210)의 일측 표면과 평형한 평면, 즉. 동일한 결정 방향을 가진 평면일 수 있다.In this case, the
한편, 상기 제2 평면(218) 상에는 제2 반사막(234)을 더 구비할 수 있으며, 상기 제1 반사막(232)과 마찬가지로 도 1을 참조하여 설명한 제1 반사막(132)의 역할, 즉, 상기 제1 버퍼층(222)을 구비 위치를 한정하는 역할, 상기 반도체 구조체층(240)의 활성층(244)으로부터 발광된 광을 반사시키는 역할 및 상기 반도체 구조체층(240)의 제1 형 반도체층(242)과 상기 실리콘 기판(210)을 전기적으로 연결하는 역할 등을 할 수 있다.Meanwhile, a second
도 3a 내지 도 3e는 본 발명의 실시 예들에서 이용될 수 있는 요철 패턴들을 보여주는 개념도들이다.3A to 3E are conceptual views illustrating uneven patterns that may be used in embodiments of the present invention.
본 발명의 실시 예들에서 이용될 수 있는 요철 패턴들(112, 212, 313, 412, 512)은 도 3a 내지 도 3e에 도시된 바와 같은 형태로 구비될 수 있다.The
이때, 도 3a에 도시된 요철 패턴(112)은 도 1을 참조하여 설명한 실리콘 기판(110)의 일측 표면에 구비되며, 경사면(114)과 제1 평면(116)을 포함하는 요철 패턴(112)을 삼차원적으로 보여주는 개념도이다.In this case, the
도 3b에 도시된 요철 패턴(212)은 도 2를 참조하여 설명한 실리콘 기판(210)의 일측 표면에 구비되며, 경사면(214), 제1 평면(216) 및 제2 평면(218)을 구비한 요철 패턴(212)을 삼차원적으로 보여주는 개념도이다.The
도 3c에 도시된 요철 패턴(312)는 도 3b에 도시된 요철 패턴(212)의 함몰형을 보여주는 것으로, 도 3b에서 도시된 요철 패턴(212)은 절두형 피라미드 구조(truncated pyramid structure)이되, 돌출 절두형 피라미드 구조를 구비한 실리콘 기판(210)의 일측 표면에 형성되는 반면, 도 3c에 도시된 요철 패턴(312)은 절두형 피라미드 구조이되, 함몰 절두형 피라미드 구조를 구비한 실리콘 기판(310)의 일측 표면에 구비된 점에서 차이가 있다. 상기 요철 패턴(312)은 도 3b에 도시된 상기 요철 패턴(212)의 경사면(214), 제1 평면(216) 및 제2 평면(218)과 대응하는 경사면(314), 제1 평면(316) 및 제2 평면(318)을 구비하고 있다.The concave-
도 3d에 도시된 요철 패턴(412)은 도 3a에 도시된 요철 패턴(112)들과 동일하게, 경사면(414) 및 제1 평면(416)을 구비한 요철 패턴(412)을 가지되, 도 3a에 도시된 요철 패턴(112)과의 차이점은 상기 요철 패턴(412)이 절두형 피라미드 구조에서 피라미드의 밑면과 윗면이 사각형이 형태라 아니라 직사각형 형태로 피라미드 구조의 한 방향을 늘린 형태로 스트라이프 형의 절두형 피라미드 구조를 구비한 실리콘 기판(410) 상에 요철 패턴(412)을 구비하고 있다는 점에서 차이가 있다.The
도 3e에 도시된 요철 패턴(512)은 도 3b에 도시된 요철 패턴(212)들과 동일하게, 경사면(514), 제1 평면(516) 및 제2 평면(518)을 구비한 요철 패턴(512)을 가지되, 도 3b에 도시된 요철 패턴(212)과의 차이점은 상기 요철 패턴(512)이 절두형 피라미드 구조에서 피라미드의 밑면과 윗면이 사각형이 형태라 아니라 직사각형 형태로 피라미드 구조의 한 방향을 늘린 형태로 스트라이프 형의 절두형 피라미드 구조를 구비한 실리콘 기판(510) 상에 요철 패턴(512)을 구비하고 있다는 점에서 차이가 있다.The
도 4는 본 발명의 일 실시 예에 따른 발광 다이오드 소자의 단면도이다.4 is a cross-sectional view of a light emitting diode device according to an embodiment of the present invention.
도 4를 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 소자(1000)는 발광 다이오드 칩(100, 200), 서브 마운트(1100), 반사 구조체(1200), 렌즈(1300) 및 와이어(1400)를 포함할 수 있다.Referring to FIG. 4, a light emitting
상기 서브 마운트(1100)는 그 일측 표면 상에 제1 전극(1110) 및 제2 전극(1120)을 구비할 수 있다. 상기 제1 전극(1110) 및 제2 전극(1120)은 각각 이격되어 있되, 상기 서브 마운트(1100)의 일측 표면으로부터 타측 표면 상으로 연장되어 구비될 수 있다.The
상기 발광 다이오드 칩(100, 200)은 상기 제1 전극(1110) 또는 제2 전극(1120) 상에 실장되어 구비될 수 있다. 상기 발광 다이오드 칩(100, 200)은 상기에서 상술하는 바와 같이 상기 발광 다이오드 칩(100, 200)의 일 구성인 상기 실리콘 기판(110,210)이 상기 발광 다이오드 칩(100, 200)의 다른 금속 전극의 역할을 할 수 있으므로, 상기 발광 다이오드 칩(100, 200)이 상기 제1 전극(1110) 및 제2 전극(1120) 상에 도전성 접착체층(미도시)에 접착되어 실장됨으로써 구비될 수 있다. The LED chips 100 and 200 may be mounted on the
상기 발광 다이오드 칩(100, 200)의 다른 금속 전극과 상기 제2 전극(1120)은 와이어(1400)로 연결됨으로써 이루어질 수 있다.The other metal electrode of the light emitting
한편, 상기 반사 구조체(1200)는 상기 서브 마운트(1100)의 일측 표면 상에 구비되되, 상기 발광 다이오드 칩(100, 200)을 둘러싸도록 상기 서브 마운트(1100)의 일측 표면의 가장자리를 따라 구비될 수 있다.The
상기 반사 구조체(1200)는 상기 발광 다이오드 칩(100, 200)에서 발광되는 광을 상부 방향으로 반사시켜 광의 발광 방향을 상부 방향으로 향하도록 하는 역할을 할 수 있다.The
상기 렌즈(1300)는 상기 발광 다이오드 칩(100, 200)을 덮는 형태로 구비될 수 있다. 상기 렌즈(1300)는 상기 반사 구조체(1200)에 의해 형성된 개구부를 채우는 형태로 구비될 수 있다. 상기 렌즈(1300)는 투명한 수지로 이루어질 수 있으며, 상기 발광 다이오드 칩(100, 200)에서 발광된 광의 지향각을 조절하는 역할을 한다.The
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 패키화된 발광 다이오드 칩의 단면도들 및 평면도이다. 이때, 도 5a는 도 5b의 A-A'선을 따라 절취한 단면도이다.5A through 5D are cross-sectional views and a plan view of a packaged LED chip according to an embodiment of the present invention. 5A is a cross-sectional view taken along the line AA ′ of FIG. 5B.
도 5a 내지 도 5d를 참조하여 설명하면, 발명의 일 실시 예에 따른 패키화된 발광 다이오드 칩(2000)은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩(100, 200)을 칩 레벨에서 패키지화한 칩들일 수 있다.5A to 5D, the packaged
즉, 도 5a에 도시된 바와 같이 패키화된 발광 다이오드 칩(2000)은 도 1을 참조하여 설명한 발광 다이오드 칩(100)(도 2를 참조하여 설명한 발광 다이오드 칩(200)일 수도 있음)에 제1 금속 전극(160'), 제2 금속 전극(180) 및 전극 절연층(190)을 더 포함하고, 상기 실리콘 기판(110)에 비아홀(118)을 더 포함으로서 형성될 수 있다.That is, the light emitting
이때, 상기 비아홀(118)은 상기 실리콘 기판(110)의 일정 영역에서 상기 실리콘 기판(110)을 관통하여 구비될 수 있다.In this case, the via
상기 제1 금속 전극(160')은 상기 투명 전극(150)과 전기적으로 접촉하여 연결되며, 상기 비아홀(118)을 통해 상기 실리콘 기판(110)의 타측 표면 상까지 연장되어 구비될 수 있다.The
이때, 상기 제1 금속 전극(160')은 복수 개의 브랜치부(162), 커넥트부(164) 및 콘택부(166)를 포함할 수 있다.In this case, the
상기 브랜치부(162)들은 상기 투명 전극(150)과 접촉하며, 상기 투명 전극(150)을 통해 상기 반도체 구조체층(140)에 균일한 전류를 인가하기 위해 도 5b에 도시된 바와 같이 방사선 형태로 배치되어 구비될 수 있다. 상기 브랜치부(152)들은 도 5b에 도시된 바와 같은 방사선 형태뿐만 아니라 전류를 균일하게 인가하기 위한 형태라면 다른 형태로 변형할 수 있다.The
상기 커넥트부(164)는 상기 브랜치부(162)들과 콘택부(166)를 연결하는 역할을 한다. 즉, 상기 커넥트부(164)는 그 끝단들 중 어느 한 끝단은 상기 투명 전극(150) 상에서 상기 브랜치부(162)들과 연결되고, 다른 끝단은 상기 실리콘 기판(110)의 타측 표면 상에 구비된 상기 콘택부(166)와 연결되고 그 중간은 상기 반도체 구조체층(140)의 측면과 상기 비아홀(118)의 내부에 구비된다.The
상기 콘택부(166)는 상기 실리콘 기판(110)의 타측 표면 상에 구비되며, 상기 발광 다이오드 칩(100)이 다른 소자 또는 기기와 전기적으로 연결될 때 접촉하는 영역일 수 있다.The
상기 제2 금속 전극(180)은 상기 실리콘 기판(110)의 타측 표면 상에 구비되되, 상기 제1 금속 전극(160'), 정확하게는 상기 콘택부(166)와 이격되어 구비될 수 있다.The
상기 제2 금속 전극(180)은 도전성인 상기 실리콘 기판(110)의 타측 표면과 직접 접촉함으로써 상기 실리콘 기판(110)을 통해 상기 반도체 구조체층(140)에 전기적으로 연결될 수 있다.The
상기 전극 절연층(190)은 상기 제1 금속 전극(160')이 상기 발광 다이오드 칩(100)의 상기 투명 전극(150)을 제외한 구성 요소들, 특히 도전성 구성 요소들과 접촉하는 것을 방지하는 역할을 한다. 즉, 상기 전극 절연층(190)은 적어도 상기 제1 금속 전극(160')의 커넥트부(164)와 상기 투명 전극(150) 사이, 상기 커넥트부(164)와 상기 반도체 구조체층(140) 사이, 상기 커넥트부(164)와 상기 제1 반사막(132)의 측면 사이, 상기 커넥트부(164)와 상기 비아홀(118) 사이, 상기 제1 금속 전극(160')의 콘택부(166)와 상기 실리콘 기판(110) 사이를 절연하는 역할을 한다.The
한편, 상기 패키화된 발광 다이오드 칩(2000)은 도 5c에 도시된 바와 같이 적어도 상기 투명 전극(150), 바람직하게는 상기 실리콘 기판(110)의 일측 표면 상에 구비된 구성 요소, 예컨대, 상기 반도체 구조체층(140)을 덮는 렌즈(2300)를 더 포함할 수 있다.On the other hand, the packaged light emitting
상기 렌즈(2300)는 투명한 수지로 이루어질 수 있으며, 상기 패키화된 발광 다이오드 칩(2000)의 반도체 구조체층(140)에서 발광된 광의 지향각을 조절하는 역할을 한다.The
또한, 상기 패키화된 발광 다이오드 칩(2000)은 도 5d에 도시된 바와 같이 그 일측 표면 상에 제1 전극(2110) 및 제2 전극(2120)을 구비한 서브 마운트(2100) 상에 실장하여 구비될 있다. 상기 제1 전극(2110) 및 제2 전극(2120)은 각각 이격되어 될 수 있다. 또한, 상기 패키화된 발광 다이오드 칩(2000)은 도 5d에 도시된 바와 같이 상기 발광 다이오드 칩(100) 전체를 덮도록 렌즈(2300)를 구비할 수 있다.In addition, the packaged
도 6 내지 도 15는 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도들이다.6 to 15 are cross-sectional views illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.
본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법은 도 1을 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)을 제조하는 일 실시 예일 수 있다.The method of manufacturing a light emitting diode chip according to an embodiment of the present disclosure may be an embodiment of manufacturing the light emitting
도 6을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법은 우선, 적어도 하나 이상의 칩 영역(11a)과 상기 칩 영역(11a)들 사이에 위치한 적어도 하나 이상의 응력 해소 영역(11b)이 정의된 실리콘 기판(11)을 구비한다. Referring to FIG. 6, a method of manufacturing a light emitting diode chip according to an exemplary embodiment of the present invention may first include at least one stress relieving region disposed between at least one
이때, 상기 실리콘 기판(11)은 일반적인 반도체 공정에서 사용되는 N형 실리콘 웨이퍼일 수 있으며, 그 크기는 4인치, 6인치, 8인치 등 다양한 크기를 이용할 수 있다. 상기 실리콘 기판(11)은 그 일측 표면의 결정 방향이 (100) 방향을 갖는다.In this case, the
상기 실리콘 기판(11) 상에 마스크 패턴(170)을 형성한다. 이때, 상기 마스크 패턴(170)은 상기 칩 영역 상의 일정 영역들을 오픈하는 복수 개의 개구부(172)를 구비하고 있다.A
이때, 상기 개구부(172)들은 도 1을 참조하여 설명한 요철 패턴(112)의 경사면(114)들을 정의하는 것으로 상기 경사면(114)들이 이루는 V자 형태의 홈의 너비에 대응되도록 상기 개구부(172)의 오픈 영역의 너비를 정의한다.In this case, the
도 7을 참조하여 설명하면, 상기 마스크 패턴(170)을 마스크로 하여 상기 실리콘 기판(11)을 이방성 식각하여 상기 실리콘 기판(11)의 일측 표면에 적어도 둘 이상의 경사면(114)을 구비한 요철 패턴(112)을 적어도 하나 이상 상기 칩 영역(11a) 내에 형성한다.Referring to FIG. 7, an uneven pattern having at least two
이때, 상기 응력 해소 영역(11b)에 해당하는 상기 실리콘 기판(11)의 일측 표면에는 상기 경사면(114)을 형성하지 않는다. 또한 상기 칩 영역(11a)의 요철 패턴(112)에서 상기 마스크 패턴(170)에 의해 덮힌 상기 실리콘 기판(11)의 일측 표면의 일정 영역은 제1 평면(116)으로 정의될 수 있다. 그러므로 상기 제1 평면(116)은 도 1을 참조하여 설명한 바와 같이 상기 경사면(114)의 상부 끝단(114b)과 연장되어 연결된 형태로 구비될 수 있다.In this case, the
이때, 상기 이방성 식각은 상기 개구부(172)를 통해 노출된 실리콘 기판(11)의 일측 표면의 일정 영역들을 습식 식각 용액으로 습식 식각하는 것으로 상기 습식 식각으로 인해 노출된 경사면은 그 결정 방향이 (111) 방향일 수 있다.In this case, the anisotropic etching is wet etching certain regions of one surface of the
이때, 상기 습식 식각 용액은 상기 실리콘 기판(11)의 노출된 경사면(114)의 결정 방향이 (111) 방향으로 식각하는 어떤 용액을 이용하여도 무방하며, 바람직하게는 KOH 또는 TMAH 등일 수 있다.In this case, the wet etching solution may be any solution in which the crystal direction of the exposed
이어서, 상기 마스크 패턴(170)을 제거한다.Subsequently, the
이때, 상기 마스크 패턴(170)은 포토레지스트로 이루어질 수도 있고, 절연물질로 이루어진 패턴일 수 있다. 즉, 상기 마스크 패턴(170)은 상기 실리콘 기판(11) 상에 포토레지스트를 도포한 후 노광하여 형성한 포토레지스트 패턴일 수 있고, 상기 실리콘 기판(11) 상에 절연막을 형성하고, 그 상부에 상기 포토레지스트 패턴을 형성한 후 상기 포토레지스트 패턴으로 상기 절연막을 식각하여 형성한 절연막 패턴일 수 있다.In this case, the
도 8을 참조하여 설명하면, 상기 경사면(114)들이 형성된 실리콘 기판(11)의 일측 표면 상에 제1 버퍼 형성층(22)을 형성한다.Referring to FIG. 8, the first
이때, 상기 제1 버퍼 형성층(22)은 알루미늄을 포함하는 질화물계로 이루어질 수 있으며, 바람직하게는 AlN층으로 이루어질 수 있다.In this case, the first
이때, 상기 제1 버퍼 형성층(22)은 MOCVD, MBE, PECVD, CVD, 스퍼터링 및 증발 증착 장치 등 일반적으로 알려진 반도체층을 성장 또는 증착하는 어떤 장치를 이용하여 형성하여도 무방하다.In this case, the first
도 9를 참조하여 설명하면, 상기 제1 버퍼 형성층(22) 중 상기 경사면(114) 상에 구비된 제1 버퍼 형성층(22)을 제외한 다른 제1 버퍼 형성층(22), 즉, 상기 칩 영역(11a) 내의 상기 제1 평면(116)들 상에 구비된 제1 버퍼 형성층을 제거하여 상기 경사면(114)들 상에 구비된 제1 버퍼층(122)들을 형성한다.Referring to FIG. 9, the first
이때, 상기 제1 버퍼층(122)들을 형성 방법으로는 별도의 마스크 패턴 등을 이용하여 상기 경사면(114)들 상에 구비된 상기 제1 버퍼 형성층(22)을 제외한 다른 부분을 선택적으로 제거하는 공정을 이용하거나, 평탄화 공정을 이용하여 상기 제1 평면(116) 상에 구비된 제1 버퍼 형성층(22)을 제거하여 형성할 수 있다.In this case, as a method of forming the first buffer layers 122, a process of selectively removing other portions except for the first
도 10을 참조하여 설명하면, 상기 제1 평면(116)들 상에 제1 반사막(132)을 형성할 수 있다.Referring to FIG. 10, a first
상기 제1 반사막(132)은 상기 실리콘 기판(11)의 전면 상에 상기 제1 반사막 형성층을 형성한 후, 식각을 통해 형성할 수도 있고, 상기 제1 평면(116)을 선택적으로 오픈한 마스크 패턴(미도시)을 먼저 형성한 후, 상기 마스크 패턴(미도시)이 형성된 실리콘 기판(11) 상에 제1 반사막 형성층을 형성한 후, 상기 마스크 패턴(미도시)을 리프트 오프(lift-off)법으로 제거하여 상기 제1 반사막(132)을 형성하는 방법일 수 있다.The first
상기 제1 반사막(132)은 도전성 물질로 이루어질 수 있으며, 바람직하게는 Pt, W, TiN, Pd, Rh, Ru, Al 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어진 단일층 또는 복층으로 이루어질 수 있다.The first reflecting
한편, 상기 제1 반사막(132)의 상부 및 하부에는 제1 오믹 금속층 및 제2 오믹 금속층을 더 포함할 수 있으며, 상기 제1 오믹 금속층 및 제2 오믹 금속층은 Ni, Ti, TiN, Cr 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어진 단일층 또는 복층으로 이루어질 수 있다.The first ohmic metal layer and the second ohmic metal layer may further include upper and lower portions of the first
도 11 및 도 12를 참조하여 설명하면, 상기 경사면(114)들로부터 제2 버퍼층(124)을 성장시킨다. 이때, 상기 제2 버퍼층(124)은 우선, 도 11에 도시된 바와 같이 상기 경사면(114)의 표면과 수직하는 방향으로 수직 성장(124a)하고, 상기 수직 성장(124a)으로 상기 경사면(114)들로 이루어진 V자 홈 내부를 채우는 형태로 성장한다.Referring to FIGS. 11 and 12, the
이어서, 도 12에 도시된 바와 같이 상기 수직 성장(124a)으로 성장하여 상기 V자 홈 내부를 채운 후, 상기 제2 버퍼층(124)은 상기 실리콘 기판(11)의 일측 표면과 수직하는 방향으로 수직 성장(124b)하고, 이와 동시에 상기 제1 반사막(132)의 표면의 일부를 덮도록 수평 성장(124c)하여 성장할 수 있다.Subsequently, as shown in FIG. 12, after growing in the
이때, 상기 제2 버퍼층(124)은 상기 칩 영역(11a) 내의 하나의 요철 패턴(112) 내에서만 성장하고, 동일 칩 영역(11a)의 이웃하는 요철 패턴(112)과 연결, 즉, 상기 제1 반사막(132) 전체를 덮을 정도로 성장하지는 않는다.In this case, the
도 13을 참조하여 설명하면, 상기 제2 버퍼층(124)들이 형성된 실리콘 기판(11) 상에 상기 제2 버퍼층(124)으로부터 성장한 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)을 형성한다. 상기 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)은 상기 제2 버퍼층(124)으로부터 연속적으로 에피 성장된 층들 수 있다. 이때, 상기 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)은 상기 실리콘 기판(11)의 전면을 덮도록 성장시켜도 무방하나, 도 13에 도시된 바와 같이 상기 제2 버퍼층(124)과 같이 분리되도록 성장시키는 것이 바람직하다.Referring to FIG. 13, the first type
즉, 상기 제1 형 반도체 형성층(42)은 상기 칩 영역(11a) 내의 각각의 요철 패턴(112)의 경사면(114)들로부터 성장된 상기 제2 버퍼층(124)들을 핵으로 하여 성장하되, 상기 칩 영역(11a) 내에서 성장된 형태로 구비될 수 있고, 상기 활성층 형성층(44) 및 제2 형 반도체 형성층(46)은 상기 제1 형 반도체 형성층(42)으로부터 성장되므로 상기 활성층 형성층(44) 및 제2 형 반도체 형성층(46) 역시 층들의 대부분이 상기 칩 영역(11a) 내에 성장된 형태, 즉, 상기 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)이 상기 응력 해소 영역(11b)을 완전히 덮을 정도로 상기 응력 해소 영역(11b) 상에는 성장하지 않는 형태로 성장될 수 있다That is, the first type
이와 같이 상기 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)이 상기 칩 영역(11a) 내에서 성장하되, 상기 응력 해소 영역(11b)을 완전히 덮지 않아 이웃하는 칩 영역(11a)에서 성장된 층들과 접촉하지 않는 형태로 성장함으로써, 상기 제1 버퍼층(122), 제2 버퍼층(124), 제1 형 반도체 형성층(42), 활성층 형성층(44) 및 제2 형 반도체 형성층(46)을 성장시킬 때, 상기 성장된 층들과 상기 실리콘 기판(11)의 열팽창 계수가 다름으로 인해 발생하는 응력에 의한 악영향을 최소화할 수 있다. 즉, 상기 층들의 성장시키는 성장 온도에서 상기 실리콘 기판(11)과 상기 층들 사이에 열팽창 계수에 의해 상기 층들 내부에 형성될 수 있는 크랙 또는 결함 등의 응력에 의한 영향을 최소화할 수 있다.As such, the first type
이때, 상기 제2 버퍼층(124)의 성장은 생략될 수 있으며, 상기 제2 버퍼층(124)의 성장이 생략되는 경우, 도 11 내지 도 12를 참조하여 설명한 상기 제2 버퍼층(124)의 형성 방법은 생략될 수 있으며, 상기 제1 형 반도체 형성층(42)은 상기 제2 버퍼층(124)과 같이 상기 제1 버퍼층(122)으로부터 성장하되, 상기 경사면(114)의 표면과 수직하는 방향으로 수직 성장(124a)하여 상기 경사면(114)들로 이루어진 V자 홈 내부를 채우는 형태로 성장하고, 이어서, 상기 실리콘 기판(11)의 일측 표면과 수직하는 방향으로 수직 성장(124b)하고, 이와 동시에 상기 제1 반사막(132)의 표면의 일부를 덮도록 수평 성장(124c)하여 성장한 후, 상기 수직 성장(124b)와 수평 성장(124c)을 계속하여 상기 제1 반사막(132)을 덮는 형태로 성장될 수 있다.In this case, growth of the
한편, 상기 제2 형 반도체 형성층(46)을 형성한 후, 투명 전극 형성층(50) 및 금속 전극 형성층(60)을 순차적으로 형성할 수도 있다.Meanwhile, after the second type
이때, 상기 제1 형 반도체 형성층(42)은 N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있으며, N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있다.In this case, the first type
상기 활성층 형성층(44)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 단일층 또는 복수층으로 이루어질 수 있다.The active
상기 제2 형 반도체 형성층(46)은 P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있으며, P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있고, 단일층 또는 다중층으로 이루어질 수 있다.The second type
상기 투명 전극 형성층(50)은 ITO 등과 같은 투명한 도전성 산화물로 이루어질 수 있으며, 상기 금속 전극 형성층(60)은 Au, Al, W 등과 같은 도전성 물질로 이루어질 수 있다.The transparent
도 14를 참조하여 설명하면, 상기 실리콘 기판(11) 상에 형성된 상기 금속 전극 형성층(60)을 패터닝하여 상기 금속 전극(160)을 형성하고, 상기 투명 전극 형성층(50)을 패터닝하여 상기 투명 전극(150)을 형성한다.Referring to FIG. 14, the metal
이어서, 상기 제2 형 반도체 형성층(46), 활성층 형성층(44) 및 제1 형 반도체 형성층(42)을 패터닝하여 상기 제2 형 반도체층(146), 활성층(144) 및 제1 형 반도체층(142)을 포함하는 반도체 구조체층(140)을 형성한다.Subsequently, the second type
이때, 상기 제1 형 반도체층(146), 활성층(144) 및 제1 형 반도체층(142)을 포함하는 반도체 구조체층(140)은 상기 칩 영역(11a) 내부에 위치하도록 패터닝하는 것이 바람직하다.In this case, the
도 15를 참조하여 설명하면, 상기 칩 영역(11a)들 상에 각각 반도체 구조체층(140)을 형성한 후, 상기 실리콘 기판(11)의 상기 응력 해소 영역(11b)을 다이싱하여 분할함으로써 상기 칩 영역(11a)들을 개별의 발광 다이오드 칩(100)들로 형성하여 본 발명의 일 실시 예에 따른 발광 다이오드 칩(100)을 복수 개 형성할 수 있다.Referring to FIG. 15, after the
도 16 내지 도 18은 본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도들이다.16 to 18 are cross-sectional views illustrating a method of manufacturing a light emitting diode chip according to another embodiment of the present invention.
본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 도 2를 참조하여 설명한 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)을 제조하는 일 실시 예일 수 있다.A method of manufacturing a light emitting diode chip according to another embodiment of the present invention may be an embodiment of manufacturing the light emitting
이때, 본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법과 비교하여 하기에서 상술하는 바와 같은 차이가 있을 뿐 다른 공정은 동일하므로 동일한 공정에 대한 설명은 생략한다.At this time, the LED chip manufacturing method according to another embodiment of the present invention may be different as described below in comparison with the LED chip manufacturing method according to an embodiment of the present invention described with reference to FIGS. Since other processes are the same, the description of the same process is omitted.
도 16을 참조하여 설명하면, 본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 본 발명의 일 실시 예에 따른 발광 다이오드 제조 방법과 마찬가지로, 적어도 하나 이상의 칩 영역(11a)과 상기 칩 영역(11a) 상에 위치한 적어도 하나 이상의 응력 해소 영역(11b)이 정의된 실리콘 기판(11)을 구비한다.Referring to FIG. 16, a method of manufacturing a light emitting diode chip according to another embodiment of the present invention is similar to the method of manufacturing a light emitting diode according to an embodiment of the present invention. At least one
이어서, 상기 실리콘 기판(11)의 일측 표면 상에 마스크 패턴(270)을 형성한다. 이때 상기 마스크 패턴(270)은 본 발명의 일 실시 예에 따른 발광 다이오드 제조 방법의 마스크 패턴(170)과 비교하여 그 형상은 동일하나 개구부(272)의 폭이 더 넓은 것일 수 있다.Subsequently, a
이어서, 상기 마스크 패턴(270)을 이용하여 상기 실리콘 기판(11)을 이방성 식각한다. 상기 이방성 식각에 의해 상기 실리콘 기판(11)의 일측 표면에는 적어도 하나의 경사면(214)과 도 2를 참조하여 설명한 바와 같이 상기 경사면(214)의 상부 끝단(214b)과 연장되어 연결된 제1 평면(216) 및 상기 경사면(214)의 하부 끝단(214a)과 연장되어 연결된 제2 평면(218)을 형성한다.Subsequently, the
이어서, 상기 마스크 패턴(270)을 제거한다.Subsequently, the
도 17을 참조하여 설명하면, 상기 제1 평면(216) 상에 제1 반사막(232)을 형성하고, 상기 제1 평면(216) 상에는 제2 반사막(234)을 형성한다.Referring to FIG. 17, a first
상기 제1 반사막(232) 및 제2 반사막(234)은 상기 요철 패턴(212)을 포함하는 상기 실리콘 기판(11)의 전 표면 상에 반사막 형성층을 형성한 후 패터닝하여 형성할 수 있고, 상기 요철 패턴(212)의 형상을 이용하여 상기 제1 평면(216)과 제2 평면(218) 상에만 선택적으로 반사막 형성층을 형성하여 상기 제1 반사막(232) 및 제2 반사막(234)을 형성할 수도 있다.The first
도 18을 참조하여 설명하면, 상기 경사면(214) 상에 제1 버퍼층(222)을 형성한다. 이때, 상기 제1 버퍼층(222)은 상기 제1 반사막(232)과 제2 반사막(234)이 형성된 제1 평면(216)과 제2 평면(218)을 제외한 상기 경사면(214) 상에 선택적으로 형성하는 방법으로 형성할 수도 있고, 상기 실리콘 기판(11) 전면에 버퍼 형성층을 형성한 후, 식각하여 상기 제1 버퍼층(222)을 형성할 수도 있다.Referring to FIG. 18, a
이어서, 상기 제1 버퍼층(222)으로부터 제2 버퍼층(224)을 성장시킨다.Subsequently, a
이때, 상기 제2 버퍼층(224) 성장 방법은 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에서 상술한 상기 제2 버퍼층(124)와 동일한 방법으로 성장시킬 수 있으므로 자세한 설명은 생략한다.In this case, the method of growing the
또한, 이후 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법에서 상술하는 바와 같이 상기 제2 버퍼층(224)으로부터 제1 형 반도체 형성층, 활성층 형성층, 제2 형 반도체 형성층을 성장시킨 후, 이를 패터닝하여 제1 형 반도체층(242), 활성층(244) 및 제2 형 반도체층(246)을 포함하는 반도체 구조체층(240)을 형성할 수 있다. 그리고, 상기 반도체 구조체층(240)을 형성하는 식각 전 또는 식각 후, 즉, 상기 제2 형 반도체 형성층 또는 제2 형 반도체층 상 투명 전극 형성층 및 금속 전극 형성층을 형성한 후 이를 패터닝하여 금속 전극(260) 및 투명 전극(250)을 형성할 수 있다.In addition, as described above in the method of manufacturing the LED chip according to the exemplary embodiment of the present invention described with reference to FIGS. 6 to 15, the first type semiconductor forming layer, the active layer forming layer, and the second type from the
또한, 상기 응력 해소 영역(11b)을 다이싱하여 상기 실리콘 기판(11)을 분할함으로써 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)을 제조할 수 있다.In addition, by dicing the
도 19는 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법을 보여주는 단면도이다.19 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip according to still another embodiment of the present invention.
본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 도 2를 참조하여 설명한 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)을 제조하는 다른 실시 예일 수 있다. 이때, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 도 16 내지 도 18을 참조하여 설명한 본 발명의 다른 실시 예에 따른 발광 다이오드 칩 제조 방법과 비교하여 하기에서 상술하는 바와 같은 차이가 있을 뿐 다른 공정은 동일하므로 동일한 공정에 대한 설명은 생략한다.The method of manufacturing a light emitting diode chip according to another embodiment of the present invention may be another embodiment of manufacturing the light emitting
도 19를 참조하여 설명하면, 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법은 본 발명의 다른 실시 예에 따른 발광 다이오드 제조 방법과는 달리 제1 버퍼층(222)으로부터 제2 버퍼층(224)을 성장시키되, 상기 제1 버퍼층(222)으로부터 일정 높이만을 성장시켜, 이웃하는 다른 제1 버퍼층(222)으로부터 성장된 다른 제2 버퍼층(224)들과는 서로 접촉하지 않도록 성장시킨다는 점에서 차이가 있다. 즉, 상기 제2 버퍼층(224)들을 상기 요철 패턴(212)의 홈 내부에서 성장시키되, 상기 요철 패턴(212)의 홈 내부를 완전히 채우지 않도록 성장시켜, 상기 요철 패턴(212)의 제2 평면(218) 상에 구비된 제2 반사막(234)이 상기 제2 버퍼층(224)으로 완전히 덮이지 않는 형태로 성장되도록 상기 제2 버퍼층(224)들을 성장시킬 수 있다.Referring to FIG. 19, a light emitting diode chip manufacturing method according to another embodiment of the present invention is different from the light emitting diode manufacturing method according to another embodiment of the present invention from the
이어서, 상기 도 19에 도시된 바와 같이 상기 제2 버퍼층(224)들로부터 반도체 구조체층(240)의 제1 형 반도체층(242)을 형성할 수 있는 제1 형 반도체 형성층(42)을 성장시킬 수 있다. 이때, 상기 제1 형 반도체 형성층(42)은 상기 제1 반사막(232)과 제2 반사막(234)의 일부와 접촉하는 형태로 성장된다.Subsequently, as shown in FIG. 19, the first type
상기 제1 형 반도체층 형성층(42)을 성장시킨 후에는 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 칩 제조 방법에서 상술하는 바와 같이 상기 제1 형 반도체 형성층(42)으로부터, 활성층 형성층, 제2 형 반도체 형성층을 성장시킨 후, 이를 패터닝하여 제1 형 반도체층(242), 활성층(244) 및 제2 형 반도체층(246)을 포함하는 반도체 구조체층(240)을 형성할 수 있다. 그리고, 상기 반도체 구조체층(240) 상에 상기 금속 전극(260) 및 투명 전극(250)을 형성할 수 있다.After the first type semiconductor
또한, 상기 응력 해소 영역(11b)을 다이싱하여 상기 실리콘 기판(11)을 분할함으로써 본 발명의 다른 실시 예에 따른 발광 다이오드 칩(200)을 제조할 수 있다.In addition, by dicing the
이때, 도 19를 참조하여 설명한 본 발명의 또 다른 실시 예에 따른 발광 다이오드 칩 제조 방법으로 제조된 발광 다이오드 칩은 제1 형 반도체층(240)이 상기에서 상술한 바와 같이 제1 반사막(232)과 제2 반사막(234) 둘 다에 접촉하는 형태로 구비됨으로써 상기 제1 형 반도체층(242)과 실리콘 기판(210) 사이의 접촉 저항이 최소화됨으로써 상기 발광 다이오드 칩(200)은 Vf 특성이 우수, 즉 Vf 값이 낮은 발광 다이오드 칩을 제공하는 효과가 있다.In this case, in the light emitting diode chip manufactured by the method of manufacturing the LED chip according to another exemplary embodiment described with reference to FIG. 19, the first
한편, 도 19에서는 상기 제2 버퍼층(224)으로부터 상기 제1 형 반도체 형성층(42)이 성장되는 것으로 도시하고 있으나, 상기 제2 버퍼층(224)으로부터 제3 버퍼층(미도시)이 성장되고, 상기 제3 버퍼층(미도시)으로부터 상기 제1 형 반도체 형성층(42)을 성장시킬 수도 있다. 이때, 상기 제3 버퍼층(미도시)는 불순물이 고농도로 도핑되어 저저항인 것이 바람직하다.In FIG. 19, although the first type
한편, 도 4를 참조하여 설명한 본 발명의 일 실시 예에 따른 발광 다이오드 소자(1000)를 제조하는 방법을 간략하게 설명하면, 우선, 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에 발광 다이오드 칩 제조 방법 및 도 16 내지 도 18을 참조하여 설명한 본 발명의 다른 실시 예에 발광 다이오드 칩 제조 방법에 의해 제조된 발광 다이오드 칩(100, 200)들을 준비한다.Meanwhile, the method of manufacturing the
이어서, 일측 표면에서 타측 표면으로 각각 연장된 제1 전극(1110)과 제2 전극(1120)을 구비한 서브 마운트(1100)를 준비한다. 이때, 상기 서브 마운트(1100)의 일측 표면의 가장자리에 반사 구조체(1200)를 구비할 수 있다.Subsequently, a
이어서, 상기 발광 다이오드 칩(100, 200)을 상기 제1 전극(1110) 상에 실버 페이스트 등과 같이 도전성 접착제를 이용하여 접착하고, 상기 발광 다이오드 칩(100, 200)의 금속 전극(미도시)은 와이어(1400)을 이용하여 상기 제2 전극(1120)에 연결한 후, 상기 발광 다이오드 칩(100, 200)을 덮는 렌즈(1300)를 형성하여 상기 발광 다이오드 소자(1000)를 형성할 수 있다.Subsequently, the light emitting
또한, 도 5a 내지 도 5d를 참조하여 설명한 본 발명의 일 실시 예에 따른 패키화된 발광 다이오드 칩(2000)들은 도 6 내지 도 15를 참조하여 설명한 본 발명의 일 실시 예에 발광 다이오드 칩 제조 방법 및 도 16 내지 도 18을 참조하여 설명한 본 발명의 다른 실시 예에 발광 다이오드 칩 제조 방법을 이용할 수 있다. In addition, the packaged
즉, 상기 발광 다이오드 칩 제조 방법들에서 상기 실리콘 기판(110, 210)은 미리 비아홀(118)을 구비하고 있거나, 공정 중에 상기 비아홀(118)이 형성되는 점 및 상기 금속 전극(160)을 형성하는 대신 상기 제1 금속 전극(160')을 형성한다는 점에서 차이가 있다. 또한, 상기 제1 금속 전극(160')을 형성하기 이전에 상기 비아홀(118) 내부 표면 및 상기 투명 전극(150)의 일부 영역, 상기 반도체 구조체층(140)의 측면 및 상기 실리콘 기판(110)의 타측 표면의 일부 영역 상에 전극 절연층(180)을 형성한다는 점에서 차이가 있다.That is, in the LED chip manufacturing methods, the
그리고, 상기에서 상술한 바와 같은 상기 패키화된 발광 다이오드 칩(2000)을 제조한 후 상기 반도체 구조체층(140) 또는 상기 투명 전극(150) 상에 렌즈(2300)를 형성함으로써 도 5c에 도시된 패키지화된 발광 다이오드 칩(2000)을 제조할 수 있고, 제1 전극(2110) 및 제2 전극(2120)을 포함하는 서브 마운트(2100) 상에 발광 다이오드 칩을 실장한 후 상기 발광 다이오드 칩을 덮도록 렌즈를 형성함으로써 도 5d에 도시된 패키지화된 발광 다이오드 칩(2000)을 제조할 수 있다.5C is manufactured by manufacturing the packaged
이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.
100, 200 : 발광 다이오드 칩 110, 210 : 실리콘 기판
112, 212 : 요철 패턴 114, 214 : 경사면
116, 216 : 제1 평면 122, 222 : 제1 버퍼층
124, 224 : 제2 버퍼층 132, 232 : 제1 반사막
140, 240 : 반도체 구조체층 150, 250 : 투명 전극
160, 260 : 금속 전극 218 : 제2 평면
234 : 제2 반사막100, 200: light emitting
112, 212:
116 and 216:
124 and 224:
140 and 240: semiconductor structure layers 150 and 250: transparent electrode
160 and 260: metal electrode 218: second plane
234: second reflecting film
Claims (25)
상기 경사면 상에 구비된 제1 버퍼층; 및
상기 제1 버퍼층으로부터 성장하여 상기 실리콘 기판의 일측 표면 상에 구비되며, 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 포함하는 발광 다이오드 칩.
A silicon substrate including at least one uneven pattern including at least one inclined surface on one surface thereof;
A first buffer layer provided on the inclined surface; And
And a semiconductor structure layer grown on the first buffer layer and provided on one surface of the silicon substrate, the semiconductor structure layer including a first type semiconductor layer, an active layer, and a second type semiconductor layer.
The light emitting diode chip of claim 1, wherein one surface of the silicon substrate has a crystal direction (100).
The light emitting diode chip of claim 1, wherein the silicon substrate is a substrate doped with n-type impurities and has a resistivity value of 10 Ωcm or less.
The light emitting diode chip of claim 1, wherein the inclined surface of the silicon substrate has a crystal direction (111).
The light emitting diode chip of claim 1, wherein the uneven pattern further includes a first plane, the first plane extending from an upper end of the inclined surface.
The light emitting diode chip of claim 5, further comprising a first reflective film provided on the first plane.
The light emitting diode chip of claim 6, further comprising a second buffer layer between the semiconductor structure layer and the first buffer layer, wherein the second buffer layer covers the first buffer layer and covers only a predetermined region of the first reflective layer.
The light emitting diode chip of claim 1, wherein the uneven pattern further includes a second plane, the second plane extending from a lower end of the inclined surface.
The light emitting diode chip of claim 7, further comprising a second reflective film provided on the second plane.
상기 반도체 구조체층 상에 구비된 투명 전극; 및
상기 투명 전극 상에 구비된 금속 전극을 더 포함하는 발광 다이오드 칩.
The method of claim 1, wherein the light emitting diode chip
A transparent electrode provided on the semiconductor structure layer; And
The light emitting diode chip further comprises a metal electrode provided on the transparent electrode.
The light emitting diode chip of claim 1, wherein the uneven pattern has a truncated pyramid structure.
The light emitting diode chip of claim 12, wherein the truncated pyramid structure is a protruding truncated pyramid structure or a recessed truncated pyramid structure.
상기 실리콘 기판의 일정 영역을 관통하는 비아홀;
상기 투명 전극과 전기적으로 접촉하며 상기 비아홀을 통해 상기 실리콘 기판의 타측 표면 상까지 연장된 제1 금속 전극; 및
상기 실리콘 기판의 타측 표면 상에 위치하되, 상기 제1 금속 전극과 이격되어 구비된 제2 금속 전극을 더 포함하는 발광 다이오드 칩.
The method of claim 1, wherein the light emitting diode chip
A via hole penetrating a predetermined region of the silicon substrate;
A first metal electrode in electrical contact with the transparent electrode and extending through the via hole onto the other surface of the silicon substrate; And
And a second metal electrode positioned on the other surface of the silicon substrate and spaced apart from the first metal electrode.
상기 투명 전극과 접촉하여 복수 개의 브랜치부;
상기 실리콘 기판의 타측 표면 상에 구비된 콘택부; 및
상기 브랜치부들과 콘택부를 연결하는 커넥트부를 포함하는 발광 다이오드칩.
The method of claim 13, wherein the first metal electrode
A plurality of branch parts in contact with the transparent electrode;
A contact portion provided on the other surface of the silicon substrate; And
The light emitting diode chip comprising a connect portion for connecting the branch portion and the contact portion.
15. The method of claim 14, The light emitting diode chip is provided between the contact portion and the connecting portion of the silicon substrate and the first metal electrode electrode insulation to insulate between the contact portion and the connecting portion of the silicon substrate and the first metal electrode A light emitting diode chip further comprising a layer.
The light emitting diode chip of claim 13, wherein the light emitting diode chip further comprises a lens covering at least the transparent electrode.
상기 칩 영역 상의 일정 영역들을 오픈하는 복수 개의 개구부를 갖는 마스크 패턴을 상기 실리콘 기판의 일측 표면 상에 형성하는 단계;
상기 마스크 패턴을 마스크로 이용하여 상기 실리콘 기판을 이방성 식각하여 적어도 경사면을 포함하는 요철 패턴을 적어도 하나 형성하는 단계;
상기 경사면 상에 제1 버퍼층을 형성하는 단계;
상기 제1 버퍼층으로부터 성장한 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 형성하는 단계; 및
상기 응력 해소 영역을 분할하여 상기 칩 영역들을 개별의 발광 다이오드 칩들로 분할하는 단계를 포함하는 발광 다이오드 칩 제조 방법.
Preparing a silicon substrate in which a plurality of chip regions and a plurality of stress relief regions provided between the chip regions are defined;
Forming a mask pattern having a plurality of openings that open predetermined regions on the chip region, on one surface of the silicon substrate;
Anisotropically etching the silicon substrate using the mask pattern as a mask to form at least one uneven pattern including at least an inclined surface;
Forming a first buffer layer on the inclined surface;
Forming a semiconductor structure layer including a first type semiconductor layer, an active layer, and a second type semiconductor layer grown from the first buffer layer; And
Dividing the stress relief region to divide the chip regions into individual light emitting diode chips.
The method of claim 17, wherein the anisotropic etching comprises wet etching the silicon substrate with a wet etching solution.
The method of claim 17, wherein a surface of one side of the silicon substrate has a crystal direction of (100) and an inclined surface formed by the anisotropic etching has a crystal direction of (111).
상기 제1 버퍼층을 형성하는 단계는 상기 요철 패턴이 형성된 실리콘 기판 전면에 제1 버퍼 형성층을 형성한 후, 상기 제1 평면 상에 형성된 제1 버퍼 형성층을 제거하여 상기 경사면 상에 제1 버퍼층을 형성하는 단계인 발광 다이오드 칩 제조 방법.
The method of claim 17, wherein the forming of the uneven pattern further includes forming a first plane connected to the inclined surface.
The forming of the first buffer layer may include forming a first buffer forming layer on the entire surface of the silicon substrate on which the uneven pattern is formed, and then removing the first buffer forming layer formed on the first plane to form a first buffer layer on the inclined surface. Method of manufacturing a light emitting diode chip.
상기 제1 평면 상에 제1 반사막을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 20, after the forming of the first buffer layer and before the forming of the semiconductor structure layer,
The method of claim 1, further comprising forming a first reflective film on the first plane.
상기 요철 패턴을 형성하는 단계 이후, 상기 제1 버퍼층을 형성하는 단계 이전에,
상기 제1 평면 상에 제1 반사막을 형성하고, 상기 제2 평면 상에 제2 반사막을 형성하는 단계를 더 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 17, wherein the forming of the uneven pattern further includes forming a first plane and a second plane connected to the inclined surface.
After the step of forming the uneven pattern, before the step of forming the first buffer layer,
And forming a first reflective film on the first plane, and forming a second reflective film on the second plane.
상기 제1 버퍼층을 형성하는 단계는
상기 요철 패턴이 형성된 실리콘 기판 전면에 제1 버퍼 형성층을 형성한 후, 상기 제1 평면과 제2 평면 상에 형성된 제1 버퍼 형성층을 제거하여 상기 경사면 상에 제1 버퍼층을 형성하는 단계인 발광 다이오드 칩 제조 방법.
23. The method of claim 22,
Forming the first buffer layer
Forming a first buffer layer on the inclined surface by removing the first buffer formation layer formed on the first plane and the second plane after forming a first buffer formation layer on the entire silicon substrate on which the uneven pattern is formed. Chip manufacturing method.
상기 제1 버퍼층으로부터 성장하여 상기 실리콘 기판의 일측 표면 상에 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 순차적으로 성장시키는 단계; 및
상기 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 식각하여 상기 칩 영역 내에 상기 제1 형 반도체층, 활성층 및 제2 형 반도체층을 포함하는 반도체 구조체층을 형성하는 단계를 포함하는 발광 다이오드 칩 제조 방법.
The method of claim 17, wherein forming the semiconductor structure layer
Growing from the first buffer layer and sequentially growing a first type semiconductor forming layer, an active layer forming layer, and a second type semiconductor forming layer on one surface of the silicon substrate; And
Etching the first type semiconductor forming layer, the active layer forming layer, and the second type semiconductor forming layer to form a semiconductor structure layer including the first type semiconductor layer, the active layer, and the second type semiconductor layer in the chip region. Diode chip manufacturing method.
상기 실리콘 기판의 일측 표면 상에 상기 제1 형 반도체층을 형성하기 전에 상기 제1 버퍼층으로부터 성장시킨 제2 버퍼층을 형성한 후, 상기 제2 버퍼층으로부터 제1 형 반도체 형성층, 활성층 형성층 및 제2 형 반도체 형성층을 순차적으로 성장시키는 단계를 포함하는 발광 다이오드 칩 제조 방법.The method of claim 24, wherein forming the semiconductor structure layer is
After forming the second buffer layer grown from the first buffer layer before forming the first type semiconductor layer on one surface of the silicon substrate, the first type semiconductor forming layer, the active layer forming layer, and the second type from the second buffer layer Method of manufacturing a light emitting diode chip comprising the step of sequentially growing the semiconductor forming layer.
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|---|---|---|---|---|
| CN105140351A (en) * | 2015-07-03 | 2015-12-09 | 厦门市三安光电科技有限公司 | Light-emitting diode structure and manufacturing method thereof |
| US9748453B2 (en) | 2015-06-22 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor light emitting device having convex portion made with different materials |
| CN112652687A (en) * | 2020-12-22 | 2021-04-13 | 至芯半导体(杭州)有限公司 | Composite substrate and manufacturing method thereof |
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2011
- 2011-08-05 KR KR1020110077979A patent/KR20130015770A/en not_active Application Discontinuation
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