KR20130048703A - 박막 트랜지스터 및 그 제조 방법과, 박막 트랜지스터를 구비한 표시 장치, 스퍼터링 타깃재 - Google Patents

박막 트랜지스터 및 그 제조 방법과, 박막 트랜지스터를 구비한 표시 장치, 스퍼터링 타깃재 Download PDF

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다쯔야 도노기
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히타치 덴센 가부시키가이샤
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Abstract

박막 트랜지스터(TFT)의 배선에 Cu 합금을 이용하는 경우, 실리콘막으로 이루어지는 반도체층에 산화 처리를 행하면 TFT의 이동도의 저하가 생기고, 또한, 산화물 반도체막으로 이루어지는 반도체층에 Cu 합금을 접촉시켜 가열하면, 서브스레숄드 계수의 증가나 임계값 전압의 마이너스 시프트가 발생하여 TFT가 노멀리 온 동작으로 된다고 하는 문제가 있었다. 기판 위에, 게이트 절연막과, Si계 반도체층과, Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터로서, 상기 Cu 합금층은, Cu와 적어도 1종류의 첨가 원소를 포함하고, 상기 산화물막 중의 산소의 원자 농도의 깊이 분포가, 피크값은 40자％ 이상 66원자％ 이하이고, 또한, 상기 산소의 원자 농도의 피크값으로부터의 혹은 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면으로부터의 산소의 분포가 10원자％로 되는 거리를 상기 산화물막의 막 두께로 정의하였을 때, 상기 산화물막의 막 두께는 1.8㎚ 이하인 것을 특징으로 하는 박막 트랜지스터이다.

Description

박막 트랜지스터 및 그 제조 방법과, 박막 트랜지스터를 구비한 표시 장치, 스퍼터링 타깃재{THIN FILM TRANSISTOR, MANUFACTURING METHOD THEREFOR, AND DISPLAY APPARATUS HAVING THIN FILM TRANSISTOR, SPUTTERING TARGET MATERIAL}
본 발명은, 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를 이용한 액티브 매트릭스형의 표시 장치, 스퍼터링 타깃재에 관한 것이다.
최근, 박막 트랜지스터(TFT : Thin Film Transistor)를 화소 회로에 이용한 액티브 매트릭스형 표시 장치에서, 그 대형화, 화소의 고정밀화, 프레임 주파수의 배증에 의한 동화상 성능의 향상, 또한 민생용 3D 표시 장치의 화질 향상 등이 요구되고 있다. 한편, 표시 장치의 가격은 예상을 상회하는 페이스로 하락을 계속하고 있고, 에너지 자원이나 레어 메탈 등의 가격의 앙등 등 제조 코스트를 상승시키는 요인도 증대되고 있다. 따라서, 한층 더한 제조 코스트 저감을 위한 기술을 개발하는 것이 급선무로 되었다.
상술한 요구를 만족시키기 위해서, 예를 들면 액정 표시 장치(LCD : Liquid Crystal Displays)에서는, TFT의 반도체층을, 아몰퍼스 실리콘막으로부터 미결정 실리콘이나 다결정 실리콘 또는 산화물 반도체로 바꾸는 것, 또한, 그 배선 재료를, 알루미늄(Al) 또는 Al 합금으로부터 구리(Cu)로 바꾸는 시도가 있다. 미결정 실리콘이나 다결정 실리콘 또는 산화물 반도체는, 아몰퍼스 실리콘과 비교하여 높은 캐리어 이동도를 갖기 때문에, 구동 전압을 대폭 저감할 수 있어, 화소의 고정밀화, 소비 전력의 삭감이 가능하고, 또한 표시 장치의 주변부에 드라이버 회로를 형성하는 것이 가능하게 된다.
Cu 배선은 Al 배선보다도 전기 저항이 낮기 때문에, 배선에 전달되는 전기 신호가 지연되는 전파 지연 현상을 억제할 수 있어, 표시 장치의 한층 더한 대형화나 프레임 주파수의 증가에 의한 동화질의 향상이 가능하게 된다. 또한, Al 배선은, 힐록의 발생 억제와 투명 도전막과의 전기적 접속을 확보하기 위해서, Al막의 상하를 고가의 몰리브덴(Mo) 사이에 끼운 Mo/Al/Mo의 적층막 구조로 하는 것이 일반적이지만, Cu는 투명 도전막과의 직접 접속이 가능하기 때문에, 몰리브덴 절약화를 도모하는 것이 가능하다. 따라서, 제조 코스트를 저감할 수 있다.
또한, 유기 EL 표시 장치의 대형화와 화질 향상을 위해서는, 고이동도의 반도체층을 적용하는 것 외에, Al 배선보다도 저저항의 배선 재료가 요구된다. 유기 EL 표시 장치의 화소 회로에 설치되는 구동 트랜지스터는, 포화 영역을 이용하여 유기 EL층에 흐르는 전류를 제어하여, 그 휘도를 조정하지만, 표시 장치의 대형화에 수반하여 배선 저항에 의한 전압 강하의 영향을 무시할 수 없게 되면, 상정된 전압이 구동 트랜지스터에 공급되지 않아 포화 영역에서의 구동이 불가능하게 되고, 그 결과, 휘도 불균일의 원인으로 된다. 따라서, 표시 품위 향상을 위해서 Cu 배선의 적용이 검토되고 있다.
그러나, Cu 배선을 TFT에 적용할 때에는 이하의 문제가 존재한다. Cu는 글래스 기판이나 반도체층과의 밀착성이 나쁘다. 또한, Cu가 반도체층과 접한 경우, 배선 형성 후의 제조 공정에서 가해지는 열에 의해, 반도체층 내부에 Cu가 확산되어 TFT 특성을 열화시켜, 표시 품위를 저하시킨다. 이와 같은 밀착성 및 확산 배리어성 문제의 대처로서, 기초막과 Cu막 사이에 Mo나 Mo 합금을 형성하는 방법이 있다. 그러나, 상술한 바와 같이 Mo는 고가이며, 또한, 전기 화학적 성질이 상이한 금속의 적층 구조는 에칭을 곤란하게 하기 때문에, 제조 코스트가 증대된다.
따라서, 열공정을 이용하여, 자기(自己)의 첨가 원소를 계면에 석출시켜, 밀착성 및 확산 배리어성이 우수한 첨가 원소 산화물막을 형성시키는 Cu 합금을 채용하는 방법이 제안되어 있다. 여기서 열공정은, CVD(Chemical Vapor Deposition) 공정이나 액정 표시 장치에서의 배향막 소성 공정, 산화물 반도체막의 큐어를 위한 어닐링 처리 등, 배선 형성 후에 박막 트랜지스터 기판이 경험하는 온도를 상정하고 있다. 첨가 원소 산화물막의 자기 형성에는, Cu 합금과 그것에 접하는 막의 계면에 필요 충분한 산소 원자가 미리 존재할 필요가 있다.
하기 특허문헌 1에서는 CuMn 합금을 추천하고, TFT의 소스ㆍ드레인(SD : Source Drain) 전극에 Cu 합금을 적용하는 방법으로서, 예를 들면, Cu 합금의 성막 전에 산소 플라즈마 처리를 행하여, 실리콘막 상층을 개질시켜 일시적으로 산화실리콘층 SiOx를 형성하고, 첨가 원소 산화물막의 형성에 필요한 산소를 부여하는 방법을 제안하고 있다.
또한, 하기 특허문헌 2에서는, Cu 합금을 산화물 반도체에 적용하는 방법을 개시하고 있다. 산화물 반도체막은, 첨가 원소 산화물막의 자기 형성에 필요한 산소를 미리 함유하고 있다.
[특허문헌 1] 일본 특허 출원 공개 제2008-282887호 공보 [특허문헌 2] 일본 특허 출원 공개 제2011-91364호 공보
그러나, 특허문헌 1과 같이, 배선에 Cu 합금을 이용하는 경우, 실리콘막으로 이루어지는 반도체층에 산소 플라즈마에 의한 산화 처리를 행하면, 산소 플라즈마 처리에 기인하는 데미지가 실리콘막으로 이루어지는 반도체층에 도입되어, TFT의 이동도의 저하가 생기는 등의 문제가 있다.
또한, 특허문헌 2와 같이, 배선에 Cu 합금을 이용하는 경우, 산화물 반도체막으로 이루어지는 반도체층에 Cu 합금을 접촉시켜 가열하면, 서브스레숄드 계수의 증가나 임계값 전압의 마이너스 방향으로의 시프트가 발생하여, TFT가 노멀리 온 동작으로 되는 등의 문제가 있다.
본 발명은, 배선에 Cu 합금을 이용하는 TFT의 전기 특성값의 저하를 억제하는 것을 목적으로 한다.
본 발명의 일 관점에 따르면, 기판 위에, 기판측으로부터 순서대로, 게이트 절연막과, Si계 반도체층과, Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터로서, 상기 Cu 합금층은, Cu와 적어도 1종류의 첨가 원소를 포함하고, 상기 산화물막 중의 산소의 원자 농도의 깊이 분포가, 피크값은 40원자％ 이상 66원자％ 이하이고, 또한, 상기 산소의 원자 농도의 피크값으로부터의 혹은 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면으로부터의 산소의 분포가 10원자％로 되는 거리를 상기 산화물막의 막 두께로 정의하였을 때, 상기 산화물막의 막 두께는 1.8㎚ 이하인 것을 특징으로 하는 박막 트랜지스터가 제공된다.
여기서, 상기 Si계 반도체층과, 상기 Cu 합금층을 갖는 소스/드레인 전극의 계면에 형성되는 상기 산화물막은, 밀착성 및 확산 배리어성이 우수하고, 또한, 저전기 저항의 산화물막 산화실리콘막에 의해 형성되어 있는 자기형 성막이다. 이때, 게이트 절연막 바로 위의 극박산화막에서도 마찬가지로 밀착성 및 확산 배리어성이 우수한 산화물막을 자기 형성하기 때문에, 소스 전극 및 드레인 전극의 막 박리는 일어나기 어렵다. 또한, Si 반도체층으로 Cu 원자의 확산이 억제되어 있는 것, 소스 전극 및 드레인 전극과 Si 반도체층의 계면 부근에 기생 저항으로서 기능하는 산화실리콘막이 없는 것이 시사된다(이동도의 저하, 즉 온 전류의 저하가 관찰되지 않는다).
또한, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 15원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.6㎚ 이하이고, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 20원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.4㎚ 이하이고, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 25원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.2㎚ 이하이도록 하면 된다.
또한, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에서, 상기 소스 전극 및 드레인 전극의 구성 재료가 상기 Si계 반도체층으로 확산되고 있는 개소의 선밀도가, 거리 480㎚당 평균 7개 이하인 것이 바람직하다.
환언하면, 상기 소스 전극 및 드레인 전극의 구성 재료가 상기 Si 반도체층으로 확산되고 있는 개소의 면밀도 7×7개/480×480㎚2 이하(212.6개/㎛2 이하)이면, 밀착성을 확보할 수 있는 것을 알 수 있다.
본 발명의 다른 관점에 따르면, 기판 위에, 기판측으로부터 순서대로, 게이트 절연막과, Si계 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터로서, 상기 기판 위에, 게이트 전극 구조를 형성하고, 그 위에 게이트 절연막을 퇴적한 후에, 상기 게이트 절연막 위에 상기 Si계 반도체막을 퇴적하는 스텝과, 플라즈마 산화법에 의해 상기 Si계 반도체층의 표면에 극박산화막을 형성하는 스텝과, 상기 Cu 합금층을 갖는 소스/드레인 전극을 형성하는 스텝을 갖고, 상기 산화물막은, 플라즈마 산화법에 의해 형성되며, 상기 플라즈마 산화법에서의 RF 파워 밀도는 0.22～0.67W/㎠ 이하이고, 또한, 처리 시간은 60초 이상 240초 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공된다.
또한, 기판 위에, 기판측으로부터 순서대로, 게이트 절연막과, Si계 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터로서, 상기 기판 위에, 게이트 전극 구조를 형성하고, 그 위에 게이트 절연막을 퇴적한 후에, 상기 게이트 절연막 위에 상기 Si계 반도체막을 퇴적하는 스텝과, 플라즈마 산화법에 의해 상기 Si계 반도체층의 표면에 극박산화막을 형성하는 스텝과, 상기 Cu 합금층을 갖는 소스/드레인 전극을 형성하는 스텝을 갖고, 상기 산화물막은, 플라즈마 산화법에 의해 형성되고, 상기 플라즈마 산화법에서의 RF 파워 밀도와 상기 처리 시간의 곱의 값이, 26.4～52.8Wㆍsec/㎠인 것을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공된다.
또한, 본 발명은, 기판 위에, 기판측으로부터 순서대로, 산화물막을 갖는 게이트 절연막과, 산화물 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층의 계면에 형성되는 산화물막과, 전체를 보호하는 보호막을 구비한 박막 트랜지스터로서, 상기 산화물막에서, 상기 소스 전극 및 드레인 전극 중의 첨가 원소 및 산소의 원자 농도는 피크를 갖고, 산소의 피크값이 첨가 원소의 피크값보다 큰 것을 특징으로 하는 박막 트랜지스터이다.
상기 보호막의 형성 온도에서, 상기 소스 전극 및 드레인 전극 하층에 있는 상기 Cu 중의 Cu 원자와 첨가 원소가 계면에 석출되어, 상기 산화물 반도체층 위에 사전에 형성한 절연막과 화합하여, 상기 산화물 반도체층으로부터의 산소의 확산을 억제한다. 즉, Cu 합금의 성막 전에 산화물 반도체막에 산화 처리를 실시하여, 그 표면을 일시적으로 절연체로 개질함으로써, Cu 합금을 성막하고 열을 수반하는 처리에 의해 첨가 원소가 확산되어 첨가 원소 산화물막을 형성해도, Cu 합금과 산화물 반도체막의 계면에는 필요 충분한 산소가 존재하기 때문에, 산화물 반도체막의 심부로부터의 산소의 확산은 생기지 않는다. 또한, 산소의 원자 농도의 피크값이 첨가 원소의 피크값보다 크기 때문에, TFT의 전류 상승 특성이 양호하여, 산화물 반도체 TFT에의 상기 Cu 합금의 배선 적용이 가능하게 된다.
또한, 산소가 화합하여 저전기 저항의 산화물막이 자기 형성되기 때문에, 상기 소스 전극 및 드레인 전극과, 상기 산화물 반도체층과의 밀착성 및 확산 배리어성이 좋아진다. 따라서, 상기 박막 트랜지스터에 의하면, 산화물 반도체층으로부터의 산소의 확산을 억제하여, 산화물 반도체 TFT에의 Cu 합금의 배선 적용이 가능하게 된다.
또한, 게이트 절연막 바로 위의 극박의 상기 산화막에서도 밀착성 및 확산 배리어성이 우수한 산화물막을 자기 형성하기 때문에, 소스 전극 및 드레인 전극의 막 박리는 생기기 어렵다.
또한, 상기에서, 상기 소스 전극 및 드레인 전극 중의 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜이, 상기 산화물 반도체층을 구성하는 적어도 1개의 원소의 평형 산소 포텐셜보다 작은 것을 특징으로 한다.
상기 보호막의 일부는 질화실리콘막으로 이루어져 있어도 된다.
보호막의 적어도 일부를 질화실리콘막으로 형성함으로써, 산화물 반도체층으로 수소의 확산이 생겨 전기 특성의 저하를 일으키는 경우가 있지만, 산화물 반도체층의 상층의 절연막이 이것을 환원하여 억제하여, 산화물 반도체막으로의 수소의 확산을 방지한다.
본 발명의 다른 관점에 따르면, 기판 위에, 기판측으로부터 순서대로, 산화물막을 갖는 게이트 절연막과, 산화물 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층의 계면에 형성되는 산화물막과, 전체를 보호하는 보호막을 구비한 박막 트랜지스터의 제조 방법으로서, 상기 보호막을 형성하는 스텝에서, 상기 산화물막에서, 상기 소스 전극 및 드레인 전극 중의 첨가 원소 및 산소의 원자 농도는 피크를 갖고, 산소의 피크값이 첨가 원소의 피크값보다 커지는 조건으로 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법이 제공된다.
상기 보호막의 형성 온도에서, 상기 소스 전극 및 드레인 전극 하층에 있는 상기 Cu 중의 Cu 원자와 첨가 원소가 계면에 석출되어, 상기 산화물 반도체층 위에 사전에 형성한 절연막과 화합하여, 상기 산화물 반도체층으로부터의 산소의 확산을 억제한다. 즉, Cu 합금의 성막 전에 산화물 반도체막에 산화 처리를 실시하여, 그 표면을 일시적으로 절연체로 개질함으로써, Cu 합금을 성막하고 열을 수반하는 처리에 의해 첨가 원소가 확산되어 첨가 원소 산화물막을 형성해도, Cu 합금과 산화물 반도체막의 계면에는 필요 충분한 산소가 존재하기 때문에, 산화물 반도체막의 심부로부터의 산소의 확산은 생기지 않는다.
또한, 본 발명은, 상기 중 어느 하나에 기재된 박막 트랜지스터를 이용한 표시 장치이어도 된다.
본 발명의 TFT에 의하면, TFT의 전기 특성값의 저하를 발생시키지 않고 Cu 합금의 배선 적용을 실현하는 것이 가능하게 된다.
도 1은 이동도에 관한 요인 효과도.
도 2는 규격화 이동도와 RF 파워 밀도ㆍ처리 시간의 곱의 대응을 도시하는 도면.
도 3은 TEM-EELS 분석으로부터 명백해진 원소 조성 분포의 도면.
도 4는 표 1의 No.4 및 No.13의 Si 반도체측의 산소의 깊이 분포를 도시하는 도면.
도 5는 표 1의 No.4 및 No.13의 산소의 EELS 스펙트럼 분석의 결과를 도시하는 도면.
도 6a는 TEM에 의한 계면 관찰의 모습을 도시한 도면.
도 6b는 TEM에 의한 계면 관찰의 모습을 도시한 도면.
도 6c는 TEM에 의한 계면 관찰의 모습을 도시한 도면.
도 6d는 TEM에 의한 계면 관찰의 모습을 도시한 도면.
도 7은 산화물 반도체 TFT의 산소와 첨가 원소의 원자 농도의 분포를 도시하는 도면.
도 8은 실시예 1의 박막 트랜지스터의 제조 공정을 도시하는 단면도.
도 9는 표 1의 No.4, No.13, 및 종래 기술의 TFT의 전달 특성을 도시하는 도면.
도 10은 실시예 2의 박막 트랜지스터의 제조 공정을 도시하는 단면도.
도 11은 실시예 2와 종래 기술의 TFT의 전달 특성을 도시하는 도면.
도 12는 실시예 3의 액정 표시 장치의 박막 트랜지스터 기판의 화소 구성예를 도시하는 도면.
도 13은 실시예 3의 액정 표시 장치의 구성예를 도시하는 단면도.
이하, 본 발명의 실시 형태에 따른 TFT의 제조 방법과 구조 및 그것을 표시 장치에 적용하는 경우의 기술에 대하여, 도면을 참조하면서 상세하게 설명한다.
우선, 상세한 실시예의 설명에 앞서서, 배선에 Cu 합금을 이용한 TFT에서, 전기 특성값의 저하가 생기는 이유와 그 개선 방법에 대하여, 반도체층이 주로서 실리콘막인 경우와, 산화물 반도체막인 경우로 나누어 설명한다. 구조의 예는, 실시예 1에서 설명한다.
<반도체층이 실리콘막인 경우>
반도체층이 실리콘막이며, SD 전극 배선에 Cu 합금을 적용하는 경우, 실리콘막은 첨가 원소 산화물막의 자기 형성에 필요한 산소를 충분히 포함하고 있지 않기 때문에, Cu 합금의 성막 전에 미리 산화 처리를 행하여, 실리콘막 상층(표층)을 개질시켜 일시적으로 산화실리콘막(SiOx)을 형성한다. 특허문헌 1에 기재된 방법과 마찬가지의 방법에 의해 TFT를 제작하고 전기 특성을 평가하였지만, 그 이동도는 종래 배선의 Mo를 적용한 TFT보다 대폭 저하되어 있었다. 이 이동도의 저하는 온 전류의 저하를 초래하여, 구동 전압의 상승을 야기한다고 하는 문제가 있다.
따라서, 이 이동도 저하의 요인을 결정하기 위해서, 「산화 처리의 강도」, 「첨가 원소량」, 「Cu 합금의 막 두께」의 3개의 제어 인자로부터 L9 직교표를 제작하고, 이동도 저하의 주요인을 조사하였다. 산화 처리의 강도는, 산소 플라즈마 처리의 RF 파워 밀도로 조정하고, Cu 중의 첨가 원소로서 망간(Mn)을 이용하였다. 각 수준은, RF 파워 밀도는 0.22, 0.44, 0.89W/㎠이고, Cu 합금 중의 Mn 농도는, 2, 4, 10원자％로 하고, 그리고, Cu 합금의 막 두께는 17, 33, 50㎚로 하였다.
평가한 소자의 사이즈는, 채널 길이(L)가 10㎛ 및 채널 폭(W)이 100㎛이고, 이동도는 소스ㆍ드레인 전압(Vds)이 10V의 포화 영역으로부터 산출하였다. 이 소자 사이즈를 선택한 이유는, 실제로 표시 장치에 적용되는 사이즈에 가깝고, 또한, 채널 길이 L이 1～100㎛에서 기생 저항의 영향을 명확하게 관측할 수 있기 때문이다.
또한, 이동도는 종래 배선의 Mo를 적용한 TFT의 이동도의 값으로 규격화하고, 동일 값의 경우를 1.0으로 하였다.
도 1은 이동도의 요인 효과도이다. 그 결과, 상이한 파라미터(A1～A3, B1～B3, C1～C3)에 의해, 규격화 이동도가 크게 변동되는 요인, 즉, 산화 처리의 강도가 이동도 저하의 주요인이며, 즉, 실리콘막 중의 산소의 깊이 분포가 중요한 것이 판명되었다.
따라서, 산소의 깊이 분포와 TFT의 이동도의 대응을 조사하고, 이동도 저하가 생기지 않는 최적의 산소의 깊이 분포를 구하였다. 산소 플라즈마 처리의 RF 파워 밀도 및 처리 시간을 조정하여, 산소의 깊이 분포를 조정하였다. TFT의 상세한 제조 방법은, 이하의 실시예 1의 란에서 설명한다. 상술과 동일한 이유로, 평가 소자의 사이즈는, 채널 길이(L)가 10㎛ 및 채널 폭(W)이 100㎛이다. 또한, Cu 합금 배선을 적용한 TFT의 이동도는, 종래 배선의 Mo를 적용한 TFT의 이동도값으로 규격화하고, 동일 값의 경우를 1.0으로 하였다. 또한, 산화 처리의 강도를 나타내는 지표로서, RF 파워 밀도와 처리 시간의 곱을 정하고, 그 값과 규격화 이동도의 대응을 구하였다. 또한, 종래 배선의 Mo를 적용한 TFT의 이동도보다 큰 경우를 ○, 대략 동등한 경우를 △, 명확한 저하(열화)가 보이는 경우를 ×로 판정하였다. 표 1에 그들의 결과를 나타낸다.
Figure pat00001
표 1을 보면, 이동도는, 주로 RF 파워 밀도에 크게 의존하고, RF 파워 밀도가 커질수록 저하되는 것을 알 수 있었다. 이것은, RF 파워 밀도의 증가에 수반하여, 산화종의 주입이 강해져, 산소 원자가 실리콘 반도체막의 깊숙히까지 도입되고, 그 결과, 첨가 원소 산화물막에 화합하지 않고 반도체층측에서 잔존한 산화실리콘막이 기생 저항으로 되기 때문으로 추측된다. 또한, No.5의 RF 파워 밀도가 0.44W/㎠이고 처리 시간이 120초일 때에, 비로소 종래 배선의 TFT보다 이동도가 저하되는 것을 알 수 있었다.
따라서, 예를 들면, 짧은 처리 시간에서 막질의 변동이 비교적 작고 이동도 저하가 생기지 않는 최적의 산소의 깊이 분포는, No.4의 RF 파워 밀도가 0.44W/㎠, 처리 시간이 60초에서 실현된다. No.7의 RF 파워 밀도가 0.67W/㎠, 처리 시간이 60초에서도, 종래 배선보다 우수한 이동도를 얻었지만, No.8의 처리 시간이 120초의 이동도에서 명확한 저하가 보이기 때문에, 공정 여유도를 고려하면 No.4쪽이 바람직하다.
도 2는 표 1의 규격화 이동도와 RF 파워 밀도ㆍ처리 시간의 곱의 대응을 도시한 도면이다. 도 2에 도시한 바와 같이, 규격화 이동도는, RF 파워 밀도와 처리 시간의 곱의 값에 의존하는 것을 알 수 있었다. 그리고, RF 파워 밀도와 처리 시간의 곱의 값이 52.8Wㆍsec/㎠ 이하에서, 종래 배선과 동등 이상의 이동도를 얻을 수 있는 것을 알 수 있었다. 변동을 고려하면, 60Wㆍsec/㎠ 이하인 것이 바람직하고, 50Wㆍsec/㎠이면, 보다 바람직한 것을 알 수 있다.
따라서, 다음으로, 산소의 깊이 분포와 그 화학적 결합 상태를, 투과형 전자현미경 전자 에너지 손실 분광법(TEM-EELS : Transmission Electron Microscopy and Electron Energy Loss Spectroscopy)에 의해 비교 조사하였다. 비교에 이용한 샘플은, 표 1의 No.1, No.4, No.13이고, 참고를 위해서 Cu 원자가 실리콘 반도체막의 깊숙히까지 확산된 샘플도 아울러 나타냈다. 우선, 도 3에 TEM-EELS 분석으로부터 명백해진 원소 조성 분포를 도시한다((a)의 Cu 확산 있음).
여기서, Cu 합금층과 Si 반도체층의 오믹 컨택트를 취하기 위해서 도입되는 인(P)은, EELS 분석에서는 검출할 수 없기 때문에, 에너지 분산형 X선 분석법(EDX : Energy Dispersive X-ray spectroscopy)을 이용하고, EELS 분석의 결과에 합하여 나타내고 있다.
도 3의 (a)에 도시한 바와 같이, Cu 원자가 실리콘 반도체막의 깊숙히까지 확산된 샘플에서는, 산소 원자의 피크값이 30원자％ 정도로 낮고, 도 3의 (b), (c), (d)에서 도시한 Cu 원자의 확산을 억제하고 있는 개소에서의 표 1의 No.1, No.4, No.13의 샘플의 피크값은 40원자％ 이상이었다. 도 3의 (d)의 표 1의 No.13에서는, 전기적 특성이 명백하게 열화되어 있다. 도 3의 (b), 도 3의 (c)의 표 1의 No.1, 표 1의 No.4에서는, 전기적 특성은 양호하고, 또한, Si 반도체막의 계면에서 산소 원자가 40원자％, 58％이고, 이들 산소 농도에서는, 양호한 값이 얻어지고 있다.
따라서, Si 반도체층으로의 Cu 원자의 확산 억제에는, Cu 합금층과 Si 반도체막의 계면에서 산소 원자가 40원자％ 이상 66원자％ 이하인 것이 필요하다. 또한, 66원자％는, 그 이상 산소를 부여할 수 없는 이산화실리콘막(SiO2)의 형태로부터 유래하는 값이다.
다음으로, 이동도의 관점에서, Si 반도체층측에서의 산소의 깊이 분포 및 그 화학적 결합 상태를 비교하였다. 도 4는 우수한 이동도를 갖는 표 1의 No.4와 이동도의 저하가 관측된 No.13의 Si 반도체측의 산소의 깊이 분포를 도시하는 도면이다.
도 4에 도시한 바와 같이, 산소의 피크값은, Cu 합금과 Si 반도체층의 대략 계면에 존재하기 때문에, 도면의 횡축은 피크 위치로부터 Si 반도체층측으로의 거리로 하였다. 규격화 이동도가 0.62 정도로 낮아지게 된 No.13의 샘플의 산소의 깊이 분포는, 도 4에 도시한 바와 같이, 종래 배선보다 이동도가 높은 No.4의 그것보다 분명히 깊은 위치(1～3㎚ 정도)까지, 높은 값을 나타내고 있다. 따라서, 상술한 추측대로, Si 반도체막의 계면에서 산소 원자가 40원자％ 이상 66원자％ 이하의 범위에 들어가 있는 No.13에서의 이동도 저하의 요인은, Si 반도체층측에서 잔존한 산화실리콘막이 기생 저항으로 되기 때문인 것을 알 수 있었다. 여기서 도 4의, Si 반도체층의 심부(3.0㎚ 이상)에서 검출되는 수원자％의 산소는 백그라운드의 제거 방법에 의해 생긴 아티팩트이다. 이것을 근거로 하여, 이동도 저하가 생기지 않는 산소의 깊이 분포 정도를 규정하면, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 10원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.8㎚ 이하로 하면 되는 것을 알 수 있다. 또한, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 15원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.6㎚ 이하, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 20원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.4㎚ 이하, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 25원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.2㎚ 이하로 하면 되는 것을 알 수 있다.
또한, 산소의 화학 결합 상태로부터도, 표 1의 No.4(도 5의 (a))와 No.13(도 5의 (b))의 비교를 행하였다. 도 5는 실리콘의 EELS 스펙트럼 분석의 결과를 도시하는 도면이다. 횡축은 에너지 손실, 종축은 흡수 강도이다. 빔의 스폿 사이즈는 0.7㎚φ이다. No.4의 샘플에서는, 산화실리콘막(SiOx)을 시사하는 에너지 손실 110eV 부근의 피크가, 산소의 깊이 분포의 피크값의 부근, 즉 Cu 합금층과 Si 반도체층의 계면(C)에서만 약하게 보이지만, No.13의 샘플에서는, Cu 합금층과 Si 반도체층의 계면으로부터 1㎚ 떨어진 장소에서도 확실하게 관찰되었다(C 및 D). 이것으로부터도, 이동도 저하의 요인은 Si 반도체층측에서 잔존한 산화실리콘막인 것을 알 수 있었다.
도 6a로부터 도 6d까지는, 표 1의 소자의 계면을 TEM으로 관찰한 결과를 도시하는 도면이다. 관찰한 소자는, 도 6a로부터 도 6d를 향하여, 표 1의 No.1, No.3, No.4, No.13의 4개의 소자이다.
소자 No.1에서는, 이동도의 값에 문제(값의 저하)는 없었지만, 소자를 제작하고 나서 수개월 후에 Cu 배선의 막의 박리가 발생하였다. 도 6a의 (a)는 200,000배, 도 6a의 (b)는 500,000배의 배율이다. 이하, 도 6b로부터 도 6d까지에서도 마찬가지이다.
도 6a에 도시한 바와 같이, No.1의 소자에서는 확산 개수(확산 개소수)의 선밀도가 12개/480㎚로, 다른 소자에 비해 많다. 이와 같이, 확산부가 많은 경우, 확산부로부터 생기는 응력이 증대되어 막 박리가 발생하기 때문에, 제품으로서 이용하는 것이 곤란해진다. 따라서, 수개월 이상의 장기간에 걸치는 밀착성의 확보를 행하기 위해서는, 확산 개소의 개수를 가능한 한 작게 할 필요가 있다. 표 1의 No.1 이외의 14소자에서는, 막 박리는 일체 일어나지 않았다. 따라서, 밀착성의 확보에는, RF 파워 밀도와 처리 시간의 곱의 값을, 26.4Wㆍsec/㎠ 이상으로 할 필요가 있는 것을 알 수 있었다. 또한, 도 6b, 도 6c의 결과로부터, 밀착성의 확보에는, 확산 개수의 선밀도가 7개/480㎚ 이하로 되면 되는 것을 알 수 있다. 또한, Cu 합금층과 반도체층은, 막질의 2차원적인 이방성이 없기 때문에, 확산 개수의 면밀도로 말하면, 7×7개/480×480㎚2 이하이면, 밀착성을 확보할 수 있는 것을 알 수 있다. 도 6d의 No.13의 소자에서는, 확산 개소가 0이지만, 상술한 바와 같이 이동도의 명백한 저하가 보이기 때문에, 제품에 이용할 수는 없다.
이상의 결과로부터, 본 실시 형태에 따르면, 반도체층은 주로 실리콘막이며, 산화물막 중의 산소의 원자 농도의 깊이 분포가, 피크값은 40원자％ 이상 66원자％ 이하이고, 또한, 산소의 원자 농도의 피크값으로부터의 혹은 상기 소스 전극 및 드레인 전극과 상기 반도체층의 계면으로부터의 산소의 분포가 10원자％로 되는 거리를 산화실리콘막 두께로 정의하였을 때, 상기 산화실리콘막 두께는 1.8㎚ 이하, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 15원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.6㎚ 이하, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 20원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.4㎚ 이하, 피크값으로부터 혹은 Cu 합금층과 Si 반도체층의 계면으로부터 산소의 분포가 25원자％로 되는 거리를 산화실리콘막 두께로 정의한 경우, 그 막 두께는 1.2㎚ 이하로 하면 되는 것을 알 수 있다.
또한, 산화물막을 형성하기 위한 산화 처리는 플라즈마 산화법인 경우에, 플라즈마 산화법의 RF 파워 밀도는, 0.22 이상 0.67W/㎠ 이하이고, 또한, 처리 시간은 60초 이상 240초 이하이거나, 또는, RF 파워 밀도와 상기 처리 시간의 곱의 값이 26.4Wㆍsec/㎠ 이상 52.8Wㆍsec/㎠ 이하인 것이 바람직하고, 또한, 소스 전극 및 드레인 전극과 상기 반도체층의 계면에서, 소스 전극 및 드레인 전극의 구성 재료가 상기 반도체층으로 확산되고 있는 개소의 선밀도가, 거리 480㎚당 평균 7개 이하인 것이 바람직하다.
상기 조건을 충족시킴으로써, 전기 특성과 신뢰성이 우수한 Cu 합금 배선 적용의 박막 트랜지스터 기판을 제작할 수 있는 것을 알 수 있다.
<반도체층이 산화물 반도체막인 경우>
다음으로, 반도체층이 산화물 반도체막인 경우에 대하여 설명한다. 반도체층이 산화물 반도체막이고 SD 전극 배선에 Cu 합금을 적용하는 경우, 원소 첨가 산화물막은 Cu 합금 중의 첨가 원소가 산화물 반도체 중의 산소를 빼앗음으로써 형성된다. 그 때문에, Cu 합금 중의 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜은, 산화물 반도체층을 구성하는 적어도 1개의 원소의 그것보다 작은 값을 취한다. 이때, 산소를 빼앗긴 계면 근방의 산화물 반도체막 중에서는 자유 전자수가 증가하여, 금속적 성질을 갖는 n+ 산화물 반도체막으로 개질된다. 그것에 의해 첨가 원소 산화물막과 산화물 반도체 사이에 본래 존재하는 캐리어의 주입 장벽이 저하되어, 이동도가 높아진다고 하는 이점이 있다.
그러나, Cu 합금 중의 첨가 원소가 산화물 반도체 중으로부터 산소를 빼앗으면, 그것을 보충하도록 반도체층으로부터 Cu 합금막을 향하여 산소의 외부 확산이 발생하여, 산화물 반도체막 중에 산소 결함이 증가하여 자유 전자수가 증가한다. 이에 의해 임계값 전압의 마이너스 시프트나 서브스레숄드 계수의 상승이 발생하여, 전류의 상승 특성이 나빠진다.
또한, 원래, Si 반도체 등에 비해 자유 전자수가 많은 산화물 반도체는, 게이트 전압이 0V라도 큰 전류값을 갖는 노멀리 온(디플리션) 동작하는 경향이 있고, 첨가 원소 산화물막과 산화물 반도체의 캐리어의 주입 장벽이 저하되면, 이 본래의 특성이 여실히 나타난다. 노멀리 온 동작하는 TFT는, 회로 설계가 어렵고, 예를 들면, 패널 주변부에 설치하는 드라이버 회로나 화소의 스위치 트랜지스터에의 적용이 곤란해진다. 따라서, n+ 산화물 반도체막을 발생시키지 않고, 첨가 원소 산화물막과 산화물 반도체의 캐리어의 주입 장벽을 유지한 쪽이, 노멀리 오프(인핸스먼트) 동작으로 되어, 회로 설계가 쉬워진다.
이상의 관점에서, 반도체층이 산화물 반도체막인 경우에 있어서, 임계값 전압의 마이너스 시프트나 서브스레숄드 계수의 상승 및 노멀리 온 동작을 발생시키지 않고 Cu 합금을 배선에 이용하기 위해서는, 산화물 반도체막으로부터 Cu 합금층으로의 산소의 확산을 억제하는 것이 요구된다. 그 방법은, Cu 합금의 성막 전에 산화물 반도체막에 산화 처리를 실시하여, 그 표면을 일시적으로 절연체로 개질한다. 이에 의해, Cu 합금을 성막하고 열을 수반하는 처리에 의해 첨가 원소가 확산되어 첨가 원소 산화물막을 형성해도, Cu 합금과 산화물 반도체막의 계면에는 필요 충분한 산소가 존재하기 때문에, 산화물 반도체막의 심부로부터의 산소의 확산은 생기지 않는다.
도 7은 Cu 합금/산화물막(예를 들면, MnOx)/산화물 반도체층에서의, 첨가 원소를, 예를 들면 Mn으로 한 경우의, 첨가 원소와 산소의 농도 분포를 도시한 도면이고, 도 7의 (b)는 종래의 특허문헌 2에 기재된 예를 도시하는 도면이며, 도 7의 (a)는 본 실시 형태에 따른 예를 도시하는 도면이다. 여기서, 도 7의 (a)에 도시한 바와 같이, 산소의 농도의 피크값이, 첨가 원소의 농도의 피크값보다도 높은 것이 필요하다. 그렇게 함으로써, 상기한 바와 같이, Cu 합금과 산화물 반도체막의 계면에는 필요 충분한 산소가 존재하기 때문에, 산화물 반도체막의 심부로부터의 산소의 확산은 생기지 않는다.
최종적인 형태로서, 도 7의 (b)와 같이, 산소의 농도의 피크값이, 첨가 원소의 농도의 피크값보다도 낮은 경우에는, 산소의 확산이 Cu 합금층에까지 미치게 되는 것을 알 수 있다. 한편, 도 7의 (a)에 도시한 바와 같이, 산소의 원자 농도 분포는 산화물 반도체와 Cu 합금의 계면에서 피크를 갖고, 그 피크값은 Cu 합금 중의 첨가 원소의 피크값보다 크게 함으로써, 산소의 확산이 Cu 합금층에까지 미치지 않는 첨가 원소도, 산화물 반도체층으로 확산되기 어렵다. 따라서, 첨가 원소와 산소가, 각각, 산화물막 내에 머물러 있고, 그 이상 확산되지 않는 것을 알 수 있다. 이와 같은, TFT의 상세한 제조 방법은, 하기의 실시예 2에서 설명한다.
이하에, 반도체층이 실리콘막인 경우와, 반도체층이 산화물 반도체막인 경우에서의, 각각의 실시예에 대하여 설명한다.
[실시예 1]
<반도체층이 실리콘막인 경우>
이하에, 실시예 1의 TFT의 제조 방법에 대하여 설명한다. 본 실시예 1의 TFT는, 반도체층이 실리콘막으로 이루어지고, 보텀 게이트형이며, 반도체층을 형성한 후에 소스 전극 및 드레인 전극이 형성되는 톱 콘택트 구조를 갖는다. 또한, 정확한 막 두께나 크기를 반영하면 TFT 구조가 번잡해지기 때문에 도면은 모식적으로 도시하는 것이다.
도 8은 본 실시예에 의한 TFT의 제조 공정을 도시하는 도면이고, 도 8의 (a)～(d)는 각 공정 시의 TFT의 단면도이다.
우선, 무알카리 글래스 등의 절연성 재료로 이루어지는 기판(1) 위에, Cu 합금(2)을 스퍼터링법 등에 의해 성막한다. Cu 합금(2)의 막 두께는, 예를 들면 10㎚～150㎚의 정도이고, 20㎚～50㎚가 바람직하다. 여기서, 성막하는 Cu 합금(2)은, 기판(1)과의 밀착성을 좋게 하는 역할을 담당한다. Cu 합금(2) 중의 첨가 원소로서는, 예를 들면, 망간(Mn), 마그네슘(Mg), 칼슘(Ca), 니켈(Ni), 아연(Zn), 실리콘(Si), 알루미늄(Al), 베릴륨(Be), 갈륨(Ga), 인듐(In), 철(Fe), 티탄(Ti), 바나듐(V), 코발트(Co), 지르코늄(Zr), 하프늄(Hf), 세륨(Ce) 등으로부터 1종류 이상, 첨가량은 0.5～20원자％가 바람직하다. 또한, 스퍼터링 타깃재의 제조가 용이해진다고 하는 이유로부터, Cu 합금(2)은, 인(P)을 0.01～10원자％ 포함하고 있어도 된다. 후의 열을 수반하는 제조 공정에서 Cu 합금(2) 중의 첨가 원소가 계면으로 확산되어 산화물을 형성하기 때문에, 기판(1)은 필요 충분한 산소 원자수를 미리 함유하고 있는 것이 바람직하다. 예를 들면, 무알카리 글래스 기판은, 이 조건을 충족시키고 있다. 본 실시예 1에서는, Cu 중에 Mn이 4원자％ 첨가된 Cu-Mn 합금을 50㎚ 성막하였다. 성막에 사용한 스퍼터링 타깃재는 이하의 방법에 의해 제작하였다. 각각 순도가 3N 이상의 무산소 구리와 3N 이상의 Mn 플레이크재를 4.7at％의 배합비로 도가니 내에 장입하고 1100～1200℃의 온도로 밀폐되고 분위기가 Ar 가스로 치환된 노 내에서 용해를 행하였다. 충분 용탕 농도가 균일해진 시점에서, 주형에 출탕하였다. 얻어진 잉곳 표면의 산화 피막(흑피)을 제거하고, 850℃에서 열간 압연을 실시하고, 이것을 절삭 가공에 의해 소정 치수로 마무리함으로써 본 실시예의 스퍼터링 타깃재를 얻었다. 여기서 스퍼터링 타깃재의 첨가 원소 농도를 4.7at％로 한 것은, 검토의 결과, 전극막 중의 첨가 원소 농도는 스퍼터링 타깃재 중의 첨가 원소 농도보다도 15％～50％ 저하되는 것을 발견하였기 때문이다. 이것은 스퍼터링 중의 플라즈마 상태에서 Cu와 첨가 원소가 한번 괴리하고, Cu쪽이 우선적으로 막으로서 부착되기 때문이라고 생각된다. 저하의 비율은 원소의 종류, 농도에 따라서 상이하기 때문에, 각각 조합에 따라서 저하율을 산출하고, 미리 저하분을 스퍼터링 타깃재에 많이 첨가해 둠으로써 소정의 첨가 원소 농도의 전극막을 얻을 수 있다.
Cu-Mn 합금막의 성막 다음에, 순Cu(3)를 마찬가지로 스퍼터링법에 의해 연속 성막한다. 순Cu(3)의 막 두께는, 약 100～1000㎚의 정도이고, 200～500㎚가 바람직하다. 본 실시예 1에서는, Cu-Mn 합금 위에 순Cu를 300㎚만큼 성막하였다. 이것에 포토리소그래피 공정을 행한 후, 웨트 에칭법을 이용하여 패터닝하고, 레지스트를 박리하면, 도 8의 (a)에 도시한 바와 같은 게이트 전극(4)을 형성할 수 있다. 기판(1)은 무알카리 글래스 이외에, 플렉시블한 플라스틱 기판이나 스테인레스 합금 등의 금속성의 기판을 이용해도 된다. 기판(1)으로부터 Cu층으로의 불순물 확산을 억제하기 위해서, 기판(1) 위에 배리어막으로서 산화실리콘막, 질화실리콘막, 산질화실리콘막, 또는 이들의 적층막을 형성해도 된다. 그때, 배리어막에 충분한 산소 원자가 포함되어 있지 않은 경우에는, Cu 합금의 성막 전에 산화 처리를 행하여, 배리어막 표면에 산화막을 형성하는 방법을 이용하면 된다. 또한, 게이트 전극(4)에 관해서는, 배리어 메탈에 Mo나 Ti를 이용하고, 도전층은 Al이나 Al 합금으로 구성되어 있어도 된다.
다음으로, 플라즈마 CVD법, 스퍼터링법, 도포법 등에 의해, 예를 들면, 게이트 절연막(5)으로서 산화실리콘막, 질화실리콘막, 산질화실리콘막, 또는 이들의 적층막을 성막(퇴적)한다. 그 막 두께는 10㎚～1000㎚의 정도이고, 50～400㎚가 바람직하다. 게이트 절연막(5) 형성 시의 온도는 200～500℃의 정도이고, 게이트 전극(4) 하층의 Cu 합금(2) 중의 첨가 원소는 계면으로 석출되어, 기판(1)과의 계면에서 밀착성이 우수한 산화물막(도시 생략)을 자기 형성한다. 다음으로, 플라즈마 CVD법, 스퍼터링법, 도포법에 의해, 예를 들면, 활성 반도체층(6)으로서 수소화 아몰퍼스 실리콘막(a-Si : H), 컨택트막(7)으로서 인(P)을 도프한 수소화 아몰퍼스 실리콘막(n+a-Si : H)을 순차적으로 성막(퇴적)하여 반도체층(8)을 형성한다. 활성 반도체층(6)의 막 두께는 10～300㎚의 정도이며 30～200㎚가 바람직하고, 컨택트막(7)의 막 두께는 1～100㎚의 정도이고 5～60㎚가 바람직하다. 본 실시예 1에서는, 플라즈마 CVD법을 이용하여, 게이트 절연막(5)에 질화실리콘막을 350㎚ 정도, 활성 반도체층(6)으로서 수소화 아몰퍼스 실리콘막을 180㎚ 정도, 컨택트막(7)으로서 인(P)을 도프한 수소화 아몰퍼스 실리콘막을 25㎚ 정도 형성하였다. 다음으로, 도 8의 (b)에 도시한 바와 같이, 포토리소그래피 공정을 실시하고, 드라이 에칭법을 이용하여 반도체층(8)을 섬 형상으로 패터닝하고, 레지스트를 박리한다.
다음으로, 산화 처리를 행하여, 반도체층(8)으로의 Cu 원자 확산을 억제하는 극박산화막(7a)을 반도체층(8)의 표면에 형성한다. 이때, 극박산화막(7a)은 게이트 절연막(5)의 표면에도 동시에 형성된다. 산화 처리로서는, 예를 들면, 산소 가스나 아산화질소 가스를 이용한 플라즈마 산화법, 오존 가스나 산소 가스나 아산화질소 가스 등 산화성 분위기에 폭로(暴露)하는 방법, 산화성 분위기에서 열처리를 가하는 열산화법, 오존 가스를 도입하고 UV광의 조사에 의해 여기 상태 산소 원자를 생성시켜 산화시키는 UV 오존 산화법, 오존수 산화법 등을 이용할 수 있다. 본 실시예 1에서는, 산소 가스를 이용한 플라즈마 산화법을 이용하여, 반도체층(8) 위에 약 1～2㎚ 정도의 극박산화막(7a)을 일시적으로 형성하였다. 적절한 처리 조건은, RF 파워 밀도 0.044～0.44W/㎠, 처리 시간 60～600초, 기판 온도로서는, 실온～200℃의 범위이고, 신뢰성의 향상과 제조 코스트의 삭감에서 더욱 적절한 조건은, RF 파워 밀도 0.22～0.44W/㎠, 처리 시간 60～240초, 기판 온도는 실온～150℃이다.
다음으로, 스퍼터법에 의해, Cu 합금(9), 순Cu(10)로 이루어지는 적층막을, 이 순서로 성막(퇴적)한다. Cu 합금(9)의 막 두께는 10～150㎚의 정도이고 20㎚～50㎚가 바람직하고, 순Cu(10)의 막 두께는 100～1000㎚의 정도이고, 약 200～500㎚가 바람직하다. Cu 합금(9)에 첨가되는 원소로서는, 예를 들면, Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, Ce 등으로부터 1종류 이상을 선택할 수 있고, 첨가량은 0.5～20원자％가 바람직하다. 또한, 스퍼터링 타깃재의 제조가 용이해진다고 하는 이유로부터, Cu 합금(9)은 인(P)을 0.01～10원자％ 포함하고 있어도 된다. 본 실시예 1에서는, Cu 중에 Mn이 4원자％ 혼입된 Cu-Mn 합금을 50㎚ 정도, Cu-Mn 합금 위에 순Cu를 300㎚ 정도 성막(퇴적)하였다. 그 후, 포토리소그래피 공정을 거치고, 웨트 에칭법에 의해 패터닝하여, 소스 전극(11), 드레인 전극(12)을 형성한다. 다음으로, 도 8의 (c)에 도시한 바와 같이, 소스 전극(11)과 드레인 전극(12) 형성에 사용한 포토레지스트를 그대로 이용하여, 드라이 에칭법에 의해 채널 위의 극박산화막(7a)과 컨택트막(7)을 제거하고, 레지스트를 박리한다. 극박산화막(7a)은 약 1～2㎚로 매우 얇기 때문에 드라이 에칭의 진행을 방해하지 않는다.
다음으로, 드라이 에칭에 의해 데미지를 받은 활성 반도체층(6)을 큐어하기 위해서, 수소 플라즈마 처리를 행하여, 실리콘의 댕글링 본드를 수소 종단한다. 다음으로, 도 8의 (d)에 도시한 바와 같이, 플라즈마 CVD법, 스퍼터링법, 도포법에 의해, 예를 들면, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 또는 이들의 적층막으로 이루어지는 보호막(13)을 성막(퇴적)한다. 본 실시예 1에서는, 수소 플라즈마 처리와 보호막(13)의 형성은 진공을 깨뜨리지 않고 연속하여 행하였다. 보호막(13)의 막 두께는 100～1000㎚의 정도이고, 200～500㎚가 바람직하다. 이때, 보호막(13)의 형성 온도는 200℃ 이상으로 되기 때문에, 소스 전극(11) 및 드레인 전극(12) 하층에 있는 Cu 합금(9) 중의 Cu 원자와 첨가 원소가 계면으로 석출된다. 계면으로 석출된 Cu 원자와 첨가 원소는, 컨택트막(7) 위에 사전에 형성한 극박산화막(7a)과 화합하여, 밀착성 및 확산 배리어성이 우수하고 또한 저전기 저항의 산화물막(14)을 자기 형성한다. 이때, 게이트 절연막(5) 바로 위의 극박산화막(7a)에서도 마찬가지로 밀착성 및 확산 배리어성이 우수한 산화물막(15)을 자기 형성하기 때문에, 소스 전극(11) 및 드레인 전극(12)의 막 박리는 일어나지 않는다. 본 실시예 1에서는, 보호막(13)에 질화실리콘막을 300㎚ 정도 형성하였다. 이것에 포토리소그래피 공정을 행하여, 외부 장치와 전기 신호의 주고받음을 행하기 위한 컨택트홀(도시 생략)을 개구하고, 레지스트를 박리한다. 이와 같이 하여, 실시예 1의 표시 장치용 보텀 게이트형 톱 콘택트 구조의 TFT를 제작할 수 있다.
여기서, 본 실시예 1과, Mo를 채용한 종래 기술의 TFT에 대하여, 전기 특성값을 비교 평가한 결과를 설명한다. 평가한 TFT의 소자 사이즈는, 채널 폭(게이트 폭이라고도 부름) W는 100㎛, 채널 길이(게이트 길이라고도 부름) L은 10㎛이고, 실제로 표시 장치에 채용되는 소자 사이즈에 가깝고, 기생 저항이 이동도의 값을 크게 좌우하는 영역이다. 소스ㆍ드레인 전압은 10V이며, 이동도나 임계값 전압은 포화 영역으로부터 산출하였다.
도 9는 표 1의 No.4(실선), No.13(파선), 및 Mo를 채용한 종래 기술(굵은 파선)의 TFT의 전달 특성을 도시하는 도면이다. 그래프의 종축은 드레인 전류의 대수이다. 게이트 전극(4)에 Mo/Cu/Mo, 소스 전극(11) 및 드레인 전극(12)에 Mo/Cu/Mo를 채용하고, 본 실시예 1의 공정에서 산화 처리를 생략하고, 그 외는 마찬가지의 공정을 거쳐 제작한 종래의 TFT의 전기 특성을 평가하면, 포화 이동도는 0.71㎠/Vs, 포화 임계값 전압은 1.9V, S값은 0.86V/dec이었다. 본 실시예 1의 표 1의 No.4의 TFT의 전기 특성은, 포화 이동도는 0.76㎠/Vs, 포화 임계값 전압은 1.9 V, S값은 0.93V/dec이고, Mo를 채용한 종래 기술의 TFT와 거의 동등한 성능이었다. 또한, 오프 전류의 상승도 없어, 종래 기술의 TFT와 동등하였다. 이것은, 반도체층(8)으로 Cu 원자의 확산이 억제되어 있는 것, 소스 전극(11) 및 드레인 전극(12)과 반도체층(8)의 계면 부근에 기생 저항으로서 기능하는 산화실리콘막이 없는 것을 시사한다. 본 실시예의 공정에서 RF 파워 밀도를 1.11W/㎠로 설정하고, 그 외는 마찬가지의 공정을 거쳐 제작한 표 1의 No.13의 소자는, 상술한 바와 같이 기생 저항으로서 기능하는 산화실리콘막이 존재하기 때문에, 이동도의 저하, 즉 온 전류의 저하가 관찰된다.
이와 같이, 본 실시예 1의 TFT에 의하면, Cu 합금(9)과 반도체층(8)의 계면에서 산소 원자가 40원자％ 이상 66원자％ 이하 존재하고, 또한, Cu 합금(9)과 반도체층(8)의 계면으로부터 산소의 분포가 10원자％로 되는 거리를 산화실리콘막 두께로 정의하였을 때, 그 막 두께는 1.8㎚ 이하의 조건을 만족시키는 경우, Cu 원자의 확산 및 이동도의 저하가 생기지 않고 Cu 합금의 배선 적용이 가능하게 되는 것이 나타났다.
본 실시예 1에서는, 게이트 전극(4), 소스 전극(11), 드레인 전극(12)은 Cu 합금과 순Cu의 적층으로 구성되지만, Cu 합금의 단층이어도 된다. 그 경우의 첨가 원소로서, 저전기 저항인 이유로부터, 예를 들면, Ca, Mg, Zn이 바람직하다. 또한, Cu 합금/순Cu/Cu 합금의 3층 구조이어도 된다.
여기서는, 활성 반도체층(6)으로서, 수소화 아몰퍼스 실리콘막을 이용한 예를 나타냈지만, 더욱 높은 이동도를 갖는 미결정 실리콘이나 다결정 실리콘, 이들의 적층막에도 본 실시예의 기술을 이용하는 것이 유효하다. 또한, 컨택트막(7)도 미결정 실리콘이나 다결정 실리콘, 혹은, 이들의 적층막이어도 된다. 이들을, 총칭하여, Si계 반도체층(막)이라 칭한다.
또한, 본 실시예 1의 기술은, 의도적으로 산소를 포함하지 않는 반도체에 유효하기 때문에, 예를 들면 실리콘막에 게르마늄(Ge)이 혼입된 SiGe막 등에서도 마찬가지의 효과가 얻어진다. 한층 더한 TFT 전기 특성의 개선을 위해서, 채널층에서 에칭을 정지시키는 채널 에치 스톱 구조를 채용해도 상관없다. 톱 게이트형, 반도체층을 형성하기 전에 소스 전극 및 드레인 전극이 형성되는 보텀 컨택트 구조이어도 된다.
반도체층(8)으로부터 밖으로 신장된 소스 전극(11) 및 드레인 전극(12)과 게이트 절연막(5)의 밀착성을 보다 강고하게 하고자 하는 경우에는, 게이트 절연막(5)을 형성한 직후에 산화 처리를 행하여 게이트 절연막(5) 위에 산화막을 형성하는 방법이 유효하다. 또한, 소스 전극(11) 및 드레인 전극(12)과 보호막(13)의 계면으로부터 Cu 원자가 확산되어 보호막(13)의 밀착성이 취약해지는 경우에는, 보호막(13)을 형성하기 직전에 산화 처리를 행해도 된다.
[실시예 1 및 2～19]
표 2에 나타내는 바와 같이, 실시예 1에서는 구리 합금 전극에 첨가하는 원소를 Mo로 하였지만, 실시예 2～19에서는 각각 표 2의 성분, 첨가 농도의 타깃재를 사용하여 동일하게 표 2에 나타내는 성분, 목표 첨가 농도의 구리 합금 전극을 실시예 1과 마찬가지의 방법으로 성막하고, 박막 트랜지스터의 제작을 행하였다. 소스/드레인 구리 합금 전극의 실제의 첨가 원소 농도는, 제작 과정에서 기판을 취출하고 EDX(에너지 분산형 X선 분광법)를 이용하여 정량하였다. 제작한 박막 트랜지스터는, 대기 중, 25℃에 60일간 방치하고, Si 반도체층과 소스/드레인 구리 합금 전극의 박리의 유무를 주사형 전자 현미경으로 조사하였다. 또한, 박막 트랜지스터의 제작 과정의 소스/드레인 구리 합금 전극을 에칭에 의해 형성할 때의 에칭 잔사의 유무를 SEM으로 조사하였다. 에칭액은 인산 : 5wt％, 인산2수소암모늄 : 5wt％, 과산화수소 : 2wt％, 물 : 잔량부를 이용하였다. 이들의 결과도 아울러 표 2에 나타낸다.
비교예로서 순Cu 타깃재 및 첨가 농도가 본 발명의 범위와는 상이한 구리 합금 타깃재를 사용하여 구리 합금 전극을 성막하고, 제작한 박막 트랜지스터의 Si 반도체층과 소스/드레인 구리 합금 전극의 박리의 유무, 에칭 잔사의 유무를 마찬가지로 조사한 결과를 비교예 1～3에 나타낸다.
실시예 1～19에서는, 스퍼터링 타깃재의 첨가 원소 농도를 소스/드레인 구리 합금 전극의 목표 농도보다 15％～50％ 증가시키고 있으므로, 실제의 전극 농도도 목표대로 되어 있다. 또한, 밀착성을 향상시키는 원소가 0.5～20at％ 첨가되어 있으므로, 구리 합금 전극의 박리도 보이지 않았다. 또한 0.5～20at％의 범위에서는 에칭 잔사의 발생은 보이지 않았다.
한편, 비교예 1에서는 첨가 원소가 없기 때문에, 구리 합금 전극의 박리가 발생하였다. 비교예 2에서는 스퍼터링 타깃재의 첨가 원소 농도가, 구리 합금 전극의 목표 첨가 원소 농도와 동일하기 때문에, 실제의 구리 합금 전극의 첨가 원소 농도가 0.5at％ 이하로 되어, 구리 합금 전극의 박리가 보였다. 비교예 3에서는 전극 중의 첨가 원소 농도가 20％를 초과하였기 때문에, 에칭 시에 잔사가 발생하게 되었다.
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[실시예 20]
<반도체층이 산화물 반도체막인 경우>
이하에, 본 발명의 실시예 20의 TFT의 제조 방법에 대하여 설명한다. 본 실시예 20의 TFT는, 반도체층이 산화물 반도체막으로 이루어지고, 보텀 게이트형이며, 반도체층을 형성한 후에 소스 전극 및 드레인 전극이 형성되는 톱 콘택트 구조를 갖는다. 또한, 정확한 막 두께나 사이즈를 반영하면 TFT 구조가 번잡해지기 때문에 도면에서는 모식적으로 도시한다. 또한, 본 실시예 2와 실시예 1에서 중복되는 설명의 일부는 생략한다.
도 10의 (a)～(d)는 각 공정 시의 TFT의 단면을 도시하는 도면이다. 우선, 실시예 1과 마찬가지로, 무알카리 글래스 등의 절연성 재료로 이루어지는 기판(1) 위에, Cu 합금(2)을 스퍼터링법에 의해 성막(퇴적)한다. 다음으로, 순Cu(3)를 마찬가지로 스퍼터링법에 의해 연속 성막(퇴적)한다. 이것에 포토리소그래피 공정을 행한 후, 웨트 에칭법을 이용하여 패터닝하고, 레지스트를 박리한다. 여기서, 도 10의 (a)에 도시한 바와 같은 게이트 전극(4)이 제작된다.
다음으로, 플라즈마 CVD법, 스퍼터링법, 도포법 등에 의해, 예를 들면, 게이트 절연막(5)으로서 산화실리콘막, 질화실리콘막, 산질화실리콘막, 산화알루미늄 막, 산화탄탈막 또는 이들 적층막을 성막(퇴적)한다. 막 두께는 10㎚～1000㎚의 정도이고, 50～400㎚가 바람직하다. 이때, 막 형성 시의 온도는 200～500℃의 정도이고, 게이트 전극(4) 하층의 Cu 합금(2) 중의 첨가 원소는 계면으로 석출되어, 기판(1)과의 계면에서 밀착성이 우수한 산화물막(도시 생략)을 자기 형성한다.
다음으로, 필요에 따라서, 산화 처리를 행하여 극박산화막(도시 생략)을 게이트 절연막(5)의 표면에 형성한다. 그 이유는, 게이트 절연막(5)으로의 Cu 원자 확산의 억제 외에, 게이트 절연막(5)으로부터 산화물 반도체막으로 혼입되는 수소를 저감시키기 위해서이다.
다음으로, 플라즈마 CVD법, 스퍼터링법, 도포법 등에 의해, 활성 반도체층(6)으로서 산화물 반도체를 성막(퇴적)한다. 산화물 반도체는, 예를 들면, 산화아연, 산화인듐, 산화갈륨, 산화주석, 산화구리, 산화지르코늄, 산화티탄, 산화알루미늄구리, 산화아연주석, 산화아연인듐, 산화갈륨인듐, 산화아연갈륨주석, 산화인듐마그네슘, 산화아연인듐하프늄, 산화아연갈륨인듐 등이 있고, Zn, In, Ga, Sn, Al, Ti, Mg, Zr, Cu, Hf로부터 적어도 1종 이상의 원소를 포함하는 산화물로 이루어진다. 그 중에서도 TFT의 전기 특성의 균일성이 우수한 아몰퍼스 산화아연갈륨 인듐(a-InGaZnO)계의 산화물 반도체를 이용하는 것이 바람직하다. 활성 반도체층(6)의 막 두께는 1～200㎚의 정도이고, 오프 상태로 하는 게이트 전압을 0V 부근으로 조정하기 위해서 10～100㎚가 바람직하다.
다음으로, 도 10의 (b)에 도시한 바와 같이, 포토리소그래피 공정을 실시하고, 드라이 에칭법 또는 웨트 에칭법을 이용하여 활성 반도체층(6)을 섬 형상으로 패터닝하고, 레지스트를 박리한다. 섬 형상의 패터닝은 리프트오프법을 이용하여 형성해도 된다. 그 경우는, 활성 반도체층(6)의 성막 전에 포토리소그래피 공정을 실시하게 된다.
다음으로, 산화 처리를 행하여, 활성 반도체층(6) 및 게이트 절연막(5)의 상층을 절연막(6a)으로 일시적으로 개질시킨다. 본 실시예 20에서는, 산화력의 세기로부터 아산화질소 가스를 이용한 플라즈마 산화법을 채용한다. 이에 의해, 그 후, Cu 합금(2) 중의 첨가 원소가 확산되어 첨가 원소 산화물막을 형성해도, Cu 합금(2)과 활성 반도체층(6)의 계면에는 필요 충분한 산소가 존재하기 때문에, 산화물 반도체막(6)의 심부로부터의 산소의 확산은 생기지 않는다.
다음으로, 실시예 1과 마찬가지로, 스퍼터법에 의해, Cu 합금(9), 순Cu(10)로 이루어지는 적층막을, 이 순서로 성막한다. Cu 합금(9)의 막 두께는 10～150㎚의 정도이고 20㎚～50㎚가 바람직하고, 순Cu(10)의 막 두께는 100～1000㎚의 정도이며, 약 200～500㎚가 바람직하다. 이때, 첨가 원소 산화물막을 형성시키기 위해서, Cu 합금(9) 중의 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜은, 활성 반도체층(6)을 구성하는 적어도 1개의 원소의 그것보다 작은 값을 취하도록 선택한다.
예를 들면, Mn, Mg, Ca, Zn, Si, Al, Be, Ga, Ti, V, Zr, Hf, Ce 등으로부터 1종류 이상을 선택할 수 있고, 첨가량은 0.5～20원자％가 바람직하다. 또한, 스퍼터링 타깃재의 제조가 용이해진다고 하는 이유로부터, Cu 합금(9)은 인(P)을 0.01～10원자％ 포함하고 있어도 된다. 스퍼터링 타깃재의 제조 방법은 실시예 1과 마찬가지의 방법을 취할 수 있고, 스퍼터링 타깃재의 첨가 원소 농도는 구리 합금 전극 중의 목표 첨가 원소 농도보다 15％～50％ 증가시키는 것이 좋다. 본 실시예 20에서는, Cu 합금(9)에 Cu-Mn 합금을 채용하였다. Mn의 산화물 생성 반응의 평형 산소 포텐셜은, 활성 반도체층(6)의 구성 원소 In, Ga, Zn의 그것보다 작아 조건을 만족시킨다. 그 후, 도 10의 (c)에 도시한 바와 같이, 포토리소그래피 공정을 거치고, 웨트 에칭법 또는 드라이 에칭법에 의해 패터닝하여, 소스 전극(11), 드레인 전극(12)을 형성한다. 이때, 활성 반도체층(6) 위의 절연막(6a)은 에칭 공정에서 생기는 데미지로부터 활성 반도체층(6)을 보호하고, 에치 스토퍼층으로서의 역할도 담당한다.
다음으로, 도 10의 (d)에 도시한 바와 같이, 플라즈마 CVD법, 스퍼터링법, 도포법 등에 의해, 예를 들면, 산화실리콘막, 질화실리콘막, 산질화실리콘막, 또는 이들의 적층막으로 이루어지는 보호막(13)을 성막(퇴적)한다. 보호막(13)의 막 두께는 100～1000㎚의 정도이며, 200～500㎚가 바람직하다. 이때, 보호막(13)의 형성 온도는 200℃ 이상으로 되기 때문에, 소스 전극(11) 및 드레인 전극(12) 하층에 있는 Cu 합금(9) 중의 Cu 원자와 첨가 원소가 계면으로 석출되어, 활성 반도체층(6) 위에 사전에 형성한 절연막(6a)과 화합하여, 밀착성 및 확산 배리어성이 우수하고, 또한, 저전기 저항의 산화물막(14)을 자기 형성한다. 또한, 보호막(13)의 일부가 질화실리콘막으로 이루어지는 경우, 활성 반도체층(6)으로 수소의 확산이 생겨 전기 특성의 저하를 일으키는 경우가 있지만, 활성 반도체층(6)의 상층의 절연막(6a)이 이것을 환원하여 억제하여, 산화물 반도체막으로의 수소의 확산을 방지하는 효과도 있다. 또한, 게이트 절연막(5) 바로 위의 절연막(6a)에서도 밀착성 및 확산 배리어성이 우수한 산화물막(15)을 자기 형성하기 때문에, 소스 전극(11) 및 드레인 전극(12)의 막 박리는 생기기 어렵다. 또한, 이것에 포토리소그래피 공정을 행하여, 외부 장치와 전기 신호의 주고받음을 행하기 위한 컨택트홀(도시 생략)을 개구하고, 레지스트를 박리한다. 이와 같이 하여, 실시예 2의 산화물 반도체 TFT를 제작할 수 있다.
여기서, 본 실시예 20과, 산소의 원자 농도의 피크값이 첨가 원소의 그것보다 작은 종래 기술의 TFT에 대하여, 전기 특성의 비교 평가를 행한다. 도 11은 본 실시예 2와 종래 기술의 TFT의 전달 특성의 모식도를 도시하는 도면이다. 그래프의 종축은 드레인 전류의 대수이다. 종래 기술의 TFT의 전달 특성을 보면, 온 전류는 크지만, 임계값 전압의 마이너스 시프트나 서브스레숄드 계수의 상승이 발생하고 있어, 노멀리 온 동작으로 되어 있다. 그러나, 산소의 원자 농도의 피크값이 첨가 원소의 피크값보다 큰 본 실시예 2의 TFT는, 게이트 전압 0V 부근에서 급격하게 상승하는 노멀리 오프 동작으로 된다. 따라서, 본 실시예 2에 따르면, 활성 반도체층(6)으로부터의 산소의 확산을 억제하여, 산화물 반도체 TFT에의 Cu 합금의 배선 적용이 가능하게 되는 것이 나타났다.
본 실시예 20에서는, 게이트 전극(4), 소스 전극(11), 드레인 전극(12)은 Cu 합금과 순Cu의 적층으로 구성되지만, Cu 합금의 단층이어도 된다. 그 경우의 첨가 원소로서, 저전기 저항인 이유로부터, 예를 들면, Ca, Mg, Zn이 바람직하다. 또한, Cu 합금/순Cu/Cu 합금의 3층 구조이어도 된다. 또한, 활성 반도체층(6)에 이용하는 산화물 반도체는 아몰퍼스이어도 다결정이어도 되고, 이들 적층막에도 적용 가능하다. 한층 더한 TFT 전기 특성의 개선을 목적으로, 채널 에치 스톱 구조를 채용해도 상관없다. 톱 게이트형이나 보텀 컨택트 구조이어도 된다.
소스 전극(11) 및 드레인 전극(12)과 보호막(13)의 계면으로부터 Cu 원자가 확산되어 보호막(13)의 밀착성이 취약해지는 경우에는, 보호막(13)을 형성하기 직전에 산화 처리를 행해도 된다.
또한, TFT 전기 특성을 안정 또한 균일하게 하기 위해서, 산화물 반도체의 형성 후에 열처리를 별도도 가해도 된다. 열처리는 소스 전극(11) 및 드레인 전극(12)의 형성 후에 행하는 것이 바람직하다. 소스 전극(11) 및 드레인 전극(12) 중의 첨가 원소의 확산이 촉진되어 산화물막(14), 산화물막(15)이 얻기 쉬워지기 때문이다.
[실시예 20 및 21～34]
표 3에 나타내는 바와 같이, 실시예 20에서는 구리 합금 전극에 첨가하는 원소를 Mo로 하였지만, 실시예 21～34에서는 각각 표 3의 성분, 첨가 농도의 타깃재를 사용하여 동일하게 표 3에 나타내는 성분, 목표 첨가 농도의 구리 합금 전극을 실시예 20과 마찬가지의 방법으로 성막하고, 박막 트랜지스터의 제작을 행하였다. 소스/드레인 구리 합금 전극의 실제의 첨가 원소 농도는, 제작 과정에서 기판을 취출하고 EDX(에너지 분산형 X선 분광법)를 이용하여 정량하였다. 제작한 박막 트랜지스터는, 대기 중, 25℃에 60일간 방치하고, 산화물 반도체층과 소스/드레인 구리 합금 전극층의 박리의 유무를 주사형 전자 현미경으로 조사하였다. 또한, 박막 트랜지스터의 제작 과정의 소스/드레인 구리 합금 전극을 에칭에 의해 형성할 때의 에칭 잔사의 유무를 SEM에 의해 조사하였다. 에칭액은 인산 : 5wt％, 인산2수소암모늄 : 5wt％, 과산화수소 : 2wt％, 물 : 잔량부를 이용하였다. 이들의 결과도 아울러 표 3에 나타낸다.
비교예로서 순Cu 타깃재 및 첨가 농도가 본 발명의 범위와는 상이한 구리 합금 타깃재 및 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜이, 산화물 반도체층을 구성하는 원소의 그것보다 큰 값이거나 동등한 값을 취하는 Ni, In, Fe, Co를 첨가한 구리 합금 타깃재를 사용하여 구리 합금 전극을 성막하고, 제작한 박막 트랜지스터의 산화물 반도체층과 소스/드레인 전극층의 박리의 유무, 에칭 잔사의 유무를 마찬가지로 조사한 결과를 비교예 6～12에 나타낸다.
실시예 20～34에서는, 스퍼터링 타깃재의 첨가 원소 농도를 소스/드레인 전극의 목표 농도보다 15％～50％ 증가시키고 있으므로, 실제의 전극 농도도 목표대로 되어 있다. 또한, 밀착성을 향상시키는 원소가 0.5～20at％ 첨가되어 있으므로, 구리 합금 전극의 박리도 보이지 않았다. 또한 0.5～20at％의 범위에서는 에칭 잔사의 발생은 보이지 않았다.
한편, 비교예 6에서는 첨가 원소가 없기 때문에, 구리 합금 전극의 박리가 발생하였다. 비교예 7에서는 스퍼터링 타깃재의 첨가 원소 농도가, 전극의 목표 첨가 원소 농도와 동일하기 때문에, 실제의 전극의 첨가 원소 농도가 0.5at％ 이하로 되어, 구리 합금 전극의 박리가 보였다. 비교예 8에서는 전극 중의 첨가 원소 농도가 20％를 초과하였기 때문에, 에칭 시에 잔사가 발생하게 되었다. 비교예 9～12에서는 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜이, 활성 반도체층(6)을 구성하는 원소의 그것보다 크거나, 혹은 동등하기 때문에, 산화물 반도체층과의 계면에 첨가 원소 산화물층이 생성되지 않아 밀착성이 저하되어 구리 합금 전극의 박리가 보였다.
Figure pat00003
[실시예 35]
<표시 장치>
도 12 및 도 13은 실시예 35의 내용을 도시하는 것이며, 액정 표시 장치를 예로 들어, 실시예 1 및 실시예 2의 TFT를 표시 장치에 이용하는 방법을 설명하는 것이다. 또한, 번잡함을 피하기 위해서 TFT의 상세한 구조의 도시는 생략한다.
도 12는 실시예 35의 액티브 매트릭스형 액정 표시 장치(100)에서의 TFT 기판(101) 위의 화소 구성예를 도시한 도면이다. 도 12에 도시한 바와 같이, TFT 기판(101) 위에 주사선(102)과, 이것과는 수직으로 교차하는 방향으로 형성되는 신호선(103)을 갖고 있다. 주사선(102)과 신호선(103)의 교차하는 포인트에는 TFT(104)가 설치되고, TFT(104)의 배선의 일부가 TFT(104)에 접속되는 화소 전극(105)에 접속된다. 또한, 화소 전극(105) 및 주사선(102)의 일부를 이용하여 스토리지 캐패시터(106)가 형성되어 있다. 또한, 주사선(102)을 형성하는 공정에서, 실시예 1 및 실시예 20의 TFT의 게이트 전극(4)(도시 생략)이, 신호선(103)을 형성하는 공정에서 실시예 1 및 실시예 20의 TFT의 소스 전극(11)(도시 생략) 및 드레인 전극(12)(도시 생략)이 형성된다.
도 13은 실시예 35의 액티브 매트릭스형 액정 표시 장치의 구성예를 도시하는 단면도이다. 도 13에 도시한 바와 같이, 액정 표시 장치(100)는, 광원(111), 편광판(112), TFT 기판(101), TFT(104), 절연막(113), 화소 전극(105), 배향막(114), 액정층(115), 스페이서(116), 공통 전극(117), 컬러 필터(118), 블랙 매트릭스(119), 컬러 필터 기판(120), 편광 필름(121)을 갖고 있다.
여기서, 액정 표시 장치(100)의 표시 제어 방법에 대하여 간단히 설명한다. 광원(111)으로부터 방사된 광은 편광판(112)에 의해 특정한 편광 성분만이 통과되어, 액정층(115)으로 향한다. 액정층(115)은 화소 전극(105)과 공통 전극(117)에 공급되는 전압에 따라서, 편광 필름(121)을 통과하는 광 투과율을 조정함으로써 화소의 계조를 제어한다.
다음으로, 액정층(115)의 제어 방법에 대하여, 도 12도 참조하면서 간단히 설명한다. 우선, 주사선(102)으로부터 TFT(104)에 게이트 신호가 인가되면 TFT(104)는 온 상태로 되고, 신호선(103)에 가해져 있는 신호 전압이 TFT(104)를 경유하여 화소 전극(105)과 스토리지 캐패시터(106)에 인가된다. 이에 의해, 액정층(115)에 원하는 전압이 인가되고, 액정 분자가 동작하여 광 투과율을 제어한다. 이때, 스토리지 캐패시터(106)는, 전압 신호를 유지하는 역할을 갖는다. 즉, TFT(104)가 오프로 되어도 다음 신호가 인가될 때까지, 액정층(115)에 공급되어 있는 전압 레벨을 일정하게 조정한다.
본 실시예의 TFT에 의하면, TFT의 전기 특성값의 저하를 발생시키지 않고 Cu 합금의 배선 적용을 실현하는 것이 가능하게 된다. 이때, 전기 저항의 저하를 억제하는 최적의 산소의 깊이 분포를 제시함으로써, Cu 합금을 박막 트랜지스터의 전극에 적용하는 것이 가능하게 된다. 상기의 실시 형태에서, 첨부 도면에 도시되어 있는 구성 등에 대해서는, 이들에 한정되는 것은 아니고, 본 발명의 효과를 발휘하는 범위 내에서 적절히 변경하는 것이 가능하다. 그 외에, 본 발명의 목적의 범위를 일탈하지 않는 한에 있어서 적절히 변경하여 실시하는 것이 가능하다.
본 발명은 박막 트랜지스터에 이용 가능하다.
1 : 기판
2 : Cu 합금
3 : 순Cu
4 : 게이트 전극
5 : 게이트 절연막
6 : 활성 반도체층
6a : 절연막
7 : 컨택트막
7a : 극박산화막
8 : 반도체층(6ㆍ7)
9 : Cu 합금
10 : 순Cu
11 : 소스 전극
12 : 드레인 전극
13 : 보호막
14 : 산화물막[SD 전극(11ㆍ12)과 반도체층(8)(6ㆍ7)의 계면에 형성]
15 : 산화물막[SD 전극(11ㆍ12)과 게이트 절연막(5)의 계면에 형성]
100 : 액정 표시 장치
101 : TFT 기판
102 : 주사선
103 : 신호선
104 : TFT
105 : 화소 전극
106 : 스토리지 캐패시터
111 : 광원
112 : 편광판
113 : 절연막
114 : 배향막
115 : 액정층
116 : 스페이서
117 : 공통 전극
118 : 컬러 필터
119 : 블랙 매트릭스
120 : 컬러 필터 기판
121 : 편광 필름

Claims (15)

  1. 기판 위에, 게이트 절연막과, Si계 반도체층과, Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터로서,
    상기 Cu 합금층은, Cu와 적어도 1종류의 첨가 원소를 포함하고,
    상기 산화물막 중의 산소의 원자 농도의 깊이 분포가, 피크값은 40원자％ 이상 66원자％ 이하이고, 또한, 상기 산소의 원자 농도의 피크값으로부터의 혹은 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면으로부터의 산소의 분포가 10원자％로 되는 거리를 상기 산화물막의 막 두께로 정의하였을 때, 상기 산화물막의 막 두께는 1.8㎚ 이하인 것을 특징으로 하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에서, 상기 소스 전극 및 드레인 전극의 구성 재료가 상기 Si계 반도체층으로 확산되고 있는 개소의 선밀도가, 거리 480㎚당 평균 7개 이하인 것을 특징으로 하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 Cu 합금층은, Cu와 Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, Ce로부터 선택되는 적어도 1종류 이상의 첨가 원소로 이루어지고, 첨가 원소의 농도는 0.5～20at％인 것을 특징으로 하는 박막 트랜지스터.
  4. 기판 위에, 게이트 절연막과, Si계 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터의 제조 방법으로서,
    상기 기판 위에, 게이트 전극 구조를 형성하고, 그 위에 게이트 절연막을 퇴적한 후에,
    상기 게이트 절연막 위에 상기 Si계 반도체층을 퇴적하는 스텝과,
    플라즈마 산화법에 의해 상기 Si계 반도체층의 표면에 극박산화막을 형성하는 스텝과,
    상기 Cu 합금층을 갖는 소스/드레인 전극을 형성하는 스텝을 갖고,
    상기 산화물막은, 플라즈마 산화법에 의해 형성되며, 상기 플라즈마 산화법에서의 RF 파워 밀도는 0.22～0.67W/㎠ 이하이고, 또한, 처리 시간은 60초 이상 240초 이하인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 기판 위에, 게이트 절연막과, Si계 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 Si계 반도체층의 계면에 형성되는 산화물막을 구비한 박막 트랜지스터의 제조 방법으로서,
    상기 기판 위에, 게이트 전극 구조를 형성하고, 그 위에 게이트 절연막을 퇴적한 후에,
    상기 게이트 절연막 위에 상기 Si계 반도체층을 퇴적하는 스텝과,
    플라즈마 산화법에 의해 상기 Si계 반도체층의 표면에 극박산화막을 형성하는 스텝과,
    상기 Cu 합금층을 갖는 소스/드레인 전극을 형성하는 스텝을 갖고,
    상기 산화물막은, 플라즈마 산화법에 의해 형성되고,
    상기 플라즈마 산화법에서의 RF 파워 밀도와 처리 시간의 곱의 값이, 26.4～52.8Wㆍsec/㎠인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항의 박막 트랜지스터의 구리 합금으로 이루어지는 소스/드레인 전극의 형성에 사용되는 스퍼터링 타깃재로서,
    구리 합금층 중의 첨가 원소 농도보다도 (첨가 원소 농도×15％ 이상 50％ 미만)의 범위에서 농도가 높은 것을 특징으로 하는 스퍼터링 타깃재.
  7. 기판 위에, 산화물막을 갖는 게이트 절연막과, 산화물 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층의 계면에 형성되는 산화물막과, 전체를 보호하는 보호막을 구비한 박막 트랜지스터로서,
    상기 산화물막에서, 상기 소스 전극 및 드레인 전극 내의 첨가 원소 및 산소의 원자 농도는 피크를 갖고, 산소의 피크값이 첨가 원소의 피크값보다 큰 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서,
    상기 소스 전극 및 드레인 전극 내의 첨가 원소의 산화물 생성 반응의 평형 산소 포텐셜이, 상기 산화물 반도체층을 구성하는 적어도 1개의 원소의 평형 산소 포텐셜보다 작은 것을 특징으로 하는 박막 트랜지스터.
  9. 제7항에 있어서,
    상기 소스 전극 및 드레인 전극의 Cu 합금층은, Cu와 Mn, Mg, Ca, Zn, Si, Al, Be, Ga, Ti, V, Zr, Hf, Ce로부터 선택되는 적어도 1종류 이상의 첨가 원소로 이루어지고, 첨가 원소의 농도는 0.5～20at％인 것을 특징으로 하는 박막 트랜지스터.
  10. 제7항에 있어서,
    상기 보호막의 일부는 질화실리콘막으로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  11. 기판 위에, 산화물막을 갖는 게이트 절연막과, 산화물 반도체층과, Cu와 적어도 1종류의 첨가 원소를 포함하는 Cu 합금층을 갖는 소스/드레인 전극과, 상기 소스 전극 및 드레인 전극과 상기 산화물 반도체층의 계면에 형성되는 산화물막과, 전체를 보호하는 보호막을 구비한 박막 트랜지스터의 제조 방법으로서,
    상기 보호막을 형성하는 스텝에서,
    상기 산화물막에서, 상기 소스 전극 및 드레인 전극 내의 첨가 원소 및 산소의 원자 농도는 피크를 갖고, 산소의 피크값이 첨가 원소의 피크값보다 커지는 조건으로 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  12. 제7항의 박막 트랜지스터의 구리 합금으로 이루어지는 소스/드레인 전극의 형성에 사용되는 스퍼터링 타깃재로서,
    구리 합금층 중의 첨가 원소 농도보다도, 첨가 원소 농도×15％ 이상 50％ 미만의 범위에서 농도가 높은 것을 특징으로 하는 스퍼터링 타깃재.
  13. 제1항의 박막 트랜지스터를 이용한 표시 장치.
  14. Cu와 Mn, Mg, Ca, Ni, Zn, Si, Al, Be, Ga, In, Fe, Ti, V, Co, Zr, Hf, Ce로부터 선택되는 적어도 1종류 이상의 첨가 원소로 이루어지고, 첨가 원소의 농도는 0.7～40at％인 것을 특징으로 하는 스퍼터링 타깃재.
  15. 0.7～29at％의 Mn과, 잔량부가 Cu로 이루어지는 스퍼터링 타깃재.
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