KR20130036644A - 필터링 회로 및 그를 포함하는 반도체 집적 회로 - Google Patents
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Abstract
동작 모드에 따라 지터 판별 기준이 조절되는 필터링 회로 및 그를 포함하는 반도체 집적 회로에 관한 것으로, 제1 조절신호에 응답하여 소오스 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 지연고정 클럭을 출력하기 위한 가변 딜레이 라인; 지연고정 클럭을 실제 클럭 경로에서 발생하는 지연시간만큼 지연시켜 피드백 클럭을 출력하기 위한 레플리카 딜레이; 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 비교기; 동작 모드별 지터 판별 기준에 기초하여 위상 비교기로부터 출력되는 비교신호를 필터링하기 위한 필터링 회로; 및 필터링 회로에 의해 필터링된 비교신호에 응답하여 제1 조절신호를 생성하기 위한 제1 조절부를 포함하는 반도체 집적 회로가 제공된다.
Description
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 필터링 회로 및 그를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로, 'DDR SDRAM(Double Data Rate Synchronous DRAM)'과 같은 반도체 메모리 장치는 외부로부터 입력되는 외부 클럭을 내부에서 사용할 때 내부 회로에 의해 발생하는 시간 지연을 보상하여 내부 클럭과 외부 클럭이 동일한 위상을 갖도록 하기 위한 지연고정루프(Delay Locked Loop:DLL)를 포함한다. 다시 말해, 지연고정루프(DLL)는 외부 클럭을 입력받아 실제 클럭 경로 및 데이터 경로의 지연 성분을 보상하여 미리 네거티브 지연을 반영해 줌으로써, 반도체 메모리 장치에서 출력되는 데이터가 외부 클럭에 동기될 수 있게 된다.
도 1에는 종래기술에 따른 지연고정루프가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 지연고정루프(100)는 외부 클럭(EXTCLK)을 버퍼링하여 내부 클럭(INTCLK)을 출력하기 위한 입력 버퍼부(110)와, 딜레이 조절신호(DELYCTRL)에 응답하여 내부 클럭(INTCLK)을 지연고정에 필요한 지연시간만큼 지연시켜 지연고정 클럭(DLLCLK)을 출력하기 위한 가변 딜레이 라인(120)과, 지연고정 클럭(DLLCLK)을 실제 클럭 경로 및 데이터 경로에 발생하는 지연시간만큼 지연시켜 피드백 클럭신호(FBCLK)을 출력하기 위한 레플리카 딜레이(130)와, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상을 비교하기 위한 위상 비교부(140)와, 위상 비교부(150)로부터 출력되는 비교신호(PDOUT)와 제어 클럭(CTRLCLK)에 응답하여 필터링된 비교신호(INC, DEC)를 생성하기 위한 필터링부(150)와, 필터링된 비교신호(INC, DEC)에 응답하여 딜레이 조절신호(DELYCTRL)를 생성하기 위한 딜레이 조절부(160)와, 지연고정 클럭(DLLCLK)을 드라이빙하기 위한 출력 드라이버(170)와, 출력 드라이버(170)에 의해 드라이빙된 지연고정 클럭(CLLCLK')에 동기되어 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력하기 위한 데이터 출력부(180)를 포함한다.
한편, 도 2에는 도 1에 도시된 필터링부(150)의 내부 구성도가 도시되어 있다.
도 2를 참조하면, 필터링부(150)는 제어 클럭(CTLCLK)에 동기되어 비교신호(PDOUT)을 샘플링하기 위한 샘플링부(152)와, 샘플링부(152)의 출력신호(A, B, C, D, E)에 응답하여 필터링된 제1 및 제2 비교신호(PDOUT)를 출력하기 위한 출력부(154A, 154B)를 포함한다.
여기서, 샘플링부(152)는 제어 클럭(CTRLCLK)에 동기되어 비교신호(PDOUT)를 예정된 샘플링 횟수(예:5회)만큼 순차적으로 쉬프팅하여 순차적으로 쉬프팅된 비교신호(A, B, C, D, E)를 출력한다. 이러한 샘플링부(152)는 D 플립플롭 체인(DFF0 ~ DFF4)으로 구현될 수 있다.
또한, 출력부(154A, 154B)는 쉬프팅된 비교신호(A, B, C, D, E)를 논리 곱 연산하여 필터링된 제1 비교신호(INC)를 출력하기 위한 제1 출력부(154A)와, 쉬프팅된 비교신호(A, B, C, D, E)를 부정 논리 합 연산하여 필터링된 제2 비교신호(DEC)를 출력하기 위한 제2 출력부(154B)를 포함한다. 예컨대, 제1 출력부(154A)는 쉬프팅된 비교신호(A, B, C, D, E)를 부정 논리 곱 연산하기 낸드 게이트(NAND)와 낸드 게이트(NAND)의 출력신호를 반전하기 위한 인버터(INV)를 포함하고, 제2 출력부(154B)는 쉬프팅된 비교신호(A, B, C, D, E)를 부정 논리 합 연산하기 위한 노어 게이트(NOR)를 포함하여 구성될 수 있다.
이하, 상기와 같은 구성을 가지는 지연고정루프(100)의 동작을 설명한다.
최초 구동 시 외부 클럭(EXTCLK)이 입력 버퍼부(110)를 통해 버퍼링되어 내부 클럭(INTCLK)으로써 가변 딜레이 라인(120)에 전달되면, 가변 딜레이 라인(120)은 내부 클럭(INTCLK)을 바이패스한다.
레플리카 딜레이(130)는 가변 딜레이 라인(120)으로부터 출력되는 지연고정 클럭(DLLCLK)을 피드백받아 모델링된 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 위상 비교부(140)에게 출력한다.
위상 비교부(140)는 입력 버퍼부(110)에서 출력된 내부 클럭(INTCLK)과 레플리카 딜레이(130)에서 출력된 피드백 클럭(FBCLK)의 위상을 비교하고, 그 비교결과에 대응하는 비교신호(PDOUT)를 필터링부(150)에게 전달한다.
필터링부(150)는 비교신호(PDOUT)를 필터링하여 필터링된 비교신호(INC, DEC)를 출력한다. 여기서, 필터링은, 비교신호(PDOUT)가 지터인지 여부를 판별하기 위하여 실시되는 과정으로, 비교신호(PDOUT)를 예정된 샘플링 횟수(예:5회)만큼 샘플링하여 지터 여부를 판별하게 된다. 이는 도 3에 도시되어 있다. 도 3을 보면, 비교신호(PDOUT)를 순차적으로 쉬프팅한 신호(A, B, C, D, E)가 모두 논리 하이 레벨을 가지는 경우 필터링된 제1 비교신호(INC)가 논리 하이 레벨로 활성화되고 있음을 알 수 있다. 다시 말해, 비교신호(PDOUT)의 5회의 걸친 샘플링 결과(A, B, C, D, E)가 모두 동일한 값을 가지는 경우 정상적인 비교신호(PDOUT)라 판별하여 필터링된 제1 또는 제2 비교신호(PDOUT)를 활성화하고, 반면 비교신호(PDOUT)의 5회의 걸친 샘플링 결과(A, B, C, D, E)가 하나라도 상이한 값을 가지는 경우 비정상적인 비교신호(PDOUT), 즉 지터라고 판별하여 필터링된 제1 및 제2 비교신호(PDOUT)를 활성화하지 않는다. 결과적으로, 필터링부(150)는 비교신호(PDOUT)가 제어 클럭(CTRLCLK)의 5 주기(5tCK) 동안 지속적으로 일정한 논리 레벨을 가질 때에만 필터링된 제1 또는 제2 비교신호(PDOUT)를 활성화하는 것이다.
딜레이 조절부(160)는 필터링부(150)로부터 출력된 필터링된 제1 및 제2 비교신호(PDOUT)에 따라 딜레이 조절신호(DELYCTRL)를 생성하여 가변 딜레이 라인(120)으로 출력한다. 여기서, 딜레이 조절부(160)는 필터링된 제1 비교신호(INC)가 활성화되면 가변 딜레이 라인(120)의 지연시간을 증가시키기 위한 딜레이 조절신호(DELYCTRL)를 출력하고, 반대로 필터링된 제2 비교신호(DEC)가 활성화되면 가변 딜레이 라인(120)의 지연시간을 감소시키기 위한 딜레이 조절신호(DELYCTRL)를 출력한다.
가변 딜레이 라인(120)은 딜레이 조절신호(DELYCTRL)에 응답하여 내부 클럭(INTCLK)을 예정된 지연시간만큼 지연시켜 지연고정 클럭(DLLCLK)을 출력한다.
상기와 같은 일련의 동작을 반복하고, 위상 비교부(140)의 비교결과 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상이 동기되면, 딜레이 라인(120)의 지연시간이 지연고정된다.
한편, 가변 딜레이 라인(120)의 지연고정에 필요한 지연시간이 결정된 이후에는 소정 주기마다 업데이트(update) 과정을 수행한다. 업데이트 과정은 외부 환경 변화에 적응적으로 대응하기 위하여 상기와 같은 지연고정 과정 - 트랙킹(tracking) 과정이라고도 함 - 을 반복하여 수행하게 된다. 물론, 업데이트 과정을 수행할 때에도 발생하는 지터가 필터링됨에 따라 잘못된 업데이트 과정이 수행되지 않게 된다. 만약 지터에 의해 업데이트 과정이 수행되면, 발생한 지터 성분에 업데이트에 의한 지터 성분이 더해져 최종 출력의 지터가 더 커지게 된다. 참고로, 앞서 설명한 지터는 전압 지터 성분 및 클럭 지터 성분을 포함하며, 전압 지터 성분은 외부 전원 공급 장치의 자체적인 결함, 전압 전송선의 커플링, 지연고정루프(100)를 포함하는 DRAM(도면에 미도시)의 내부 동작에 의한 전압 드롭(drop) 등에 의해 발생할 수 있고, 클럭 지터 성분은 외부 클럭 공급 장치의 자체적인 결함, 클럭 전송선의 커플링 등에 의해 발생할 수 있다.
이와 같은 지연고정루프(100)에 따르면, 지터에 의한 잘못된 업데이트 과정이 수행되지 않는 이점이 있다.
그러나, 지연고정루프(100)는 다음과 같은 문제점이 있다.
주지한 바와 같이, 필터링부(150)는 위상 비교기(140)로부터 출력되는 비교신호(PDOUT)를 필터링하는 기능을 수행하고 있다. 즉, 비교신호(PDOUT)가 활성화되면, 필터링부(150)는 트랙킹(tracking)을 위한 정상적인 비교신호(PDOUT)인지 아니면 지터에 의하여 발생한 비정상적인 비교신호(PDOUT)인지를 판별하고, 그 판별결과 비정상적인 비교신호(PDOUT)인 경우 무시하고 정상적인 비교신호(PDOUT)인 경우에만 필터링된 비교신호(INC, DEC)를 활성화한다. 이때, 판별 방법은 비교신호(PDOUT)를 예정된 샘플링 횟수(예:5회)만큼 샘플링하는 방법을 사용하고 있으며, 예컨대 비교신호(PDOUT)의 활성화 구간이 제어 클럭(CTRLCLK)의 5주기(5tCK) 동안 지속되는지를 샘플링하는 것이다. 그런데, 필터링부(150)가 필터링 동작을 수행할 때 샘플링 횟수가 일정하게 정해져 있기 때문에, 상황 대처 능력이 떨어지는 문제점이 있다. 만약 지터 판별 능력을 향상시키기 위하여 샘플링 횟수를 증가하면 트랙킹 주기(또는 업데이트 주기)가 그만큼 길어져 지연고정 클럭(DLLCLK)을 트랙킹(tracking)하는데 소모되는 시간이 증가하고, 반대로 트랙킹 주기(또는 업데이트 주기)를 줄이기 위하여 샘플링 횟수를 감소하면 지터 판별 능력이 떨어지게 되는 것이다. 참고로, 트랙킹 주기(또는 업데이트 주기)가 길어지는 경우에는 'voltage bump' - 의도하지 않게 전압 드롭(drop)이 발생하거나 또는 전원 절감을 위해 의도적으로 전압 드롭이 발생한 경우 등이 포함됨 - 와 같은 상황이 발생했을 때 빠른 트랙킹(tracking) 동작이 실시되지 못하므로, 오동작으로 인하여 파급되는 문제가 심각해 진다.
따라서, 모든 상황에 적절한 샘플링 횟수가 정해져야 하지만, 상황별로 최적의 샘플링 횟수가 다르므로, 공통적인 최적의 샘플링 횟수를 정하는데에는 한계가 있다.
본 발명은 동작 모드별로 샘플링 횟수가 최적화된 필터링 회로 및 그를 포함하는 반도체 집적 회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 동작 모드에 대응하여 지터 판별 기준을 조절하기 위한 지터 판별 기준 조절부; 및 지터 판별 기준 조절부로부터 출력되는 조절신호에 응답하여 지터 판별 기준을 조절하고, 그 조절된 지터 판별 기준에 기초하여 입력신호를 필터링하기 위한 필터링부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 제1 조절신호에 응답하여 소오스 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 지연고정 클럭을 출력하기 위한 가변 딜레이 라인; 지연고정 클럭을 실제 클럭 경로에서 발생하는 지연시간만큼 지연시켜 피드백 클럭을 출력하기 위한 레플리카 딜레이; 소오스 클럭과 피드백 클럭의 위상을 비교하기 위한 위상 비교기; 동작 모드별 지터 판별 기준에 기초하여 위상 비교기로부터 출력되는 비교신호를 필터링하기 위한 필터링 회로; 및 필터링 회로에 의해 필터링된 비교신호에 응답하여 제1 조절신호를 생성하기 위한 제1 조절부를 포함한다.
특정 동작 모드(예:리드 동작 모드) 시에는 샘플링 횟수를 증가시켜 지터 판별 능력을 향상시키고, 특정 동작 모드 이외의 동작 모드 시에는 샘플링 횟수를 감소시켜 동작 속도를 향상시키는 효과가 있다.
도 1은 종래기술에 따른 지연고정루프의 블록 구성도이다.
도 2는 도 1에 도시된 필터링부의 내부 구성도이다.
도 3은 도 2에 도시된 필터링부의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 실시예에 따른 필터링 회로 및 그를 포함하는 지연고정루프의 블록 구성도이다.
도 5는 도 4에 도시된 지터 판별 기준 조절부의 내부 구성도이다.
도 6은 도 4에 도시된 필터링부의 내부 구성도이다.
도 7 및 도 8은 도 4 내지 도 6에 도시된 필터링 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 4에 도시된 지연고정루프로부터 출력되는 지연고정 클럭이 선택적으로 출력되는 동작을 설명하기 위한 타이밍도이다.
도 2는 도 1에 도시된 필터링부의 내부 구성도이다.
도 3은 도 2에 도시된 필터링부의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 실시예에 따른 필터링 회로 및 그를 포함하는 지연고정루프의 블록 구성도이다.
도 5는 도 4에 도시된 지터 판별 기준 조절부의 내부 구성도이다.
도 6은 도 4에 도시된 필터링부의 내부 구성도이다.
도 7 및 도 8은 도 4 내지 도 6에 도시된 필터링 회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 4에 도시된 지연고정루프로부터 출력되는 지연고정 클럭이 선택적으로 출력되는 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4에는 본 발명의 실시예에 따른 필터링 회로 및 그를 포함하는 반도체 집적 회로가 블록 구성도로 도시되어 있다.
본 발명의 실시예에서는 지연고정루프(Delay Locked Loop : DLL)를 예로 들어 설명한다.
도 4를 참조하면, 지연고정루프(200)는 외부로부터 인가된 외부 클럭(EXTCLK)을 버퍼링하여 내부 클럭(INTCLK)을 생성하기 위한 입력 버퍼부(210)와, 딜레이 조절신호(DELYCTRL)에 응답하여 내부 클럭(INTCLK)을 지연고정에 필요한 지연시간만큼 지연시켜 지연고정 클럭(DLLCLK)을 출력하기 위한 가변 딜레이 라인(220)과, 지연고정 클럭(DLLCLK)을 실제 클럭 경로 및 데이터 경로에서 발생하는 지연시간만큼 지연시켜 피드백 클럭(FBCLK)을 출력하기 위한 레플리카 딜레이(230)와, 내부 클럭(INTCLK)과 피드백 클럭(FBCLK)의 위상을 비교하기 위한 위상 비교기(240)와, 동작 모드별 지터 판별 기준에 기초하여 위상 비교기(240)로부터 출력되는 비교신호(PDOUT)를 필터링하기 위한 필터링 회로(250)와, 필터링 회로(250)에 의해 필터링된 비교신호(INC, DEC)에 응답하여 딜레이 조절신호(DELYCTRL)를 생성하기 위한 딜레이 조절부(260)와, 필터링 회로(250)로부터 출력되는 지터 판별 기준 조절신호(DRVEN)에 응답하여 지연고정 클럭(DLLCLK)을 선택적으로 출력하기 위한 출력 드라이버(270)와, 출력 드라이버(270)로부터 출력되는 지연고정 클럭(CLLCLK')에 동기되어 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력하기 위한 데이터 출력부(280)를 포함한다.
여기서, 실제 클럭 경로 및 데이터 경로에서 발생하는 지연시간은 통상적으로 모델링된 지연시간이라고도 하며, 외부 클럭(EXTCLK)이 패드(도면에 미도시)를 통해 입력되어 내부 클럭(INTCLK)이 생성될 때까지의 경로에서 발생하는 지연시간과, 지연고정 클럭(DLLCLK)이 생성되어 데이터(RDATA, FDATA)가 데이터 패드(DQ)를 통해 외부로 출력될 때까지의 경로에서 발생하는 지연시간의 합으로 정의할 수 있다.
한편, 필터링 회로(250)는 동작 모드에 대응하여 지터 판별 기준을 조절하기 위한 지터 판별 기준 조절부(252)와, 지터 판별 기준 조절부(252)로부터 출력되는 지터 판별 기준 조절신호(DRVEN)에 응답하여 지터 판별 기준을 조절하고 그 조절된 지터 판별 기준에 기초하여 비교신호(PDOUT)를 필터링하기 위한 필터링부(254)를 포함한다. 여기서, 지터 판별 기준은, 활성화된 비교신호(PDOUT)가 지터에 의해 발생하였는지를 판별하기 위한 파라미터로, 아래에서 자세하게 설명하는 샘플링 횟수와 대응된다.
도 5에는 지터 판별 기준 조절부(252)의 내부 구성도가 도시되어 있고, 도 6에는 필터링부(254)의 내부 구성도가 도시되어 있다.
먼저, 도 5를 참조하면, 지터 판별 기준 조절부(252)는 리드 커맨드(RD)와 제어 클럭(CTRLCLK)에 응답하여 다수의 쉬프팅된 리드 커맨드(RD1 ~ RDN)를 생성하기 위한 제1 쉬프팅부(252A)와, 다수의 쉬프팅된 리드 커맨드(RD1 ~ RDN), 제어 클럭(CTRLCLK), 카스 레이턴시 정보(CL), 버스트 길이 정보(BL4, BL8)에 응답하여 지터 판별 기준 조절신호(DRVEN)를 생성하기 위한 조절신호 생성부(252B)를 포함한다. 여기서, 제어 클럭(CTRLCLK)은 내부 클럭(INTCLK)이 이용될 수도 있고, 외부 클럭(EXTCLK)을 내부 환경 및 동작 성능에 맞게 가공된 클럭이 이용될 수도 있다.
제1 쉬프팅부(252A)는 제어 클럭(CTRLCLK)에 응답하여 리드 커맨드(RD)를 순차적으로 쉬프팅하기 위한 D 플립플롭 체인(DFF10 ~ DFFN)을 포함한다.
조절신호 생성부(252B)는 카스 레이턴시 정보(CL)에 기초하여 다수의 쉬프팅된 리드 커맨드(RD1 ~ RDN) 중 어느 하나를 선택하기 위한 선택부(252B_1)와, 버스트 길이 정보(BL4, BL8)와 제어 클럭(CTRLCLK)에 응답하여 상기 선택부(252B_1)에 의해 선택된 어느 하나의 쉬프팅된 리드 커맨드(RDSHIFT)의 활성화 폭을 확장하여 지터 판별 기준 조절신호(DRVEN)로써 출력하기 위한 활성화 폭 확장부(252B_3)를 포함한다. 예컨대, 활성화 폭 확장부(252B_3)은 버스트 길이 정보(BL4, BL8)에 따라 리드 커맨드(RD)의 활성화 폭을 제어 클럭(CTRLCLK)의 2주기(2tCK) 또는 4주기(4tCK)만큼 확장할 수 있다.
이와 같은 지터 판별 기준 조절부(252)는 리드 동작 모드일 때 예정된 구간 동안 지터 판별 기준 조절신호(DRVEN)를 활성화하는 역할을 수행하기 위한 구성을 가진다.
다음, 도 6을 참조하면, 필터링부(254)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 동작 모드별 지터 판별 기준에 대응하는 샘플링 횟수만큼 비교신호(PDOUT)를 샘플링하기 위한 샘플링부(254A)와, 샘플링부(254A)의 출력신호(A, B, C, INC_D, INC_E, DEC_D, DEC_E)에 따라 지터 여부를 판별하여 필터링된 비교신호(INC, DEC)를 생성하기 위한 지터 판별부(254B)를 포함한다. 여기서, 샘플링 횟수는 리드 동작 모드 이외의 모드일 때보다 리드 동작 모드일 때 더 증가된다. 예컨대, 리드 동작 모드일 때 샘플링 횟수가 5회이고 리드 동작 모드 이외의 모드일 때 샘플링 횟수가 3회라면, 리드 동작 모드일 때에는 활성화된 비교신호(PDOUT)의 펄스 폭이 제어 클럭(CTRLCLK)의 5주기(5tCK) 동안 지속되는지를 샘플링하고, 리드 동작 모드 이외의 모드일 때에는 활성화된 비교신호(PDOUT)의 펄스 폭이 제어 클럭(CTRLCLK)의 3주기(3tCK) 동안 지속되는지를 샘플링하게 된다. 따라서, 리드 동작 모드일 때에는 그 이외의 모드일 때보다 지터 판별 기준을 더 엄격하게 가져감으로써 안정된 동작을 수행할 수 있고, 반대로 그 이외의 모드일 때에는 리드 동작 모드일 때보다 지터 판별 기준을 덜 엄격하게 가져감으로써 지연고정루프(200)의 트랙킹(tracking) 주기(또는 업데이트 주기)를 앞당길 수 있다.
샘플링부(254A)는 비교신호(PDOUT)와 제어 클럭(CTRLCLK)에 응답하여 순차적으로 출력되는 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E)를 생성하기 위한 제2 쉬프팅부(245A_1)과, 지터 판별 기준 조절신호(DRVEN)에 응답하여 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E) 중 마지막에 출력되는 일부의 비교신호(D, E)를 선택적으로 차단하기 위한 차단부(254A_3)를 포함한다. 제2 쉬프팅부(254A_1)는 제어 클럭(CTRLCLK)에 응답하여 비교신호(PDOUT)를 순차적으로 쉬프팅하기 위한 D 플립플롭 체인(DFF20 ~ DFF24)을 포함하고, 차단부(254A_3)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 마지막에 출력되는 일부의 비교신호(D, E)와 예정된 전압레벨로 고정된 차단신호(VDD, VSS) 중 어느 하나를 선택적으로 출력하기 위한 제1 내지 제4 다중화부(MUX20 ~ MUX23)를 포함한다. 제1 다중화부(MUX20)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 전원전압(VDD)과 제4 쉬프팅된 비교신호(D) 중 어느 하나를 선택적으로 출력하고, 제2 다중화부(MUX21)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 접지전압(VSS)과 제4 쉬프팅된 비교신호(D) 중 어느 하나를 선택적으로 출력하고, 제3 다중화부(MUX22)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 전원전압(VDD)과 제5 쉬프팅된 비교신호(E) 중 어느 하나를 선택적으로 출력하고, 제4 다중화부(MUX23)는 지터 판별 기준 조절신호(DRVEN)에 응답하여 접지전압(VSS)과 제5 쉬프팅된 비교신호(E) 중 어느 하나를 선택적으로 출력한다.
지터 판별부(254B)는 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E) 중 마지막에 출력되는 일부의 비교신호(D, E)를 제외한 나머지 비교신호(A, B, C)와 차단부(254A_3)의 제1 내지 제4 출력신호(INC_D, INC_E, DEC_D, DEC_E)를 논리 연산하여 필터링된 비교신호(INC, DEC)를 출력한다. 이와 같은 지터 판별부(254B)는 제1 필터링된 비교신호(INC)를 출력하기 위한 제1 판별부(254B_1)와 제2 필터링된 비교신호(DEC)를 출력하기 위한 제2 판별부(254B_3)를 포함하여 구성된다. 제1 판별부(254B_1)는 제1 내지 제3 쉬프팅된 비교신호(A, B, C)와 제1 및 제3 다중화부(MUX20, MUX22)의 출력신호(INC_D, INC_E)를 부정 논리 곱 연산하기 위한 낸드 게이트(NAND21)와 낸드 게이트(NAND21)의 출력신호를 반전시켜 제1 필터링된 비교신호(INC)를 출력하기 위한 인버터(NV21)를 포함하고, 제2 판별부(254B_3)는 제1 내지 제3 쉬프팅된 비교신호(A, B, C)와 제2 및 제4 다중화부(MUX21, MUX23)의 출력신호(DEC_D, DEC_E)를 부정 논리 합 연산하여 제2 필터링된 비교신호(DEC)를 출력하기 위한 노어 게이트(NOR21)를 포함한다. 여기서, 제1 필터링된 비교신호(INC)는 활성화 여부에 따라 가변 딜레이 라인(220)의 지연시간을 증가시키기 위한 소오스 신호로 이용되고, 반대로 제2 필터링된 비교신호(DEC)는 활성화 여부에 따라 가변 딜레이 라인(220)의 지연시간을 감소시키기 위한 소오스 신호로 이용된다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 지연고정루프(200)의 동작을 도 7 내지 도 9를 참조하여 설명한다.
이때, 본 발명의 요지를 흐트러뜨리지 않기 위하여 필터링 회로(250)의 동작을 중점적으로 설명하기로 한다.
도 7에는 비교신호(PDOUT)가 정상적으로 활성화된 경우에 따른 필터링 회로(250)의 동작을 동작 모드별로 설명하기 위한 타이밍도가 도시되어 있다.
먼저, 리드 동작 모드 ( M2 ) 이외의 모드(M1)인 경우를 설명한다.
도 7을 참조하면, 지터 판별 기준 조절부(252)는 리드 커맨드(RD)가 활성화되지 않았기 때문에 논리 로우 레벨의 지터 판별 기준 조절신호(DRVEN)를 출력한다.
이러한 상태에서, 비교신호(PDOUT)가 논리 하이 레벨로 활성화되면, 샘플링부(254A)는 비교신호(PDOUT)를 3회에 걸쳐 샘플링하고, 지터 판별부(254B)는 샘플링부(254A)의 샘플링 결과에 따라 비교신호(PDOUT)가 활성화된 이후에 제어 클럭(CTRLCLK)의 3주기(3tCK)가 시작되는 시점(T1)에서 필터링된 비교신호(INC)를 논리 하이 레벨로 활성화한다. 여기서, 샘플링 동작을 좀더 자세하게 설명하면, 제2 쉬프팅부(254A_1)는 비교신호(PDOUT)를 제어 클럭(CTRLCLK)에 동기되어 순차적으로 쉬프팅하여 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E)를 생성한다. 이때, 차단부(254A_3)는 논리 로우 레벨의 지터 판별 기준 조절신호(DRVEN)에 응답하여 제4 및 제5 쉬프팅된 비교신호(D, E)를 예정된 전압레벨(VDD, VSS)로 고정하게 된다. 이에 따라, 지터 판별부(254B)는 제4 및 제5 쉬프팅된 비교신호(D, E)에 상관없이 제1 내지 제3 쉬프팅된 비교신호(A, B, C)가 논리 하이 레벨 상태이면 필터링된 비교신호(INC, DEC)를 활성화한다.
결과적으로, 리드 동작 모드(M2) 이외의 모드(M1)에서는 지터 판별 기준 조절신호(DRVEN)가 논리 로우 레벨로 비활성화되기 때문에 지터 판별 기준이 제어 클럭(CTRLCLK)의 3주기(3tCK)로 설정되면서 비교신호(PDOUT)의 활성화상태가 제어 클럭(CTRLCLK)의 3주기(3tCK) 동안 지속되기만 하면 정상적인 비교신호(PDOUT)로 인식하게 되는 것이다.
따라서, 리드 동작 모드(M2) 이외의 모드(M1)에서는 샘플링 횟수가 3회로 설정됨에 따라 지연고정루프(200)의 트랙킹(tracking) 동작 시 트랙킹 주기(또는 업데이트 주기)를 앞당길 수 있다.
다음, 리드 동작 모드(M2)인 경우를 설명한다.
도 7을 계속해서 참조하면, 지터 판별 기준 조절부(252)는 리드 커맨드(RD)가 활성화됨에 따라 논리 하이 레벨의 지터 판별 기준 조절신호(DRVEN)를 출력한다. 즉, 제1 쉬프팅부(252A)는 제어 클럭(CTRLCLK)에 동기되어 리드 커맨드(RD)를 순차적으로 쉬프팅하여 다수의 쉬프팅된 리드 커맨드(RD1 ~ RDN)를 출력하고, 선택부(252B_1)는 카스 레이턴시 정보(CL)에 따라 다수의 쉬프팅된 리드 커맨드(RD1 ~ RDN) 중에서 어느 하나를 선택하고, 활성화 폭 확장부(252B_3)는 선택부(252B_1)에 의해 선택된 리드 커맨드(RDSHIFT)의 활성화 폭을 버스트 길이 정보(BL4, BL8)에 따라 확장하여 지터 판별 기준 조절신호(DRVEN)로써 출력한다.
이러한 상태에서, 비교신호(PDOUT)가 논리 하이 레벨로 활성화되면, 샘플링부(254A)는 비교신호(PDOUT)를 5회에 걸쳐 샘플링하고, 지터 판별부(254B)는 샘플링부(254A)의 샘플링 결과에 따라 비교신호(PDOUT)가 활성화된 이후에 제어 클럭(CTRLCLK)의 5주기(5tCK)가 시작되는 시점(T2)에서 필터링된 비교신호(INC)를 논리 하이 레벨로 활성화한다. 여기서, 샘플링 동작을 좀더 자세하게 설명하면, 제2 쉬프팅부(254A_1)는 비교신호(PDOUT)를 제어 클럭(CTRLCLK)에 동기되어 순차적으로 쉬프팅하여 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E)를 생성한다. 이때, 차단부(254A_3)는 논리 하이 레벨의 지터 판별 기준 조절신호(DRVEN)에 응답하여 제4 및 제5 쉬프팅된 비교신호(D, E)를 그대로 출력하게 된다. 이에 따라, 지터 판별부(254B)는 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E)가 모두 논리 하이 레벨인 경우에만 필터링된 비교신호(INC, DEC)를 활성화한다.
결과적으로, 리드 동작 모드(M2)에서는 지터 판별 기준 조절신호(DRVEN)가 논리 하이 레벨로 활성화되기 때문에 지터 판별 기준이 제어 클럭(CTRLCLK)의 5주기(5tCK)로 설정되면서 비교신호(PDOUT)의 활성화상태가 제어 클럭(CTRLCLK)의 5주기(5tCK) 동안 지속되어야지만 정상적인 비교신호(PDOUT)로 인식하게 되는 것이다.
따라서, 리드 동작 모드(M2)에서는 샘플링 횟수가 5회로 설정됨에 따라 지연고정루프(200)의 트랙킹 동작(또는 업데이트 동작) 시 발생하는 지터와 무관하게 안정된 동작을 수행할 수 있다.
한편, 도 8에는 리드 동작 모드(M2)일 때 지터 판별 능력이 향상된 모습을 보인 타이밍도가 도시되어 있다.
도 8을 참조하면, 전원전압(VDD)에 지터 성분이 유입됨에 따라 전원전압(VDD)이 타겟레벨을 유지하지 못하고 흔들리게 되면, 비교신호(PDOUT)는 원하지 않게 논리 하이 레벨로 활성화된다. 그러나, 원하지 않게 활성화된 비교신호(PDOUT)는 필터링 회로(250)에 의하여 필터링되기 때문에 결과적으로 필터링된 비교신호(INC, DEC)는 활성화되지 않게 된다. 이는 비교신호(PDOUT)의 샘플링 결과 비교신호(PDOUT)의 활성화 구간이 제어 클럭(CTRLCLK)의 5주기(5tCK) 동안 지속되지 못하기 때문이다. 즉, 제1 내지 제5 쉬프팅된 비교신호(A, B, C, D, E)가 모두 논리 하이 레벨(또는 논리 로우 레벨) 상태인 구간이 존재하지 않는다는 것이다.
따라서, 비교신호(PDOUT)가 지터에 의하여 원하지 않게 활성화되더라도 지연고정루프(200)의 잘못된 트랙킹 동작(또는 업데이트 동작)은 수행되지 않는다.
한편, 도 9에는 리드 동작 모드(M2)에 따라 지연고정 클럭(DLLCLK)이 출력되는 과정을 설명하기 위한 타이밍도가 도시되어 있다.
도 9를 참조하면, 지연고정 클럭(DLLCLK)이 지연고정(locking)된 상태에서 리드 커맨드(RD)가 인가되면, 지터 판별 기준 조절신호(DRVEN)가 예정된 구간 동안 활성화된다. 예정된 구간은 카스 레이턴시 정보(CL), 버스트 길이 정보(BL4, BL8)에 따라 결정된다.
그러면, 출력 드라이버(270)는 지터 판별 기준 조절신호(DRVEN)가 활성화된 구간 동안만 지연고정 클럭(DLLCLK)을 드라이빙하여 드라이빙된 지연고정 클럭(DLLCLK')을 출력한다.
이에 따라, 데이터 출력부(280)는 드라이빙된 지연고정 클럭(DLLCLK')에 동기되어 데이터(RDATA, FDATA)를 데이터 패드(DQ)로 출력한다.
이와 같은 본 발명의 실시예에 따르면, 리드 동작 모드 시에는 샘플링 횟수를 증가시켜 지터 판별 능력을 향상시키고, 리드 동작 모드 이외의 모드 시에는 샘플링 횟수를 감소시켜 지연고정루프의 트랙킹 주기(또는 업데이트 주기)를 앞당길 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 리드 동작 모드를 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 오토 리프레쉬(auto refresh) 동작 모드와 같이 반도체 집적회로의 내부적으로 매우 큰 전압 드롭(voltage drop)이 발생하는 동작 모드인 경우에도 본 발명이 적용될 수 있다.
또한, 본 발명의 실시예에서는 샘플링 횟수를 동작 모드에 따라 5회 또는 3회로 조절되는 것을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 동작 환경 및 성능 그리고 설계에 따라 상이하게 조절될 수 있음은 당연하다.
200 : 반도체 집적 회로 210 : 입력 버퍼부
220 : 가변 딜레이 라인 230 : 레플리카 딜레이
240 : 위상 비교기 250 : 필터링 회로
252 : 지터 판별 기준 조절부 252A : 제 쉬프팅부
252B : 조절신호 생성부 252B_1 : 선택부
252B_3 : 활성화 폭 확장부 254 : 필터링부
254A : 샘플링부 254A_1 : 제1 쉬프팅부
254A_3 : 차단부 254B : 지터 판별부
254B_1 : 제1 판별부 254B_3 : 제2 판별부
260 : 딜레이 조절부 270 : 출력 드라이버
280 : 데이터 출력부
220 : 가변 딜레이 라인 230 : 레플리카 딜레이
240 : 위상 비교기 250 : 필터링 회로
252 : 지터 판별 기준 조절부 252A : 제 쉬프팅부
252B : 조절신호 생성부 252B_1 : 선택부
252B_3 : 활성화 폭 확장부 254 : 필터링부
254A : 샘플링부 254A_1 : 제1 쉬프팅부
254A_3 : 차단부 254B : 지터 판별부
254B_1 : 제1 판별부 254B_3 : 제2 판별부
260 : 딜레이 조절부 270 : 출력 드라이버
280 : 데이터 출력부
Claims (18)
- 동작 모드에 대응하여 지터 판별 기준을 조절하기 위한 지터 판별 기준 조절부; 및
상기 지터 판별 기준 조절부로부터 출력되는 조절신호에 응답하여 상기 지터 판별 기준을 조절하고, 그 조절된 지터 판별 기준에 기초하여 입력신호를 필터링하기 위한 필터링부
를 포함하는 필터링 회로.
- 제1항에 있어서,
상기 지터 판별 기준 조절부는 리드 동작 모드일 때 예정된 구간 동안 상기 조절신호를 활성화하는 필터링 회로.
- 제2항에 있어서,
상기 예정된 구간은 리드 커맨드, 클럭, 카스 레이턴시 정보, 버스트 길이 정보에 따라 결정되는 필터링 회로.
- 제2항 또는 제3항에 있어서,
상기 지터 판별 기준은 상기 리드 동작 모드일 때 상기 리드 동작 모드 이외의 동작 모드일 때보다 더 엄격하게 조절되는 필터링 회로.
- 제1항에 있어서,
상기 지터 판별 기준 조절부는 오토 리프레쉬 동작 모드일 때 예정된 구간 동안 상기 조절신호를 활성화하는 필터링 회로.
- 제5항에 있어서,
상기 지터 판별 기준은 상기 오토 리프레쉬 동작 모드일 때 상기 오토 리프레쉬 동작 모드 이외의 동작 모드일 때보다 더 엄격하게 조절되는 필터링 회로.
- 제1 조절신호에 응답하여 소오스 클럭을 지연고정에 필요한 지연시간만큼 지연시켜 지연고정 클럭을 출력하기 위한 가변 딜레이 라인;
상기 지연고정 클럭을 실제 클럭 경로에서 발생하는 지연시간만큼 지연시켜 피드백 클럭을 출력하기 위한 레플리카 딜레이;
상기 소오스 클럭과 상기 피드백 클럭의 위상을 비교하기 위한 위상 비교기;
동작 모드별 지터 판별 기준에 기초하여 상기 위상 비교기로부터 출력되는 비교신호를 필터링하기 위한 필터링 회로; 및
상기 필터링 회로에 의해 필터링된 비교신호에 응답하여 상기 제1 조절신호를 생성하기 위한 제1 조절부
를 포함하는 반도체 집적 회로.
- 제7항에 있어서,
상기 필터링 회로는,
동작 모드에 대응하여 상기 지터 판별 기준을 조절하기 위한 지터 판별 기준 조절부; 및
상기 지터 판별 기준 조절부로부터 출력되는 제2 조절신호에 응답하여 상기 지터 판별 기준을 조절하고, 그 조절된 지터 판별 기준에 기초하여 상기 비교신호를 필터링하기 위한 필터링부
를 포함하는 반도체 집적 회로.
- 제8항에 있어서,
상기 지터 판별 기준 조절부는 리드 동작 모드일 때 예정된 구간 동안 상기 제2 조절신호를 활성화하는 반도체 집적 회로. - 제8항에 있어서,
상기 지터 판별 기준 조절부는,
리드 커맨드와 클럭에 응답하여 다수의 쉬프팅된 리드 커맨드를 생성하기 위한 제1 쉬프팅부; 및
상기 다수의 쉬프팅된 리드 커맨드, 클럭, 카스 레이턴시 정보, 버스트 길이 정보에 응답하여 상기 제2 조절신호를 생성하기 위한 조절신호 생성부를 포함하는 반도체 집적 회로.
- 제10항에 있어서,
상기 제1 쉬프팅부는 D 플립플롭 체인을 포함하는 반도체 집적 회로.
- 제10항에 있어서,
상기 조절신호 생성부는,
상기 카스 레이턴시 정보에 기초하여 상기 다수의 쉬프팅된 리드 커맨드 중 어느 하나를 선택하기 위한 선택부; 및
상기 버스트 길이 정보와 상기 클럭에 응답하여 상기 선택부에 의해 선택된 어느 하나의 쉬프팅된 리드 커맨드의 활성화 폭을 확장하여 상기 제2 조절신호로써 출력하기 위한 활성화 폭 확장부를 포함하는 반도체 집적 회로.
- 제9항에 있어서,
상기 필터링부는,
상기 제2 조절신호에 응답하여 동작 모드별 지터 판별 기준에 대응하는 샘플링 횟수만큼 상기 비교신호를 샘플링하기 위한 샘플링부; 및
상기 샘플링부의 출력신호에 따라 지터 여부를 판별하여 상기 필터링된 비교신호를 생성하기 위한 지터 판별부를 포함하는 반도체 집적 회로.
- 제13항에 있어서,
상기 샘플링 횟수는 상기 리드 동작 모드일 때 상기 리드 동작 모드 이외의 모드일 때보다 더 증가하는 반도체 집적 회로.
- 제13항에 있어서,
상기 샘플링부는,
상기 비교신호와 클럭에 응답하여 순차적으로 출력되는 다수의 쉬프팅된 비교신호를 생성하기 위한 제2 쉬프팅부; 및
상기 제2 조절신호에 응답하여 상기 다수의 쉬프팅된 비교신호 중 마지막에 출력되는 일부의 비교신호를 선택적으로 차단하기 위한 차단부를 포함하는 반도체 집적 회로.
- 제15항에 있어서,
상기 차단부는 상기 제2 조절신호에 응답하여 상기 마지막에 출력되는 일부의 비교신호와 예정된 전압레벨로 고정된 차단신호 중 어느 하나를 선택적으로 출력하기 위한 적어도 하나 이상의 다중화부를 포함하는 반도체 집적 회로.
- 제16항에 있어서,
상기 지터 판별부는 상기 다수의 쉬프팅된 비교신호 중 상기 마지막에 출력되는 일부의 비교신호를 제외한 나머지 비교신호와 상기 차단부의 출력신호를 논리 연산하여 상기 필터링된 비교신호를 출력하는 반도체 집적 회로.
- 제9항에 있어서,
상기 제2 조절신호에 응답하여 상기 지연고정 클럭을 선택적으로 출력하기 위한 출력 드라이버를 더 포함하는 반도체 집적 회로.
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