KR20130035619A - 반도체 소자의 연결 범프 형성 방법 - Google Patents

반도체 소자의 연결 범프 형성 방법 Download PDF

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forming
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임환식
박선희
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Abstract

재배선 패턴이 형성된 반도체 소자의 연결 범프 형성 방법을 개시한다. 본 발명에 따른 반도체 소자의 연결 범프 형성 방법은, 패시베이션막에 의해 패드가 노출되는 반도체 기판을 준비하는 단계, 패드 및 패시베이션막 상에 시드층을 형성하는 단계, 패드 상의 시드층의 일부분을 노출시키는 제1 개구부 및 패시베이션막 상의 시드층의 일부분을 노출시키며 제1 개구부와 이격되는 제2 개구부를 포함하는 개구 패턴들이 형성된 포토레지스트 패턴을 형성하는 단계, 개구 패턴들 내에 필라층들을 형성하도록 1차 전기도금을 수행하는 단계, 필라층들 상에 솔더층을 형성하도록 2차 전기도금을 수행하는 단계, 포토레지스트 패턴을 제거하는 단계 및 필라층들을 서로 전기적으로 연결하는 붕괴(collapse) 솔더층 및 제2 개구부에 형성된 필라층 상에 형성되는 솔더 범프를 형성하기 위하여 반도체 기판에 리플로우 공정을 수행하는 단계를 포함한다.

Description

반도체 소자의 연결 범프 형성 방법{Method of forming connection bump of semiconductor device}
본 발명은 반도체 소자의 연결 범프 형성 방법에 관한 것으로, 구체적으로는 재배선 패턴이 형성된 반도체 소자의 연결 범프 형성 방법에 관한 것이다.
반도체 소자가 형성된 반도체 칩들은 패드를 통해 내부의 회로 기능을 외부 전자 장치로 확장한다. 이러한 반도체 칩의 패드는 지금까지는 주로 와이어 본딩을 통해 외부 인쇄회로기판으로 연결되었다. 하지만, 반도체 소자의 소형화와, 처리 속도가 점차 증가하고, 반도체 칩 내부의 입출력 신호의 개수가 증가함에 따라, 반도체 칩의 패드 위에 형성된 연결 범프를 통해 인쇄회로기판으로 직접 연결되는 방식이 일반화되고 있다. 연결 범프를 통한 인쇄회로기판으로의 연결에서는 신뢰성의 향상 및 공정 시간/비용의 절감이 요구되고 있다.
본 발명의 기술적 과제는 상기한 종래의 문제점을 해결하기 위하여 재배선 패턴이 형성된 반도체 소자의 연결 범프 형성 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 소자의 연결 범프 형성 방법은, 패시베이션막에 의해 패드가 노출되는 반도체 기판을 준비하는 단계, 상기 패드 및 상기 패시베이션막 상에 시드층을 형성하는 단계, 상기 패드 상의 시드층의 일부분을 노출시키는 제1 개구부 및 상기 패시베이션막 상의 시드층의 일부분을 노출시키며 상기 제1 개구부와 이격되는 제2 개구부를 포함하는 개구 패턴들이 형성된 포토레지스트 패턴을 형성하는 단계, 상기 개구 패턴들 내에 필라층들을 형성하도록 1차 전기도금을 수행하는 단계, 상기 필라층들 상에 솔더층을 형성하도록 2차 전기도금을 수행하는 단계, 상기 포토레지스트 패턴을 제거하는 단계 및 상기 필라층들을 서로 전기적으로 연결하는 붕괴(collapse) 솔더층 및 상기 제2 개구부에 형성된 필라층 상에 형성되는 솔더 범프를 형성하기 위하여 상기 반도체 기판에 리플로우 공정을 수행하는 단계를 포함한다.
상기 리플로우 공정을 수행하는 단계는, 상기 제1 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성할 수 있다.
상기 리플로우 공정을 수행하는 단계 후에, 상기 필라층들과 상기 붕괴 솔더층에 의하여 노출되는 상기 시드층의 부분을 제거하는 단계를 더 포함할 수 있다.
상기 제1 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성하고, 상기 제2 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 상기 솔더 범프를 형성하도록, 상기 제1 개구부의 최단폭은 상기 제2 개구부의 최단폭보다 작은 값을 가질 수 있다.
상기 개구 패턴들은, 상기 제1 개구부와 제2 개구부 사이에 배치되며, 상기 제1 및 제2 개구부와 각각 이격되는 적어도 하나의 중간 개구부를 더 포함할 수 있다.
상기 제1 개구부 및 상기 적어도 하나의 중간 개구부는 서로 동일한 단면 형상을 가지며, 상기 제2 개구부를 향하여 반복적으로 배치될 수 있다.
상기 리플로우 공정을 수행하는 단계는, 상기 제1 개구부 및 상기 중간 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성할 수 있다.
상기 리플로우 공정을 수행하는 단계는, 상기 붕괴 솔더층이 상기 제2 개구부에 형성된 필라층과 접하도록, 상기 제1 개구부 및 상기 중간 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성할 수 있다.
상기 포토레지스트 패턴을 형성하는 단계는, 상기 개구 패턴들과 이격되며, 상기 패시베이션막 상의 시드층의 일부분을 노출시키는 더미 개구부를 더 포함하는 포토레지스트 패턴을 형성하며, 상기 1차 전기도금을 수행하는 단계는, 상기 더미 개구부 내에 더미 필라층을 함께 형성하며, 상기 2차 전기도금을 수행하는 단계는, 상기 더미 필라층 상에 더미 솔더층을 함께 형성할 수 있다.
상기 리플로우 공정을 수행하는 단계는, 상기 더미 필라층 상에 더미 솔더 범프를 함께 형성할 수 있다.
상기 반도체 기판에 대하여 상기 솔더 범프의 최상면과 상기 더미 솔더 범프의 최상면이 동일 레벨에 위치하도록 할 수 있다.
상기 리플로우 공정을 수행하는 단계는, 상기 반도체 기판에 대하여 상기 붕괴 솔더층의 최상면이 상기 솔더 범프의 최상면보다 낮은 레벨에 위치하도록 할 수 있다.
상기 리플로우 공정을 수행하는 단계 후에, 상기 필라층, 상기 솔더 범프 및 상기 붕괴 솔더층이 각각 상기 더미 필라층 및 더미 솔더 범프와 전기적으로 절연되도록, 상기 필라층들과 상기 붕괴 솔더층에 의하여 노출되는 상기 시드층의 부분을 제거하는 단계를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 연결 범프 형성 방법은, 패시베이션막에 의해 패드가 노출되는 반도체 기판을 준비하는 단계, 상기 패시베이션막 상에 배치되는 범프 필라 패턴, 상기 패드 상에 적어도 일부분이 중첩되도록 배치되는 연결 필라 패턴, 그리고 상기 범프 필라 패턴 및 상기 연결 필라 패턴 사이에 배치되는 적어도 하나의 중간 필라 패턴을 포함하는 서로 이격되는 필라층들을 형성하는 단계, 상기 필라층들 상에 솔더층을 형성하는 단계 및 상기 연결 필라 패턴 및 상기 중간 필라 패턴 상에 형성된 솔더층을 붕괴시켜 상기 패드와 상기 범프 필라 패턴을 전기적으로 연결하는 붕괴 솔더층을 형성하는 단계를 포함한다.
상기 필라층은 상기 패시베이션막 상에 배치되며 상기 범프 필라 패턴, 상기 연결 필라 패턴 및 상기 중간 필라 패턴 각각과 이격되는 보조 필라 패턴을 더 포함하며, 상기 붕괴 솔더층을 형성하는 단계는 상기 패드와 상기 보조 필라 패턴이 전기적으로 절연되도록 할 수 있다.
본 발명에 따른 반도체 소자의 연결 범프 형성 방법은 연결 범프와 더미 연결 범프의 최상면이 동일 레벨에 위치하도록 할 수 있어, 평탄도의 문제에 따른 불량이 발생하는 것을 방지할 수 있다. 또한 연결 범프가 패드 상에 위치하지 않기 때문에 반도체 조립 공정에서 패드에 스트레스가 가해지는 것을 방지할 수 있다.
또한 연결 범프와 패드를 연결하는 재배선 패턴을 형성하기 위한 별도의 포토리소그래피 공정을 사용하지 않고, 필라층을 형성하기 위한 1회의 포토리소그래피 공정만으로 재배선 패턴을 형성할 수 있기 때문에, 공정 시간 및 비용을 절감할 수 있다.
도 1 및 도 2는 본 발명의 실시 예에 따른 패드가 형성된 반도체 기판을 준비하는 단계를 나타내는 평면도 및 단면도이다.
도 3은 본 발명의 실시 예에 따른 장벽층을 형성하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 시드층을 형성하는 단계를 나타내는 단면도이다.
도 5 및 도 6은 본 발명의 실시 예에 따른 포토레지스트 패턴을 형성하는 단계를 나타내는 평면도 및 단면도이다.
도 7은 본 발명의 실시 예에 따른 필라층을 형성하는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 포토레지스트 패턴(120)을 제거하는 단계를 나타내는 단면도이다.
도 10 및 도 11은 본 발명의 실시 예에 따른 리플로우 공정을 수행하는 단계를 나타내는 평면도 및 단면도이다.
도 12는 본 발명의 실시 예에 따른 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 13 및 도 14는 본 발명의 다른 실시 예에 따른 포토레지스트 패턴을 형성하는 단계 및 붕괴 솔더층을 형성하는 단계를 나타내는 평면도이다.
도 15은 본 발명의 실시 예에 의한 범프 형성방법을 설명하기 위한 흐름도이다.
이하, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접하여" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접하여 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접하여" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 및 도 2는 본 발명의 실시 예에 따른 패드가 형성된 반도체 기판을 준비하는 단계를 나타내는 평면도 및 단면도이다. 구체적으로 도 2는 도 1의 II-II'를 따라서 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자 내부에 포함된 회로 기능을 외부로 확장할 수 있는 패드(112)가 형성된 반도체 기판(100)을 준비한다. 반도체 기판(100)은 매트릭스 형태로 배치되는 복수개의 반도체 칩들이 스크라이브 레인(미도시)에 의해 서로 구분되는 반도체 웨이퍼 기판일 수 있다.
반도체 기판(100)에는 반도체 제조 공정을 통하여 반도체 소자의 회로 기능을 위한 개별 단위 소자들이 포함되는 회로부가 형성될 수 있다. 즉, 반도체 기판(100)에는 트랜지스터, 저항, 캐패시터, 전도성 배선 및 그들 사이에 배치되는 절연막이 형성될 수 있다.
패드(112)는 상기 반도체 소자의 회로부의 최종보호층인 패시베이션막(104)에 의하여 노출될 수 있다. 패드(112)는 상기 반도체 소자의 회로부와 전기적으로 연결되어, 상기 반도체 소자를 외부 장치와 전기적으로 연결할 수 있다.
반도체 기판(100)에는 예를 들면, 디램(DRAM), 플래시 메모리 등의 메모리 소자, 마이크로 컨트롤러 등의 로직 소자, 아날로그 소자, 디지털 시그널 프로세서 소자, 시스템 온 칩 소자 또는 이들의 결합 등 다양한 반도체 소자가 형성될 수 있다.
도 3은 본 발명의 실시 예에 따른 장벽층을 형성하는 단계를 나타내는 단면도이다. 특별히 언급하지 않는 경우, 도 3 이하의 도면에서 나타내는 단면도들은 후속 공정을 진행한 후에, 도 1의 II-II'에 대응되는 곳을 따라서 절단한 단면도이다.
도 3을 참조하면, 반도체 기판(100) 전면을 덮는 장벽층(108)을 형성할 수 있다. 장벽층(108)은 예를 들면, 티타늄(Ti) 또는 티타늄 텅스텐(TiW)으로 이루어질 수 있다. 장벽층(108)은 예를 들면, 500~4000Å 범위의 두께를 가지도록, 화학적 기상 증착(CVD, Chemical Vapor Deposition) 또는 스퍼터링(sputtering)과 같은 물리적 기상 증착(PVD, Physical Vapor Deposition)에 의하여 형성할 수 있다.
장벽층(108)과 패시베이션막(104) 사이에는 완충 절연막(106)이 더 형성될 수 있다. 완충 절연막(106)은 반도체 기판(100) 전면 상에 증착한 후, 포토레지스트 패턴(미도시)을 형성한 후 식각 공정을 통하여 패드(112)를 노출시키도록 형성할 수 있다. 완충 절연막(106)은 예를 들면, 폴리이미드(polyimide) 또는 에폭시(epoxy) 수지로 이루어질 수 있다.
도 4는 본 발명의 실시 예에 따른 시드층을 형성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 반도체 기판(100) 전면에 시드층(110)을 형성한다. 시드층(110)은 예를 들면, 예를 들면, 구리, 니켈, 금 등으로 이루어질 수 있다. 시드층(110)은 예를 들면, 장벽층(108)은 예를 들면, 1000~4000Å 범위의 두께를 가지도록, 화학적 기상 증착(CVD, Chemical Vapor Deposition) 또는 스퍼터링(sputtering)과 같은 물리적 기상 증착(PVD, Physical Vapor Deposition)에 의하여 형성할 수 있다.
장벽층(108)이 형성되는 경우, 장벽층(108)은 시드층(110)을 이루는 물질이 하부로 확산되는 것을 방지할 수 있다. 장벽층(108)은 시드층(110)이 하부 물질층들, 예를 들면 패드(112), 패시베이션막(104), 또는 완충 절연막(106) 상에 접착되도록 하는 접착층의 역할을 수행할 수 있다.
도 5 및 도 6은 본 발명의 실시 예에 따른 포토레지스트 패턴을 형성하는 단계를 나타내는 평면도 및 단면도이다. 구체적으로 도 6은 도 5의 VI-VI'를 따라서 절단한 단면도이다.
도 5 및 도 6을 함께 참조하면, 시드층(110) 상에 포토레지스트 패턴(120)을 형성한다. 포토레지스트 패턴(120)은 시드층(110)의 일부분을 노출시키는 개구 패턴(200)이 형성될 수 있다.
개구 패턴(200)은 제1 개구부(210) 및 제2 개구부(220)를 포함할 수 있다. 제1 개구부(210)는 패드(112) 상의 시드층(110)의 일부분을 노출시킬 수 있다. 제2 개구부(220)은 패시베이션막(104) 상의 시드층(110)의 일부분을 노출시킬 수 있다. 제1 개구부(210)는 패드(112) 상의 시드층(110)의 일부분과 함께 패시베이션막(104) 상의 시드층(110)의 일부분도 함께 노출시킬 수 있다. 제2 개구부(220)는 패시베이션막(104) 상의 시드층(110)의 일부분만을 노출시키고, 패드(112) 상에 형성된 시드층(110)의 부분은 노출시키지 않도록 형성될 수 있다.
제1 개구부(210)는 제2 개구부(220)와 이격되며, 제1 개구부(210)의 일단은 제2 개구부(220)와 인접하도록 형성할 수 있다. 제1 개구부(210)의 최단폭(W1)은 제2 개구부(220)의 최단폭(W2)보다 작은 값을 가지도록 형성할 수 있다. 제1 개구부(210)는 모든 부분의 단폭이 제2 개구부(220)의 최단폭(W2)보다 작은 값을 가지도록 형성할 수 있다. 즉, 제1 개구부(210)는 제2 개구부(220)의 최단폭(W2)보다 작은 폭을 가지는 선형 개구 또는 선형 개구들의 조합으로 이루어질 수 있다.
제2 개구부(220)는 원 또는 직사각형과 같은 다각형의 형태의 단면을 가질 수 있다. 제2 개구부(220)는 정원 또는 정사각형이거나 정원에 가까운 타원 또는 정사각형에 가까운 직사각형 형태의 단면을 가질 수 있다. 제2 개구부(220)가 정원일 경우, 제2 개구부(220)의 최단폭(W2)은 제2 개구부(220)의 직경일 수 있다. 제2 개구부(220)가 정사각형일 경우, 제2 개구부(220)의 최단폭(W2)은 제2 개구부(220)의 한변의 크기일 수 있다.
패드(112)가 복수개가 형성된 경우, 제2 개구부(220)는 각 패드(112)에 대응되도록 복수개가 형성될 수 있다. 제2 개구부(220)는 패드(112)의 개수와 동일하게 형성될 수 있다. 후술하겠으나, 제2 개구부(220)에는 패드(112)와 전기적으로 연결되는 범프가 형성될 수 있다.
포토레지스트 패턴(120)은 제1 및 제2 개구부(210, 220)와 이격되는 적어도 하나의 더미 개구부(250)가 더 형성될 수 있다. 더미 개구부(250)는 제2 개구부(220)와 동일하거나 유사한 단면을 가질 수 있다. 더미 개구부(250)의 최단폭(W3)은 제2 개구부(220)의 최단폭(W2)과 동일한 값을 가질 수 있다.
더미 개구부(250)는 패드(112) 또는 제2 개구부(220)의 개수와 무관하게 복수개가 형성될 수 있다. 더미 개구부(250)은 패시베이션막(104) 상의 시드층(110)의 일부분을 노출시킬 수 있다. 더미 개구부(220)는 패시베이션막(104) 상의 시드층(110)의 일부분만을 노출시키고, 패드(112) 상에 형성된 시드층(110)의 부분은 노출시키지 않도록 형성될 수 있다.
도 7은 본 발명의 실시 예에 따른 필라층을 형성하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 포토레지스트 패턴(120)이 형성된 반도체 기판(100) 상에 필라층(114)을 형성할 수 있다. 필라층(114)은 포토레지스트 패턴(120)의 개구 패턴(200) 내에 형성될 수 있다. 필라층(114)은 포토레지스트 패턴(120)의 더미 개구부(250) 내에도 함께 형성될 수 있다. 필라층(114)은 전기도금을 수행하여 형성할 수 있다. 필라층(114)을 형성하기 위한 전기도금을 1차 전기도금이라 지칭할 수 있다.
제1 개구부(210)에 형성된 필라층(114)의 부분을 제1 필라층(114a), 제2 개구부(220)에 형성된 필라층(114)의 부분을 제2 필라층(114b), 더미 개구부(250)에 형성된 필라층(114)의 부분을 더미 필라층(114d)이라 구분하여 호칭할 수 있다.
제1 필라층(114a) 중 패드(112) 상에 형성된 부분과 패시베이션막(104) 상에 형성된 부분의 두께는 동일할 수 있다(t1a=t1b). 또한 제1 필라층(114a), 제2 필라층(114b) 및 더미 필라층(114d)은 동일한 두께를 가지도록 형성될 수 있다(t1a=t1b=t2=t3).
필라층(114)을 형성하기 위하여, 포토레지스트 패턴(120)이 형성된 반도체 기판(100)을 배스(bath)에 넣고, 시드층(110)을 성장시키는 1차 전기도금을 수행할 수 있다. 필라층(114)은 예를 들면, 구리, 니켈, 금 등으로 이루어질 수 있다. 필라층(114)은 예를 들면, 구리, 니켈, 금 중 선택된 하나의 금속 또는 이들의 합금으로 이루어지거나, 구리, 니켈 금 중 선택된 복수의 금속의 다층 구조일 수 있다.
필라층(114)은 포토리소그라피 공정에 의해 만들어진 포토레지스트패턴(120)을 이용하기 때문에 좁은 폭을 가지도록 형성할 수 있다. 특히, 제1 필라층(114a)은 제2 필라층(114b) 및/또는 더미 필라층(114d)보다 좁은 폭을 가지도록 형성할 수 있다. 필라층(114)은 개구 패턴(200) 및 더미 개구부(250)를 완전히 채우지 않고, 일부분만을 채우도록 형성할 수 있다. 즉, 필라층(114)은 포토레지스트 패턴(120)의 두께보다 얇도록 형성할 수 있다.
도 8은 본 발명의 실시 예에 따른 솔더층을 형성하는 단계를 나타내는 단면도이다.
도 8을 참조하면, 필라층(114) 상에 솔더층(116)을 형성할 수 있다. 솔더층(116)은 제1 필라층(114a), 제2 필라층(114b) 및/또는 더미 필라층(114d) 상에 형성할 수 있다. 솔더층(116)은 포토레지스트 패턴(120)의 최상면보다 돌출되도록 형성할 수 있다. 솔더층(116)은 전기도금을 수행하여 형성할 수 있다. 필라층(114)을 형성하기 위한 전기도금인 1차 전기도금과 구분하기 위하여 솔더층(116)을 형성하기 위한 전기도금을 2차 전기도금이라 지칭할 수 있다.
제1 필라층(114a) 상에 형성된 솔더층(116)의 부분을 제1 솔더층(116a), 제2 필라층(114b) 상에 형성된 솔더층(116)의 부분을 제2 솔더층(116b), 더미 필라층(114d) 상에 형성된 솔더층(116)의 부분을 더미 솔더층(116d)이라 구분하여 호칭할 수 있다.
솔더층(116)을 형성하기 위하여 필라층(114)이 형성된 반도체 기판(100)을 1차 전기도금에서 사용한 배스(bath)와 다른 배스(bath)에 넣고, 2차 전기 도금을 수행할 수 있다. 솔더층(116)은 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다.
솔더층(116)은 포토레지스트 패턴(120) 상에서 필라층(114)의 측면에 대하여 일부분이 돌출되도록 형성될 수 있다.
도 9를 참조하면, 본 발명의 실시 예에 따른 포토레지스트 패턴(120)을 제거하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 솔더층(116)을 형성한 후, 도 8에 도시한 포토레지스트 패턴(120)을 제거한다. 포토레지스트 패턴(120)을 제거하기 위하여 스트립(strip) 공정 또는 애싱(ashing) 공정이 수행될 수 있다.
제1 필라층(114a) 및 제1 솔더층(116a)은 제2 필라층(114b) 및 제2 솔더층(116b)과 이격될 수 있다. 더미 필라층(114d) 및 더미 솔더층(116d)은 제1 필라층(114a) 및 제1 솔더층(116a)과 이격될 수 있고, 제2 필라층(114b) 및 제2 솔더층(116b)과도 이격될 수 있다.
포토레지스트 패턴(120)을 제거한 후, 반도체 기판(100) 상부면, 예를 들면 시드층(110)의 상면 또는 필라층(114)의 표면에 형성된 자연산화막(미도시)을 제거하는 공정을 진행할 수 있다. 한다. 자연산화막을 제거하기 위하여, 카르폭시산의 일종인 포름산(HCO2H) 열처리를 수행할 수 있다. 챔버(Chamber)에 에어로졸(aerosol) 상태의 포름산 입자를 미세하고 균일한 형태로 분포하게 한 후, 약 200~250℃ 온도에서 열처리를 수행하여 자연산화막을 제거할 수 있다.
포름산 열처리는 플럭스(Flux)를 사용하는 자연산화막 제거 공정 대신에 사용할 수 있다. 자연산화막을 제거하기 위해 액상의 플럭스(Flux)를 사용하는 경우, 필라층(114) 표면의 자연산화막을 제거시킴과 동시에 필라층(114) 표면에 솔더층(116)이 잘 녹아 표면을 덮을 수 있도록 젖음성(wettability)을 개선할 수 있다. 그러나 플럭스를 사용할 경우, 시드층(110) 위에 플럭스 잔류물(Flux residue)이 남아 있을 수 있으므로, 후속 공정에서 습식식각을 통해 시드층(110)을 제거하는 경우, 플럭스 잔류물이 있는 영역에 시드층(110)이 제거되지 않는 문제점이 발생할 수 있다.
자연산화막을 제거하기 위해 플러스 처리 공정 대신에 포름산을 이용한 열처리 공정을 적용하는 경우, 액상의 플럭스를 도포하는 대신에, 에어로졸(aerosol) 상태의 포름산(Formic Acid)이 사용되므로, 플럭스를 제거하기 위한 별도의 세정 공정을 진행할 필요가 없다.
플럭스 처리를 통하여 자연산화막을 제거하면, 플럭스 제거 공정에서 플럭스 제거용 전용 세정액을 사용해야 하는데, 플럭스 제거용 전용 세정액은 고가이며, 플럭스 제거에 적합한 상태로 유지하고 관리하는데 많은 노력과 비용이 소요될 수 있다. 그러나 포름산 열처리를 통하여 자연산화막을 제거하면, 이러한 문제점을 해결할 수 있다.
도 10 및 도 11은 본 발명의 실시 예에 따른 리플로우 공정을 수행하는 단계를 나타내는 평면도 및 단면도이다. 구체적으로 도 11은 도 10의 XI-XI'을 따라서 절단한 단면도이다.
도 9 내지 도 11을 함께 참조하면, 도 8의 포토레지스트 패턴(120)을 제거한 반도체 기판(100)에 열처리를 하여 리플로우 공정을 수행한다. 리플로우 공정은 220~260℃의 온도 범위에서 수행될 수 있다. 리플로우 공정에 의하여 도 9의 솔더층(116)이 녹아, 리플로우 솔더(118)가 형성될 수 있다. 리플로우 솔더(118)는 붕괴 솔더층(118a) 및 솔더 범프(118b)를 포함할 수 있다.
도 9의 제2 솔더층(116b)은 녹은 후 붕괴되지 않고 표면 장력에 의하여 제2 필라층(114b) 상에 솔더 범프(118b)를 형성할 수 있으며, 솔더 범프(118b)와 제2 필라층(114b)의 경계면에는 금속층간화합물(IMC: Inter Metallic Compound, 미도시)이 형성될 수 있다.
도 9의 제1 솔더층(116a)은 녹은 후, 제1 필라층(114a) 상에서 붕괴되어 붕괴 솔더층(118a)을 형성할 수 있다. 붕괴 솔더층(118a)은 리플로우 공정에 의하여 녹은 제1 솔더층(116a)이 제1 필라층(114a) 상에서 무너진(붕괴한) 후 제1 필라층(114a)의 주위를 감싸도록 형성될 수 있다. 붕괴 솔더층(118a)의 최상면은 제1 필라층(114a)의 최상면보다 낮도록 형성된 것으로 도시되었으나, 제1 필라층(114a)의 최상면과 높거나 제1 필라층(114a) 상에 일부 잔존할 수도 있다. 붕괴 솔더층(118a)은 제1 필라층(114a) 상에서 붕괴될 때, 제2 필라층(114b)과 접하여서 제1 필라층(114a)과 제2 필라층(114b) 사이에 배치되어, 제1 필라층(114a) 및 제2 필라층(114b)과 직접 접촉할 수 있다.
도 5에서 보인, 포토레지스트 패턴(120)의 제1 개구부(210)의 형상에 따라, 제1 솔더층(116a)이 붕괴될 때, 제2 필라층(114b) 방향으로 집중되도록 할 수 있다. 도 5의 제1 개구부(210) 및 제2 개구부(220)의 단면은 각각 제1 필라층(114a) 및 제2 필라층(114b)의 단면과 동일하므로, 제1 필라층(114a)은 제2 필라층(114b)에 비하여 좁은 폭을 가질 수 있다. 따라서 리플로우 공정에 의하여 녹은 제2 솔더층(116a)은 표면 장력에 의하여 제2 필라층(114b) 상에 잔존하게 되나, 리플로우 공정에 의하여 녹은 제1 솔더층(116a)은 좁은 폭을 가지는 제1 필라층(114a) 위에서 유지되지 못하고 붕괴될 수 있다. 이때, 제1 필라층(114a)의 단면, 즉 도 5의 제1 개구부(210)의 형상을 적절히 만들어서, 녹은 제1 솔더층(116a)이 제2 필라층(114b) 방향으로 상대적으로 집중하여 붕괴되도록 할 수 있다. 즉, 제2 필라층(114b) 방향으로 제1 필라층(114a)을 구성하는 패턴들이 집중되도록 하면, 녹은 제1 솔더층(116a)이 제2 필라층(114b) 방향으로 표면 장력에 의하여 상대적으로 집중되면서 붕괴되도록 할 수 있다. 따라서 붕괴 솔더층(118a)은 상대적으로 제2 필라층(114b) 측에 집중되어 형성되어, 제1 필라층(114a)과 제2 필라층(114b)을 직접 전기적으로 연결할 수 있다.
붕괴 솔더층(118a)은 제1 필라층(114a)과 제2 필라층(114b)을 전기적으로 연결함과 함께, 제1 필라층(114a) 주위의 시드층(110)을 일부 덮을 수 있다. 즉, 붕괴 솔더층(118a)은 제1 필라층(114a)의 주변을 감싸도록 형성될 수 있다.
리플로우 솔더(118)는 더미 솔더 범프(118d)를 더 포함할 수 있다. 더미 솔더 범프(118d)는 더미 필라층(114d) 상의 더미 솔더층(116d)이 리플로우 공정에 의하여 녹은 후 표면 장력에 의하여 더미 필라층(114d) 상에 형성될 수 있다. 더미 솔더 범프(118d)와 더미 필라층(114d)의 경계면에는 금속층간화합물(IMC: Inter Metallic Compound, 미도시)이 형성될 수 있다. 더미 솔더 범프(118d)는 솔더 범프(118b)와 동일하거나 거의 유사한 형상을 가질 수 있다.
이후 선택적으로 순수물(DI water)을 사용한 세정공정을 진행하여 반도체 기판(100) 상에 잔류하는 포름산 입자를 제거할 수 있다.
도 12는 본 발명의 실시 예에 따른 연결 범프를 형성하는 단계를 나타내는 단면도이다.
도 12를 참조하면, 필라층(114)과 붕괴 솔더층(118a)에 의하여 덮히지 않고 노출되는 시드층(110)의 부분 및 노출되는 시드층(110) 하부의 장벽층(108)의 부분을 제거한다. 시드층(110) 및 장벽층(108)의 부분을 제거하기 위하여, 예를 들면, 과산화수소(H2O2) 식각액을 이용한 습식 식각을 수행할 수 있다. 시드층(110) 및 장벽층(108)의 부분을 제거하기 위한 습식 식각 사이에 필라층(114)의 노출되는 측벽의 일부분이 제거되어, 필라층(114)의 단면이 일부 축소될 수 있으나, 이미 리플로우 공정이 수행되었기 때문에, 리플로우 솔더(118)가 추가로 붕괴되는 현상은 발생하지 않을 수 있다.
필라층(114)과 붕괴 솔더층(118a)에 의하여 덮히지 않고 노출되는 시드층(110)의 부분 및 노출되는 시드층(110) 하부의 장벽층(108)의 부분이 제거되면, 연결 범프(150B), 재배선 패턴(150R) 및 더미 연결 범프(150D)가 형성될 수 있다. 연결 범프(150B)는 제2 필라층(114b) 및 솔더 범프(118b)를 포함할 수 있다. 재배선 패턴(150R)은 제1 필라층(114a) 및 붕괴 솔더층(118a)을 포함할 수 있다. 더미 연결 범프(150D)는 더미 필라층(114d) 및 더미 솔더 범프(118d)를 포함할 수 있다.
연결 범프(150B)는 재배선 패턴(150R)을 통하여 패드(112)와 전기적으로 연결될 수 있다. 더미 연결 범프(150D)는 연결 범프(150B)와 전기적으로 절연될 수 있다. 또한 더미 연결 범프(150D)는 재배선 패턴(150R)과도 전기적으로 절연될 수 있으며, 따라서 더미 연결 범프(150D)는 패드(112)와 전기적으로 절연될 수 있다. 따라서, 제1 필라층(114a), 제2 필라층(114b), 붕괴 솔더층(118a) 및 솔더 범프(118b)는 더미 연결 범프(150D), 즉 더미 필라층(114d) 및 더미 솔더 범프(118d)와 전기적으로 절연될 수 있다.
연결 범프(150B)와 더미 연결 범프(150D)는 동일한 형상을 가지도록 형성할 수 있다. 단, 연결 범프(150B)는 재배선 패턴(150R)을 통하여 패드(112)와 전기적으로 연결되나, 더미 연결 범프(150D)는 전기적으로 고립(floating)될 수 있다. 연결 범프(150B)는 패드(112)를 통하여 반도체 기판(100)에 포함된 반도체 소자와 외부 장치, 예를 들면, 인쇄회로기판 등의 보드 또는 다른 반도체 칩을 전기적으로 연결시키는데 사용될 수 있다. 반면에 더미 연결 범프(150D)는 반도체 기판(100)과 외부 장치, 예를 들면, 인쇄회로기판 등의 보드 또는 다른 반도체 칩 사이의 간격을 유지시켜주고, 반도체 기판(100)에 압력이 가해질 경우에 휨 또는 손상이 생기는 것을 방지해지는 역할을 수행할 수 있다.
연결 범프(150B)와 더미 연결 범프(150D)는 반도체 기판(100)에 대하여 최상면이 동일 레벨에 위치할 수 있다. 즉, 리플로우 공정을 수행하여, 솔더 범프(118b)의 최상면과 더미 솔더 범프(118d)의 최상면이 동일 레벨에 위치하도록 할 수 있다. 따라서 패시베이션막(104) 또는 완충 절연막(106) 상에서 연결 범프(150B)와 더미 연결 범프(150D)는 동일한 높이(H2)를 가질 수 있다.
반면에, 리플로우 공정을 수행하여 붕괴 솔더층(118a)의 최상면은 솔더 범프(118b)의 최상면 및 더미 솔더 범프(118d)의 최상면보다 낮은 레벨에 위치하도록 할 수 있다. 붕괴 솔더층(118a)의 최상면은 제2 필라층(114b) 또는 더미 필라층(114d)의 최상면보다 낮은 레벨에 위치하는 것으로 도시되었으나, 붕괴 솔더층(118a)의 최상면은 제2 필라층(114b) 또는 더미 필라층(114d)의 최상면보다 높은 레벨에 위치하되, 솔더 범프(118b)의 최상면 및 더미 솔더 범프(118d)의 최상면보다 낮은 레벨에 위치할 수도 있다.
재배선 패턴을 형성하지 않고 연결 범프를 패드 상에 형성하는 경우, 연결 범프와 더미 연결 범프의 최상면은 평탄도(coplanarity)에 문제가 발생하기 때문에 반도체 조립 공정에서 불량이 발생할 수 있으나, 본 발명의 실시 예에 따른 연결 범프(150B)와 더미 연결 범프(150D)는 최상면이 동일 레벨에 위치하므로 이러한 불량이 발생하는 것을 방지할 수 있다. 또한 연결 범프(150B)가 패드(112) 상에 위치하지 않기 때문에, 반도체 조립 공정에서 패드(112)에 스트레스가 가해지는 것을 방지할 수 있다.
또한 연결 범프(150B)와 패드(112)를 연결하는 재배선 패턴(150R)을 형성하기 위한 별도의 포토리소그래피 공정을 사용하지 않고, 필라층(114)을 형성하기 위한 1회의 포토리소그래피 공정만으로 재배선 패턴(150R)을 형성할 수 있기 때문에, 공정 시간 및 비용을 절감할 수 있다.
도 13 및 도 14는 본 발명의 다른 실시 예에 따른 포토레지스트 패턴을 형성하는 단계 및 붕괴 솔더층을 형성하는 단계를 나타내는 평면도이다. 도 13 및 도 14는 도 5 및 도 10에 각각 대응되는 단계의 평면도들이다. 도 1 내지 도 12에 대한 설명 중 중복되는 부분은 생략될 수 있다.
도 13을 참조하면, 시드층(110) 상에 포토레지스트 패턴(120)을 형성한다. 포토레지스트 패턴(120)은 시드층(110)의 일부분을 노출시키는 개구 패턴(202)이 형성될 수 있다. 개구 패턴(202)은 제1 개구부(210-1) 및 제2 개구부(220)를 포함할 수 있다. 개구 패턴(202)은 중간 개구부(210-2)를 더 포함할 수 있다. 제1 개구부(210-1)는 패드(112) 상의 시드층(110)의 일부분을 노출시킬 수 있다. 중간 개구부(210-2)는 제1 개구부(210-1) 및 제2 개구부(220) 사이에 배치되며, 제1 개구부(210-1) 및 제2 개구부(220)와 각각 이격될 수 있다. 중간 개구부(210-2)는 패시베이션막(104) 상의 시드층(110)의 일부분을 노출시킬 수 있다.
제1 개구부(210-1) 및 중간 개구부(210-2)는 복수개가 형성될 수 있다. 또한 중간 개구부(210-2)는 하나의 제1 개구부(210-1)에 대응하여 하나 또는 복수개가 형성될 수 있다.
제1 개구부(210-1) 및 중간 개구부(210-2)는 동일한 단면을 가질 수 있다. 즉, 제1 개구부(210-1)와 중간 개구부(210-2)는 동일한 형상을 가질 수 있다. 제1 개구부(210-1)와 중간 개구부(210-2)는 패드(112) 상에서 제2 개구부(220)를 향하여 반복적으로 배치되는 동일한 단면을 가지는 개구부일 수 있다.
제1 개구부(210-1)와 중간 개구부(210-2)가 동일한 단면을 가지는경우, 제1 개구부(210)는 패드(112) 상의 시드층(110)의 일부분과 함께 패시베이션막(104) 상의 시드층(110)의 일부분도 함께 노출시키도록 형성된 것들의 지칭하고, 중간 개구부(210-2)는 패시베이션막(104) 상의 시드층(110)의 일부분만을 노출시키고, 패드(112) 상에 형성된 시드층(110)의 부분은 노출시키지 않도록 형성된 것들을 지칭할 수 있다.
제1 개구부(210-1) 및 중간 개구부(210-2)의 최단폭(W1a)은 제2 개구부(220)의 최단폭(W2)보다 작은 값을 가지도록 형성할 수 있다. 제1 개구부(210-1) 및 중간 개구부(210-2)는 모든 부분의 단폭이 제2 개구부(220)의 최단폭(W2)보다 작은 값을 가지도록 형성할 수 있다. 즉, 제1 개구부(210-1) 및 중간 개구부(210-2)는 제2 개구부(220)의 최단폭(W2)보다 작은 폭을 가지는 선형 개구 또는 선형 개구들의 조합으로 이루어질 수 있다.
도 13 및 도 14를 함께 참조하면, 개구 패턴(202) 내에 필라층(114)을 형성한 후, 필라층(114) 상에 도 9에 보인 것과 유사하게 솔더층을 형성한 후 리플로우 공정을 수행하여 붕괴 솔더층(118-1a) 및 솔더 범프(118b)를 형성할 수 있다.
도 1 내지 도 12에 보인 실시 예와 비교하면 도 13 및 도 14에 보인 실시 예는, 패드(112)와 솔더 범프(118b)를 전기적으로 연결하는 붕괴 솔더층(118-1a)를 형성하기 위하여, 제1 필라층(114-1a) 및 중간 필라층(114-2a), 즉, 서로 이격되는 복수개의 필라층(114)의 세그먼트들(114-1a, 114-2a)이 형성되도록, 개구 패턴(202)을 가지는 포토레지스트 패턴(120)을 형성한다. 이러한 복수개의 필라층(114)의 세그먼트들(114-1a, 114-2a)을 사용하면 붕괴 솔더층(118-1a)이 형성하기 위하여 리플로우 공정을 수행하여 솔더층을 붕괴시킬 때 붕괴되는 방향성을 미세하게 조절할 수 있다.
도 15은 본 발명의 실시 예에 의한 범프 형성방법을 설명하기 위한 흐름도이다. 이해를 돕기 위해 도 1 내지 도 14를 함께 참조하여 설명한다.
도 15을 참조하면, 먼저 최종 보호막인 패시베이션막(104)이 형성된 반도체 기판(100)을 준비(S100)한다. 그 후, 반도체 기판(100)의 패드(112)를 노출시키는 완충 절연막(106)을 형성(S102)한다. 이어서 반도체 기판(100) 전면을 덮는 장벽층(108)을 형성(S104)하고, 장벽층(108) 상에 시드층(110)을 형성(S106)한다.
시드층(110)을 노출시키는 개구 패턴(200)들을 가지는 포토레지스트 패턴(120)을 형성(S108)하고, 시드층(110) 상에 필라층(114)을 형성하는 1차 전기도금 공정을 수행(S110)한다. 그리고 필라층(114) 위에 솔더층(116)을 형성하는 2차 전기도금 공정을 수행(S112)하고, 도금 차폐막으로 사용된 포토레지스트 패턴(120)을 제거(S114)한다.
이어서 반도체 기판(100) 상의 자연산화막을 플럭스 처리를 통해 제거하지 않고, 포름산 열처리를 통해 제거하는 공정을 수행(S116)한다. 계속해서 리플로우 공정을 진행(S118)하여, 솔더 범프(118b) 및 붕괴 솔더층(118a)을 형성한다. 그후 식각 공정을 통해 반도체 기판(100) 표면에 노출되는 시드층(110) 및 그 하부의 장벽층(108)을 제거(S120)한다.
본 발명은 상기한 실시 예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 반도체 기판, 104: 패시베이션막, 106: 완충절연막, 108: 장벽층, , 110: 시드층, 112: 패드, 114: 필라층, 116: 솔더층, 118: 리플로우 솔더층, 120: 포토레지스트 패턴

Claims (10)

  1. 패시베이션막에 의해 패드가 노출되는 반도체 기판을 준비하는 단계;
    상기 패드 및 상기 패시베이션막 상에 시드층을 형성하는 단계;
    상기 패드 상의 시드층의 일부분을 노출시키는 제1 개구부 및 상기 패시베이션막 상의 시드층의 일부분을 노출시키며 상기 제1 개구부와 이격되는 제2 개구부를 포함하는 개구 패턴들이 형성된 포토레지스트 패턴을 형성하는 단계;
    상기 개구 패턴들 내에 필라층들을 형성하도록 1차 전기도금을 수행하는 단계;
    상기 필라층들 상에 솔더층을 형성하도록 2차 전기도금을 수행하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 필라층들을 서로 전기적으로 연결하는 붕괴(collapse) 솔더층 및 상기 제2 개구부에 형성된 필라층 상에 형성되는 솔더 범프를 형성하기 위하여 상기 반도체 기판에 리플로우 공정을 수행하는 단계;를 포함하는 반도체 소자의 연결 범프 형성 방법.
  2. 제1 항에 있어서,
    상기 리플로우 공정을 수행하는 단계는,
    상기 제1 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  3. 제1 항에 있어서,
    상기 제1 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 붕괴되어 상기 붕괴 솔더층을 형성하고, 상기 제2 개구부에 형성된 필라층 상에 형성된 솔더층의 부분이 상기 솔더 범프를 형성하도록, 상기 제1 개구부의 최단폭은 상기 제2 개구부의 최단폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  4. 제1 항에 있어서,
    상기 개구 패턴들은, 상기 제1 개구부와 제2 개구부 사이에 배치되며, 상기 제1 및 제2 개구부와 각각 이격되는 적어도 하나의 중간 개구부를 더 포함하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  5. 제4 항에 있어서,
    상기 제1 개구부 및 상기 적어도 하나의 중간 개구부는 서로 동일한 단면 형상을 가지며, 상기 제2 개구부를 향하여 반복적으로 배치되는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  6. 제1 항에 있어서,
    상기 포토레지스트 패턴을 형성하는 단계는,
    상기 개구 패턴들과 이격되며, 상기 패시베이션막 상의 시드층의 일부분을 노출시키는 더미 개구부를 더 포함하는 포토레지스트 패턴을 형성하며,
    상기 1차 전기도금을 수행하는 단계는, 상기 더미 개구부 내에 더미 필라층을 함께 형성하며,
    상기 2차 전기도금을 수행하는 단계는, 상기 더미 필라층 상에 더미 솔더층을 함께 형성하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  7. 제6 항에 있어서,
    상기 리플로우 공정을 수행하는 단계는,
    상기 더미 필라층 상에 더미 솔더 범프를 함께 형성하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  8. 제7 항에 있어서,
    상기 리플로우 공정을 수행하는 단계는,
    상기 반도체 기판에 대하여 상기 솔더 범프의 최상면과 상기 더미 솔더 범프의 최상면이 동일 레벨에 위치하도록 하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  9. 제7 항에 있어서,
    상기 리플로우 공정을 수행하는 단계는,
    상기 반도체 기판에 대하여 상기 붕괴 솔더층의 최상면이 상기 솔더 범프의 최상면보다 낮은 레벨에 위치하도록 하는 것을 특징으로 하는 반도체 소자의 연결 범프 형성 방법.
  10. 패시베이션막에 의해 패드가 노출되는 반도체 기판을 준비하는 단계;
    상기 패시베이션막 상에 배치되는 범프 필라 패턴, 상기 패드 상에 적어도 일부분이 중첩되도록 배치되는 연결 필라 패턴, 그리고 상기 범프 필라 패턴 및 상기 연결 필라 패턴 사이에 배치되는 적어도 하나의 중간 필라 패턴을 포함하는 서로 이격되는 필라층들을 형성하는 단계;
    상기 필라층들 상에 솔더층을 형성하는 단계; 및
    상기 연결 필라 패턴 및 상기 중간 필라 패턴 상에 형성된 솔더층을 붕괴시켜 상기 패드와 상기 범프 필라 패턴을 전기적으로 연결하는 붕괴 솔더층을 형성하는 단계;를 포함하는 반도체 소자의 연결 범프 형성 방법.
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