KR102495582B1 - 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법 - Google Patents

평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법에 관한 것으로, 반도체 소자는 패드 영역과 셀 영역으로 구분되며 활성면과 그 반대면인 비활성면을 갖는 반도체 기판, 상기 반도체 기판의 상기 활성면 상에 제공된 복수개의 금속 배선들, 상기 반도체 기판의 상기 활성면 상에 제공된 보호막, 그리고 상기 패드 영역의 상기 보호막 상에 제공된 복수개의 범프들을 포함한다. 상기 보호막은 상기 복수개의 금속 배선들을 덮으며, 상기 복수개의 금속 배선들의 배열 프로파일을 따라 비평탄화된 상면을 갖는 제1 보호막, 그리고 상기 제1 보호막의 상기 비평탄화된 상면 상에 제공되고 상기 복수개의 범프들이 배치되는 평탄화된 상면을 갖는 제2 보호막을 포함한다.

Description

평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING PLANARIZED PROTECTION LAYER AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 열 방출을 위해 보호막 상에 더미 마이크로 범프들이 제공된다. 더미 마이크로 범프들의 개수를 늘려 열 방출 효과를 높일 수 있다. 보호막의 상면이 비평탄하면, 포토 공정시 빛의 난반사로 인해 더미 마이크로 범프들의 형상 이상을 초래할 수 있다. 따라서, 보호막의 상면을 평탄화하는 것이 필요하다 할 것이다.
본 발명의 목적은 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은 열 방출 특성이 우수한 반도체 소자 및 그 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 전기적 특성이 향상된 반도체 소자 및 그 제조방법을 제공함에 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예들에 따른 반도체 소자는: 패드 영역과 셀 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판: 상기 반도체 기판의 상기 활성면 상에 제공된 복수개의 금속 배선들; 상기 반도체 기판의 상기 활성면 상에 제공된 보호막; 그리고 상기 패드 영역의 상기 보호막 상에 제공된 복수개의 범프들을 포함할 수 있다. 상기 보호막은: 상기 복수개의 금속 배선들을 덮으며, 상기 복수개의 금속 배선들의 배열 프로파일을 따라 비평탄화된 상면을 갖는 제1 보호막; 그리고 상기 제1 보호막의 상기 비평탄화된 상면 상에 제공되고, 상기 복수개의 범프들이 배치되는 평탄화된 상면을 갖는 제2 보호막을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예들에 따른 반도체 소자는: 셀 영역과 패드 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판; 상기 반도체 기판의 상기 활성면 상에 제공된 복수개의 금속 배선들; 상기 반도체 기판의 상기 활성면 상에 제공되고, 이중막 구조를 갖는 보호막; 그리고 상기 셀 영역의 상기 보호막 상에 제공된 복수개의 범프들 포함할 수 있다. 상기 보호막의 상기 이중막 구조는: 상기 복수개의 금속 배선들을 덮으며, 제1 절연 물질로 구성된 제1 보호막; 상기 제1 절연 물질과는 상이한 제2 절연 물질로 구성되고, 평탄화된 상면을 갖는 제2 보호막; 그리고 상기 제1 보호막과 상기 제2 보호막 사이의 비직선형 계면을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예들에 따른 반도체 소자의 제조방법은: 셀 영역과 패드 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판을 제공하는 것; 상기 반도체 기판의 상기 활성면 상에 금속 배선들을 형성하는 것; 상기 반도체 기판의 상기 활성면 상에 상기 금속 배선들을 덮는 그리고 상기 금속 배선들의 배열 프로파일을 따라 비평탄화된 상면을 갖는 제1 보호막을 형성하는 것; 상기 제1 보호막의 상기 비평탄화된 상면 상에 제2 보호막을 형성하는 것; 상기 제2 보호막을 화학기계적 연마하여, 상기 제2 보호막의 상면을 평탄화하는 것; 그리고 상기 셀 영역의 상기 제2 보호막 상에 복수개의 더미 범프들을 형성하는 것을 포함할 수 있다.
본 발명에 의하면, 보호막의 상면을 평탄화할 수 있다. 이에 따라, 보호막의 평탄화된 상면 상에 복수개의 더미 마이크로 범프들을 포토 공정 불량이나 범프 형상 이상없이 형성할 수 있다. 그 결과, 반도체 소자의 열 방출 및 전기적 특성을 향상시킬 수 있는 효과가 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 응용예를 도시한 단면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 소자의 응용예를 도시한 구성도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 응용예 중에서 칩 스택을 도시한 단면도이다.
도 2b는 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 2c는 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 3a 내지 3g는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a 내지 4c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
이하, 본 발명에 따른 평탄화된 보호막을 갖는 반도체 소자 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 응용예를 도시한 단면도이다.
도 1a를 참조하면, 반도체 모듈(1000)은 패키지 기판(1600), 패키지 기판(1600) 상에 실장된 칩 스택(1100)과 집적회로칩(1200), 그리고 칩 스택(1100)과 집적회로칩(1200)을 캡슐화하는 외부 몰딩막(1400)을 포함하는 하이 밴드 메모리(High Bandwidth Memory) 모듈일 수 있다.
반도체 모듈(1000)은 패키지 기판(1600) 상에 제공된 인터포저(1500)를 더 포함할 수 있다. 칩 스택(1100)과 집적회로칩(1200)은 인터포저(1500)를 통해 서로 전기적으로 연결될 수 있고, 그리고 패키지 기판(1600)과 전기적으로 연결될 수 있다. 반도체 모듈(1000)은 외부 몰딩막(1400) 상에 제공된 방열판(1700)을 더 포함할 수 있다. 방열판(1700)은 반도체 모듈(1000)에서 생성된 열을 외부로 배출할 수 있다.
패키지 기판(1600)은 인쇄회로기판일 수 있고, 복수개의 외부단자들(1650)이 제공될 수 있다. 인터포저(1500)와 패키지 기판(1600) 사이에 이들을 전기적으로 연결하는 복수개의 연결 단자들(1550)이 제공될 수 있다.
집적회로칩(1200)은 중앙 처리 장치(Centroal Proccessing Unit), 그래픽 처리 장치(Graphic Processing Unit), 시스템-온-칩(System-On-Chip) 등을 포함할 수 있다. 집적회로칩(1200)과 인터포저(1500) 사이에 복수개의 내부 단자들(1250)이 제공될 수 있다. 내부 단자들(1250)을 통해 집적회로칩(1200)은 인터포저(1500)와 칩 스택(1100)과 전기적으로 연결될 수 있다.
집적회로칩(1200)과 칩 스택(1100)은 인터포저(1500) 상에 제공된 내부 몰딩막(1300)으로 캡슐화될 수 있다. 이와 다르게, 내부 몰딩막(1300)은 외부 몰딩막(1400)으로 대체될 수 있다. 집적회로칩(1200)의 상면(1200s)과 칩 스택(1100)의 상면(1100s)은 서로 동일하거나 상이한 레벨에 있을 수 있다. 가령, 집적회로칩(1200)의 상면(1200s)과 칩 스택(1100)의 상면(1100s)은 동일한 레벨에 있을 수 있어, 공면을 이룰 수 있다.
도 1b는 본 발명의 실시예들에 따른 반도체 소자의 응용예를 도시한 구성도이다.
도 1b를 참조하면, 칩 스택(1100)은 하나 혹은 그 이상이 제공될 수 있다. 일례로, 집적회로칩(1200)의 마주보는 양측면들 각각에 2개의 칩 스택들(1100)이 인접 배치될 수 있다. 칩 스택(1100)은 도 2a를 참조하여 후술한 바와 같이 버퍼 소자 상에 수직 적층된 복수개의 반도체 소자들을 포함할 수 있다. 반도체 모듈(1000)은 가령 수 내지 수십 Gbps 대역폭(bandwidth)을 가질 수 있고, 가령 그래픽 카드, 휴대폰, 컴퓨터, 태블릿 등에 응용될 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 응용예 중에서 칩 스택을 도시한 단면도이다.
도 2a를 참조하면, 칩 스택(1100)은 버퍼 소자(20), 버퍼 소자(20) 상에 수직 적층된 복수개의 반도체 소자들(10), 그리고 버퍼 소자(20) 상에 제공되고 반도체 소자들(10)을 캡슐화하는 몰딩막(30)을 포함할 수 있다. 버퍼 소자(20)는 반도체 소자들(10)과 주고 받는 전기적 신호들을 분기하는 로직 칩을 포함할 수 있다. 버퍼 소자(20)에는 도 1a의 인터포저(1500)와의 전기적 연결을 매개하는 복수개의 연결 단자들(25)이 제공될 수 있다.
반도체 소자들(10)은 반도체 메모리 칩들을 포함할 수 있다. 반도체 소자들(10)은 버퍼 소자(20) 상에 적층된 제1, 제2, 제3, 및 제4 반도체 메모리 칩들(11,12,13,14)을 포함할 수 있다. 제1 내지 제4 반도체 메모리 칩들(11-14) 각각은 전면(10sf)과 후면(10sb)을 포함할 수 있다. 전면(10sf)은 활성면에 상당할 수 있고, 후면(10sb)은 비활성면에 상당할 수 있다. 제1 내지 제4 반도체 메모리 칩들(11-14) 각각은 전면(10sf)이 버퍼 소자(20)를 바라보는 형태로 배치될 수 있다.
제1 내지 제4 반도체 메모리 칩들(11-14)은 동일하거나 상이한 두께를 가질 수 있다. 일례로, 제1 내지 제3 반도체 메모리 칩들(11-13)은 동일한 제1 두께(TH1)를 가질 수 있고, 제4 반도체 메모리 칩(14)은 제1 두께(TH1)보다 큰 제2 두께(TH2)를 가질 수 있다. 이와 다르게, 제1 내지 제4 반도체 메모리 칩들(11-14) 모두는 제1 두께(TH1) 혹은 제2 두께(TH2)를 가질 수 있다.
제1 내지 제4 반도체 메모리 칩들(11-14) 각각은 복수개의 관통 전극들(160)이 제공된 패드 영역(10a) 그리고 메모리 셀(도 3a의 102 참조)이 제공된 셀 영역(10b)을 포함할 수 있다. 제4 반도체 메모리 칩(14)의 패드 영역(10a)에는 관통 전극들(160)이 제공되지 않을 수 있다. 관통 전극들(160)을 통해 제1 내지 제4 반도체 메모리 칩들(11-14)이, 그리고 제1 반도체 메모리 칩(11)과 버퍼 소자(20)가 전기적으로 연결될 수 있다. 관통 전극들(160)은 셀 영역(10b)에 제공된 메모리 셀(도 3a의 102)과 전기적으로 연결될 수 있다.
제1 내지 제4 반도체 메모리 칩들(11-14) 각각의 전면(10sf) 상에는 복수개의 전기적 마이크로 범프들(150)과 복수개의 더미 마이크로 범프들(140)이 제공될 수 있다. 전기적 마이크로 범프들(150)은 관통 전극들(160)과 직접 혹은 간접적으로 접속할 수 있다. 더미 마이크로 범프들(140)은 제1 내지 제4 반도체 메모리 칩들(11-14) 각각 및 버퍼 소자(20)와 전기적으로 연결되지 않을 수 있다. 예컨대, 더미 마이크로 범프들(140)은 제1 내지 제4 반도체 메모리 칩들(11-14)에서 발생된 열을 외부로 배출하는 열 범프들(thermal bumps)일 수 있다.
도 2b는 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다. 도 2c는 본 발명의 실시예들에 따른 반도체 소자를 도시한 평면도이다.
도 2b를 참조하면, 패드 영역(10a)은 반도체 소자(10)의 중심을 가로지르는 제2 방향(D2)을 따라 연장될 수 있다. 전기적 마이크로 범프들(150)은 패드 영역(10a) 상에 제공될 수 있다. 셀 영역(10b)은 복수개로 제공될 수 있고, 복수개의 셀 영역들(10b)은 패드 영역(10a)의 양측에서 제2 방향(D2)을 따라 배치될 수 있다. 예컨대, 셀 영역들(10b)은 패드 영역(10a)을 사이에 두고 제2 방향(D2)과 실질적으로 직교하는 제1 방향(D1)을 따라 배열될 수 있다.
더미 마이크로 범프들(140)은 셀 영역(10b) 상에 그리고 패드 영역(10a)을 제외한 다른 영역 상에 고르게 배열될 수 있다. 전기적 마이크로 범프들(150)의 밀도는 더미 마이크로 범프들(140)의 밀도와 동일하거나 상이할 수 있다. 일례로, 전기적 마이크로 범프들(150)의 밀도는 더미 마이크로 범프들(140)의 밀도보다 클 수 있다.
도 2c를 참조하면, 더미 마이크로 범프들(140)은 주로 열이 많이 발생하는 지점(hot spot)에 집중 배열될 수 있다. 예컨대, 더미 마이크로 범프들(140)은 셀 영역들(10b) 상에 밀집하여 배열될 수 있다.
도 2b 또는 2c에 도시된 바와 같이, 전기적 마이크로 범프들(150)은 패드 영역(10a)의 전면(10sf) 상에 배치될 수 있고, 더미 마이크로 범프들(140)은 셀 영역(10b)의 전면(10sf) 상에 배치될 수 있다. 반도체 소자(10)의 전면(10sf)은 평탄할 수 있다. 평탄한 전면(10sf)은 마이크로 범프들(140,150)의 형성을 위한 포토 공정시 빛의 난반사를 없앨 수 있고, 이에 따라 마이크로 범프들(140,150)의 형상 이상을 방지할 수 있다. 이에 대해선 도 3a 내지 3g를 참조하여 후술한다.
도 3a 내지 3g는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하의 실시예들에선, 도 2a의 반도체 소자(10)의 셀 영역(10b)을 중심으로 반도체 소자의 제조방법을 설명한다. 이하의 설명은 반도체 소자(10)의 패드 영역(10a)에 동일하거나 유사하게 적용될 수 있다.
도 3a를 참조하면, 반도체 기판(100) 상에 메모리 셀(102) 그리고 메모리 셀(102)을 덮는 층간절연막(104)을 형성할 수 있다. 반도체 기판(100)은 활성면(100a)과 그 반대면인 비활성면(100b)을 갖는 실리콘 웨이퍼, 게르마늄 웨이퍼, 실리콘-게르마늄 웨이퍼, 혹은 화합물 웨이퍼일 수 있다. 메모리 셀(102)을 형성하는 것은 반도체 기판(100)의 활성면(100a) 상에 하나 혹은 그 이상의 트랜지스터들을 형성하는 것을 포함할 수 있다. 층간절연막(104)은 실리콘 산화막이나 실리콘 질화막과 같은 절연물을 증착하여 형성할 수 있다.
메모리 셀(102)은 트랜지스터들과 전기적으로 연결된 커패시터들과 같은 메모리 요소들을 포함할 수 있다. 도 2a에 도시된 것처럼, 패드 영역(10a)에는 메모리 셀(102)에 전기적으로 연결된 관통 전극들(160)이 형성되어 있을 수 있다. 관통 전극들(160)은 반도체 기판(100)을 관통할 수 있다.
도 3b를 참조하면, 층간절연막(104) 상에 하부 금속 배선들(112) 그리고 하부 금속 배선들(112)을 덮는 하부 금속간 절연막(114)을 형성할 수 있다. 하부 금속 배선들(112)은 구리나 알루미늄과 같은 금속을 포함할 수 있다. 하부 금속간 절연막(114)은 실리콘 산화막이나 실리콘 질화막과 같은 절연물을 증착하여 형성할 수 있다.
하부 금속간 절연막(114) 상에 상부 금속 배선들(132) 그리고 상부 금속 배선들(132)을 덮는 보호막(134: 이하 제1 보호막이라 함)을 형성할 수 있다. 선택적으로, 하부 금속간 절연막(114) 상에 중간 금속 배선들(122) 그리고 중간 금속 배선들(122)을 덮는 중간 금속간 절연막(124)을 더 형성할 수 있다. 중간 금속 배선들(122)은 구리나 알루미늄과 같은 금속을 포함할 수 있다. 중간 금속간 절연막(124)은 실리콘 산화막이나 실리콘 질화막과 같은 절연물을 증착하여 형성할 수 있다.
제1 보호막(134)은 실리콘 산화막, 실리콘 질화막, 광반응성 폴리이미드(PSPI)와 같은 절연물을 증착하여 형성할 수 있다. 일례로, 실리콘 질화막을 증착하여 제1 보호막(134)을 형성할 수 있다. 제1 보호막(134)은 상부 금속 배선들(132)의 배열 프로파일을 따라 형성될 수 있고, 이에 따라 비평탄화된 상면(134s)을 가질 수 있다. 가령, 제1 보호막(134)의 상면(134s)은 상부 금속 배선들(132) 위에서는 볼록하고, 상부 금속 배선들(132) 사이에선 오목할 수 있다. 제1 보호막(134)의 평균 두께(T1)는 수 내지 수십 μm, 가령 대략 1 μm 내지 20 μm일 수 있다. 제1 보호막(134)의 비평탄화된 상면(134s)에 대해 평탄화 공정을 진행하지 않을 수 있다.
도 3c를 참조하면, 제1 보호막(134) 상에 보호막(136: 이하 제2 보호막이라 함)을 형성할 수 있다. 제2 보호막(136)은 실리콘 산화막, 실리콘 질화막, 광반응성 폴리이미드(PSPI)와 같은 절연물을 증착하여 형성할 수 있다. 일례로, 실리콘 산화막을 증착하여 제2 보호막(136)을 형성할 수 있다. 제2 보호막(136)은 제1 보호막(134)의 프로파일을 따라 형성될 수 있고, 이에 따라 비평탄화된 초기 상면(136sa)을 가질 수 있다. 제2 보호막(136)의 초기 평균 두께(T2a)는 수 내지 수십 μm, 가령 대략 1 내지 40 μm일 수 있다.
도 3d를 참조하면, 제2 보호막(136)에 대해 평탄화 공정을 진행할 수 있다. 일례로, 화학기계적연마(Chemical Mechanical Polishing) 공정으로 제2 보호막(136)을 평탄화할 수 있다. 이에 따라, 제2 보호막(136)은 평탄화된 상면(136s)을 가질 수 있다. 제2 보호막(136)의 평탄화된 상면(136s)은 도 2a의 전면(10sf)에 상당할 수 있다.
평탄화 공정에 의해 제2 보호막(136)은 초기 평균 두께(T2a)보다 작은 평균 두께(T2)를 가질 수 있다. 제2 보호막(136)의 평균 두께(T2)는 수 내지 수십 μm, 가령 대략 20 μm 이하, 더 좁게는 대략 0.1 μm 내지 5 μm일 수 있다. 이로써, 제1 및 제2 보호막들(134,136)로 구성된 이중막 구조를 갖는 보호막(138)을 형성할 수 있다. 제2 보호막(136)의 상면(136s)은 보호막(138)의 평탄화된 상면에 상당할 수 있다. 제1 보호막(134)의 상면(134s)은 제1 보호막(134)과 제2 보호막(136) 사이의 비직선형 계면에 상당할 수 있다.
전술한 바와 같이, 제1 및 제2 보호막들(134,136)은 실리콘 산화막, 실리콘 질화막, 광반응성 폴리이미드(PSPI)와 같은 절연물을 증착하여 형성할 수 있다. 일례로, 제1 보호막(134)은 비교적 절연 특성과 강도가 우수한 실리콘 질화막(예: SiNx)으로 형성할 수 있고, 제2 보호막(136)은 화학기계적 연마를 비교적 용이하게 진행할 수 있는 실리콘 산화막(예: SiO2)으로 형성할 수 있다. 다른 예로, 제1 및 제2 보호막들(134,136)은 동일 물질, 가령 실리콘 질화막 혹은 실리콘 산화막으로 형성할 수 있다.
도 3e를 참조하면, 보호막(138) 상에 마스크 패턴(90)을 형성할 수 있다. 가령 포토레지스트를 도포하고, 도포된 포토레지스트에 대한 포토 및 식각 공정으로 복수개의 개구부들(92)을 갖는 마스크 패턴(90)을 형성할 수 있다. 개구부들(92)은 제2 보호막(136)의 평탄화된 상면(136s)을 노출할 수 있다. 제2 보호막(136)은 평탄화된 상면(136s)을 가지므로, 포토레지스트에 대한 포토 공정시 빛의 난반사가 최소화되거나 없을 수 있다. 이에 따라, 원하는 형상을 갖는 개구부들(92)을 갖는 마스크 패턴(90)을 형성할 수 있다.
도 3f를 참조하면, 개구부들(92) 각각 내에 금속 필라(142)와 캡핑막(144)을 형성할 수 있다. 가령, 구리나 알루미늄과 같은 금속을 도금하거나 증착하여 개구부(92)를 일부 채우는 금속 필라(142)를 형성하고, 금속 필라(142) 상에 가령 솔더를 도금하거나 증착하여 개구부(92)의 나머지 일부를 채우는 캡핑막(144)을 형성할 수 있다. 도금 공정을 진행하는 경우, 금속을 포함하는 씨드막을 개구부(92) 내에 더 형성할 수 있다.
도 3g를 참조하면, 마스크 패턴(90)을 제거하고, 리플로우 공정을 진행할 수 있다. 리플로우 공정에 의해 캡핑막(144)은 대체로 구(sphere) 형상으로 변형될 수 있다. 이로써, 보호막(138) 상에 금속 필라(142)와 캡핑막(144)으로 구성되는 복수개의 더미 마이크로 범프들(140)을 갖는 반도체 소자(10)를 제조할 수 있다.
도 2a에 도시된 것처럼, 반도체 소자(10)의 패드 영역(10a)에는 관통 전극들(160)과 전기적으로 연결되는 복수개의 전기적 마이크로 범프들(150)이 형성될 수 있다. 전기적 마이크로 범프들(150)의 밀도는 더미 마이크로 범프들(140)의 밀도와 동일하거나 유사할 수 있다. 일례로, 전기적 마이크로 범프들(150)의 밀도는 더미 마이크로 범프들(140)의 밀도에 비해 더 클 수 있다.
더미 마이크로 범프들(140)은 전기적 연결 단자로서 사용되지 않을 수 있다. 가령, 더미 마이크로 범프들(140)은 반도체 소자(10), 주로 메모리 셀(102)에서 발생하는 열을 방출하는 열 범프들일 수 있다. 더미 마이크로 범프(140)는 수 내지 수백 μm, 대략 5 내지 100 μm의 높이(H)를 가질 수 있다.
반도체 소자(10)의 열 방출 특성을 개선하기 위해 더미 마이크로 범프들(140)의 개수를 늘리는 경우, 빛의 난반사를 최대한 억제하는 것이 필요할 수 있다. 본 실시예와 다르게 제2 보호막(136)의 상면(136s)이 비평탄한 경우, 포토 공정시 빛의 난반사로 인해 원하는 형상의 마스크 패턴(90)을 형성할 수 없을 수 있다. 이로 인해, 더미 마이크로 범프들(140)의 형상 이상을 초래할 수 있다.
본 실시예에 따르면, 도 3e에서 전술한 것처럼, 제2 보호막(136)은 평탄화된 상면(136s)을 가질 수 있다. 제2 보호막(136)의 평탄화된 상면(136s) 상에 마스크 패턴(90)을 형성하는 경우 포토 공정에서의 빛의 난반사로부터 자유로워질 수 있다. 이에 따라, 마스크 패턴(90)은 원하는 형상의 개구부들(92)을 가질 수 있고, 도 3f 및 3g에서처럼 개구부들(92) 내에 더미 마이크로 범프들(140)을 형상 이상없이 형성할 수 있다.
도 4a 내지 4c는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 도 3a에서 전술한 바와 동일하거나 유사한 공정으로 메모리 셀(102)을 갖는 반도체 기판(100)의 활성면(100a) 상에 상부 금속 배선들(132)을 형성할 수 있다. 상부 금속 배선들(132)을 덮으며 비평탄화된 초기 상면(134sa)을 갖는 보호막(134)을 형성할 수 있다. 보호막(134)은 실리콘 산화막, 실리콘 질화막, 광반응성 폴리이미드(PSPI)와 같은 절연물을 증착하여 형성할 수 있다. 가령, 실리콘 질화막을 증착하여 초기 평균 두께(T1a)를 갖는 보호막(134)을 형성할 수 있다. 초기 평균 두께(T1a)는 수 내지 수십 μm, 가령 대략 1 내지 40 μm일 수 있다.
도 4b를 참조하면, 보호막(134)에 대해 평탄화 공정을 진행할 수 있다. 일례로, 화학기계적연마(Chemical Mechanical Polishing) 공정으로 보호막(134)을 평탄화할 수 있다. 이에 따라, 보호막(134)은 평탄화된 상면(134s)을 가질 수 있다. 평탄화 공정에 의해 보호막(134)은 초기 평균 두께(T1a)보다 작은 평균 두께(T1)를 가질 수 있다. 평균 두께(T1)는 수 내지 수십 μm, 대략 1 μm 내지 20 μm, 더 좁게는 대략 1 μm 내지 10 μm일 수 있다.
도 4c를 참조하면, 도 3e 및 3f를 참조하여 전술한 공정들을 진행하여 보호막(134) 상에 더미 마이크로 범프들(140)을 형성할 수 있다. 도 4b에서 전술한 것처럼 보호막(134)은 평탄화된 상면(134s)을 가질 수 있으므로, 더미 마이크로 범프들(140)을 형상 이상없이 형성할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 패드 영역과 셀 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판:
    상기 반도체 기판의 상기 활성면 상에 제공된 복수개의 금속 배선들;
    상기 반도체 기판의 상기 활성면 상에 제공된 보호막; 그리고
    상기 패드 영역의 상기 보호막 상에 제공된 복수개의 범프들을 포함하고,
    상기 보호막은:
    상기 복수개의 금속 배선들을 덮으며, 상기 복수개의 금속 배선들의 배열 프로파일을 따라 비평탄화된 상면을 갖는 제1 보호막; 그리고
    상기 제1 보호막의 상기 비평탄화된 상면 상에 제공되고, 상기 복수개의 범프들이 배치되는 평탄화된 상면을 갖는 제2 보호막을 포함하고,
    상기 복수개의 범프들은 전기적 연결 단자들로서 사용되지 아니하는 복수개의 더미 범프들을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 서로 다른 절연 물질을 포함하는 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 패드 영역의 상기 반도체 기판을 관통하는 복수개의 관통 전극들을 더 포함하고,
    상기 복수개의 범프들은 상기 복수개의 관통 전극들과 전기적으로 연결되지 아니하는 반도체 소자.
  5. 제4항에 있어서,
    상기 패드 영역의 상기 보호막 상에 상기 복수개의 관통 전극들과 전기적으로 연결된 복수개의 전기적 범프들을 더 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 패드 영역은 상기 반도체 기판의 중심을 가로질러 연장되고,
    상기 셀 영역은 상기 패드 영역의 대향하는 양측에 복수개로 제공되는 반도체 소자.
  7. 셀 영역과 패드 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 활성면 상에 제공된 복수개의 금속 배선들;
    상기 반도체 기판의 상기 활성면 상에 제공되고, 이중막 구조를 갖는 보호막; 그리고
    상기 셀 영역의 상기 보호막 상에 제공된 복수개의 범프들 포함하고,
    상기 보호막의 상기 이중막 구조는:
    상기 복수개의 금속 배선들을 덮으며, 제1 절연 물질로 구성된 제1 보호막;
    상기 제1 절연 물질과는 상이한 제2 절연 물질로 구성되고, 평탄화된 상면을 갖는 제2 보호막; 그리고
    상기 제1 보호막과 상기 제2 보호막 사이의 비직선형 계면을 포함하되,
    상기 복수개의 범프들은 상기 셀 영역에 전기적으로 연결되지 아니하는 복수개의 열 범프들을 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 셀 영역은 상기 반도체 기판 상에 제공된 메모리 셀을 포함하고,
    상기 패드 영역은 상기 반도체 기판을 관통하는 복수개의 관통 전극들을 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 패드 영역의 상기 제2 보호막 상에 상기 복수개의 관통 전극들과 전기적으로 연결된 복수개의 전기적 범프들을 더 포함하는 반도체 소자.
  10. 삭제
  11. 제7항에 있어서,
    상기 복수개의 범프들은 상기 제2 보호막의 상기 평탄화된 상면 상에 제공되는 반도체 소자.
  12. 제7항에 있어서,
    상기 계면은,
    상기 복수개의 금속 배선들 상에선 상기 복수개의 범프들을 향해 볼록하고,
    상기 복수개의 금속 배선들 사이에선 상기 반도체 기판을 향해 오목한 반도체 소자.
  13. 셀 영역과 패드 영역으로 구분되며, 활성면과 그 반대면인 비활성면을 갖는 반도체 기판을 제공하는 것;
    상기 반도체 기판의 상기 활성면 상에 금속 배선들을 형성하는 것;
    상기 반도체 기판의 상기 활성면 상에 상기 금속 배선들을 덮는 그리고 상기 금속 배선들의 배열 프로파일을 따라 비평탄화된 상면을 갖는 제1 보호막을 형성하는 것;
    상기 제1 보호막의 상기 비평탄화된 상면 상에 제2 보호막을 형성하는 것;
    상기 제2 보호막을 화학기계적 연마하여, 상기 제2 보호막의 상면을 평탄화하는 것; 그리고
    상기 셀 영역의 상기 제2 보호막 상에 복수개의 더미 범프들을 형성하는 것을
    포함하되,
    상기 복수개의 더미 범프들을 형성하는 것은,
    상기 셀 영역의 상기 제2 보호막의 상기 평탄화된 상면 상에, 상기 셀 영역 및 상기 복수개의 금속 배선들과는 전기적으로 연결되지 아니하는 복수개의 열 범프들을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  14. 제13항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 서로 다른 절연 물질로 형성하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 제1 보호막을 형성하는 것은 실리콘 질화막을 증착하는 것을 포함하고,
    상기 제2 보호막을 형성하는 것은 실리콘 산화막을 증착하는 것을 포함하는 반도체 소자의 제조방법.
  16. 제13항에 있어서,
    상기 제2 보호막을 형성하는 것은,
    상기 제1 보호막 상에 상기 제1 보호막과 상이한 절연 물질을 증착하여, 상기 제1 보호막의 상기 비평탄화된 상면의 프로파일을 따라 비평탄화된 상면을 갖는 절연막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  17. 삭제
  18. 제13항에 있어서,
    상기 복수개의 열 범프들을 형성하는 것은:
    상기 제2 보호막 상에 상기 제2 보호막의 상기 평탄화된 상면을 노출하는 복수개의 개구부들을 갖는 마스크 패턴을 형성하는 것;
    상기 복수개의 개구부들 각각 내에 금속 필라와 캡핑막을 순차 도금하는 것;
    상기 마스크 패턴을 제거하는 것: 그리고
    상기 캡핑막을 리플로우하는 것을 포함하는 반도체 소자의 제조방법.
  19. 제13항에 있어서,
    상기 반도체 기판은 상기 패드 영역 상에 제공되고 상기 반도체 기판을 관통하는 복수개의 관통 전극들을 더 포함하는 반도체 소자의 제조방법.
  20. 제19항에 있어서,
    상기 패드 영역의 상기 제2 보호막 상에 상기 복수개의 관통 전극들과 전기적으로 연결되는 복수개의 전기적 범프들을 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
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