KR20130007419A - 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액 - Google Patents

커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액 Download PDF

Info

Publication number
KR20130007419A
KR20130007419A KR1020120057320A KR20120057320A KR20130007419A KR 20130007419 A KR20130007419 A KR 20130007419A KR 1020120057320 A KR1020120057320 A KR 1020120057320A KR 20120057320 A KR20120057320 A KR 20120057320A KR 20130007419 A KR20130007419 A KR 20130007419A
Authority
KR
South Korea
Prior art keywords
film
silicon film
etching
basic compound
capacitor structure
Prior art date
Application number
KR1020120057320A
Other languages
English (en)
Other versions
KR102003235B1 (ko
Inventor
아츠시 미즈타니
아키코 요시이
타다시 이나바
Original Assignee
후지필름 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지필름 가부시키가이샤 filed Critical 후지필름 가부시키가이샤
Publication of KR20130007419A publication Critical patent/KR20130007419A/ko
Application granted granted Critical
Publication of KR102003235B1 publication Critical patent/KR102003235B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/02—Etching, surface-brightening or pickling compositions containing an alkali metal hydroxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Weting (AREA)

Abstract

(과제) 반도체 기판에 요철 형상을 이루도록 비정질 실리콘 또는 다결정 실리콘을 적확하고 또한 효율 좋게 제거할 수 있고, 게다가 그 에칭이 행해지는 조건 하에 있어서 장시간 활성이 유지되는 실리콘 에칭액 및 이것을 사용한 커패시터 구조의 형성 방법을 제공한다.
(해결 수단) 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 실리콘 에칭액을 다결정 실리콘막 또는 비정질 실리콘막에 적용해서 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 형성하는 커패시터 구조의 형성 방법.

Description

커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액{METHOD OF FORMING CAPACITOR STRUCTURE AND SILICON ETCHING LIQUID USED IN THE SAME}
본 발명은 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액에 관한 것이다.
종래, DRAM의 커패시터 구조로서 컨케이브형이 채용되어 왔다. 이 구조에서는 실린더 구멍 내에 하부 전극막을 형성하고, 그 내측면만을 전극으로서 기능시킨다. 이것에 의하면, 확실히 커패시터가 차지하는 면적을 작게 할 수 있지만, 실린더 구멍의 지름도 필연적으로 축소된다. 한편, DRAM의 디바이스 동작에 필요한 용량은 확보하지 않으면 안된다. 이 양자를 충족시키기 위해서 실린더 구멍의 깊이는 점점 깊어져 그 미세 가공 기술면에서의 대응이 어렵게 되어지고 있다. 이러한 상황에 대응해서 실린더 구조의 하부 전극의 내측 뿐만 아니라 외측도 사용해서 커패시터의 애스펙트비를 저감시킬 수 있는 크라운형 커패시터도 제안되어 있다(예를 들면 특허문헌 1 참조).
상기한 바와 같이 커패시터 구조의 애스펙트비를 억제하는 노력은 되고 있지만, 미세한 실린더 구조나 그 구멍을 정밀도 좋게 가공해서 형성하는 것은 그 자체가 용이하지 않다. 통상 이 가공은 웨트 에칭에 의해 행해지고 있다. 즉, 에칭액에 의해 나노미터～서브마이크로미터 사이즈로 깊이가 있는 실린더벽을 갖는 통형상 구조를 반도체 기판에 남기도록 그 내외의 부재를 제거하지 않으면 안된다. 특히 실린더 구멍 내의 제거는 포위된 공간으로부터 재료를 도려내듯이 제거하지 않으면 안되어 웨트 에칭에 의해 행하는 가공으로서 곤란을 수반한다. 또한, 실린더 구조가 밀집한 부분에서는 그 구멍 바깥에서도 동일한 사정으로 에칭이 곤란하게 된다. 그 가공성을 중시해서 에칭력이 높은 용제를 적용하는 것도 고려되지만, 그 작용에 의해 전극이나 그 밖의 부위를 부식시켜 버릴 우려가 있다. 또한, 보다 애스펙트비를 크게 하기 위해서 충전재의 재료가 SiO2로부터 다결정 실리콘 또는 비정질 실리콘으로 변경되는 경향이며, 이것에 대응한 양호한 에칭을 가능하게 하지 않으면 안된다.
일본 특허 공개 2010-199136호 공보
그런데, 커패시터 구조의 형성은 배치식 세정 처리 장치에 의한 경우와 매엽식 세정 처리 장치에 의한 경우가 있다. 어느 방식에 있어서나 소정의 온도조건으로 일정 시간 에칭 처리가 행해지므로 그 동안 에칭액의 활성이 유지되고 있는 것이 바람직하다. 특히 매엽식으로 행할 경우 순환된 상태로 에칭액이 세정에 사용되게 되므로 이 소정 온도에 있어서의 순환 유지에 의해서도 처리 능력이 떨어지지 않는 즉 장수명인 것이 요구된다.
그래서, 본 발명은 반도체 기판에 요철 형상을 이루도록 비정질 실리콘 또는 다결정 실리콘을 적확하고 또한 효율적으로 제거할 수 있고, 게다가 그 에칭이 행해지는 조건 하에서 장시간 활성이 유지되는 실리콘 에칭액 및 이것을 사용한 커패시터 구조의 형성 방법의 제공을 목적으로 한다.
상기 과제는 이하의 수단에 의해 해결되었다.
(1)암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 실리콘 에칭액을 다결정 실리콘막 또는 비정질 실리콘막에 적용해서 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 형성하는 커패시터 구조의 형성 방법.
(2) (1)에 있어서, 상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 형성 방법.
(3) (1) 또는 (2)에 있어서, 상기 암모니아의 질량(MA)과 상기 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)는 0.1～10인 형성 방법.
(4) (1)～(3) 중 어느 하나에 있어서, 상기 암모니아의 농도는 5～25질량%인 형성 방법.
(5) (1)～(4) 중 어느 하나에 있어서, 상기 특정 염기성 화합물의 농도는 1～25질량%인 형성 방법.
(6) (1)～(5) 중 어느 하나에 있어서, 매엽식 처리 장치에 의해 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부의 제거를 행하는 형성 방법.
(7) (1)～(6) 중 어느 하나에 있어서, 상기 에칭액이 상기 암모니아를 포함하는 A제와 상기 특정 염기성 화합물을 포함하는 B제로 이루어지고, 사용시에 A제와 B제를 혼합하는 형성 방법.
(8) (1)～(7) 중 어느 하나에 있어서, 상기 커패시터 구조를 구성하는 요철 형상부가 TiN을 포함해서 이루어지는 형성 방법.
(9) (1)～(8) 중 어느 하나에 있어서, 상기 실리콘 에칭액에 의해 상기 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거해서 애스펙트비(깊이/개구폭) 10 이상의 트렌치 구조를 형성하는 형성 방법.
(10) (1)～(9) 중 어느 하나에 있어서, TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막에 대해서 에칭을 행하는 것을 특징으로 하는 형성 방법.
(11) (1)～(10) 중 어느 하나에 있어서, 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 볼록부를 커패시터의 하부 전극으로 하는 형성 방법.
(12) (11)에 있어서, 상기 볼록부는 TiN으로 구성되어 있는 형성 방법.
(13) 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 이루어 커패시터 구조를 형성하기 위한 에칭액으로서, 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 것을 특징으로 하는 실리콘 에칭액.
(14) (13)에 있어서, 상기 특정 염기성 화합물이 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 에칭액.
(15) (13) 또는 (14)에 있어서, 상기 암모니아와 상기 특정 염기성 화합물의 함유 질량비는 0.1～10인 에칭액.
(16) (13)～(15) 중 어느 하나에 있어서, 상기 암모니아의 농도는 5～25질량%인 에칭액.
(17) (13)～(16) 중 어느 하나에 있어서, 상기 특정 염기성 화합물의 농도는 1～25질량%인 에칭액.
(18) (13)～(17) 중 어느 하나에 있어서, 매엽식 처리 장치에서 사용하는 에칭액.
(19) (13)～(18) 중 어느 하나에 있어서, 상기 암모니아를 함유하는 A제와 상기 특정 염기성 화합물을 함유하는 B제로 이루어지고, 사용시에 양쪽 제를 혼합해서 사용하는 키트로 한 것을 특징으로 하는 에칭액.
(20) (13)～(18) 중 어느 하나에 있어서, 상기 커패시터 구조를 구성하는 요철 형상부가 TiN을 포함해서 이루어지는 에칭액.
(발명의 효과)
본 발명의 실리콘 에칭액 및 이것을 사용한 커패시터 구조의 형성 방법에 의하면, 반도체 기판에 요철 형상을 이루도록 비정질 실리콘 또는 다결정 실리콘을 적확하고 또한 효율 좋게 제거할 수 있고, 게다가 그 에칭이 행해지는 조건 하에서 장시간 활성이 유지된다는 우수한 효과를 발휘한다. 또한, 본 발명에 의하면, 필요에 의해 에칭 잔사의 제거도 동시에 달성하여 공정의 효율화를 가능하게 한다.
도 1은 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다.
도 2는 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 1의 계속).
도 3은 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 2의 계속).
도 4는 본 발명에 적용되는 커패시터 구조의 제작 공정예를 모식적으로 나타내는 단면도이다(도 3의 계속).
도 5는 본 발명에 적용되는 커패시터 구조의 다른 예를 모식적으로 나타내는 단면도이다.
도 6은 본 발명에 적용되는 커패시터 구조의 다른 제작 공정예를 모식적으로 나타내는 단면도이다.
도 7은 도 6에 나타낸 VII-VII선 단면의 단면도이다.
[커패시터 구조의 형성]
우선, 본 발명에 의한 에칭액에 대해서 설명하기 전에 본 발명에 있어서 바람직하게 채용할 수 있는 커패시터 구조의 제조예에 대해서 도 1～도 5에 의거해 설명한다. 또한, 하기 상세한 설명에서는 커패시터 구조의 형성에 대해서 주로 설명하지만, 본 발명이 이것에 한정해서 해석되는 것은 아니다.
(공정 a)
본 실시형태의 제조예에 있어서는 실리콘 웨이퍼(3) 상에 제 1 성형막(1)과 제 2 성형막(2)이 형성되어 있다. 제 1 성형막(1)은 실린더 구멍의 개공시의 에칭 스토퍼막이며, 제 2 성형막(2)과 이방성 드라이에칭 프로세스로 에칭 레이트비를 갖는 막이다. 제 1 성형막(1)으로서는 예를 들면 LP-CVD 프로세스로 형성한 질화막 등을 들 수 있다. 한편, 제 2 성형막(2)에는 다결정 실리콘 또는 비정질 실리콘의 막을 들 수 있다. 또한 도시되어 있지 않지만 보호막을 형성해도 좋다.
또한, 실리콘 웨이퍼(3)는 대폭 간략화해서 단층의 것으로서 나타내고 있지만, 통상은 여기에 소정의 회로 구조가 형성되어 있다. 예를 들면, 분리 절연막, 게이트 산화막, 게이트 전극, 확산층 영역, 폴리실리콘 플러그, 산화 실리콘막, 질화 실리콘막, 비트선, 금속 플러그, 질화막, 플라즈마 산화막, BPSG막 등을 사용한 것을 들 수 있다(예를 들면 상기 특허문헌 1 참조). 또한, 도 1～도 5에 있어서는 특히 해칭을 부여해서 나타내고 있지 않지만, 각 부재의 단면을 나타내고 있다(도 3(f)의 하측 도면은 평면도이다).
(공정 b)
이어서, 포토리소그래피 공정을 사용해서 포토레지스트(4)를 패터닝한 후, 이방성 드라이 에칭으로 개공한다(오목부(Ka)). 이 때의 포토레지스트(4) 및 드라이 에칭의 방법에 대해서는 이러한 종류의 제품에 적용되는 통상의 물 또는 방법을 적용하면 좋다.
(공정 c), (공정 d)
또한, 개공 후에 오목부(Ka)의 벽면(Wa)과 성형막(실리콘막)(2)의 상면(Wb)을 따라 TiN으로 이루어지는 도전막(5)을 형성한다. 그리고, 또한 도전막(5)을 보호하기 위한 매설막(6)(예를 들면 다결정 실리콘 또는 비정질 실리콘의 막)을 오목부에 충전하도록 순차 성막한다. 이 때 중간적으로(도전막(5) 형성 후에) 형성되는 오목부를 Kb로서 나타내고 있다.
(공정 e)
매설막(6)의 성막 후에는 CMP(chemical mechanical polishing: 화학 기계 연마)로 웨이퍼 표면의 매설막(6) 및 도전막(5)(도 2, 도 3)의 일부를 제거해서 에치백 라인(E)까지 노출시킨다. 여기에서, 제 2 절연막(2) 및 매설막(6)을 웨트 에칭에 의해 제거한다. 본 발명에 있어서는 이 공정이 중요하며, 후술하는 본 발명에 의한 에칭액이 높은 효과를 발휘한다. 이 공정을 거쳐 실린더 구멍(Kc)을 갖는 커패시터의 하부 전극(실린더벽)(50)(도 3)이 형성된다. 실린더 구멍벽의 깊이(h2)는 특별히 한정되지 않지만, 이 종류의 디바이스의 통상의 구조를 고려하면, 500～2000nm인 것이 실제적이다. 또한, 본 발명의 에칭액은 상기한 바와 같이 에치백 등에 의해 평활하게 된 면에 적용하는 것이 바람직하고, 그것으로부터 매설막을 제거해서 트렌치 구조를 형성하는 것이 바람직하다.
(공정 f)
상기한 바와 같이 해서 형성한 커패시터의 하부 전극(50) 형성 후에 용량 절연막(9)을 형성하고, 이어서 플레이트 전극(상부 전극)(도시 생략)의 형성을 순차 행함으로써 커패시터 구조(10)를 형성할 수 있다. 또한, 본 명세서에 있어서 커패시터 구조란 커패시터 그 자체이어도 커패시터의 일부를 구성하는 구조부이어도 좋고, 도 4에 나타낸 예에서는 하부 전극(50)과 용량 절연막(9)으로 구성되는 것으로서 커패시터 구조(10)를 나타내고 있다. 또한, 도시한 것에서는 하부 전극(50)과 웨이퍼(3)를 성형막(1)으로 분리한 구성으로서 나타내고 있지만, 필요에 따라 동일 도면 또는 별도의 위치에서 양자가 전기적으로 접속된 구성인 것으로서 이해해도 좋다. 예를 들면, 성형막(1)의 부분에 플러그 구조나 다마신 구조를 형성해서 도통을 확보하는 구조이거나, 하부 전극(50)을 성형막(1)을 관통하는 형태로 형성한 것이거나 해도 좋다. 또한, 용량 절연막은 하부 전극(50) 뿐만 아니라, 그 밖의 기판표면에 형성되어 있어도 좋다.
도 5는 상기 실시형태의 커패시터 구조의 변형예를 나타내고 있다. 이 예에서는 하부 전극(실린더 구조)의 저부(81)와 주요부(82)는 다른 재료로 구성되어 있다. 예를 들면, 저부(81)를 Si3N4로 구성하고, 주요부(82)를 TiN으로 구성하는 예를 들 수 있다. 또한, 도 4, 도 5에서는 구조를 단면도로서 나타내고 있다.
이어서, 도 6, 도 7에 의거해서 상기 실시형태의 변형예(보호부(7)가 있는 형태)에 대해서 설명한다. 본 실시형태에서는 전극 보호막(7)을 형성한다. 전극 보호막은 커패시터 구조 형성시의 실리콘 재료의 제거에 사용하는 웨트 에칭액에 대해서 충분한 내성을 갖는 절연막인 것이 바람직하다. 또한 실린더 구멍(Ka)의 전체에 균일하게 성막할 수 있는 것이 바람직하다. 예를 들면, ALD(Atomic Layer Deposition)법을 사용한 질화막이나 5산화 탄탈(Ta2O5)막 등을 들 수 있다. 이것을 형성하는 순서는 특별히 한정되지 않지만, 등방성 에칭에 의해 전극 보호막의 성장후 전극 보호막을 제거한다. 구체적으로는 우선 성형막(2)을 성형층(21)을 포함하는 3층의 것으로 구성해 둔다(도 6(a)). 이것을 에칭하지만, 성형막(21)은 등방성 에칭에 있어서 에칭되기 쉬운 것이 채용되고 있다. 그 때문에, 등방성 에칭에 의해 이 부분에 함몰부(Va)가 형성된다(도 6(b)). 그 후, 보호막(도시 생략)을 형성하면, 오목부(Ka)의 벽면에 형성된 이 함몰부를 포함해서 표면이 보호막으로 덮여진다. 즉, 이 함몰부 내에 전극 보호막이 충전된다. 그 후, 등방성 에칭을 실시하면 보호부(7)만이 남겨진 상태가 된다. 이 이후는 상기 실시형태와 마찬가지로 도전막(5)을 적용해서 하부 전극(50)을 형성할 수 있다. 이어서, 본 실시형태의 에칭액으로 실리콘막 및 매설막을 제거하면 후기 하부 전극(50)을 이루었을 때 그것에 돌출된 전극 보호부(도시 생략)를 형성할 수 있다(도 6(c)). 이 전극 보호용 돌출부의 구조나 이점에 대해서는 일본 특허 공개 2010-199136호 공보에 상세하게 개시되어 있다.
본 변형예에 있어서는 실린더 구멍(Kc)으로부터의 매설막의 제거가 곤란한 것은 처음부터 보호부(7)이 있기 때문에 전극(50)간의 간극(오목형상부)(Kd)으로부터의 성형막(2)의 제거도 어렵게 된다. 오히려, 외측으로 돌출하는 보호부(7)가 둑과 같이 기능해서 그 하측에 있는 성형막의 제거 방출을 현저하게 곤란하게 하는 경우가 있다. 본 발명의 에칭액은 이러한 제거가 곤란한 형태에 있어서 특히 높은 효과를 발휘하기 때문에 그 적용이 바람직하다.
[실리콘 에칭액]
이어서, 상기 공정 e에 있어서 설명한 웨트 에칭에 매우 효과적으로 사용할 수 있는 본원 발명의 실리콘 에칭액의 바람직한 실시형태에 대해서 설명한다. 본 실시형태의 에칭액에 있어서는 암모니아 및 특정 염기성 화합물을 조합해서 적용함으로써 전극 등의 부재를 손상시키지 않고 상술한 바와 같은 요철 형상이 있는 커패시터 구조의 형성에 의한 다결정 실리콘막 또는 비정질 실리콘막의 제거를 적확하게 행하는 것을 가능하게 했다. 그 상세한 이유는 미해명의 점을 포함하지만, 이하와 같이 추정된다. 즉, 암모니아는 저분자이며 또한 저pKb이기 때문에 계 중에 많은 수산기를 포함시킬 수 있다. 그 때문에 높은 실리콘 에칭 속도를 실현할 수 있다. 그러나, 암모니아는 휘발되기 쉽고, 그 효과의 발현 기간이 매우 짧아지기 쉽다. 상세한 것은 불분명하지만, 특정 염기성 화합물을 조합함으로써 장기간 계 중에 수산기를 유지하는 것이 가능하게 되고, 높은 에칭 속도를 장시간 유지할 수 있다고 생각되고 있다.
또한, 본 명세서에 있어서, 특정의 제를 조합한 액이란 상기 제를 함유하는 액조성물을 의미하는 것 이외에 사용전에 각각의 제 또는 그것을 함유하는 액을 혼합해서 사용하는 키트로서의 의미를 포함하는 것이다.
(암모니아)
본 실시형태의 에칭액은 암모니아를 필수 성분으로서 함유한다. 암모니아의 농도가 5～25질량%인 것이 바람직하고, 10～20질량%인 것이 더욱 바람직하다. 상기 하한값 이상으로 함으로써 높은 에칭 속도를 실현할 수 있다. 또 상기 상한값 이하로 함으로써 에칭 속도의 경시 쇠퇴를 완만하게 할 수 있다.
(특정 염기성 화합물)
본 실시형태의 에칭액은 암모니아와 함께 암모니아 이외의 특정 염기성 화합물을 포함한다. 특정 염기성 화합물은 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택된다.
·염기성 유기 화합물
염기성 유기 화합물의 구성 원소로서 탄소 및 질소를 갖는 것이 바람직하고, 아미노기를 갖는 것이 보다 바람직하다. 구체적으로는 염기성 유기 화합물은 유기 아민 및 제4급 암모늄 수산화물로 이루어지는 군에서 선택된 적어도 1개의 화합물인 것이 바람직하다. 또한, 유기 아민이란 구성 원소로서 탄소를 포함하는 아민을 의미한다.
본 실시형태의 에칭액의 유기 알칼리 화합물로서 사용되는 유기 아민에는 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 디에틸렌글리콜아민, N-히드록실에틸피페라진 등의 알칸올아민, 및/또는 에틸아민, 벤질아민, 디에틸아민, n-부틸아민, 3-메톡시프로필아민, tert-부틸아민, n-헥실아민, 시클로헥실아민, n-옥틸아민, 2-에틸헥실아민, o-크실렌디아민, m-크실릴렌디아민, 1-메틸부틸아민, 에틸렌디아민(EDA), 1,3-프로판디아민, 2-아미노벤질아민, N-벤질에틸렌디아민, 디에틸렌트리아민, 트리에틸렌테트라민 등의 수산기를 갖지 않는 유기 아민이 포함된다. 상기 작용이 효과적으로 발휘되는 관점에서 알칸올아민이 바람직하고, 그 중에서도 모노에탄올아민, 디에탄올아민, 트리에탄올아민, 디에틸렌글리콜아민, 에틸렌디아민(EDA), 1,3-프로판디아민, 디에틸렌트리아민, 트리에틸렌테트라민이 바람직하다. 또한, 본 명세서에 있어서의 화합물·기(원자단)의 표기에 있어서 치환 및 무치환을 기재하지 않는 표기는 치환기를 갖지 않는 것과 함께 치환기를 갖는 것도 포함하는 것이다. 예를 들면 「알킬기」란 치환기를 갖지 않는 알킬기(무치환 알킬기) 뿐만 아니라, 치환기를 갖는 알킬기(치환 알킬기)도 포함하는 것이다.
알칼리 화합물로서 사용되는 제4급 암모늄 수산화물로서는 테트라알킬암모늄 수산화물이 바람직하고, 저급(탄소수 1～4) 알킬기로 치환된 테트라알킬암모늄 수산화물이 보다 바람직하고, 구체적으로는 테트라메틸암모늄히드록시드(TMAH), 테트라에틸암모늄히드록시드(TEAH), 테트라프로필암모늄히드록시드(TPAH), 테트라부틸암모늄히드록시드(TBAH) 등을 들 수 있다. 또한 제4급 암모늄 수산화물로서 트리메틸히드록시에틸암모늄히드록시드(콜린), 메틸트리(히드록시에틸)암모늄히드록시드, 테트라(히드록시에틸)암모늄히드록시드, 벤질트리메틸암모늄히드록시드(BTMAH) 등도 들 수 있다. 그것에 추가해서 암모늄 수산화물과 1개 또는 그 이상의 제4급 암모늄 수산화물의 조합도 사용할 수 있다. 이들 중에서도 TMAH, TEAH, TPAH, TBAH, 콜린이 보다 바람직하고, TMAH, TBAH가 특히 바람직하다.
이들 유기 아민 및 제4급 암모늄 수산화물은 1종 단독으로 또는 2종 이상을 혼합해서 사용할 수 있다.
또한, 본 명세서에 있어서 「화합물」이라는 단어를 말미에 붙여서 부를 때,또는 특정 명칭 또는 화학식으로 나타낼 때에는 상기 화합물 그 자체에 추가해서 그 염, 착체, 그 이온을 포함하는 의미로 사용한다. 또한, 소망의 효과를 발휘하는 범위에서 소정 형태로 수식된 유도체를 포함하는 의미이다. 또한, 본 명세서에 있어서 치환·무치환을 명기하고 있지 않은 치환기에 대해서는 그 기에 임의의 치환기를 갖고 있어도 좋은 의미이다. 이것은 치환·무치환을 명기하고 있지 않은 화합물에 대해서도 동의이다. 바람직한 치환기로서는 하기 치환기 T를 들 수 있다.
(치환기 T)
알킬기(바람직하게는 탄소원자수 1～20의 알킬기, 예를 들면 메틸, 에틸, 이소프로필, t-부틸, 펜틸, 헵틸, 1-에틸펜틸, 벤질, 2-에톡시에틸, 1-카르복시메틸 등), 알케닐기(바람직하게는 탄소원자수 2～20의 알케닐기, 예를 들면, 비닐, 알릴, 올레일 등), 알키닐기(바람직하게는 탄소원자수 2～20의 알키닐기, 예를 들면, 에티닐, 부타디이닐, 페닐에티닐 등), 시클로알킬기(바람직하게는 탄소원자수 3～20의 시클로알킬기, 예를 들면, 시클로프로필, 시클로펜틸, 시클로헥실, 4-메틸시클로헥실 등), 아릴기(바람직하게는 탄소원자수 6～26의 아릴기, 예를 들면, 페닐, 1-나프틸, 4-메톡시페닐, 2-클로로페닐, 3-메틸페닐 등), 헤테로환기(바람직하게는 탄소원자수 2～20의 헤테로환기, 예를 들면, 2-피리딜, 4-피리딜, 2-이미다졸릴, 2-벤조이미다졸릴, 2-티아졸릴, 2-옥사졸릴 등), 알콕시기(바람직하게는 탄소원자수 1～20의 알콕시기, 예를 들면, 메톡시, 에톡시, 이소프로필옥시, 벤질옥시 등), 아릴옥시기(바람직하게는 탄소원자수 6～26의 아릴옥시기, 예를 들면, 페녹시, 1-나프틸옥시, 3-메틸페녹시, 4-메톡시페녹시 등), 알콕시카르보닐기(바람직하게는 탄소원자수 2～20의 알콕시카르보닐기, 예를 들면, 에톡시카르보닐, 2-에틸헥실옥시카르보닐 등), 아미노기(바람직하게는 탄소원자수 0～20의 아미노기, 예를 들면, 아미노, N,N-디메틸아미노, N,N-디에틸아미노, N-에틸아미노, 아닐리노 등), 술폰아미드기(바람직하게는 탄소원자수 0～20의 술폰아미드기, 예를 들면, N,N-디메틸술폰아미드, N-페닐술폰아미드 등), 아실옥시기(바람직하게는 탄소원자수 1～20의 아실옥시기, 예를 들면, 아세틸옥시, 벤조일옥시 등), 카르바모일기(바람직하게는 탄소원자수 1～20의 카르바모일기, 예를 들면, N,N-디메틸카르바모일, N-페닐카르바모일 등), 아실아미노기(바람직하게는 탄소원자수 1～20의 아실아미노기, 예를 들면, 아세틸아미노, 벤조일아미노 등), 시아노기, 또는 할로겐 원자(예를 들면 불소원자, 염소원자, 브롬원자, 요오드원자 등)이며, 보다 바람직하게는 알킬기, 알케닐기, 아릴기, 헤테로환기, 알콕시기, 아릴옥시기, 알콕시카르보닐기, 아미노기, 아실아미노기, 시아노기 또는 할로겐 원자이며, 특히 바람직하게는 알킬기, 알케닐기, 헤테로환기, 알콕시기, 알콕시카르보닐기, 아미노기, 아실아미노기 또는 시아노기를 들 수 있다.
·히드록실아민 화합물
본 발명에 있어서는 특정 염기성 화합물로서 히드록실아민 화합물을 사용할 수 있다. 히드록실아민 화합물로서는 히드록실아민 이외에 히드록실아민의 염을 들 수 있다. 히드록실아민의 염으로서는 히드록실아민 질산염(HAN이라고도 불려진다), 히드록실아민 황산염(HAS라고도 불려진다), 히드록실아민 인산염, 히드록실아민 염산염 등을 예시할 수 있다. 에칭액에 히드록실아민의 유기산염도 사용할 수 있고, 히드록실아민시트르산염, 히드록실아민옥살산염 등을 예시할 수 있다. 이들 히드록실아민의 염 중 히드록실아민 질산염, 히드록실아민 황산염, 히드록실아민 인산염, 히드록실아민 염산염 등의 무기산염이 알루미늄이나 구리, 티타늄 등의 금속에 대해서 불활성이므로 바람직하다. 특히, 히드록실아민 질산염, 히드록실아민 황산염이 바람직하다. 이들 히드록실아민 화합물은 1종 단독으로 또는 2종 이상을 혼합해서 사용할 수 있다.
·금속 함유 염기성 화합물
금속 함유 염기성 화합물로서는 수산화 칼륨, 수산화 나트륨, 수산화 리튬, 수산화 세슘, 수산화 칼슘을 들 수 있고, 그 중에서도 수산화 칼륨, 수산화 나트륨이 바람직하고, 수산화 칼륨이 보다 바람직하다.
본 발명에 있어서는 에칭액에 암모니아와, 특정 염기성 화합물 2종 이상을 함유시키는 것이 바람직하다. 2종 이상의 특정 염기성 화합물의 조합으로서는 적어도 히드록실아민 화합물과 염기성 유기 화합물 및/또는 염기성 무기 화합물의 조합인 것이 바람직하고, 그 중에서도 적어도 히드록실아민 화합물과 제4급 암모늄 수산화물의 조합이 보다 바람직하고, 적어도 히드록실아민 화합물과 TMAH 및/또는 MEA의 조합이 특히 바람직하다.
특정 염기성 화합물의 함유량은 본 실시형태의 에칭액의 전체 질량에 대해서 1～25질량%의 범위내에서 함유시키는 것이 바람직하고, 1～15질량% 함유시키는 것이 보다 바람직하다. 상기 상한값 이하 및 하한값 이상으로 함으로써 높은 에칭 속도를 유지할 수 있으므로 바람직하다. 또한, 성능이 포화되므로 그 관점에서도 상기 상한 이하로 대응하면 좋다.
또한, 암모니아의 질량(MA)과 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)가 0.1～10인 것이 바람직하고, 0.3～5인 것이 보다 바람직하다. 상기 상한값 이하로 함으로써 에칭 속도를 유지할 수 있으므로 바람직하다. 상기 하한값 이상으로 함으로써 높은 에칭 속도를 얻을 수 있으므로 바람직하다. 또한, 특정 염기성 화합물은 1종을 사용해도, 2종 이상을 조합해서 사용해도 좋다.
상술한 바와 같이 히드록실아민염 등 특정 염기성 화합물은 음이온으로 이루어지는 염을 사용해도 좋지만, 본 발명에 있어서는 강산 유래의 음이온의 염을 사용할 경우 등 계 내의 pH를 염기성 화합물의 첨가 등에 의해 알카리성으로 유지하는 것이 바람직하다.
(pH)
본 발명의 실리콘 에칭액은 알카리성이며, pH8 이상으로 조정되어 있는 것이 바람직하다. 이 조정은 상기 알칼리 화합물과 히드록실아민 화합물의 첨가량을 조정함으로써 행할 수 있다. 단, 본 발명의 효과를 손상시키지 않는 한에 있어서 다른 pH 조정제를 사용해서 상기 범위의 pH로 해도 좋다. 실리콘 에칭액의 pH는 또한 9 이상인 것이 바람직하고, 11 이상인 것이 보다 바람직하다. 이 pH가 상기 하한값 이상인 것에 의해 충분한 에칭 속도를 얻을 수 있다. 상기 pH에 특별히 상한은 없지만, 14 이하인 것이 실제적이다.
(그 밖의 성분)
·유기 용제의 첨가
본 발명의 실리콘 에칭액에 있어서는 또한 수용성 유기 용제를 첨가해도 좋다. 이것에 의해, 웨이퍼의 면 내에 있어서의 균일한 에칭성을 더욱 향상시킬 수 있는 점에서 유효하다. 수용성 유기 용제는 알콜류(예를 들면, 에틸렌글리콜, 글리세린, 1,3-프로판디올, 1,3-부탄디올, 1,4-부탄디올, 프로필렌글리콜, 푸르푸릴알콜, 2-메틸―2,4-펜탄디올), 글리콜류(예를 들면, 디에틸렌글리콜, 디프로필렌글리콜, 디프로필렌글리콜메틸에테르, 프로필렌글리콜모노프로필렌글리콜), 디메틸술폭시드, 에테르류(예를 들면, 에틸렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르, 트리에틸렌글리콜디메틸에테르, 테트라에틸렌글리콜디메틸에테르, 프로필렌글리콜디메틸에테르)가 바람직하다. 첨가량은 에칭액 전량에 대해서 0.1～20질량%인 것이 바람직하고, 1～15질량%인 것이 보다 바람직하다. 이 양이 상기 하한값 이상인 것에 의해 상기 에칭의 균일성의 향상을 효과적으로 실현할 수 있다. 한편, 상기 상한값 이하인 것에 의해 다결정 실리콘막 또는 비정질 실리콘막, 기타 금속막에 대한 젖음성을 확보한다고 할 수 있다.
·계면활성제의 첨가
본 발명의 실리콘 에칭액에는 계면활성제를 더 함유시켜도 좋다. 계면활성제로서는 비이온성, 음이온성, 양이온성 계면활성제, 및 양성 계면활성제를 사용할 수 있다. 산화 방지액 중의 계면활성제의 함유량은 산화 방지액의 전체 질량에 대해서 바람직하게는 0.0001～5질량%이며, 보다 바람직하게는 0.0001～1질량%이다. 계면활성제를 산화 방지액에 첨가함으로써 그 점도를 조정해서 에칭의 면내 균일성의 보다나은 향상을 개량할 수 있으므로 바람직하다. 이러한 계면활성제는 일반적으로 상업적으로 입수 가능하다. 이들 계면활성제는 단독 또는 복수 조합해서 사용해도 좋다.
비이온성 계면활성제로서는 예를 들면, 폴리알킬렌옥사이드알킬페닐에테르계 계면활성제, 폴리알킬렌옥사이드알킬에테르계 계면활성제, 폴리에틸렌옥사이드와 폴리프로필렌옥사이드로 이루어지는 블럭 폴리머계 계면활성제, 폴리옥시알킬렌디스티렌화 페닐에테르계 계면활성제, 폴리알킬렌트리벤질페닐에테르계 계면활성제, 아세틸렌폴리알킬렌옥사이드계 계면활성제를 들 수 있다.
음이온성 계면활성제로서는 알킬황산 에스테르, 알킬술폰산, 알킬벤젠술폰산, 알킬나프탈렌술폰산, 알킬디페닐에테르술폰산, 폴리옥시에틸렌알킬에테르카르복실산, 폴리옥시에틸렌알킬에테르아세트산, 폴리옥시에틸렌알킬에테르프로피온산, 및 이들의 염을 들 수 있다.
양이온성 계면활성제로서는 제4급 암모늄염계 계면활성제, 또는 알킬피리듐계 계면활성제를 들 수 있다.
양성 계면활성제로서는 베타인형 계면활성제, 아미노산형 계면활성제, 이미다졸린형 계면활성제, 아민옥사이드형 계면활성제를 들 수 있다.
에칭액 중의 계면활성제의 함유량은 에칭액의 전체 질량에 대해서 바람직하게는 0.0001～5질량%이며, 보다 바람직하게는 0.0001～1질량%이다. 계면활성제를 세정 조성물에 첨가함으로써 세정 조성물의 점도를 조정하고, 세정 대상물에의 젖음성을 개량할 수 있으므로 바람직하고, 또한 기판이나 절연막 등에 대한 부식성의 양자가 보다 우수하다는 점에서도 바람직하다. 이러한 계면활성제는 일반적으로 상업적으로 입수 가능하다. 이들 계면활성제는 단독 또는 복수 조합해서 사용해도 좋다.
(수성 매체)
본 실시형태의 에칭액은 수성 매체를 매체로 하는 수계의 액조성물인 것이 바람직하다. 수성 매체란 물 및 물에 가용인 용질을 용해한 수용액을 말한다. 용질로서는 예를 들면, 알콜이나 무기 화합물의 염을 들 수 있다. 단, 용질을 적용하는 경우라도 그 양은 소망의 효과가 발휘되는 범위로 억제되어 있는 것이 바람직하다. 또한, 상기 수계의 조성물이란 수성 매체가 주된 매체로 되어 있는 것을 말하고, 고형분 이외의 매체의 과반이 수성 매체인 것이 바람직하고, 70질량% 이상이 보다 바람직하고, 90질량% 이상인 것이 특히 바람직하다.
또한, 본 명세서에 있어서, 반도체 기판이란 웨이퍼 뿐만 아니라 그것에 회로 구조가 실시된 기판 구조체 전체를 포함하는 의미로 사용한다. 반도체 기판 부재란 상기에서 정의되는 반도체 기판을 구성하는 부재를 가리키며 1개의 재료로 이루어져 있어도 복수의 재료로 이루어져 있어도 좋다. 또한, 가공이 완료된 반도체 기판을 반도체 기판 제품으로서 구별해서 부르는 경우가 있고, 이것에 필요에 따라 가공을 더 추가해서 다이싱해서 인출한 칩 및 그 가공 제품을 반도체 소자라고 한다.
또한, 반도체 기판의 상하는 특별히 정해지지 않아도 좋지만, 본 명세서에 있어서 도시한 것에 의거해서 말하면, 웨이퍼(3)의 측을 하부(저부)의 방향으로 하고, 도전막(5)의 측을 상부(천부)의 방향으로 한다.
(키트)
본 발명의 에칭액은 A제와 B제로 이루어지고, 사용 직전에 A제와 B제를 혼합하는 키트이어도 좋다. 이 경우 예를 들면 A제에는 암모니아가 포함되고, B제에는 수산화 테트라메틸암모늄 등의 특정 염기성 화합물이 포함되는 구성 등을 들 수 있다. 이렇게 2개의 키트로 나누는 것은 제조 비용의 관점에서 바람직하다.
또한, 이러한 실시형태에서는 매엽식 처리 장치의 약액 순환 중에 한쪽의 제만을 추첨해도 좋다. 이렇게 함으로써 높은 에칭 속도는 더욱 오래 실현된다.
[에칭 조건]
본 실시형태에 있어서 에칭을 행하는 조건은 특별히 한정되지 않지만, 스프레이식 또는 웨이퍼스핀식(매엽식)의 에칭이어도 배치식(침지식)의 에칭이어도 좋다. 스프레이식(웨이퍼스핀식)의 에칭에 있어서는 반도체 기판을 소정의 방향으로 반송 또는 회전시키고, 그 공간에 에칭액을 분사해서 상기 반도체 기판에 상기 에칭액을 접촉시킨다. 한편, 배치식의 에칭에 있어서는 에칭액으로 이루어지는 액욕에 반도체 기판을 침지시켜 상기 액욕 내에서 반도체 기판과 에칭액을 접촉시킨다. 이들 에칭 방식은 소자의 구조나 재료 등에 따라 적당히 구별해서 사용되면 좋다.
에칭을 행하는 환경 온도는 웨이퍼스핀식의 경우 분사 공간을 15～100℃로 하는 것이 바람직하고, 20～80℃로 하는 것이 보다 바람직하다. 에칭액쪽은 20～100℃로 하는 것이 바람직하고, 30～95℃로 하는 것이 보다 바람직하고, 50～90℃로 하는 것이 특히 바람직하다. 상기 하한값 이상으로 함으로써 금속층에 대한 충분한 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 에칭액의 공급 속도는 특별히 한정되지 않지만, 0.05～2L/min으로 하는 것이 바람직하고, 0.1～1L/min으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭의 면내의 균일성을 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 연속 처리시에 안정된 선택성을 확보할 수 있어 바람직하다. 반도체 기판을 회전시킬 때에는 그 크기 등에도 의하지만, 상기와 동일한 관점에서 0～500rpm으로 회전시키는 것이 바람직하고, 10～400rpm으로 회전시키는 것이 바람직하다.
배치식의 경우 액욕을 15～90℃로 하는 것이 바람직하고, 20～80℃로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭 속도를 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 에칭의 선택성을 확보할 수 있어 바람직하다. 반도체 기판의 침지시간은 특별히 한정되지 않지만, 0.5～30분으로 하는 것이 바람직하고, 1～10분으로 하는 것이 보다 바람직하다. 상기 하한값 이상으로 함으로써 에칭의 면내의 균일성을 확보할 수 있어 바람직하다. 상기 상한값 이하로 함으로써 연속 처리시에 안정된 선택성을 확보할 수 있어 바람직하다.
본 발명에 있어서는 매엽식 처리 장치로 에칭하는 것이 바람직하고, 거기에서는 에칭이 1매씩 행해지고, 순환하고 있는 에칭액이 순차 토출되어서 사용된다. 본 발명에서는 에칭액의 수명이 길고, 순환하고 있는 동안에 에칭 성능이 떨어지는 것이 적은 점에서 매엽식이 바람직하다. 처리 온도는 상기 조건이 바람직하다. 또한, 처리 회전수는 상기 조건이 바람직하다. 처리는 스핀 세정이어도 패들 세정이어도 어느 쪽이어도 좋다. 린스는 물, IPA(이소프로필알콜), 퍼플루오로에테르 등을 들 수 있고, 적절한 프로세스를 선택할 수 있다.
(피가공물)
본 실시형태의 에칭액을 적용함으로써 에칭되는 재료는 어떤 것이어도 좋지만, 일반적인 커패시터의 제조에 사용되는 기판재료로서 다결정 실리콘 또는 비정질 실리콘을 들 수 있다. 한편, 커패시터 구조의 중핵을 이루는 전극재료는 질화 티타늄(TiN)을 들 수 있다. 즉, 본 실시형태의 에칭액은 상기 기판 재료의 에칭 레이트(ERs)와 전극 재료의 에칭 레이트(ERe)의 비율(ERs/ERe)이 큰 것이 바람직하다. 구체적인 비율의 값은 재료의 종류나 구조에도 의하므로 특별히 한정되지 않지만, ERs/ERe가 100 이상인 것이 바람직하고, 200 이상인 것이 바람직하다. 상한은 특별히 한정되지 않지만, 100,000 이하인 것이 실제적이다.
또한, 본 명세서에 있어서는 반도체 기판을 에칭하도록 에칭액을 사용하는 것을 「적용」이라고 칭하지만, 그 실시형태는 특별히 한정되지 않는다. 예를 들면, 배치식의 것으로 침지해서 에칭해도, 매엽식의 것으로 토출에 의해 에칭해도 좋다.
가공되는 커패시터 구조의 형상이나 치수는 특별히 한정되지 않지만, 상술한 바와 같은 실린더 구조를 갖는 것으로서 말하면, 그 실린더 구멍의 애스펙트비가 5 이상인 경우에 특히 본 실시형태의 에칭액의 높은 효과가 살려져 바람직하다. 같은 관점에서 애스펙트비가 10 이상인 것이 바람직하고, 20 이상인 것이 보다 바람직하다. 상한은 특별히 없지만, 애스펙트비 1000 이하인 것이 실제적이다. 실린더 구멍의 개구 지름(dc)은 특별히 한정되지 않지만, 본 실시형태에 있어서 효과가 발휘되어 최근의 커패시터 구조의 미세화를 고려하면 20～80nm인 것이 바람직하다. 또한, 본 명세서에 있어서 트렌치 또는 그 구조란 특정 단면에 있어서 오목형상의 형태를 보이는 구조이면 특별히 한정되지 않고, 홈형상의 형상 뿐만 아니라, 구멍형상의 형상, 반대로 바늘형상의 구조부 다수 돌출한 그 주위 등이어도 좋다. 도 3을 예로 말하면, 오목형상부(Kd)가 바늘형상의 구조부 다수 돌출한 그 주위로 이루어지는 트렌치 구조에 있어서 실린더 구멍(Kc)이 구멍형상의 트렌치 구조에 해당된다. 애스펙트비는 실린더 구멍(Kc)에 대해서는 그 오목형상부의 깊이(h2)를 폭(dc)으로 나눈 값이다. 바늘형상의 구조부 다수 돌출한 그 주위를 이루는 오목형상부(Kd)의 애스펙트비는 예를 들면, 오목형상부의 깊이(h1)를 폭(dd)으로 나눈 값이다.
상기 관점에서 본원 발명의 에칭액에 의해 TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 비정질 실리콘막에 대해서 에칭을 행하는 것이 바람직하다. 또한, 상기 다결정 실리콘막 또는 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 볼록부를 커패시터로 하는 가공을 실시하는 것이 바람직하다. 이 때, 상기 오목부의 벽면에는 TiN막이 잔존하고 있는 것이 보다 바람직하다.
본 발명에 있어서 바람직한 반도체 기판 제품의 제조 방법에 의한 공정 요건을 이하에 기재해 둔다.
(1)다결정 실리콘막 또는 비정질 실리콘막으로 이루어지는 실리콘막을 갖는 반도체 기판을 준비하는 공정, 및 상기 반도체 기판에 특정 에칭액을 적용해서 상기 실리콘막의 적어도 일부를 에칭하는 공정을 갖는다.
(2)상기 반도체 기판을 준비하는 공정에 있어서, 상기 실리콘막을 포함하는 다층막 구조를 형성하고, 또한 상기 반도체 기판에 요철을 형성해 두고, 그 후,
상기 요철 표면의 적어도 상면과 오목부 벽면에 도전막을 형성하는 공정과,
상기 도전막 상에 매설막을 부여해서 상기 오목부를 상기 매설막으로 충전하는 공정과,
상기 상면에 부여된 도전막 부분 및 상기 매설막의 일부를 제거해서 상기 반도체 기판의 실리콘막을 노출시키는 공정을 갖고, 이어서,
상기 실리콘막의 에칭 공정에 있어서 상기 반도체 기판에 상기 에칭액을 부여해서 상기 오목부 벽면의 도전막은 남기면서, 상기 노출된 실리콘막과 상기 매설막을 제거한다.
(3)반도체 기판으로서 실질적으로 평평한 면을 갖는 것을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 실리콘막과 상기 매설막을 제거하여 그 제거된 부분을 오목부로 하고, 기판 내에 남겨진 상기 도전막을 포함하는 볼록부를 커패시터의 전극으로 한다.
상기 본 발명의 바람직한 에칭 방법에 의하면, 그 전에 실시된 드라이 에칭이나 애싱의 잔사를 효과적으로 제거할 수 있어 바람직하다. 이것에 의해, 실리콘의 웨트 에칭과 잔사의 세정을 한번에 행할 수 있어 제조 효율의 대폭적인 개선에 이바지하는 것이다.
반도체 소자의 제조 프로세스에 있어서는 레지스트 패턴 등을 마스크로서 사용한 플라즈마 에칭에 의해 반도체 기판 상의 금속층 등을 에칭하는 공정이 있다. 구체적으로는 금속층, 반도체층, 절연층 등을 에칭하고, 금속층이나 반도체층을 패터닝하거나, 절연층에 비어홀이나 배선홈 등의 개구부를 형성하는 것이 행해진다. 상기 플라즈마 에칭에 있어서는 마스크로서 사용한 레지스트나, 에칭되는 금속층, 반도체층, 절연층으로부터 유래되는 잔사가 반도체 기판 상에 생긴다. 본 발명에 있어서는 이렇게 플라즈마 에칭에 의해 발생된 잔사를 「플라즈마 에칭 잔사」라고 칭한다.
또한, 마스크로서 사용한 레지스트 패턴은 에칭 후에 제거된다. 레지스트 패턴의 제거에는 상술한 바와 같이, 스트리퍼 용액을 사용하는 습식 방법, 또는 예를 들면 플라즈마, 오존 등을 사용한 애싱에 의한 건식 방법이 사용된다. 상기 애싱에 있어서는 플라즈마 에칭에 의해 발생된 플라즈마 에칭 잔사가 변질된 잔사나, 제거되는 레지스트로부터 유래되는 잔사가 반도체 기판 상에 발생한다. 본 발명에 있어서는 이렇게 애싱에 의해 생긴 잔사를 「애싱 잔사」라고 칭한다. 또한, 플라즈마 에칭 잔사 및 애싱 잔사 등의 처리를 통해 반도체 기판 상에 생긴 세정 제거되어야 하는 것의 총칭으로서 단지 「잔사」라고 하는 경우가 있다.
이러한 에칭 후의 잔사(Post Etch Residue)인 플라즈마 에칭 잔사나 애싱 잔사는 세정 조성물을 사용해서 세정 제거되는 것이 바람직하다. 본 실시형태의 에칭액은 플라즈마 에칭 잔사 및/또는 애싱 잔사를 제거하기 위한 세정액으로서도 적용할 수 있다. 그 중에서도 플라즈마 에칭에 계속해서 행해지는 플라즈마 애싱 후에 있어서 플라즈마 에칭 잔사 및 애싱 잔사를 제거하기 위해서 사용하는 것이 바람직하다.
(실시예)
<실시예 1, 비교예 1>
이하의 표 1에 나타내는 성분 및 하기 처방에 나타낸 조성(질량%)으로 함유시켜서 에칭액을 조액했다.
<에칭 시험>
시험 웨이퍼:커패시터 높이(도 3의 h1에 상당)가 6000Å인 비정질 실리콘 크라운형 DRAM 구조를 형성하기 위한 테스트 패턴 웨이퍼를 준비했다. 이것에 대해서, 매엽식 장치(SPS-Europe B.V.사제, POLOS(상품명))로 하기의 조건으로 에칭, 순수에 의한 린스, 건조를 행하고, 에칭 시작 0분과 60분 경과 후의 에칭 속도를 대비해서 평가했다. 이 장치에서는 에칭액이 장치 내에서 순환되고 있어 액체 온도가 상기 시간 하기의 온도로 유지된 것을 의미한다.
에칭 조건
·약액 온도:80℃
·탱크 용량:40L
·토출량:1L/min．
·웨이퍼 회전수 500rpm
린스(순수) 조건
·린스 온도:실온(25℃)
·토출량:1L/min
·웨이퍼 회전수 500rpm
건조 조건
·웨이퍼 회전수 2000rpm
Figure pat00001
c17:일본 특허 공개 2006-351813호 공보 실시예 1에 상당
c18:일본 특허 제3,994,992호 명세서 실시예 1에 상당
TMAH:Tetramethylammonium hydroxide(테트라메틸암모늄히드록시드)
HA:Hydroxylamine(히드록실아민)
MEA:Monoethanolamine(모노에탄올아민)
초기:처리 개시시의 실리콘 에칭 속도(Å/min.)
경시:60분 경과 후의 실리콘 에칭 속도(Å/min.)
상기 표에 나타낸 대로 본 발명의 실리콘 에칭액에 의하면 비정질 실리콘에 대응해서 충분한 에칭 속도를 실현하고, 또한 60분 경과 후에도 에칭 속도의 저하가 매우 적은 것을 알 수 있다. 또한, 본 발명의 실리콘 에칭액은 소자의 전극 재료인 TiN, SiN, SiO2 등의 각 막에의 데미지가 매우 작은 것을 확인했다.
또한, 비교예 1의 시험 No. c11에서는 속도 저하가 현저하게 크고, c12～c18은 속도 저하는 없지만 에칭 속도가 충분하지 않다고 하는 결과였다.
또한, 실리콘의 잔사도 평가한 결과 각 실시예는 비교예에 비해서 잔사가 적은 결과로 되었다.
<실시예 2>
웨이퍼를 다결정 실리콘을 사용한 테스트 패턴 웨이퍼로 바꾸고 실시예 1과 동일한 평가를 행한 결과, 본 발명의 실리콘 에칭액에서는 모두 7000～14000Å/min. 정도의 충분한 에칭 속도를 실현하고, 또한 60분 경과 후의 에칭 속도의 저하가 매우 적었다.
<실시예 3>
하기의 A제와 B제로 이루어지는 에칭액을 조제하고, 사용 직전에 A제와 B제를 혼합해서 실시예 1과 동일한 평가를 행한 결과 6000Å/min.으로 충분한 에칭 속도를 실현하고, 또한 60분 경과 후의 에칭 속도가 5000Å/min.이며, 에칭 속도의 저하가 매우 적었다.
(A제)
암모니아 15질량%
물 잔부
(B제)
수산화 테트라메틸암모늄 10질량%
물 잔부
1: 제 1 절연막 2: 제 2 절연막
3: 실리콘 웨이퍼 4: 포토레지스트
5: 도전막 6: 매설막
7: 보호부 9: 용량 절연막
10: 커패시터 구조 50: 하부 전극(실린더벽)

Claims (20)

  1. 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 실리콘 에칭액을 다결정 실리콘막 또는 비정질 실리콘막에 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 형성하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  2. 제 1 항에 있어서,
    상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 것을 특징으로 하는 커패시터 구조의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 암모니아의 질량(MA)과 상기 특정 염기성 화합물의 질량(MSB)의 함유비(MA/MSB)는 0.1～10인 것을 특징으로 하는 커패시터 구조의 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 암모니아의 농도는 5～25질량%인 것을 특징으로 하는 커패시터 구조의 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 특정 염기성 화합물의 농도는 1～25질량%인 것을 특징으로 하는 커패시터 구조의 형성 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    매엽식 처리 장치에 의해 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부의 제거를 행하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 에칭액은 상기 암모니아를 포함하는 A제와 상기 특정 염기성 화합물을 포함하는 B제로 이루어지고, 사용시에 상기 A제와 상기 B제를 혼합하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터 구조를 구성하는 요철 형상부는 TiN을 포함해서 이루어지는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 에칭액에 의해 상기 다결정 실리콘막 또는 상기 비정질 실리콘막의 적어도 일부를 제거해서 애스펙트비(깊이/개구폭) 10 이상의 트렌치 구조를 형성하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    TiN, Ti, 또는 W로 이루어지는 전극막을 적어도 상기 요철구조의 벽면에 남기면서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막에 대해서 에칭을 행하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 갖는 실질적으로 평평한 면을 갖는 반도체 기판을 준비하고, 상기 반도체 기판의 표면에 상기 에칭액을 적용해서 상기 다결정 실리콘막 또는 상기 비정질 실리콘막을 제거하여 그 제거된 부분을 오목부로 하고, 상기 기판 내에 남겨진 볼록부를 커패시터의 하부 전극으로 하는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  12. 제 11 항에 있어서,
    상기 볼록부는 TiN으로 구성되어 있는 것을 특징으로 하는 커패시터 구조의 형성 방법.
  13. 다결정 실리콘막 또는 비정질 실리콘막의 적어도 일부를 제거함으로써 커패시터가 되는 요철 형상을 이루어 커패시터 구조를 형성하기 위한 에칭액으로서: 암모니아와, 히드록실아민 화합물, 염기성 유기 화합물, 및 금속 함유 염기성 화합물로 이루어지는 군에서 선택되는 적어도 1개의 특정 염기성 화합물을 조합해서 포함하는 것을 특징으로 하는 실리콘 에칭액.
  14. 제 13 항에 있어서,
    상기 특정 염기성 화합물은 수산화 테트라메틸암모늄, 수산화 칼륨, 히드록실아민 화합물 및 알칸올아민으로 이루어지는 군에서 선택되는 적어도 1종인 것을 특징으로 하는 실리콘 에칭액.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 암모니아와 상기 특정 염기성 화합물의 함유 질량비는 0.1～10인 것을 특징으로 하는 실리콘 에칭액.
  16. 제 13 항 또는 제 14 항에 있어서,
    상기 암모니아의 농도는 5～25질량%인 것을 특징으로 하는 실리콘 에칭액.
  17. 제 13 항 또는 제 14 항에 있어서,
    상기 특정 염기성 화합물의 농도는 1～25질량%인 것을 특징으로 하는 실리콘 에칭액.
  18. 제 13 항 또는 제 14 항에 있어서,
    매엽식 처리 장치에서 사용하는 것을 특징으로 하는 실리콘 에칭액.
  19. 제 13 항 또는 제 14 항에 있어서,
    상기 암모니아를 함유하는 A제와 상기 특정 염기성 화합물을 함유하는 B제로 이루어지고, 사용시에 양쪽 제를 혼합해서 사용하는 키트로 한 것을 특징으로 하는 실리콘 에칭액.
  20. 제 13 항 또는 제 14 항에 있어서,
    상기 커패시터 구조를 구성하는 요철 형상부는 TiN을 포함해서 이루어지는 것을 특징으로 하는 실리콘 에칭액.
KR1020120057320A 2011-06-27 2012-05-30 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액 KR102003235B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2011-141618 2011-06-27
JP2011141618A JP5731295B2 (ja) 2011-06-27 2011-06-27 キャパシタ構造の形成方法及びこれに用いられるシリコンエッチング液

Publications (2)

Publication Number Publication Date
KR20130007419A true KR20130007419A (ko) 2013-01-18
KR102003235B1 KR102003235B1 (ko) 2019-07-24

Family

ID=47675984

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120057320A KR102003235B1 (ko) 2011-06-27 2012-05-30 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액

Country Status (2)

Country Link
JP (1) JP5731295B2 (ko)
KR (1) KR102003235B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034985A (ko) * 2015-09-21 2017-03-30 삼성전자주식회사 폴리실리콘 습식 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR20180010483A (ko) 2016-07-21 2018-01-31 동우 화인켐 주식회사 폴리실리콘 식각액 조성물 및 반도체 소자의 제조방법
KR20180026855A (ko) 2016-09-05 2018-03-14 동우 화인켐 주식회사 폴리실리콘 식각액 조성물 및 반도체 소자의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7490834B2 (ja) * 2022-01-31 2024-05-27 花王株式会社 樹脂マスクの剥離方法
JP2024031333A (ja) * 2022-08-26 2024-03-07 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
CN115960609B (zh) * 2022-12-30 2023-10-24 浙江奥首材料科技有限公司 一种高选择性蚀刻晶圆表面氧化层的蚀刻液、其制备方法及用途

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010040000A (ko) * 1999-10-06 2001-05-15 다니구찌 이찌로오, 기타오카 다카시 반도체 장치용 세정제 및 반도체 장치의 제조 방법
JP2002217163A (ja) * 2001-01-16 2002-08-02 Mitsui Chemical Analysis & Consulting Service Inc シリコンウエーハ上に形成したシリコン層の溶解方法
KR20030088435A (ko) * 2001-02-26 2003-11-19 인피네온 테크놀로지스 아게 메모리 커패시터의 제조 방법
JP2006351813A (ja) * 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP2007335745A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 誘電体メモリ装置及びその製造方法
JP2010199136A (ja) 2009-02-23 2010-09-09 Elpida Memory Inc キャパシタの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5109261B2 (ja) * 2006-02-10 2012-12-26 三菱瓦斯化学株式会社 シリコン微細加工に用いるシリコン異方性エッチング剤組成物
JP2009099767A (ja) * 2007-10-17 2009-05-07 Toshiba Corp 半導体記憶装置およびその製造方法
JP5025508B2 (ja) * 2008-01-30 2012-09-12 東京エレクトロン株式会社 ポリシリコン膜の除去方法および記憶媒体
JP2009259949A (ja) * 2008-04-15 2009-11-05 Elpida Memory Inc 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010040000A (ko) * 1999-10-06 2001-05-15 다니구찌 이찌로오, 기타오카 다카시 반도체 장치용 세정제 및 반도체 장치의 제조 방법
JP2002217163A (ja) * 2001-01-16 2002-08-02 Mitsui Chemical Analysis & Consulting Service Inc シリコンウエーハ上に形成したシリコン層の溶解方法
KR20030088435A (ko) * 2001-02-26 2003-11-19 인피네온 테크놀로지스 아게 메모리 커패시터의 제조 방법
JP2006351813A (ja) * 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP2007335745A (ja) * 2006-06-16 2007-12-27 Matsushita Electric Ind Co Ltd 誘電体メモリ装置及びその製造方法
JP2010199136A (ja) 2009-02-23 2010-09-09 Elpida Memory Inc キャパシタの製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170034985A (ko) * 2015-09-21 2017-03-30 삼성전자주식회사 폴리실리콘 습식 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법
KR20180010483A (ko) 2016-07-21 2018-01-31 동우 화인켐 주식회사 폴리실리콘 식각액 조성물 및 반도체 소자의 제조방법
KR20180026855A (ko) 2016-09-05 2018-03-14 동우 화인켐 주식회사 폴리실리콘 식각액 조성물 및 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
JP5731295B2 (ja) 2015-06-10
KR102003235B1 (ko) 2019-07-24
JP2013008900A (ja) 2013-01-10

Similar Documents

Publication Publication Date Title
KR101674037B1 (ko) 커패시터 구조의 형성 방법 및 이 방법에 사용되는 실리콘 에칭액
KR101941910B1 (ko) 실리콘 에칭 방법, 이것에 사용되는 실리콘 에칭액, 및 그 키트
EP3540764B1 (en) Use of an etching solution for tungsten word line recess
CN111164183B (zh) 用于在半导体器件制造过程中从硅-锗/硅堆叠同时去除硅和硅-锗合金的蚀刻溶液
KR20130007419A (ko) 커패시터 구조의 형성 방법 및 이것에 사용되는 실리콘 에칭액
TWI536443B (zh) 蝕刻方法及用於其的蝕刻液、使用其的半導體基板製品的製造方法
JP5873270B2 (ja) エッチング方法、これに用いられるシリコンエッチング液、及び半導体基板製品の製造方法
JP5519728B2 (ja) エッチング方法及びこれに用いられるエッチング液、これを用いた半導体素子の製造方法
JP2010509777A (ja) メモリデバイス構造の洗浄製剤
JP6151384B2 (ja) 半導体基板製品の製造方法及びこれに利用されるエッチング方法
KR102283745B1 (ko) 반도체 소자의 제조 동안 질화티탄에 비해 질화탄탈을 선택적으로 제거하기 위한 에칭액
JP5657318B2 (ja) 半導体基板用洗浄剤、これを利用した洗浄方法及び半導体素子の製造方法
CN102484056A (zh) 用于抑制金属微细结构体的图案倒塌的处理液和使用其的金属微细结构体的制造方法
KR101459725B1 (ko) 포스트-에칭 포토레지스트 에칭 중합체 및 잔류물을 제거하기 위한 스트리퍼 조성물
CN102598220A (zh) 用于抑制金属微细结构体的图案倒塌的处理液和使用其的金属微细结构体的制造方法
JP5839858B2 (ja) エッチング方法、半導体基板製品の製造方法、及びこれらに用いられるシリコンエッチング液
TW464930B (en) Cleaning agent for semiconductor device and method of fabricating semiconductor device
CN102640264A (zh) 用于抑制金属微细结构体的图案倒塌的处理液和使用其的金属微细结构体的制造方法
JP5674832B2 (ja) キャパシタ形成方法、半導体基板製品の製造方法、およびエッチング液
KR20220081149A (ko) 실리콘 식각액 조성물 및 이를 사용한 패턴 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant