KR20120112237A - 플라즈마 처리 방법 및 소자 절연 방법 - Google Patents

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KR20120112237A
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료타 요네자와
가즈요시 야마자키
마사키 사노
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도쿄엘렉트론가부시키가이샤
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Abstract

STI 프로세스에 있어서의 실리콘의 트렌치의 내벽면을 따라, 산소의 확산에 대한 배리어성을 갖는 수 ㎚ 정도의 두께의 박막을 형성하는 방법을 제공한다. 플라즈마 처리 장치(100)에서는 평면 안테나(31)로부터 마이크로파 투과판(28)을 경유해서 처리용기(1)내에 방사된 마이크로파에 의해, 처리용기(1)내에서 전자계가 형성되고, Ar 가스 및 N2 가스가 각각 플라즈마화된다. 플라즈마중의 활성종의 작용에 의해 웨이퍼 W의 트렌치의 내벽면이 극히 얇게 질화되는 것에 의해, 치밀한 라이너 SiN막이 형성된다.

Description

플라즈마 처리 방법 및 소자 절연 방법{PLASMA PROCESSING METHOD AND DEVICE ISOLATION METHOD}
본 발명은 각종 반도체 장치의 소자 절연 구조를 형성할 때에 이용 가능한 플라즈마 처리 방법, 및 소자 절연 방법에 관한 것이다．
실리콘 기판상에 형성되는 소자를 절연하는 기술로서, 섈로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation)이 알려져 있다. STI는 실리콘을 에칭해서 트렌치를 형성하고, 그 중에 소자 절연막으로 되는 SiO2막을 매립한 후, 화학 기계 연마(CMP; Chemical Mechanical Polishing) 처리에 의해 평탄화하는 것에 의해 실시된다.
STI에서는 트렌치내에 SiO2막을 매립하는 공정에 앞서, 트렌치의 내벽면을 따라 얇은 절연막을 형성하는 것이 실행되고 있다. 이 절연막은 후의 프로세스에서, 트렌치내에 SiO2막을 매립할 때에, 반응 가스중의 산소가 실리콘내로 확산하는 것을 방지할 목적으로 형성된다. 즉, 트렌치의 내벽을 따라 얇게 형성되는 절연막은 산소의 확산에 대해 일종의 배리어막으로서 기능한다.
STI에 있어서, 트렌치의 벽면에 얇은 절연막을 형성하는 기술로서, 예를 들면, 특허문헌 1에서는 퇴적법에 의해 트렌치 내벽면에 10?20㎚의 두께의 질화 규소막을 형성하는 공정이 개시되어 있다. 또한, 특허문헌 2에서는 산소 가스 및 질소 가스를 포함하는 처리 가스의 플라즈마에 의해서, 트렌치내를 플라즈마 산화 처리해서 1질량％ 이하의 농도에서 질소를 포함하는 실리콘 산화막을 형성하는 공정이 개시되어 있다. 또, 이 특허문헌 2는 어디까지나 실리콘 산화막의 형성을 목적으로 하는 기술이며, 질소 가스는 실리콘의 산화 레이트를 촉진할 목적으로 첨가되어 있다.
(특허문헌 1) 일본 특허 공개 공보 제 2008-41901 호
(특허문헌 2) 국제 출원 공개 WO2007/136049
반도체 장치의 미세화의 진전에 수반하여, 디바이스의 소자 형성 영역이 작아지는 동시에 STI에 있어서의 트렌치의 개구폭도 좁아지고 있다. 특허문헌 1과 같은 퇴적법에서는 트렌치 내벽을 따라 질화 규소막을 수 ㎚정도의 박막으로 성막하는 것은 곤란하다. 또한, 퇴적법에 의한 질화 규소막은 치밀성이 낮기 때문에, 미세화에 대응해서 박막화하면, 배리어막으로서의 기능이 손상되어 버린다고 하는 문제도 있었다.
따라서, 본 발명의 목적은 STI 프로세스에 있어서의 실리콘의 트렌치의 내벽면을 따라, 산소의 확산에 대한 배리어성을 갖는 수 ㎚ 정도의 두께의 박막을 형성하는 방법을 제공하는 것이다.
본 발명의 플라즈마 처리 방법은 실리콘상에 형성된 트렌치내에 절연막을 매립하고, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 STI법에 의한 소자 절연에 있어서, 상기 트렌치내에의 절연막의 매립에 앞서, 상기 트렌치의 내벽면의 실리콘을 플라즈마에 의해 질화 처리하는 플라즈마 질화 처리 공정을 갖는 플라즈마 처리 방법이다. 그리고, 상기 플라즈마 질화 처리 공정은 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해, 처리압력이 1.3Pa 이상 187Pa 이하의 범위내, 또한 전체 처리 가스에 대한 질소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내의 조건에서 실행되고, 상기 트렌치의 내벽면에 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 것을 특징으로 한다.
본 발명의 플라즈마 처리 방법은 상기 플라즈마 질화 처리 공정에 있어서의 처리압력이 1.3Pa 이상 40Pa 이하의 범위내인 것이 바람직하다.
또한, 본 발명의 플라즈마 처리 방법은 상기 플라즈마 질화 처리 공정 후에, 상기 실리콘 질화막을, 산소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 산화하고, 실리콘 산질화막으로 개질하는 플라즈마 산화 처리 공정을 더 갖는 것이 바람직하다. 이 경우, 상기 플라즈마 산화 처리 공정에 있어서의 처리압력이 1.3Pa 이상 1000Pa 이하의 범위내이고, 전체 처리 가스에 대한 산소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내인 것이 바람직하다.
또한, 본 발명의 플라즈마 처리 방법에 있어서, 상기 플라즈마 질화 처리 공정 및 상기 플라즈마 산화 처리 공정은 복수의 구멍을 갖는 평면 안테나에 의해 처리용기내에 마이크로파를 도입해서 플라즈마를 생성시키는 플라즈마 처리 장치에 의해 실행되는 것이 바람직하다.
본 발명의 소자 절연 방법은 실리콘에 트렌치를 형성하는 공정과, 상기 트렌치내에 절연막을 매립하는 공정과, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 공정을 구비하고 있다. 그리고, 상기 트렌치내에 절연막을 매립하는 공정에 앞서, 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해, 처리압력이 1.3Pa 이상 187Pa 이하의 범위내, 또한 전체 처리 가스에 대한 질소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내의 조건에서, 상기 트렌치의 내벽면을 질화 처리하고, 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 플라즈마 질화 처리 공정을 갖는 것을 특징으로 한다.
본 발명의 소자 절연 방법은 상기 플라즈마 질화 처리 공정 후에, 또한, 상기 실리콘 질화막을, 산소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 산화하고, 실리콘 산질화막으로 개질하는 플라즈마 산화 처리 공정을 갖는 것이 바람직하다.
본 발명의 플라즈마 처리 방법에 따르면, 단시간의 플라즈마 처리로, 실리콘에 형성된 트렌치의 폭이나 깊이를 거의 변화시키지 않고, 고온에서의 열산화 처리시에 산소의 확산에 대해 배리어 기능을 갖는 두께 1?10㎚의 범위내의 라이너막을 형성할 수 있다. 따라서, 각종 반도체 장치의 제조 프로세스에 있어서, STI에 의한 소자 절연를 실행할 때에 본 발명의 플라즈마 처리 방법을 적용하는 것에 의해, 미세화에의 대응을 가능하게 하면서, 반도체 장치의 신뢰성을 높일 수 있다.
도 1은 본 발명의 제 1 실시형태에서 사용 가능한 플라즈마 처리 장치의 일예를 도시하는 개략 단면도이다.
도 2는 평면 안테나의 구조를 도시하는 도면이다.
도 3은 제어부의 구성예를 도시하는 설명도이다.
도 4는 본 발명의 제 1 실시형태에 따른 플라즈마 처리 방법의 공정도이며, (a)는 플라즈마 질화 처리전의 피처리체의 구조를 도시하고, (b)는 플라즈마 질화 처리 후의 피처리체의 구조를 도시하고 있는 도면이다.
도 5는 본 발명의 제 2 실시형태에서 사용 가능한 플라즈마 처리 장치의 일예를 도시하는 개략 단면도이다.
도 6은 본 발명의 제 2 실시형태에 따른 플라즈마 처리 방법의 공정도이며, (a)는 플라즈마 질화 처리전의 피처리체의 구조를 도시하고, (b)는 플라즈마 질화 처리 후의 피처리체의 구조를 도시하며, (c)는 플라즈마 산화 처리 후의 피처리체의 구조를 도시하고 있는 도면이다.
도 7은 본 발명의 제 2 실시형태에서 사용 가능한 기판 처리 시스템의 개략 구성을 도시하는 평면도이다. 　
도 8은 실험 1에 있어서의 고온 열산화 처리의 처리온도와 막증가량의 관계를 도시하는 그래프이다.
도 9는 실험 2에 있어서의 플라즈마 질화 처리의 처리 시간과 SiN막의 막두께의 관계를 도시하는 그래프이다.
도 10은 실험 2에 있어서의 고온 열산화 처리의 처리온도와 막증가량의 관계를 플라즈마 질화 처리의 처리 시간별로 도시하는 그래프이다.
도 11은 실험 3에 있어서의 플라즈마 질화 처리의 처리압력과 막증가량의 관계를 도시하는 그래프이다.
도 12는 실험 4에 있어서의 XPS분석에 의한 SiN막 및 SiON막 중의 질소 농도 및 산소 농도를 도시하는 도면이다.
도 13은 STI 프로세스에 의한 소자 절연 구조를 형성하는 수순을 설명하는 웨이퍼 표면 부근의 단면도이다.
도 14는 실리콘 표면을 노출시킨 상태의 웨이퍼 표면 부근의 단면도이다.
도 15는 트렌치를 형성한 후의 웨이퍼 표면 부근의 단면도이다.
도 16은 라이너 SiN막(라이너 SiON막)을 형성한 후의 웨이퍼 표면 부근의 단면도이다.
도 17은 매립 절연막을 형성한 상태의 웨이퍼 표면 부근의 단면도이다.
도 18은 소자 절연 구조를 형성한 웨이퍼 표면 부근의 단면도이다.
[제 1 실시형태]
이하, 본 발명의 실시형태에 대해 도면을 참조해서 상세하게 설명한다. 본 실시형태의 플라즈마 처리 방법은 실리콘상에 형성된 트렌치내에 절연막을 매립하고, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 STI법에 의한 소자 절연에 있어서, 상기 트렌치내에의 절연막의 매립에 앞서, 상기 트렌치의 내벽면의 실리콘을 플라즈마에 의해 질화 처리하는 경우에 바람직하게 적용된다. 본 실시예의 플라즈마 처리 방법은 STI 프로세스에 있어서, 트렌치내에 절연막을 매립하는 공정에 앞서, 트렌치의 내벽면을, 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 질화하고, 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 플라즈마 질화 처리 공정을 포함할 수 있다. 여기서, 실리콘은 실리콘층(단결정 실리콘 또는 폴리 실리콘)이어도 좋고, 실리콘 기판이어도 좋다.
<플라즈마 처리 장치>
도 1은 제 1 실시형태에 따른 플라즈마 처리 방법에 이용하는 플라즈마 처리 장치(100)의 개략 구성을 모식적으로 도시하는 단면도이다. 도 2는 도 1의 플라즈마 처리 장치(100)의 평면 안테나를 도시하는 평면도이다. 도 3은 도 1의 플라즈마 처리 장치(100)를 제어하는 제어부의 구성예를 도시하는 도면이다.
플라즈마 처리 장치(100)는 복수의 슬롯형상의 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 래디얼 라인 슬롯 안테나)에서 처리용기내에 마이크로파를 도입하는 것에 의해, 고밀도이고 또한 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성되어 있다. 플라즈마 처리 장치(100)에서는 1×1010?5×1012/㎤의 플라즈마 밀도이고, 또한 0.7?2eV의 저전자 온도를 갖는 플라즈마에 의한 처리가 가능하다. 따라서, 플라즈마 처리 장치(100)는 각종 반도체 장치의 제조 과정에 있어서, 플라즈마 질화 처리를 실행할 목적으로 바람직하게 이용할 수 있다.
플라즈마 처리 장치(100)는 주요한 구성으로서, 기밀하게 구성된 처리용기(1)와, 처리용기(1)내에 가스를 공급하는 가스 공급 장치(18)와, 처리용기(1)내를 감압 배기하기 위한, 진공 펌프(24)를 구비한 배기 장치와, 처리용기(1)의 상부에 마련되고, 처리용기(1)내에 마이크로파를 도입하는 마이크로파 도입 기구(27)와, 이들 플라즈마 처리 장치(100)의 각 구성부를 제어하는 제어부(50)를 구비하고 있다. 또, 가스 공급 장치(18)는 플라즈마 처리 장치(100)의 구성 부분으로 하지 않고, 플라즈마 처리 장치(100)를 외부의 가스 공급 장치에 접속해서 가스의 공급을 실행하는 것도 가능하다.
처리용기(1)는 접지된 대략 원통형상의 용기에 의해 형성되어 있다. 또, 처리용기(1)는 각통형상의 용기에 의해 형성해도 좋다. 처리용기(1)는 알루미늄 등의 금속 또는 그 합금으로 이루어지는 저벽(1a)과 측벽(1b)을 갖고 있다.
처리용기(1)의 내부에는 피처리체인 반도체 웨이퍼(이하, 단지 「웨이퍼」라 함) Ｗ를 수평으로 지지하기 위한 탑재대(2)가 마련되어 있다. 탑재대(2)는 열전도성이 높은 재질, 예를 들면, AlN 등의 세라믹스에 의해 구성되어 있다. 이 탑재대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장하는 원통형상의 지지 부재(3)에 의해 지지되어 있다. 지지 부재(3)는, 예를 들면, AlN 등의 세라믹스에 의해 구성되어 있다.
또한, 탑재대(2)에는 그 바깥가장자리부를 커버하고, 웨이퍼 W를 가이드하기 위한 커버링(4)이 마련되어 있다. 이 커버링(4)은, 예를 들면, 석영, AlN, Al2O3, SiN 등의 재질로 구성된 환상 부재이다. 커버링(4)은 탑재대(2)의 표면과 측면을 덮도록 하는 것이 바람직하다. 이에 따라, 실리콘상에의 금속오염 등을 방지할 수 있다.
또한, 탑재대(2)에는 온도 조절 기구로서의 저항 가열형의 히터(5)가 매립되어 있다. 이 히터(5)는 히터 전원(5a)으로부터 급전되는 것에 의해 탑재대(2)를 가열하고, 그 열로 피처리 기판인 웨이퍼 W를 균일하게 가열한다.
또한, 탑재대(2)에는 열전쌍(TC)(6)이 배비되어 있다. 이 열전쌍(6)에 의해서 탑재대(2)의 온도 계측을 실행하는 것에 의해, 웨이퍼 W의 가열 온도를, 예를 들면, 실온에서 900℃까지의 범위에서 제어 가능하게 되어 있다.
또한, 탑재대(2)에는 웨이퍼 W를 지지해서 승강시키기 위한 웨이퍼 지지 핀(도시하지 않음)이 마련되어 있다. 각 웨이퍼 지지 핀은 탑재대(2)의 표면에 대해 돌출 함몰 가능하게 마련되어 있다.
처리용기(1)의 내주에는 석영으로 이루어지는 원통형상의 라이너(7)가 마련되어 있다. 또한, 탑재대(2)의 외주측에는 처리용기(1)내를 균일 배기하기 위해, 다수의 배기 구멍(8a)을 갖는 석영제의 배플 플레이트(8)가 환상으로 마련되어 있다. 이 배플 플레이트(8)는 복수의 지주(9)에 의해 지지되어 있다.
처리용기(1)의 저벽(1a)의 대략 중앙부에는 원형의 개구부(10)가 형성되어 있다. 저벽(1a)에는 이 개구부(10)와 연통되고, 아래쪽을 향해 돌출된 배기실(11)이 마련되어 있다. 이 배기실(11)에는 배기관(12)이 접속되어 있고, 이 배기관(12)을 거쳐서 진공 펌프(24)에 접속되어 있다.
처리용기(1)의 상부에는 중앙부가 개구되는 동시에, 개폐 기능을 갖는 덮개부재(Lid)(13)가 배치되어 있다. 개구의 내주는 내측(처리용기내 공간)을 향해 돌출되고, 환상의 지지부(13a)를 형성하고 있다.
처리용기(1)의 측벽(1b)에는 환상을 이루는 가스 도입부(15)가 마련되어 있다. 이 가스 도입부(15)는 질소함유 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 장치(18)에 접속되어 있다. 또, 가스 도입부(15)는 노즐형상 또는 샤워형상으로 마련해도 좋다.
또한, 처리용기(1)의 측벽(1b)에는 플라즈마 처리 장치(100)와, 이것에 인접하는 진공측 반송실(도시하지 않음)의 사이에서, 웨이퍼 W의 반입 반출을 실행하기 위한 반입출구(16)와, 이 반입출구(16)를 개폐하는 게이트밸브 G1이 마련되어 있다.
가스 공급 장치(18)는 가스 공급원(예를 들면, 불활성 가스 공급원(19a), 질소함유 가스 공급원(19b))과, 배관(예를 들면, 가스 라인(20a, 20b))과, 유량 제어 장치(예를 들면, 매스플로 컨트롤러(21a, 21b))와, 밸브(예를 들면, 개폐 밸브(22a, 22b))를 갖고 있다. 또, 가스 공급 장치(18)는 상기 이외의 도시하지 않은 가스 공급원으로서, 예를 들면, 처리용기(1)내 분위기를 치환할 때에 이용하는 퍼지 가스 공급원 등을 갖고 있어도 좋다.
플라즈마 질화 처리에 이용하는 플라즈마 생성용 가스로서의 불활성 가스는, 예를 들면, 희가스 등을 이용할 수 있다. 희가스로서는, 예를 들면, Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 이들 중에서도, 경제성이 우수한 점에서 Ar 가스를 이용하는 것이 특히 바람직하다. 질소함유 가스로서는, 예를 들면, N2, NO, NO2, NH3 등을 들 수 있다.
불활성 가스 및 질소함유 가스는 가스 공급 장치(18)의 불활성 가스 공급원(19a) 및 질소함유 가스 공급원(19b)으로부터, 각각 가스 라인(20a, 20b)을 거쳐서 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 처리용기(1)내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20a, 20b)에는 매스플로 컨트롤러(21a, 21b) 및 그 전후의 1조의 개폐 밸브(22a, 22b)가 마련되어 있다. 이러한 가스 공급 장치(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등의 제어가 가능하도록 되어 있다.
배기 장치는 진공 펌프(24)를 구비하고 있다. 진공 펌프(24)는, 예를 들면, 터보 분자 펌프 등의 고속 진공 펌프 등에 의해 구성된다. 진공 펌프(24)는 배기관(12)을 거쳐서 처리용기(1)의 배기실(11)에 접속되어 있다. 처리용기(1)내의 가스는 배기실(11)의 공간(11a)내에 균일하게 흐르고, 또한 공간(11a)으로부터 진공 펌프(24)를 작동시키는 것에 의해, 배기관(12)을 거쳐서 외부로 배기된다. 이에 따라, 처리용기(1)내를 소정의 진공도, 예를 들면, 0.133Pa까지 고속으로 감압하는 것이 가능하게 되어 있다.
다음에, 마이크로파 도입 기구(27)의 구성에 대해 설명한다. 마이크로파 도입 기구(27)는 주요한 구성으로서, 마이크로파 투과판(28), 평면 안테나(31), 지파재(33), 커버 부재(34), 도파관(37), 매칭 회로(38) 및 마이크로파 발생 장치(39)를 구비하고 있다.
마이크로파를 투과시키는 마이크로파 투과판(28)은 덮개부재(13)에 있어서 내주측으로 돌출된 지지부(13a)상에 배비되어 있다. 마이크로파 투과판(28)은 유전체, 예를 들면, 석영이나 Al2O3, AlN 등의 세라믹스로 구성되어 있다. 이 마이크로파 투과판(28)과 지지부(13a)의 사이는 시일 부재(29)를 거쳐서 기밀하게 시일되어 있다. 따라서, 처리용기(1)내는 기밀하게 유지된다.
평면 안테나(31)는 마이크로파 투과판(28)의 위쪽에 있어서, 탑재대(2)와 대향하도록 마련되어 있다. 평면 안테나(31)는 원판형상을 이루고 있다. 또, 평면 안테나(31)의 형상은 원판형상에 한정되지 않고, 예를 들면, 사각판형상이라도 좋다. 이 평면 안테나(31)는 덮개부재(13)의 상단에 걸어고정되어 있다.
평면 안테나(31)는, 예를 들면, 표면이 금 또는 은 도금된 동판 또는 알루미늄판으로 구성되어 있다. 평면 안테나(31)는 마이크로파를 방사하는 다수의 슬롯형상의 마이크로파 방사 구멍(32)을 갖고 있다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나(31)를 관통해서 형성되어 있다.
각각의 마이크로파 방사 구멍(32)은, 예를 들면, 도 2에 도시하는 바와 같이, 가늘고 긴 직사각형형상(슬롯형상)을 이루고 있다. 그리고, 전형적으로는 인접하는 마이크로파 방사 구멍(32)이 「T」자형상으로 배치되어 있다. 또한, 이와 같이 소정의 형상(예를 들면, T자형상)에 조합해서 배치된 마이크로파 방사 구멍(32)은 또한 전체적으로 동심원형상으로 배치되어 있다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 도파관(37)내의 마이크로파의 파장(λg)에 따라 결정된다. 예를 들면, 마이크로파 방사 구멍(32)의 간격은 λg/4?λg로 되도록 배치된다. 또, 도 2에 있어서는 동심원형상으로 형성된 인접하는 마이크로파 방사 구멍(32)끼리의 간격을 Δr로 도시하고 있다. 또, 마이크로파 방사 구멍(32)의 형상은 원형상, 원호형상 등의 다른 형상이어도 좋다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특히 한정되지 않고, 동심원형상 이외에, 예를 들면, 나선형상, 방사상 등으로 배치할 수도 있다.
평면 안테나(31)의 상면에는 진공보다도 큰 유전율을 갖는 지파재(33)가 마련되어 있다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 해서 플라즈마를 조정하는 기능을 갖고 있다. 지파재(33)의 재질로서는, 예를 들면, 석영, 폴리테트라플루오로에틸렌 수지, 폴리이미드 수지 등을 이용할 수 있다.
또, 평면 안테나(31)와 마이크로파 투과판(28)의 사이, 또한, 지파재(33)와 평면 안테나(31)의 사이는 각각 접촉시켜도 이간시켜도 좋지만, 접촉시키는 것이 바람직하다.
처리용기(1)의 상부에는 이들 평면 안테나(31) 및 지파재(33)를 덮도록, 커버 부재(34)가 마련되어 있다. 커버 부재(34)는, 예를 들면, 알루미늄이나 스테인리스강 등의 금속재료에 의해서 형성되어 있다. 이 커버 부재(34)와 평면 안테나(31)로 편평 도파로가 형성되어 있다. 덮개부재(13)의 상단과 커버 부재(34)는 시일 부재(35)에 의해 시일되어 있다. 또한, 커버 부재(34)의 내부에는 냉각수 유로(34a)가 형성되어 있다. 이 냉각수 유로(34a)에 냉각수를 통류시키는 것에 의해, 커버 부재(34), 지파재(33), 평면 안테나(31) 및 마이크로파 투과판(28)을 냉각할 수 있도록 되어 있다. 또, 커버 부재(34)는 접지되어 있다.
커버 부재(34)의 상부벽(천장부)의 중앙에는 개구부(36)가 형성되어 있고, 이 개구부(36)에는 도파관(37)이 접속되어 있다. 도파관(37)의 타단측에는 매칭 회로(38)를 거쳐서 마이크로파를 발생하는 마이크로파 발생 장치(39)가 접속되어 있다.
도파관(37)은 상기 커버 부재(34)의 개구부(36)로부터 위쪽으로 연장하는 단면 원형상의 동축도파관(37a)과, 이 동축도파관(37a)의 상단부에 모드 변환기(40)를 거쳐서 접속된 수평 방향으로 연장하는 직사각형 도파관(37b)을 갖고 있다. 모드 변환기(40)는 직사각형 도파관(37b)내를 TE(Transverse Electric) 모드로 전파하는 마이크로파를 TEM(Transverse ElectroMagnetic) 모드로 변환하는 기능을 갖고 있다.
동축도파관(37a)의 중심에는 내부도체(41)가 연장되어 있다. 이 내부도체(41)는 그 하단부에 있어서 평면 안테나(31)의 중심에 접속 고정되어 있다. 이러한 구조에 의해, 마이크로파는 동축도파관(37a)의 내부도체(41)를 거쳐서 커버 부재(34)와 평면 안테나(31)로 형성되는 편평 도파로에 방사상으로 효율적으로 균일하게 전파되고, 평면 안테나(31)의 마이크로파 방사 구멍(슬롯)(32)으로부터 처리용기내에 도입되어, 플라즈마가 생성된다.
이상과 같은 구성의 마이크로파 도입 기구(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 거쳐서 평면 안테나(31)에 전파되고, 또한 마이크로파 투과판(28)을 거쳐서 처리용기(1)내에 도입되도록 되어 있다. 또, 마이크로파의 주파수로서는 예를 들면 2.45㎓가 바람직하게 이용되고, 그 밖에 8.35㎓, 1.98㎓ 등을 이용할 수도 있다.
플라즈마 처리 장치(100)의 각 구성부는 제어부(50)에 접속되어 제어되는 구성으로 되어 있다. 제어부(50)는 컴퓨터를 갖고 있고, 예를 들면, 도 3에 도시된 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 유저 인터페이스(52) 및 기억부(53)를 구비하고 있다. 프로세스 컨트롤러(51)는 플라즈마 처리 장치(100)에 있어서, 예를 들면, 온도, 압력, 가스 유량, 마이크로파 출력 등의 프로세스 조건에 관계된 각 구성부(예를 들면, 히터 전원(5a), 가스 공급 장치(18), 진공 펌프(24), 마이크로파 발생 장치(39) 등)를 통괄해서 제어하는 제어 수단이다.
유저 인터페이스(52)는 공정 관리자가 플라즈마 처리 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치(100)의 가동 상황을 가시화해서 표시하는 디스플레이 등을 갖고 있다. 또한, 기억부(53)에는 플라즈마 처리 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 보존되어 있다.
그리고, 필요에 따라, 유저 인터페이스(52)로부터의 지시 등으로 임의의 레시피를 기억부(53)로부터 호출해서 프로세스 컨트롤러(51)에 실행시킴으로써, 프로세스 컨트롤러(51)의 제어 하에서, 플라즈마 처리 장치(100)의 처리용기(1)내에서 원하는 처리가 실행된다. 또한, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들면, CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루레이 디스크 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터, 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 처리 장치(100)에서는 600℃ 이하의 저온에서 하지층 등에의 데미지가 없는 플라즈마 처리를 실행할 수 있다. 또한, 플라즈마 처리 장치(100)는 플라즈마의 균일성이 우수하기 때문에, 예를 들면, 300㎜ 직경 이상의 대형의 웨이퍼 W에 대해서도 웨이퍼 W의 면내에서 처리의 균일성을 실현할 수 있다.
<플라즈마 처리 방법>
다음에, 플라즈마 처리 장치(100)에 있어서 실행되는 플라즈마 처리 방법에 대해 도 4를 참조하면서 설명한다. 도 4는 본 실시형태의 플라즈마 처리 방법의 공정을 설명하기 위한 웨이퍼 W 표면 부근의 단면도이다.
본 실시형태의 플라즈마 처리 방법은 우선, 처리 대상의 웨이퍼 W를 준비한다. 도 4(a)에 도시된 바와 같이, 웨이퍼 W의 표면에는 실리콘(실리콘층 또는 실리콘 기판)(201)과, 산화 규소(SiO2)막(203), 질화 규소(SiN)막(205)이 이 차례로 적층 형성되어 있다. 또한, 웨이퍼 W의 실리콘(201)에는 트렌치(207)가 형성되어 있다. 이 트렌치(207)는 SiN막(205)을 마스크로 해서 에칭에 의해 형성된 것이며, 소자 절연막을 매립하는 부분으로 된다.
다음에, 플라즈마 처리 장치(100)를 이용해서 웨이퍼 W의 트렌치(207)의 내벽면을 플라즈마 질화 처리한다. 플라즈마 질화 처리에 의해서, 트렌치(207)의 내벽면(207a)은 얇게 질화되고, 도 4(b)에 도시된 바와 같이, 라이너 SiN막(209)이 형성된다. 여기서, 라이너 SiN막(209)의 두께는 반도체 장치의 미세화에의 대응을 도모하기 위해, 예를 들면 1㎚ 이상 10㎚ 이하의 범위내로 하는 것이 바람직하다.
<플라즈마 질화 처리의 수순>
플라즈마 질화 처리의 수순은 다음과 같다. 우선, 처리 대상의 웨이퍼 W를 플라즈마 처리 장치(100)에 반입하고, 탑재대(2)상에 배치한다. 다음에, 플라즈마 처리 장치(100)의 처리용기(1)내를 감압 배기하면서, 가스 공급 장치(18)의 불활성 가스 공급원(19a), 질소함유 가스 공급원(19b)으로부터, 예를 들면 Ar 가스, N2 가스를 소정의 유량으로 각각 가스 도입부(15)를 거쳐서 처리용기(1)내에 도입한다. 이와 같이 하여, 처리용기(1)내를 소정의 압력으로 조절한다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수가 예를 들면 2.45㎓인 마이크로파를, 매칭 회로(38)를 거쳐서 도파관(37)에 보낸다. 도파관(37)으로 보내진 마이크로파는 직사각형 도파관(37b) 및 동축도파관(37a)을 순차 통과하고, 내부도체(41)를 거쳐서 평면 안테나(31)에 공급된다. 즉, 마이크로파는 직사각형 도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축도파관(37a)을 거쳐서 커버 부재(34)와 평면 안테나(31)에 의해 구성되는 편평 도파로를 전파해 간다. 그리고, 마이크로파는 평면 안테나(31)에 관통 형성된 슬롯형상의 마이크로파 방사 구멍(32)으로부터 마이크로파 투과판(28)을 거쳐서 처리용기(1)내에 있어서의 웨이퍼 W의 위쪽 공간으로 방사된다. 이 때의 마이크로파 출력은 예를 들면 200㎜ 직경 이상의 웨이퍼 W를 처리하는 경우에는 1000W 이상 5000W 이하의 범위내로부터 목적에 따라 선택할 수 있다.
평면 안테나(31)로부터 마이크로파 투과판(28)을 거쳐서 처리용기(1)내에 방사된 마이크로파에 의해, 처리용기(1)내에서 전자계가 형성되고, Ar 가스 및 N2 가스가 각각 플라즈마화된다. 이 때, 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010?5×1012/㎤의 고밀도이고, 또한 웨이퍼 W 근방에서는 대략 1.2eV 이하의 저전자 온도의 플라즈마가 생성된다. 이와 같이 해서 생성되는 플라즈마는 하지막에의 이온 등에 의한 플라즈마 데미지가 적다. 그리고, 플라즈마 중의 질소 래디컬, 질소 이온 등의 활성종의 작용에 의해 웨이퍼 W 표면의 실리콘(201)에 플라즈마 질화 처리가 실행된다. 즉, 웨이퍼 W의 트렌치(207)의 내벽면(207a)이 질화되어, 극히 얇게 제어된 치밀한 라이너 SiN막(209)이 형성된다.
이상과 같이 라이너 SiN막(209)을 형성한 후, 웨이퍼 W를 플라즈마 처리 장치(100)로부터 반출하는 것에 의해, 1개의 웨이퍼 W에 대한 처리가 종료한다.
<플라즈마 질화 처리 조건>
상술한 플라즈마 질화 처리의 처리 가스로서는 희가스와 질소함유 가스를 포함하는 가스를 이용하는 것이 바람직하다. 희가스로서는 Ar 가스를, 질소함유 가스로서는 N2 가스를 각각 사용하는 것이 바람직하다. 이 때, 전체 처리 가스에 대한 Ｎ2 가스의 부피 유량 비율(N2 가스 유량/전체 처리 가스 유량의 백분율)은 라이너 SiN막(209)중의 질소 농도를 높게 해서 산소 배리어성이 우수한 치밀한 막을 형성하는 관점에서, 1% 이상 80% 이하의 범위내로 하는 것이 바람직하고, 10% 이상 30% 이하의 범위내로 하는 것이 더욱 바람직하다. 처리 가스 유량으로서 예를 들면 Ar 가스의 유량은 100mL/min(sccm) 이상 2000mL/min(sccm) 이하가 바람직하고, 1000mL/min(sccm) 이상 2000mL/min(sccm) 이하의 범위내가 더욱 바람직하다. N2 가스의 유량은 50mL/min(sccm) 이상 500mL/min(sccm) 이하의 범위내가 바람직하고, 200mL/min(sccm) 이상 500mL/min(sccm) 이하의 범위내가 더욱 바람직하다. 이상의 유량 범위로부터, 상기 유량비가 되도록 설정하는 것이 바람직하다.
또한, 처리압력은 라이너 SiN막(209)중의 질소 농도를 높게 해서 산소 배리어성이 우수한 치밀한 막을 형성하는 관점에서, 예를 들면, 187Pa 이하가 바람직하고, 1.3Pa 이상 187Pa 이하의 범위내가 더욱 바람직하며, 1.3Pa 이상 40Pa 이하가 가장 바람직하다. 플라즈마 질화 처리에 있어서의 처리압력이 187Pa를 넘으면, 플라즈마중의 질화 활성종으로서 이온 성분이 적기 때문에, 질화 레이트가 저하하는 동시에, 질소 도즈량도 저하해 버린다.
또한, 마이크로파의 파워 밀도는 플라즈마중에서 활성종을 효율적으로 생성시키는 관점에서, 0.7W/㎠ 이상 4.7W/㎠ 이하의 범위내로 하는 것이 바람직하고, 1.4W/㎠ 이상 3.5W/㎠의 범위내가 더욱 바람직하다. 또, 마이크로파의 파워 밀도는 마이크로파 투과판(28)의 면적 1㎠당 공급되는 마이크로파 파워를 의미한다(이하, 마찬가지). 예를 들면, 200㎜ 직경 이상의 웨이퍼 W를 처리하는 경우에는 마이크로파 파워를, 1000W 이상 5000W 이하의 범위내로부터 상기 파워 밀도가 되도록 설정하는 것이 바람직하다.
또한, 웨이퍼 W의 가열 온도는 탑재대(2)의 온도로서, 예를 들면 200℃ 이상 600℃ 이하의 범위내로 하는 것이 바람직하고, 400℃ 이상 600℃ 이하의 범위내로 설정하는 것이 더욱 바람직하다.
또한, 플라즈마 질화 처리의 처리 시간은 라이너 SiN막(209)을 원하는 막두께로 형성할 수 있으면 특히 제한은 없다. 예를 들면, 트렌치(207)의 내벽면(207a)의 실리콘 표층만을, 균일하고, 고농도로 질화해서 1?10㎚, 바람직하게는 2?5㎚의 두께의 라이너 SiN막(209)을 형성하는 관점에서, 예를 들면, 1초 이상 360초 이하의 범위내로 하는 것이 바람직하고, 90초 이상 240초 이하의 범위내로 하는 것이 더욱 바람직하며, 160초 이상 240초 이하의 범위내로 하는 것이 가장 바람직하다.
이상의 조건은 제어부(50)의 기억부(53)에 레시피로서 보존되어 있다. 그리고, 프로세스 컨트롤러(51)가 그 레시피를 읽어내어 플라즈마 처리 장치(100)의 각 구성부 예를 들면 가스 공급 장치(18), 진공 펌프(24), 마이크로파 발생 장치(39), 히터 전원(5a) 등에 제어 신호를 송출하는 것에 의해, 원하는 조건에서 플라즈마 질화 처리가 실행된다.
본 실시형태의 플라즈마 처리 방법에 의하면, 단시간의 플라즈마 질화 처리에 의해서, 고온에서의 열산화 처리, 예를 들면 고온의 CVD(chemical vapor deposition)법으로 SiO2막을 트렌치내에 매립하는 등일 때에 반응 가스중의 산소의 확산에 대해 배리어로서 기능하는 두께가 1?10㎚의 범위내의 라이너 SiN막(209)을 형성할 수 있다. 이와 같이 형성한 라이너 SiN막(209)의 두께는 트렌치의 폭이나 깊이를 거의 변화시키지 않을 정도의 박막이기 때문에, 예를 들면 소자의 채널길이가 제약되는 등의 영향을 주는 일이 없다. 따라서, 각종 반도체 장치의 제조 프로세스에 있어서, STI에 의한 소자 절연를 실행할 때에 본 실시형태의 플라즈마 처리 방법을 적용하는 것에 의해, 미세화에의 대응을 용이하게 하면서, 반도체 장치의 신뢰성을 높일 수 있다.
[제 2 실시형태]
본 실시형태의 플라즈마 처리 방법은 실리콘상에 형성된 트렌치내에 절연막을 매립하고, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 STI법에 의한 소자 절연에 있어서, 상기 트렌치내에의 절연막의 매립에 앞서, 상기 트렌치의 내벽면의 실리콘을 플라즈마에 의해 질화 처리하는 경우에 바람직하게 적용할 수 있다. 본 실시형태의 플라즈마 처리 방법은 트렌치내에 절연막을 매립하는 공정에 앞서, 트렌치의 내벽면을, 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 질화하고, 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 플라즈마 질화 처리 공정과, 실리콘 질화막을, 산소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 산화하고, 실리콘 산질화막으로 개질하는 플라즈마 산화 처리 공정을 포함할 수 있다. 본 실시형태의 플라즈마 처리 방법은 플라즈마 질화 처리 공정 후에, 또한 플라즈마 산화 처리 공정을 실시하는 점에 있어서 제 1 실시형태와 다르다.
<플라즈마 처리 장치>
제 2 실시형태의 플라즈마 처리 방법에서는 도 1에 나타낸 플라즈마 처리 장치(100)에 부가하여, 도 5에 나타낸 플라즈마 처리 장치(101)를 사용한다. 도 5는 플라즈마 처리 장치(101)의 개략 구성을 모식적으로 도시하는 단면도이다. 도 5에 도시하는 플라즈마 처리 장치(101)는 가스 공급 장치(18)에 있어서, 질소함유 가스 공급원(19b) 대신에, 산소함유 가스 공급원(19c)을 구비하고 있는 점이 도 1의 플라즈마 처리 장치(100)와 다르다. 따라서, 이하의 설명에서는 도 1과의 차이점을 중심으로 설명을 하고, 도 1과 동일한 구성에는 동일한 부호를 붙이고 설명을 생략한다.
도 5에 도시하는 플라즈마 처리 장치(101)에 있어서, 가스 공급 장치(18)는 가스 공급원으로서, 예를 들면, 불활성 가스 공급원(19a) 및 산소함유 가스 공급원(19c)을 갖고 있다. 또한, 가스 공급 장치(18)는 배관(예를 들면, 가스 라인(20a, 20c))과, 유량 제어 장치(예를 들면, 매스플로 컨트롤러(21a, 21c))와, 밸브(예를 들면, 개폐 밸브(22a, 22c))를 갖고 있다. 또, 가스 공급 장치(18)는 상기 이외의 도시하지 않은 가스 공급원으로서, 예를 들면, 처리용기(1)내 분위기를 치환할 때에 이용하는 퍼지 가스 공급원 등을 갖고 있어도 좋다.
불활성 가스로서는 예를 들면 희가스 등을 이용할 수 있다. 희가스로서는 예를 들면 Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 이들 중에서도, 경제성이 우수한 점에서 Ar 가스를 이용하는 것이 특히 바람직하다. 또한, 플라즈마 산화 처리에 이용하는 산소함유 가스로서는 예를 들면 산소 가스(O2), 수증기(H2O), 일산화질소(ＮＯ), 일산화이질소(N2O) 등을 들 수 있다.
불활성 가스 및 산소함유 가스는 가스 공급 장치(18)의 불활성 가스 공급원(19a), 및 산소함유 가스 공급원(19c)으로부터, 각각 가스 라인(20a, 20c)을 거쳐서 가스 도입부(15)에 이르고, 가스 도입부(15)로부터 처리용기(1)내에 도입된다. 각 가스 공급원에 접속하는 각각의 가스 라인(20a, 20c)에는 매스플로 컨트롤러(21a, 21c) 및 그 전후의 1조의 개폐 밸브(22a, 22c)가 마련되어 있다. 이러한 가스 공급 장치(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등의 제어가 가능하도록 되어 있다.
다음에, 본 실시형태의 플라즈마 처리 방법에 대해 도 6을 참조하면서 설명한다. 도 6은 본 실시형태의 플라즈마 처리 방법의 공정을 설명하기 위한 웨이퍼 W 표면 부근의 단면도이다.
<플라즈마 질화 처리 공정>
본 실시형태의 플라즈마 처리 방법은 우선, 제 1 실시형태와 마찬가지로, 처리 대상의 웨이퍼 W에 대해, 플라즈마 질화 처리를 실행한다. 피처리체인 웨이퍼 W는 도 6(a)에 도시하는 바와 같이, 제 1 실시형태와 마찬가지로 트렌치(207)가 형성된 실리콘(201)을 갖고 있다. 실리콘(201)의 트렌치(207)내의 내벽면(207a)을 플라즈마 질화 처리하여, 라이너 SiN막(209)이 형성된다(도 6(b)). 본 실시형태에 있어서, 플라즈마 질화 처리 공정은 제 1 실시형태와 완전히 마찬가지로 실시할 수 있으므로, 설명을 생략한다.
<플라즈마 산화 처리 공정>
다음에, 라이너 SiN막(209)을 갖는 웨이퍼 W에 대해, 플라즈마 처리 장치(101)를 이용하여, 플라즈마 산화 처리를 실행한다. 이에 따라, 도 6(c)에 도시된 바와 같이, 라이너 SiN막(209)이 산화되고, 라이너 SiON막(211)이 형성된다.
<플라즈마 산화 처리의 수순>
플라즈마 산화 처리의 수순은 다음과 같다. 우선, 플라즈마 처리 장치(101)의 처리용기(1)내를 감압 배기하면서, 가스 공급 장치(18)의 불활성 가스 공급원(19a), 산소함유 가스 공급원(19c)으로부터, 예를 들면, Ar 가스, O2 가스를 소정의 유량으로 각각 가스 도입부(15)를 거쳐서 처리용기(1)내에 도입한다. 이와 같이 하여, 처리용기(1)내를 소정의 압력으로 조절한다.
다음에, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수가, 예를 들면, 2.45㎓의 마이크로파를, 매칭 회로(38)를 거쳐서 도파관(37)에 보낸다. 도파관(37)으로 보내진 마이크로파는 직사각형 도파관(37b) 및 동축도파관(37a)을 순차 통과하고, 내부도체(41)를 거쳐서 평면 안테나(31)에 공급된다. 즉, 마이크로파는 직사각형 도파관(37b)내에서는 TE 모드로 전파하고, 이 TE 모드의 마이크로파는 모드 변환기(40)에서 TEM 모드로 변환되어, 동축도파관(37a)을 거쳐서 커버 부재(34)와 평면 안테나(31)에 의해 구성되는 편평 도파로를 전파해 간다. 그리고, 마이크로파는 평면 안테나(31)에 관통 형성된 슬롯형상의 마이크로파 방사 구멍(32)으로부터 마이크로파 투과판(28)을 거쳐서 처리용기(1)내에 있어서의 웨이퍼 W의 위쪽 공간으로 방사된다. 이 때의 마이크로파 출력은 예를 들면 200㎜ 직경 이상의 웨이퍼 W를 처리하는 경우에는 1000W 이상 5000W 이하의 범위내로부터 목적에 따라 선택할 수 있다.
평면 안테나(31)로부터 마이크로파 투과판(28)을 경유해서 처리용기(1)에 방사된 마이크로파에 의해, 처리용기(1)내에 전자계가 형성되고, Ar 가스 및 O2 가스가 각각 플라즈마화된다. 이 때, 마이크로파가 평면 안테나(31)의 다수의 마이크로파 방사 구멍(32)으로부터 방사되는 것에 의해, 대략 1×1010?5×1012/㎤의 고밀도이고, 또한 웨이퍼 W 근방에서는 대략 1.2eV 이하의 저전자 온도를 갖는 플라즈마가 생성된다. 이와 같이 해서 생성되는 플라즈마는 하지막에의 이온 등에 의한 플라즈마 손상이 적다. 그리고, 플라즈마 중의 활성종 O2 +이온이나 O(1D2) 래디컬의 작용에 의해 웨이퍼 W에 플라즈마 산화 처리가 실행된다. 즉, 웨이퍼 W의 트렌치내에 형성한 라이너 SiN막(209)의 표면을 극히 얇게 균일하게 산화하는 것에 의해, 막중의 불안정한 상태의 Si-N 결합이나 유리(遊離)된 Ｎ 대신에, Si-O 결합이 형성되어 라이너 SiON막(211)이 형성된다. 또한, 이 때, 실리콘과 라이너 SiN막(209)의 계면에 산소가 확산하지 않을 정도의 플라즈마 산화 조건에서 처리하는 것이 바람직하다. 단, Si/SiN 계면까지 산소가 확산해도, 막두께가 증막하지 않는 정도이면, 트렌치 폭 및 그 깊이는 그다지 변화하지 않기 때문에, 소자의 채널길이가 제약을 받는 등의 영향은 거의 없다고 고려된다.
이상과 같이 라이너 SiN막(209)을 산화해서 라이너 SiON막(211)으로 개질한 후, 웨이퍼 W를 플라즈마 처리 장치(101)로부터 반출하는 것에 의해, 1개의 웨이퍼 W에 대한 처리가 종료한다.
<플라즈마 산화 처리 조건>
플라즈마 산화 처리의 처리 가스로서는 희가스와 산소함유 가스를 포함하는 가스를 이용하는 것이 바람직하다. 희가스로서는 Ar 가스를, 산소함유 가스로서는 O2 가스를 각각 사용하는 것이 바람직하다. 이 때, 전체 처리 가스에 대한 Ｏ2 가스의 부피 유량 비율(O2 가스 유량/전체 처리 가스 유량의 백분율)은 산화 레이트를 높게 하는 관점에서, 1% 이상 80% 이하의 범위내로 하는 것이 바람직하고, 1% 이상 70% 이하의 범위내가 더욱 바람직하며, 1% 이상 15% 이하의 범위내가 가장 바람직하다. 처리 가스 유량으로서는, 예를 들면, Ar 가스의 유량은 100mL/min(sccm) 이상 2000mL/min(sccm) 이하가 바람직하고, 1000mL/min(sccm) 이상 2000mL/min(sccm) 이하의 범위내가 더욱 바람직하다. O2 가스의 유량은 5mL/min(sccm) 이상 250mL/min(sccm) 이하의 범위내가 바람직하고, 20mL/min(sccm) 이상 250mL/min(sccm) 이하의 범위내가 더욱 바람직하다. 이상의 유량 범위로부터, 상기 유량비가 되도록 설정하는 것이 바람직하다.
또한, 처리압력은 산화 레이트를 높게 하는 관점에서, 예를 들면, 1.3Pa 이상 1000Pa 이하의 범위내가 바람직하고, 133Pa 이상 1000Pa 이하의 범위내가 더욱 바람직하며, 400Pa 이상 667Pa 이하의 범위내가 가장 바람직하다. 플라즈마 산화 처리에 있어서의 처리압력이 133Pa 미만이 되면, 산소 이온 성분이 많아지고, 산소 이온이 라이너 SiN막(209)중을 확산해서 Si/SiN 계면에 도달하고, Si를 산화해 버리기 때문에, 실질 증막이 되고, 트렌치 폭 및 그 깊이가 변화되어 버리고, 예를 들면, 소자의 채널길이가 제약을 받는 등의 영향이 생기는 경우가 있다. 또한, 처리압력이 1000Pa를 넘으면, 산소 래디컬 성분이 많아지기 때문에, 라이너 SiN막(209)을 충분히 다 산화할 수 없거나, 균일하게 산화되지 않는 경우가 있으므로, 트렌치(207)내에 고온으로 SiO2막을 매립할 때, 반응 가스 중의 산소에 대한 배리어성이 저하한다.
또한, 마이크로파의 파워 밀도는 플라즈마 중에서 산화 활성종의 Ｏ2 +이온이나 O(1D2) 래디컬을 효율적으로 생성시키는 관점에서, 0.7W/㎠ 이상 4.7W/㎠ 이하의 범위내로 하는 것이 바람직하고, 1.4W/㎠ 이상 3.5W/㎠의 범위내가 더욱 바람직하다. 또, 마이크로파의 파워 밀도는 마이크로파 투과판(28)의 면적 1㎠당 공급되는 마이크로파 파워를 의미한다(이하, 마찬가지). 예를 들면, 200㎜ 직경 이상의 웨이퍼 W를 처리하는 경우에는 마이크로파 파워를, 1000W 이상 5000W 이하의 범위내로부터 상기 파워 밀도가 되도록 설정하는 것이 바람직하다.
또한, 웨이퍼 W의 가열 온도는 탑재대(2)의 온도로서, 예를 들면, 200℃ 이상 600℃ 이하의 범위내로 하는 것이 바람직하고, 400℃ 이상 600℃ 이하의 범위내의 저온에서 처리하는 것이 더욱 바람직하다.
또한, 플라즈마 산화 처리의 처리 시간은 특히 제한은 없지만, Si/SiN 계면까지 산소가 확산하지 않을 정도, 또는 질소막을 모두 산화막으로 하지 않는다는 관점에서, 예를 들면 1초 이상 360초 이하의 범위내로 하는 것이 바람직하고, 1초 이상 60초 이하의 범위내로 하는 것이 더욱 바람직하다.
이상의 조건은 제어부(50)의 기억부(53)에 레시피로서 보존되어 있다. 그리고, 프로세스 컨트롤러(51)가 그 레시피를 읽어내어 플라즈마 처리 장치(101)의 각 구성부 예를 들면 가스 공급 장치(18), 진공 펌프(24), 마이크로파 발생 장치(39), 히터 전원(5a) 등에 제어 신호를 송출하는 것에 의해, 원하는 조건에서 플라즈마 산화 처리가 실행된다.
<기판 처리 시스템>
제 2 실시형태의 플라즈마 처리 방법에 바람직하게 이용할 수 있는 기판 처리 시스템에 대해 설명한다. 도 7은 웨이퍼 W에 대해, 플라즈마 질화 처리 및 플라즈마 산화 처리를 진공 조건에서 연속적으로 실행하도록 구성된 기판 처리 시스템(200)을 도시하는 개략 구성도이다. 이 기판 처리 시스템(200)은 멀티 챔버 구조의 클러스터 툴로서 구성되어 있다. 기판 처리 시스템(200)은 주요한 구성으로서, 웨이퍼 W에 대해 각종 처리를 실행하는 4개의 프로세스 모듈(100a, 100b, 101a, 101b)과, 이들 프로세스 모듈(100a, 100b, 101a, 101b)에 대해 게이트밸브 G1을 거쳐서 접속된 진공측 반송실(103)과, 이 진공측 반송실(103)에 게이트밸브 G2를 거쳐서 접속된 2개의 로드록실(105a, 105b)과, 이들 2개의 로드록실(105a, 105b)에 대해 게이트밸브 G3을 거쳐서 접속된 로더 유닛(107)을 구비하고 있다.
4개의 프로세스 모듈(100a, 100b, 101a, 101b)은 웨이퍼 W에 대해 동일한 내용의 처리를 실행하는 것도 가능하고, 또는 각각 다른 내용의 처리를 실행하는 것도 가능하다. 본 실시형태에서는 프로세스 모듈(100a, 100b)에서는 플라즈마 처리 장치(100)(도 1)에 의해서 웨이퍼 Ｗ상의 실리콘의 트렌치의 내벽면을 플라즈마 질화 처리해서 라이너 SiN막(209)을 형성한다. 프로세스 모듈(101a, 101b)에서는 플라즈마 처리 장치(101)(도 5)에 의해서 플라즈마 질화 처리에 의해 형성된 라이너 SiN막(209)을 또한 플라즈마 산화 처리한다.
진공배기 가능하게 구성된 진공측 반송실(103)에는 프로세스 모듈(100a, 100b, 101a, 101b)이나 로드록실(105a, 105b)에 대해 웨이퍼 W의 수수를 실행하는 제 1 기판 반송 장치로서의 반송 장치(109)가 마련되어 있다. 이 반송 장치(109)는 서로 대향하도록 배치된 한 쌍의 반송 아암부(111a, 111b)를 갖고 있다. 각 반송 아암부(111a, 111b)는 동일한 회전축을 중심으로 해서, 굴신 및 선회 가능하게 구성되어 있다. 또한, 각 반송 아암부(111a, 111b)의 선단에는 각각 웨이퍼 W를 탑재해서 유지하기 위한 포크(113a, 113b)가 마련되어 있다. 반송 장치(109)는 이들 포크(113a, 113b)상에 웨이퍼 W를 탑재한 상태에서, 프로세스 모듈(100a, 100b, 101a, 101b)간, 혹은 프로세스 모듈(100a, 100b, 101a, 101b)과 로드록실(105a, 105b)의 사이에서 웨이퍼 W의 반송을 실행한다.
로드록실(105a, 105b)내에는 각각 웨이퍼 W를 탑재하는 탑재대(106a, 106b)가 마련되어 있다. 로드록실(105a, 105b)은 진공 상태와 대기 개방 상태가 전환되도록 구성되어 있다. 이 로드록실(105a, 105b)의 탑재대(106a, 106b)를 거쳐, 진공측 반송실(103)과 대기측 반송실(119)(후술)의 사이에서 웨이퍼 W의 수수가 실행된다.
로더 유닛(107)은 웨이퍼 W의 반송을 실행하는 제 2 기판 반송 장치로서의 반송 장치(117)가 마련된 대기측 반송실(119)과, 이 대기측 반송실(119)에 인접 배치된 3개의 로드 포트 LP와, 대기측 반송실(119)의 다른 측면에 인접 배치되고, 웨이퍼 W의 위치 측정을 실행하는 위치 측정 장치로서의 오리엔터(121)를 갖고 있다.
대기측 반송실(119)은, 예를 들면, 질소 가스나 청정공기를 다운 플로시키는 순환 설비(도시 생략)를 구비하고, 깨끗한 환경이 유지되어 있다. 대기측 반송실(119)은 평면에서 보아 직사각형을 이루고 있고, 그 긴쪽 방향을 따라 가이드 레일(123)이 마련되어 있다. 이 가이드 레일(123)에 반송 장치(117)가 슬라이드 이동 가능하게 지지되어 있다. 즉, 반송 장치(117)는 도시하지 않은 구동 기구에 의해, 가이드 레일(123)을 따라 X방향으로 이동 가능하게 구성되어 있다. 이 반송 장치(117)는 상하 2단에 배치된 한 쌍의 반송 아암부(125a, 125b)를 갖고 있다. 각 반송 아암부(125a, 125b)는 굴신 및 선회 가능하게 구성되어 있다. 각 반송 아암부(125a, 125b)의 선단에는 각각 웨이퍼 W를 탑재해서 유지하는 유지 부재로서의 포크(127a, 127b)가 마련되어 있다. 반송 장치(117)는 이들 포크(127a, 127b)상에 웨이퍼 W를 탑재한 상태에서, 로드 포트 LP의 웨이퍼 카세트 CR과, 로드록실(105a, 105b)과, 오리엔터(121)의 사이에서 웨이퍼 W의 반송을 실행한다.
로드 포트 LP는 웨이퍼 카세트 CR을 탑재할 수 있도록 되어 있다. 웨이퍼 카세트 CR은 복수개의 웨이퍼 W를 동일한 간격으로 다단에 탑재해서 수용할 수 있도록 구성되어 있다.
오리엔터(121)는 도시하지 않은 구동 모터에 의해서 회전되는 회전판(133)과, 이 회전판(133)의 외주 위치에 마련되고, 웨이퍼 W의 주연부를 검출하기 위한 광학 센서(135)를 구비하고 있다.
<웨이퍼 처리의 수순>
기판 처리 시스템(200)에 있어서는 이하의 수순으로 웨이퍼 W에 대한 플라즈마 질화 처리 및 플라즈마 산화 처리가 실행된다. 우선, 대기측 반송실(119)의 반송 장치(117)의 포크(127a, 127b)의 어느 하나를 이용하고, 로드 포트 LP의 웨이퍼 카세트 CR로부터 1개의 웨이퍼 W가 취출되고, 오리엔터(121)에서 위치 맞춤한 후, 로드록실(105a)(또는 (105b))에 반입된다. 웨이퍼 W가 탑재대(106a)(또는 (106b))에 탑재된 상태의 로드록실(105a)(또는 (105b))에서는 게이트밸브 G3이 닫히고, 내부가 진공 상태로 감압 배기된다. 그 후, 게이트밸브 G2가 개방되고, 진공측 반송실(103)내의 반송 장치(109)의 포크(113a, 113b)에 의해서 웨이퍼 W가 로드록실(105a)(또는 (105b))로부터 운반된다.
반송 장치(109)에 의해 로드록실(105a)(또는 (105b))로부터 운반된 웨이퍼 W는 우선, 프로세스 모듈(100a, 100b)의 어느 하나에 반입되고, 게이트밸브 G1을 닫은 후에 웨이퍼 W에 대해 플라즈마 질화 처리가 실행된다.
다음에, 상기 게이트밸브 G1이 개방되고, 라이너 SiN막(209)이 형성된 웨이퍼 W가 반송 장치(109)에 의해 프로세스 모듈(100a)(또는 (100b))로부터 진공 상태인 채 프로세스 모듈(101a, 101b)의 어느 한쪽에 반입된다. 그리고, 게이트밸브 G1을 닫은 후에 웨이퍼 W에 대해 플라즈마 산화 처리가 실행되고, 라이너 SiN막(209)이 라이너 SiON막(211)으로 개질된다.
다음에, 상기 게이트밸브 G1이 개방되고, 라이너 SiON막(211)이 형성된 웨이퍼 W가 반송 장치(109)에 의해 프로세스 모듈(101a)(또는 (101b))로부터 진공 상태인 채 반출되고, 로드록실(105a)(또는 (105b))에 반입된다. 그리고, 상기와는 반대의 수순으로 로드 포트 LP의 웨이퍼 카세트 CR에 처리필의 웨이퍼 W가 수납되고, 기판 처리 시스템(200)에 있어서의 1개의 웨이퍼 W에 대한 처리가 완료한다. 또, 기판 처리 시스템(200)에 있어서의 각 처리 장치의 배치는 효율적으로 처리를 실행할 수 있는 배치이면, 어떠한 배치 구성이라도 좋다. 또한, 기판 처리 시스템(200)에 있어서의 프로세스 모듈의 수는 4개에 한정되지 않고, 5개 이상이어도 좋다.
본 실시형태의 플라즈마 처리 방법에 의하면, 단시간의 플라즈마 처리에서, 트렌치의 폭이나 깊이를 거의 변화시키지 않고, 고온에서의 열산화 처리시에 산소의 확산에 대해 배리어막으로서 기능하는 두께 1?10㎚의 범위내의 라이너 SiON막(211)을 형성할 수 있다. 따라서, 각종 반도체 장치의 제조 프로세스에 있어서, STI에 의한 소자 절연를 실행할 때에 본 실시형태의 플라즈마 처리 방법을 적용하는 것에 의해, 미세화에의 대응을 가능하게 하면서, 반도체 장치의 신뢰성을 높일 수 있다.
본 실시형태에 있어서의 그 밖의 구성 및 효과는 제 1 실시형태와 마찬가지이다.
[실험예]
다음에, 본 발명의 효과를 확인한 실험 데이터에 대해 설명한다.
실험 1:
실리콘 기판에 대해, 이하의 Ａ?D의 처리를 실행하여, SiN막, SiON막 또는 SiO2막을 형성한 후, 700℃, 750℃, 800℃ 또는 850℃에서, 각각 30분간의 열산화 처리(이하, 「고온 열산화 처리」로 하는 경우가 있음)를 실행하였다. 고온 열산화 처리 후의 각 막의 막두께의 막증가량을 측정하고, 산소의 확산에 대한 배리어막으로서의 유효성을 평가하였다.
[처리 A; 열산화 처리에 의한 SiO2막의 형성]
하기의 조건에서 열산화 처리를 실시하고, SiO2막 a를 형성하였다.
<열산화 처리 조건>
처리온도; 800℃
처리 시간; 1800초
막두께(SiO2); 약 6㎚
[처리 B; 열산화 처리+플라즈마 질화 처리에 의한 SiON막의 형성]
처리 A와 마찬가지의 조건에서 열산화 처리를 실행한 후, 또한 하기의 조건에서 플라즈마 질화 처리를 실시하고, SiON막 b를 형성하였다.
<플라즈마 질화 처리 조건＞
Ar 가스 유량; 350mL/min(sccm）
N2 가스 유량; 250mL/min(sccm)
처리압력; 26Pa
탑재대의 온도; 500℃
마이크로파 파워; 2400W(파워 밀도; 1.23W/㎠)
처리 시간; 240초
막두께(SiON); 약 6㎚
[처리 C; 플라즈마 질화 처리에 의한 SiN막의 형성]
하기의 조건에서 플라즈마 질화 처리를 실시하고, SiN막 c를 형성하였다.
<플라즈마 질화 처리 조건＞
Ar 가스 유량; 350mL/min(sccm）
N2 가스 유량; 250mL/min(sccm)
처리압력; 26Pa
탑재대의 온도; 500℃
마이크로파 파워; 2400W(파워 밀도; 1.23W/㎠)
처리 시간; 240초
막두께(SiN); 약 4㎚
[처리 D; 플라즈마 질화 처리+플라즈마 산화 처리에 의한 SiON막의 형성]
처리 C와 마찬가지의 조건에서 플라즈마 질화 처리를 실행한 후, 또한 하기의 조건에서 플라즈마 산화 처리를 실시하고, SiON막 d를 형성하였다.
<플라즈마 산화 처리 조건＞
Ar 가스 유량; 990mL/min(sccm）
O2 가스 유량; 10mL/min(sccm)
처리압력; 133Pa
탑재대의 온도; 500℃
마이크로파 파워; 4000W(파워 밀도; 2.04W/㎠)
처리 시간; 30초
막두께(SiON); 약 4㎚
실험 결과를 도 8에 도시하였다. 도 8의 종축은 고온 열산화 처리 후의 막증가량(=고온 열산화 처리 후의 막두께-고온 열산화 처리전의 막두께)을 나타내고, 횡축은 고온 열산화 처리의 온도를 나타내고 있다. 이 도 8로부터, 처리 A에 의한 SiO2막 a의 경우는 고온 열산화 처리의 온도가 상승함에 따라, 막증가량이 현저하게 증대하고 있었다. 고온 열산화 처리에 있어서의 온도 상승에 수반하는 증막의 경향은 처리 B(열산화 처리 후의 플라즈마 질화 처리)에 의해 형성한 SiON막 b에 대해서도 관찰되었다. 한편, 처리 C(플라즈마 질화 처리)에 의한 SiN막 c, 처리 D(플라즈마 질화 처리 후의 플라즈마 산화 처리)에 의한 SiON막 d에서는 고온 열산화 처리에 의한 증막은 전혀 관찰되지 않았다.
실험 2:
실리콘 기판에 대해, 이하의 조건에서, 처리 시간을 바꾸어서 플라즈마 질화 처리를 실행하고, SiN막을 형성한 후, 700℃, 750℃, 800℃ 또는 850℃에서, 각각 30분간의 고온 열산화 처리를 실행하였다. 고온 열산화 처리 후의 각 막의 막두께의 막증가량을 측정하고, 산소의 확산에 대한 배리어막으로서의 유효성을 평가하였다.
<플라즈마 질화 처리 조건＞
Ar 가스 유량; 350mL/min(sccm）
N2 가스 유량; 250mL/min(sccm)
처리압력; 26Pa
탑재대의 온도; 500℃
마이크로파 파워; 2400W(파워 밀도; 1.23W/㎠)
처리 시간; 90초, 160초, 및 240초
도 9에, 처리 시간(횡축)과 SiN막의 막두께(종축)의 관계를 도시하였다. 또한, 도 10에, 처리 시간별의 막증가량을 도시하였다. 도 10의 종축은 고온 열산화 처리 후의 막증가량(=고온 열산화 처리 후의 막두께-고온 열산화 처리 전의 막두께)을 나타내고, 횡축은 고온 열산화 처리의 온도를 도시하고 있다. 도 9 및 도 10으로부터, 처리 시간이 길어짐에 수반하여, SiN막의 막두께는 증가해 갔지만, 고온 열산화 처리에 의한 막증가량은 반대로 감소하고 있었다. 이 결과로부터, 예를 들면, 4㎚ 정도의 막두께로 라이너 SiN막을 형성하는 경우에는 상기 플라즈마 질화 처리 조건에 있어서 처리 시간을 90초 이상 240초 이하의 범위내로 하는 것이 바람직하고, 160초 이상 240초 이하의 범위내로 하는 것이 더욱 바람직하다고 고려되었다.
실험 3:
실리콘 기판에 대해, 이하의 조건에서, 처리압력을 바꾸어 플라즈마 질화 처리를 실행하고, SiN막을 형성한 후, 850℃에서, 각각 30분간의 고온 열산화 처리를 실행하였다. 고온 열산화 처리 후의 각 막의 막두께의 막증가량을 측정하고, 산소의 확산에 대한 배리어막으로서의 유효성을 평가하였다.
<플라즈마 질화 처리 조건＞
Ar 가스 유량; 350mL/min(sccm）
N2 가스 유량; 250mL/min(sccm)
처리압력; 26Pa, 667Pa, 1066Pa
탑재대의 온도; 500℃
마이크로파 파워; 2400W(파워 밀도; 1.23W/㎠)
처리 시간; 240초
도 11에 처리압력별의 막증가량을 도시하였다. 도 11의 종축은 고온 열산화 처리 후의 막증가량(=고온 열산화 처리 후의 막두께-고온 열산화 처리 전의 막두께)을 도시하고, 횡축은 처리압력을 도시하고 있다. 도 11로부터, 처리압력이 커짐에 수반하여, 고온 열산화 처리에 의한 막증가량이 커지고 있었다. 따라서, 플라즈마 질화 처리의 처리압력은 낮을수록 바람직한 것이 확인되었다. 예를 들면, 막증가량을 20㎚ 이하로 억제하기 위해서는 상기 플라즈마 질화 처리 조건에 있어서 처리압력을 187Pa 이하로 하는 것이 바람직하고, 1.3Pa 이상 187Pa 이하의 범위내로 하는 것이 더욱 바람직하고, 1.3Pa 이상 40Pa 이하의 범위내로 하는 것이 가장 바람직하다고 고려되었다.
실험 4:
실험 1의 처리 C 및 처리 D에서 얻어진 SiN막 c 및 SiON막 d에 대해, X선 광전자 분광(XPS) 분석을 실행하였다. XPS분석에 의해서 측정한 SiN막 c 및 SiON막 d의 화학 조성 프로파일을 거듭 도 12에 나타내었다. 도 12의 종축은 질소 농도 및 산소 농도(모두 원자％)를 도시하고, 횡축은 막 표면(0㎚)으로부터의 깊이를 도시하고 있다. SiN막 c에서는 질소가 막두께 방향으로 대략 균등하게 분포하고 있었지만, SiON막 d에서는 질소의 피크가 Si와의 계면 부근으로 시프트하고 있는 것이 확인되었다. 처리 D에 의한 SiON막 d에서는 계면 부근에 질소의 피크가 존재함으로써, 고온 열산화 처리시에, 산소가 Si계면을 향해 확산해 가는 도중에 질소 농도가 높은 영역에서 차단되고, Si와의 결합을 방해받는 결과, 우수한 배리어성이 얻어지는 것으로 추측되었다.
이상의 실험 결과로부터, 본 발명의 제 1 실시형태에 상당하는 플라즈마 질화 처리를 실시한 처리 C, 및 제 2 실시형태에 상당하는 플라즈마 질화 처리와 플라즈마 산화 처리를 실시한 처리 D에서는 SiN막 c 및 SiON막 d가 모두 우수한 배리어막으로서 기능하고, 고온 열산화 처리에 있어서의 산소의 확산을 효과적으로 방지할 수 있는 것이 확인되었다. 이러한 산소의 확산에 대한 배리어 기능은 단순한 막 조성의 차(SiON인지 SiN인지)가 아닌 것이, 처리 B와의 비교에 의해 이해된다.
[STI 프로세스에의 적용예]
다음에, 본 발명에 따른 플라즈마 처리 방법을 이용하여, STI 프로세스에 의한 소자 절연 구조를 형성하는 수순에 대해, 일예를 들어 설명한다. 도 13?도 18은 STI 프로세스의 주요한 공정을 도시하는 웨이퍼 표면 부근의 단면도이다.
우선, 도 13에 도시하는 바와 같이, 실리콘(실리콘층 또는 실리콘 기판)(201)과, SiO2막(203), SiN막(205)이 이 차례로 적층 형성된 웨이퍼 W를 준비한다. 다음에, SiN막(205)의 위에 포토 레지스트층 PR을 마련한다. 그리고, 도시는 생략하지만, 트렌치를 형성하고자 하는 영역상의 SiN(205)이 노출되도록, 포토리소그래피 기술에 의해서 포토 레지스트층 PR을 패터닝한다. 또한, 패터닝된 포토 레지스트층 PR을 마스크로 해서, 도 14에 도시하는 바와 같이, 실리콘(201) 표면이 노출될 때까지 SiN막(205) 및 SiO2막(203)을 순차 드라이 에칭한다.
다음에, 포토 레지스트층 PR을 제거한 후, SiN막(205)을 마스크로 해서 노출되어 있는 실리콘(201)의 표면을 드라이 에칭하고, 도 15에 도시하는 바와 같이, 트렌치(207)를 형성한다.
다음에, 트렌치(207)의 내벽면(207a)에, 제 1 실시형태에서 설명한 방법에 의해, 플라즈마 질화 처리를 실시하고, 도 16에 도시하는 바와 같이, 라이너 SiN막(209)을 형성한다. 또, 제 2 실시형태에서 설명한 방법에 의해, 플라즈마 질화 처리 후에 플라즈마 산화 처리를 실행하고, 라이너 SiON막(211)을 형성해도 좋다. 라이너 SiN막(209)(또는 라이너 SiON막(211))의 막두께는, 예를 들면, 1?10㎚의 범위내가 바람직하고, 2?5㎚의 범위내가 더욱 바람직하다.
다음에, 도 17에 도시하는 바와 같이, 라이너 SiN막(209)(또는 라이너 SiON막(211))의 위로부터, 트렌치(207)가 충전되도록 매립 절연막(213)을 형성한다. 매립 절연막(213)은 전형적으로는 고온에서의 열산화에 의해 형성되는 SiO2막이다. 이 이후의 공정에서, 라이너 SiN막(209)(또는 라이너 SiON막(211))은 매립 절연막(213)으로부터 산소가 실리콘(201)의 내부에 침입하는 것을 방지하는 배리어막으로서 기능한다.
다음에, 도시는 생략하지만, SiN막(205)이 노출될 때까지, CMP를 실행하고, 매립 절연막(213)의 상부를 평탄화한다. 또한, 웨트 에칭에 의해, SiN막(205), SiO2막(203), 및 매립 절연막(213)의 상부를 제거하고, 도 18에 도시하는 바와 같이, 목적으로 하는 소자 절연 구조를 형성한다. 이와 같이 형성된 소자 절연 구조에서는 라이너 SiN막(209)(또는 라이너 SiON막(211))이 산소의 확산에 대한 배리어막으로 되기 때문에, 트렌치(207)의 주위의 실리콘이 산화되는 것이 억제된다. 그 결과, 매립 절연막(213)의 증막이 억제되고, 미세 설계로의 대응을 가능하게 하면서, 소자 절연 구조의 신뢰성을 높이고, 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되는 것은 아니고, 각종 변형이 가능하다. 예를 들면, 상기 실시형태에서는 플라즈마 질화 처리 및 플라즈마 산화 처리에 RLSA방식의 마이크로파 플라즈마 처리 장치를 이용했지만, 예를 들면, ICP 플라즈마 방식, ECR 플라즈마 방식, 표면 반사파 플라즈마 방식, 마그네트론 플라즈마 방식 등의 다른 방식의 플라즈마 처리 장치를 이용할 수 있다.
또한, 피처리체인 기판으로서는 반도체 웨이퍼에 한정되는 것은 아니고, 트렌치가 형성된 실리콘층을 갖는 기판이면 좋다. 예를 들면, 플랫 패널 디스플레이용 기판이나 태양 전지용 기판 등을 처리 대상으로 하는 것도 가능하다.
(도면의 주요 부분에 대한 부호의 설명)
1:처리용기 2:탑재대 3:지지 부재
5:히터 12:배기관 15:가스 도입부
16:반입출구 18:가스 공급 장치 19a:불활성 가스 공급원
19b:질소함유 가스 공급원 19c:산소함유 가스 공급원
24:진공 펌프 28:마이크로파 투과판 29:시일 부재
31:평면 안테나 32:마이크로파 방사 구멍 37:도파관
37a:동축 도파관 37b:직사각형 도파관 39:마이크로파 발생 장치
50:제어부 51:프로세스 컨트롤러 52:유저 인터페이스
53:기억부 100, 101:플라즈마 처리 장치 200:기판 처리 시스템
201:실리콘 203:산화 규소막(SiO2막) 205:질화 규소막(SiN막)
207:트렌치 207a:내벽면 209:라이너 SiN막
211:라이너 SiON막 W:반도체 웨이퍼(기판)

Claims (7)

  1. 실리콘상에 형성된 트렌치내에 절연막을 매립하고, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 STI법에 의한 소자 절연에 있어서, 상기 트렌치내에의 절연막의 매립에 앞서, 상기 트렌치의 내벽면의 실리콘을 플라즈마에 의해 질화 처리하는 플라즈마 질화 처리 공정을 갖는 플라즈마 처리 방법으로서,
    상기 플라즈마 질화 처리 공정은 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해, 처리압력이 1.3Pa 이상 187Pa 이하의 범위내, 또한 전체 처리 가스에 대한 질소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내의 조건에서 실행되고, 상기 트렌치의 내벽면에 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 것을 특징으로 하는 플라즈마 처리 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 질화 처리 공정에 있어서의 처리압력이 1.3Pa 이상 40Pa 이하의 범위내인 플라즈마 처리 방법.
  3. 제 1 항에 있어서,
    상기 플라즈마 질화 처리 공정 후에, 상기 실리콘 질화막을, 산소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 산화하고, 실리콘 산질화막으로 개질하는 플라즈마 산화 처리 공정을 더 갖는 플라즈마 처리 방법.
  4. 제 3 항에 있어서,
    상기 플라즈마 산화 처리 공정에 있어서의 처리압력이 1.3Pa 이상 1000Pa 이하의 범위내이고, 전체 처리 가스에 대한 산소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내인 플라즈마 처리 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 플라즈마 질화 처리 공정 및 상기 플라즈마 산화 처리 공정은 복수의 구멍을 갖는 평면 안테나에 의해 처리용기내에 마이크로파를 도입해서 플라즈마를 생성시키는 플라즈마 처리 장치에 의해 실행되는 플라즈마 처리 방법.
  6. 실리콘에 트렌치를 형성하는 공정과, 상기 트렌치내에 절연막을 매립하는 공정과, 상기 절연막을 평탄화해서 소자 절연막을 형성하는 공정을 구비한 소자 절연 방법에 있어서,
    상기 트렌치내에 절연막을 매립하는 공정에 앞서, 질소함유 가스를 포함하는 처리 가스의 플라즈마에 의해, 처리압력이 1.3Pa 이상 187Pa 이하의 범위내, 또한 전체 처리 가스에 대한 질소함유 가스의 부피 유량 비율이 1% 이상 80% 이하의 범위내의 조건에서, 상기 트렌치의 내벽면을 질화 처리하고, 두께 1?10㎚의 범위내의 실리콘 질화막을 형성하는 플라즈마 질화 처리 공정을 갖는 것을 특징으로 하는 소자 절연 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 질화 처리 공정 후에, 또한, 상기 실리콘 질화막을, 산소함유 가스를 포함하는 처리 가스의 플라즈마에 의해 산화하고, 실리콘 산 질화막으로 개질하는 플라즈마 산화 처리 공정을 갖는 소자 절연 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835775B (zh) * 2014-02-08 2018-01-30 中芯国际集成电路制造(上海)有限公司 一种浅沟道隔离结构的制备方法
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
CN105430862A (zh) * 2014-09-23 2016-03-23 北京北方微电子基地设备工艺研究中心有限责任公司 一种表面波等离子体设备
JP6523091B2 (ja) * 2015-07-24 2019-05-29 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置およびプログラム
US20170186607A1 (en) * 2015-12-28 2017-06-29 United Microelectronics Corp. Method of forming a semiconductor device
US10483102B2 (en) * 2017-04-07 2019-11-19 Applied Materials, Inc. Surface modification to improve amorphous silicon gapfill
CN108735567B (zh) * 2017-04-20 2019-11-29 北京北方华创微电子装备有限公司 表面波等离子体加工设备
JP6836976B2 (ja) * 2017-09-26 2021-03-03 東京エレクトロン株式会社 プラズマ処理装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US7524774B2 (en) * 2003-09-26 2009-04-28 Tokyo Electron Limited Manufacturing method of semiconductor device, semiconductor manufacturing apparatus, plasma nitridation method, computer recording medium, and program
KR100945322B1 (ko) * 2005-03-31 2010-03-08 도쿄엘렉트론가부시키가이샤 실리콘 산화막의 제조방법, 그의 제어 프로그램, 기억 매체및 플라즈마 처리장치
US8318267B2 (en) * 2006-05-22 2012-11-27 Tokyo Electron Limited Method and apparatus for forming silicon oxide film
KR101477831B1 (ko) * 2007-05-29 2014-12-30 도쿄엘렉트론가부시키가이샤 플라즈마 질화 처리에 있어서의 챔버 내의 전처리 방법, 플라즈마 처리 방법, 및 플라즈마 처리 장치

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