KR20120035856A - 반도체 장치의 제조 방법 - Google Patents
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Abstract
본 실시 형태의 불휘발성 반도체 기억 장치는, 피가공물에 대하여, 제1 패턴의 형성 영역과, 상기 제1 패턴의 형성 영역에 인접하고 상기 제1 패턴에 비해 적어도 패턴 폭이 넓거나 종횡비가 작은 제2 패턴의 형성 영역을 형성하는 구성의 반도체 장치의 제조 방법이며, 최표면에 제1 접촉각을 갖는 제1 막을 배치한 상기 제1 패턴과, 최표면에 상기 제1 접촉각보다 작은 제2 접촉각을 갖는 제2 막을 배치한 상기 제2 패턴을 형성하는 공정과, 형성한 상기 제1 패턴 및 제2 패턴의 형성 영역을 약액에 의해 세정하고, 린스액에 의해 린스하는 공정과, 린스한 상기 제1 패턴 및 제2 패턴을 건조시키는 공정을 갖는다.
Description
<관련 기술>
본 출원은 일본국 특허 출원 제2010-226513호(2010년 10월 6일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 실시 형태는 반도체 장치의 제조 방법에 관한 것이다.
최근, 반도체 소자의 미세화에 따라 리소그래피의 노광 해상 한계 미만의 치수를 갖는 패턴을 형성하는 방법이 요구되고 있다. 그 하나의 방법으로서 더미 패턴(코어재)의 측면에 측벽 패턴을 형성하고, 그 측벽 패턴을 마스크로 하여 피가공막의 에칭을 행하는 방법이 알려져 있다. 측벽 패턴간의 더미 패턴은 습윤 처리에 의해 제거된다. 이 습윤 처리 후의 건조 처리 시에, 측벽 패턴간에 인입된 약액(또는 순수)의 표면 장력에 의해 측벽 패턴이 도괴된다고 하는 문제가 있었다.
한편, 웨이퍼 상의 순수(純水)를, 순수보다 표면 장력이 작은 IPA(이소프로필알코올)로 치환하고 나서 건조함으로써, 패턴의 도괴를 방지하는 방법이 알려져 있다. 그러나, IPA를 사용하여도, 상술한 바와 같은 방법으로 형성된 미세 패턴의 도괴를 방지하는 것은 곤란하였다.
본 발명은 종래 기술을 감안하여 이루어진 것으로, 본 발명의 과제는 패턴 가공 후의 세정에 있어서 패턴의 도괴를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
본 실시 형태의 반도체 장치의 제조 방법은, 피가공물에 대하여, 제1 패턴의 형성 영역과, 상기 제1 패턴의 형성 영역에 인접하고 상기 제1 패턴에 비하여 적어도 패턴 폭이 넓거나 종횡비가 작은 제2 패턴의 형성 영역을 형성하는 구성의 반도체 장치의 제조 방법이며, 최표면에 제1 접촉각을 갖는 제1 막을 배치한 상기 제1 패턴과, 최표면에 상기 제1 접촉각보다도 작은 제2 접촉각을 갖는 제2 막을 배치한 상기 제2 패턴을 형성하는 공정과, 형성한 상기 제1 패턴 및 제2 패턴의 형성 영역을 약액에 의해 세정하고, 린스액에 의해 린스하는 공정과, 린스한 상기 제1 패턴 및 제2 패턴을 건조시키는 공정을 구비한 것에 특징을 갖는다.
본 실시예에 의해, 패턴 가공 후의 세정에 있어서 패턴의 도괴를 방지할 수 있는 반도체 장치의 제조 방법을 제공할 수 있다.
도 1a는 제1 실시 형태에 관한 모식적인 종단면도, 도 1b는 평면 레이아웃도.
도 2a 내지 도 2c는 제1 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 3은 제1 실시 형태에 관한 막의 종류와 접촉각의 관계를 나타내는 도면.
도 4a 내지 도 4c는 제2 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 5a 내지 도 5c는 제3 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 6은 제3 실시 형태에 관한 반도체 기판의 표면 처리 장치의 개략 구성도.
도 7은 제3 실시 형태에 관한 반도체 기판의 처리 수순을 나타내는 도면.
도 8은 제3 실시 형태에 관한 발수화 처리 후의 막의 종류와 접촉각의 관계를 나타내는 도면.
도 9a, 도 9b는 제4 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 10은 제4 실시 형태에 관한 반도체 기판의 처리 수순을 나타내는 도면.
도 11은 제5 실시 형태에 관한 모식적인 종단면도.
도 12는 제5 실시 형태에 관한 이온 주입의 유무에 의한 접촉각의 관계를 나타내는 도면.
도 2a 내지 도 2c는 제1 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 3은 제1 실시 형태에 관한 막의 종류와 접촉각의 관계를 나타내는 도면.
도 4a 내지 도 4c는 제2 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 5a 내지 도 5c는 제3 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 6은 제3 실시 형태에 관한 반도체 기판의 표면 처리 장치의 개략 구성도.
도 7은 제3 실시 형태에 관한 반도체 기판의 처리 수순을 나타내는 도면.
도 8은 제3 실시 형태에 관한 발수화 처리 후의 막의 종류와 접촉각의 관계를 나타내는 도면.
도 9a, 도 9b는 제4 실시 형태에 관한 제조 공정의 각 단계의 모식적인 종단면도.
도 10은 제4 실시 형태에 관한 반도체 기판의 처리 수순을 나타내는 도면.
도 11은 제5 실시 형태에 관한 모식적인 종단면도.
도 12는 제5 실시 형태에 관한 이온 주입의 유무에 의한 접촉각의 관계를 나타내는 도면.
(제1 실시 형태)
이하, 제1 실시 형태로서 불휘발성 반도체 기억 장치인 NAND형 플래시 메모리 장치 등의 라인 앤 스페이스 패턴을 형성하는 공정에 적용한 경우의 예를 도 1a 내지 도 3을 참조하면서 설명한다. 또한, 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분은 동일 또는 유사한 부호로 나타내고 있다. 단, 도면은 모식적인 것이며, 각 층의 두께의 비율 등은 현실의 것과는 다르다.
도 1a, 도 1b는, 이 실시 형태에서의 세정 공정 및 건조 공정을 실시할 때의 반도체 장치의 구성을 도시하고 있다. 도 1a는 도 1b의 1A-1A선으로 절단한 부분의 모식적인 단면을 도시하고 있고, 도 1b는 패턴의 형성 영역의 평면적인 배치를 도시하고 있다. 도 1a, 도 1b에 있어서 반도체 장치를 구성하는 기판인 반도체 기판(1)에는, 평면 레이아웃으로서 제1 패턴(2)의 형성 영역(3)이 직사각 형상으로 형성되고, 이것에 인접하여 제1 패턴(2)의 형성 영역(3)을 둘러싸도록 제2 패턴(4)의 형성 영역(5)이 형성되어 있다.
제1 패턴(2)은, 예를 들어 패턴 폭 치수가 30nm 이하이면서 종횡비가 8 이상인 미세한 라인 앤 스페이스 패턴으로서 형성되는 것이다. 또한, 패턴 폭 치수는 30nm보다 큰 경우에도 적용할 수 있고, 종횡비가 8을 하회하는 경우에도 적용할 수 있다. 제2 패턴(4)은 제1 패턴(2)에 비하여 패턴 폭 치수는 크고, 또한 종횡비는 작은 설정의 패턴으로서 형성되는 것이다.
이들 제1 패턴(2) 및 제2 패턴(4)을 불휘발성 메모리 등의 반도체 장치에 적용하는 경우에는, 예를 들어 제1 패턴(2)의 형성 영역(3)은 메모리 셀 트랜지스터가 다수 형성되는 메모리 셀 영역에 상당하고, 제2 패턴(4)의 형성 영역(5)은 메모리 셀 영역을 둘러싸도록 배치되는 주변 회로를 형성하는 영역에 상당한다. 제1 패턴(2)의 형성 영역(3)은, 복수개를 각각 제2 패턴(4)의 형성 영역(5)으로 둘러싸도록 하여 형성할 수도 있다. 또한, 제2 패턴(4)은 전기적으로 기능하는 회로 소자의 패턴으로서 설치하는 것 이외에, 전기적으로 기능하지 않는 더미 패턴으로서 설치할 수도 있다.
실리콘 기판 등을 사용한 반도체 기판(1)의 상면에, 실리콘 산화막 등의 절연막(6)이 형성되고 이 상면에 제1 패턴(2) 및 제2 패턴(4)을 구성하는 피가공물인 다결정 실리콘막 등의 피가공막(7)이 형성되고, 이 상면에 실리콘 산화막(SiO2) 혹은 실리콘 질화막(SiN) 등의 제2 막(8)이 형성되어 있다. 제1 패턴(2)의 형성 영역(3)의 제2 막(8)의 상면에는, 다결정 실리콘막(Si) 등의 제1 막(9)이 더 적층 형성되어 있다.
도 3은 제1 막(9), 제2 막(8)으로서 형성되는 각종 막의 희불산(DHF) 처리 후에 있어서의 물과의 접촉각을 나타내고 있다. 이 도 3으로부터 명백해진 바와 같이, 제1 막(9)으로서의 다결정 실리콘(Si)이나, 아몰퍼스 실리콘 혹은 단결정 실리콘 등의 실리콘(Si)의 접촉각은 78°정도로 크다. 이에 비하여, 제2 막(8)으로서의 실리콘 산화막(SiO2) 혹은 실리콘 질화막(SiN)의 접촉각은 각각 5°, 18°정도로 작은 값으로 되어 있다.
상기와 같이 구성되고, 세정 공정 및 린스 공정을 거쳐 건조 공정으로 이행할 때에 최표면의 접촉각이 제1 패턴(2)에서 크고, 제2 패턴(4)에서 작게 되어 있으므로, 접촉각의 관계로부터 린스 물은 접촉각이 낮은 제2 패턴(4)측으로 끌어 당겨져, 국소적인 물 잔여분은 제1 패턴(2)측에는 생기기 어려워진다. 이에 의해, 미세한 패턴이 형성된 제1 패턴(2)의 형성 영역(3)에 있어서 린스 물 등의 표면 장력에 기인한 패턴 도괴를 일으키는 것을 피할 수 있다. 그 후에 약액 세정을 행해 가는 경우에도 상기의 접촉각의 관계를 유지할 수 있는 경우에는 제1 패턴(2)측의 패턴 도괴는 회피 가능하다. 또한, 제2 패턴(4)측은 패턴 상에 물이 남아도 패턴 도괴가 일어나지 않는 종횡비 혹은 패턴 폭 치수로 형성되어 있다.
이어서, 도 1a에 도시하는 구성을 형성하여 세정 및 건조의 공정을 실시하는 경우에 대하여, 도 2a 내지 도 2c를 참조하여 설명한다.
우선, 도 2a에 도시한 바와 같이, 반도체 기판(1)(도시 생략) 상에 절연막(6), 피가공막(7), 제2 막(8), 제1 막(9)을 적층 형성한다. 이 경우, 절연막(6)은 피가공막(7)을 에칭 가공할 때의 스토퍼로 되는 것이며, 피가공막(7)과의 선택비가 얻어지는 재료이다.
이어서, 도 2b에 도시한 바와 같이, 포토리소그래피 기술 및 측벽 전사 기술 등을 이용하여 레지스트 혹은 마스크를 패터닝한다. 패터닝된 레지스트 또는 마스크를 이용하여 RIE(reactive ion etching)법 등의 건식 에칭에 의해 제1 막(9), 제2 막(8) 및 피가공막(7)을 가공하여 제1 패턴(2) 및 제2 패턴(4)을 형성한다. 이 상태에서는 제1 패턴(2)이 미세한 패턴으로 형성되어 있지만, 세정액 등에 침지하지 않은 상태이기 때문에 표면 장력에 기인한 패턴 도괴는 발생하지 않는다.
이어서, 도 2c에 도시한 바와 같이, 포토리소그래피 기술에 의해 레지스트막(10)을 도포하고, 제1 패턴(2)의 형성 영역(3)을 덮고, 제2 패턴(4)의 형성 영역(5)을 노출시키도록 패터닝한다. 이때, 현상 처리에서는 습윤 처리가 들어가도 제1 패턴(2)의 형성 영역(3)은 레지스트막(10)으로 덮어져 있기 때문에, 패턴 도괴는 발생하지 않는다. 계속해서, 이 상태에서 레지스트막(10)을 마스크로 하여 제2 패턴(4)의 상면의 제1 막(9)을 건식 에칭 또는 습식 에칭에 의해 제거한다. 이에 의해, 제1 패턴(2)의 최표면에 제1 막(9)이 배치되고, 제2 패턴(4)의 최표면에 제2 막(8)이 배치된 상태로 된다.
그 후, 레지스트막(10)의 박리 처리를 건조 애싱 또는 습윤 처리에 의해 행하고, 계속해서 희불산(DHF)에 의한 세정 처리 및 린스액에 의한 린스 처리를 행한다. 여기서, 레지스트막(10)의 박리 처리를 습윤 처리로 행하는 경우에는, 박리 후 제1 패턴(2) 및 제2 패턴(4) 상이 박리용의 약액에 침지된 습윤 상태인 채 건조하지 않고 다음의 처리로 진행된다. 레지스트막(10)이 박리되면, 제1 패턴(2)의 최표면에는 접촉각이 큰 제1 막(9), 제2 패턴의 최표면에는 접촉각이 작은 제2 막(8)이 배치된 상태로 된다. 그 후 연속해서 DHF(희불산)액에 의한 세정 처리에 의해 에칭의 잔사가 제거되고, 그 후 행하는 린스 처리에서는 린스액이 접촉각이 작은 제2 패턴(4)측으로 끌어 당겨져, 제1 패턴(2)측의 홈 내에는 국소적인 린스액 잔여분이 없는 상태로 된다.
이 상태에서 계속해서 스핀 건조 등에 의한 건조 공정을 행하므로, 제1 패턴(2)의 패턴간에 린스액이 남아 있지 않고, 건조 과정에서 표면 장력에 의한 응력에 의해 패턴 도괴가 발생하는 것을 피할 수 있다.
상기한 제1 실시 형태에서는 제1 패턴(2)의 최표면에 접촉각이 큰 제1 막(9)을 배치하고, 그 제1 패턴(2)의 형성 영역(3)을 포위하도록 설치하는 제2 패턴(4)의 최표면에 접촉각이 작은 제2 막(8)을 배치하는 구성을 채용하였다. 이에 의해, 제1 패턴(2) 및 제2 패턴(4)을 형성한 후에, 세정 공정, 린스 공정 및 건조 공정을 실시하는 경우라도, 린스 공정에서의 린스액을 제2 패턴(4)측으로 끌어 당겨 제1 패턴(2)측에 국소적으로 남지 않는 상태로 할 수 있어, 건조 공정에서 제1 패턴(2)이 도괴하는 것을 피할 수 있다.
(제2 실시 형태)
이어서, 제2 실시 형태에 대하여 도 4a 내지 도 4c를 참조하여 설명한다.
이 실시 형태에 있어서는, 도 4a에 도시한 바와 같이 피가공물인 실리콘 기판(11)의 상면에 실리콘 질화막(SiN)을 사용한 제1 막(12)을 적층하고, 그 상면에 TEOS(테트라에틸오르토실리케이트) 산화막을 사용한 제2 막(13)을 적층 형성한 구성을 채용한 것이다. 가공 공정에서는, 우선 도 4a에 도시한 바와 같이 제2 막(13)의 상면에 레지스트막(14)을 도포하여 제1 패턴(2), 제2 패턴(4)에 대응하는 패턴을 형성하고 있다. 여기서, 제2 막(13)의 막 두께는 제1 패턴(2)의 폭 치수의 1/2보다 크게 설정되고, 또한 제2 패턴(4)의 폭 치수가 제1 패턴(2)의 폭 치수에 비하여 충분히 커지도록 설정되어 있다. 또한, 레지스트막(14)의 패터닝은, 통상의 광학적인 리소그래피 기술로 형성하여도 되고, 측벽 전사 기술을 사용하여 형성하여도 된다.
이어서, 도 4b에 도시한 바와 같이, 레지스트막(14)을 마스크로 하여 제2 막(13), 제1 막(12) 및 실리콘 기판(11)을 가공하여 제1 패턴(2) 및 제2 패턴(4)을 형성한다. 여기에서는 RIE법에 의한 건식 에칭에 의해 가공을 행하여 실리콘 기판(11)에 소정 깊이의 트렌치(11a)를 형성하고 있다.
그 후, 레지스트막(14)을 박리하고, 계속해서 등방성의 에칭 처리에 의해 제2 막(13)인 실리콘 산화막을 에칭한다. 이 경우, 레지스트의 박리 공정에서는 간단히 황산 과산화수소수 세정액(SPM) 처리를 행하면, 수세 후의 스핀 건조 시에 제1 패턴(2)의 도괴가 발생할 우려가 있으므로, SPM 처리 후 말리지 않고 DHF 처리를 행한다. 그리고, 계속해서 제1 패턴(2)에서의 제2 막(13)을 등방성 에칭에 의해 선택적으로 제거하고, 또한 제2 패턴(4)에서의 제2 막(13)은 완전하게 제거하지 않고, 단부가 등방성 에칭에 의해 제거된 제2 막(13a)으로서 잔존시킨다. 이것은 전술한 제2 막(13)의 막 두께와 제1 패턴(2)의 패턴 폭 치수의 관계로부터 얻어지는 것이다.
이 결과, 제1 패턴(2)의 최표면의 접촉각은 제1 막(12)인 실리콘 질화막의 접촉각으로 되고, 제2 패턴(4)의 최표면의 접촉각은 제2 막(13a)인 TEOS 산화막 즉 실리콘 산화막의 접촉각으로 되기 때문에, 도 3에 도시한 바와 같이 제1 막(12)의 접촉각이 제2 막(13a)의 접촉각보다도 상대적으로 커져, 제1 실시 형태와 마찬가지로 하여 건조 공정에서의 제1 패턴(2)의 도괴를 억제하는 것이 가능하게 된다.
이러한 제2 실시 형태에 의해서도 제1 실시 형태와 마찬가지로 제1 패턴(2)의 최표면의 제1 막(12)의 접촉각을 제2 패턴(4)의 최표면의 제2 막(13a)의 접촉각보다도 커지도록 하였으므로, 세정부터 건조 공정에 이르는 공정에서, 표면 장력에 기인한 제1 패턴(2)의 패턴 도괴의 발생을 억제할 수 있다.
(제3 실시 형태)
이어서, 도 5a 내지 도 8을 참조하여 제3 실시 형태에 대하여 설명한다. 이 실시 형태에서는 패턴 형성 후에 최표면에 노출되어 있는 산화막계의 막을 선택적으로 발수화(실릴화)하는 발수화(실릴화) 프로세스를 행함으로써 제1 패턴(2)의 최표면의 접촉각을 커지도록 개질하고 있다. 발수화 프로세스는 실란 커플링제를 제1 패턴(2)의 표면에 공급함으로써 실란 커플링 반응을 일으키고, 이에 의해 표면을 발수화한다.
이 실시 형태에서는 도 6에 도시한 바와 같은 발수화 프로세스를 행하기 위한 표면 처리 장치를 사용한다. 이 표면 처리 장치는 기판 보유 지지 회전부(100) 및 약액 등 공급부(200)로 구성되어 있다. 기판 보유 지지 회전부(100)는 처리실을 구성하는 스핀 컵(101) 내에 회전축(102)에 지지되는 스핀 베이스(103) 및 척 핀(104)을 구비한 구성이다. 회전축(102)은 대략 연직 방향으로 연장되도록 설치되고, 회전축(102)의 상단부에 원반 형상의 스핀 베이스(103)가 설치되어 있다. 회전축(102) 및 스핀 베이스(103)는 도시하지 않은 모터에 의해 회전시킬 수 있다. 척 핀(104)은 스핀 베이스(103)의 주연부에 설치되어, 반도체 장치가 형성되는 실리콘 기판(21)을 보유 지지한다.
약액 등 공급부(200)는 스핀 베이스(103)에 배치되는 실리콘 기판(21)의 표면 중앙부에 약액을 공급한다. 공급하는 약액은 에칭 잔사, 파티클 혹은 금속을 제거하기 위한 세정액이나, 발수화 처리액인 실란 커플링제(예를 들어 HMDS; 헥사메틸디실라잔)나, 초순수나, 이소프로필알코올(IPA) 또는 히드로플루오로에테르(HFE) 등의 용제 등이다. IPA는 공급 라인(201)을 통하여 공급되어, 노즐(202)로부터 실리콘 기판(21) 상으로 토출된다. 초순수는 공급 라인(203)을 통하여 공급되어, 노즐(204)로부터 실리콘 기판(21) 상으로 토출된다.
세정액(약액)은 희불산(DHF), 암모니아 과산화수소수 세정액(SC1), 염산 과산화수소수 세정액(SC2), 혹은 황산 과산화수소수 세정액(SPM) 등이 일반적이지만, 목적으로 하는 세정 기능을 구비하고 있으면 그것에 한정되지 않는다. 복수의 약액을 동시 또는 연속적으로 투입하여도 된다. 이 세정액은 공급 라인(205)을 통하여 공급되어, 노즐(206)로부터 실리콘 기판(21)으로 토출된다. 실란 커플링제(발수화 처리액)는 공급 라인(207)을 통하여 공급되어, 노즐(208)로부터 실리콘 기판(21)으로 토출된다. 또한, 도시하지는 않았지만, 실리콘 기판(21)에 형성한 발수성 보호막을 제거하기 위한 엑시머 UV 유닛이 배치되어 있다.
스핀 베이스(103)에 실리콘 기판(21)이 적재되고, 척 핀(104)에 의해 척된 상태에서, 실리콘 기판(21)의 표면의 회전 중심 부근에 약액 등 공급부(200)로부터 액체가 공급되면, 액체는 실리콘 기판(21)의 반경 방향으로 넓어진다. 또한, 기판 보유 지지 회전부(100)는 실리콘 기판(21)의 스핀 건조를 행할 수 있다. 실리콘 기판(21)의 반경 방향으로 비산된 여분의 액체는 스핀 컵(101)에 포착되어 폐액관(105)을 통하여 배출된다.
이어서, 표면 처리 장치를 사용한 약액 등에 의한 세정, 린스, 발수화 처리, 건조 등의 공정의 진행에 대하여 도 7의 가공 수순을 참조하여 설명한다.
우선, 반도체 기판인 실리콘 기판(21)을 소정의 상태까지 가공한 것을 표면 처리 장치의 스핀 베이스(103)에 적재하고, 척 핀(104)에 의해 고정함으로써 장치 내에 도입한다(S101). 이 경우, 실리콘 기판(21)은 소정의 막이 형성되고, 제1 및 제2 패턴이 RIE법에 의한 건식 에칭에 의해 형성된 소정의 상태로 되어 있다.
이어서, 실리콘 기판(21)에 대하여 세정을 주체로 한 약액 처리를 행한다(S102). 세정액은 전술한 약액이며, 약액 등 공급부(200)에 의해 실리콘 기판(21) 상에 공급된다. 그 후, 실리콘 기판(21)이 약액에 의해 젖은 상태에서 연속적으로 순수 린스 처리 및 알코올 린스 처리를 행한다(S103, S104). 이들 린스 처리에서는 약액 등 공급부(200)로부터 초순수 및 IPA를 실리콘 기판(21) 상에 공급한다.
그 후, IPA에 의해 젖은 상태의 실리콘 기판(21)의 상면에 대하여 발수화 처리를 행하고(S105), 계속해서 알코올 린스 처리, 순수 린스 처리를 더 행한다(S106, S107). 이에 의해, 실리콘 기판(21)의 제1 패턴(2)의 최표면을 선택적으로 발수화하여 제2 패턴(4)의 최표면에 비하여 큰 접촉각이 되도록 개질한다. 이 상태에서는 제1 패턴(2)의 형성 영역(3)에서는 패턴 내부에 액체가 잔존하지 않고, 제2 패턴(4)측으로 끌어 당겨진 상태로 된다. 이 결과, 건조 처리(S108)를 실시하여도 표면 장력에 기인한 패턴의 도괴를 방지할 수 있다. 건조 처리 후에 엑시머 UV 처리(도시하지 않음)를 표면 처리 장치(세정 장치) 내에서 실시함으로써, 제1 패턴(2)의 최표면을 발수화하여 형성한 발수성 보호막을 제거(S109)하여 청정한 표면을 얻는 것이 가능하게 된다.
도 8은 상기와 같은 처리를 거쳐 발수화 처리를 행한 경우의 건조 후의 물과의 접촉각을 각종 막에 대하여 나타낸 것이다. 여기에서는, 막 종류로서 베어 실리콘(bare-Si), 다결정 실리콘(poly-Si), 열산화 실리콘막(th-SiO2), TEOS 산화막, 실리콘 질화막(SiN)을 나타내고 있다. 제1 실시 형태의 도 3에서 나타낸 바와 같이 발수화 처리를 하지 않은 막 본래의 접촉각으로서는, 예를 들어 실리콘 산화막에서는 5°정도이었던 것이, 발수화 처리를 함으로써 열산화 실리콘막에서는 70°이상으로 되고, TEOS 산화막에서는 80°이상으로 된다. 또한, 실리콘 질화막에 대해서도 발수화 처리를 하지 않은 상태에서 18°이었던 것이 발수화 처리를 하면 46°정도까지 변화하는 것을 알 수 있다. 즉, 실리콘의 산화막계와 질화막계의 사이에서는 발수화 처리를 하기 전과 후에 접촉각의 대소 관계가 역전하게 된다.
이어서, 도 5a 내지 도 5c를 참조하여, 구체적인 가공 대상의 구성에 대하여 설명한다.
우선, 도 5a에 도시한 바와 같이, 실리콘 기판(21) 상에 실리콘 산화막(22), 다결정 실리콘막(23), 실리콘 산화막(24) 및 저온의 실리콘 질화막(25)이 순차적으로 적층 형성된다. 실리콘 질화막(25)은 가공용의 하드 마스크로서 기능하는 것이며, 포토리소그래피 기술 혹은 측벽 전사 기술 등에 의해 제1 패턴(2) 및 제2 패턴(4)에 대응한 패턴으로 형성되어 있고, 또한 그 두께는 제1 패턴(2)의 폭 치수의 1/2보다 크게 설정되어 있다.
이어서, 도 5b에 도시한 바와 같이, RIE법에 의한 건식 에칭 처리에 의해 하드 마스크로서의 실리콘 질화막(25)을 사용하여 실리콘 산화막(24), 다결정 실리콘막(23), 실리콘 산화막(22)을 에칭하고, 계속해서 실리콘 기판(21)을 소정 깊이까지 에칭하여 트렌치(21a)를 형성한다. 여기까지의 공정은 표면 처리 장치에 반도체 기판을 도입하기(S101) 전에 실시하는 처리이다.
계속해서, 도 5c에 도시한 바와 같이, 에칭 처리에 있어서 발생하는 가공 퇴적물을 제거하기 위하여, 약액 처리(S102)인 세정액에 의한 처리로서 희불산(DHF) 처리를 실시한다. 이때, 제1 패턴(2)의 최표면에 노출되어 있는 제2 막인 저온 실리콘 질화막(25)은 등방성 에칭에 의해 제거되고, 제2 패턴(4)의 최표면에 노출되어 있는 실리콘 질화막(25)은 남겨진 상태로 된다. 이 결과, 제1 패턴(2)의 최표면에는 실리콘 산화막(24)이 배치되고, 제2 패턴(4)의 최표면에는 실리콘 질화막(25a)이 배치된 상태로 된다.
이 경우, 상기의 구성에서는 제1 패턴(2)의 최표면의 실리콘 산화막(24)의 접촉각은 제2 패턴(4)의 최표면의 실리콘 질화막(25a)의 접촉각보다도 작은 상태로 되어 있다. 그 후, 순수 린스 처리 및 알코올 린스 처리를 거쳐 DHF 처리 후에 실란 커플링제에 의한 발수화(실릴화) 처리를 행한다(S103 내지 S105). 이에 의해, 실리콘 산화막(24)을 선택적으로 고발수화하는 것이 가능하게 된다. 즉, 제1 패턴(2)의 최표면의 접촉각은 제2 패턴(4)의 최표면의 접촉각보다도 커져 실리콘 산화막(24)을 제1 막으로 개질할 수 있다. 그 후, 알코올 린스 처리 및 순수 린스 처리를 거치고 나서 건조 처리를 행함으로써(S106 내지 S108), 제1 패턴(2)의 건조 시의 패턴 도괴를 억제할 수 있다.
이러한 제3 실시 형태에 따르면, 제1 패턴(2)의 최표면의 실리콘 산화막(24)을 발수화 처리함으로써 제2 패턴(4)의 최표면의 실리콘 질화막(25a)의 접촉각보다도 커지도록 개질하므로, 막 본래의 접촉각이 작은 경우에도 발수화 처리를 행함으로써 제1 패턴(2)의 최표면의 접촉각을 커지도록 컨트롤할 수 있고, 이에 의해 제1 패턴(2)의 도괴를 방지할 때의 막 의존성을 적게 하여 가공의 자유도를 높일 수 있다.
(제4 실시 형태)
이어서, 도 9a 내지 도 10을 참조하여 제4 실시 형태에 대하여 설명한다. 이 실시 형태에서는 제3 실시 형태에서 설명한 발수화 처리 외에 발수화 처리 전에 산화 처리를 행함으로써, 실리콘계의 막이나 실리콘 질화막의 표면의 발수화에 의한 접촉각의 변화를 보다 촉진하는 것이다.
이 실시 형태에서는, 도 6에 도시한 표면 처리 장치의 구성 중, 약액 등 공급부(200)의 구성에 현상액을 공급하는 공급 라인 및 노즐을 설치함과 함께, 산화 처리를 행하기 위한 산화제를 공급하는 노즐을 더 설치하고 있다.
산화제로서 사용하는 약액으로서는, 예를 들어 레지스트 용해 속도가 극히 느리고 실질적으로 레지스트 비용해성의 약액이며, 암모니아 과산화수소수 세정액(SC1), 염산 과산화수소수 세정액(SC2), 황산(H2SO4), 과산화수소(H2O2)수 혹은 오존 가스 용해수(10ppm 이하) 등이다. 또한, 산화 처리를 행함으로써 효과를 발휘하는 것은, 대상이 되는 막이 실리콘 산화막 이외의 막이며, 예를 들어 실리콘계의 다결정 실리콘막이나 아몰퍼스 실리콘막 등, 또한 실리콘 질화막 등이다. 그리고, 제1 패턴(2)측을 노출시켜 선택적으로 산화 처리를 행함으로써, 그 후의 발수화 처리를 제1 패턴(2) 및 제2 패턴(4)의 양쪽에 행하여도, 산화 처리된 측의 제1 패턴(2)이 선택적으로 발수화의 촉진이 이루어져, 그 최표면의 접촉각을 크게 할 수 있다.
이어서, 본 실시 형태의 가공 처리에 대하여 도 9a, 도 9b의 구성예를 들어 개략적으로 설명하고, 가공 공정의 진행에 대해서는 도 10을 참조하여 설명한다.
도 9a에는 제1 실시 형태에서 나타낸 구성과 유사한 구성을 도시하고 있다. 이 실시 형태에 있어서는 실리콘 기판 등을 사용한 반도체 기판의 상면에, 실리콘 산화막 등의 절연막(6)이 형성되고 이 상면에 제1 패턴(2) 및 제2 패턴(4)을 구성하는 피가공물인 다결정 실리콘막 등의 피가공막(7)이 전술한 바와 마찬가지로 형성되어 있고, 그 상면에는 실리콘 질화막(31)이 형성되어 있다.
실리콘 질화막(31)은, 그 후의 처리 공정을 거침으로써 제1 패턴(2)의 최표면을 선택적으로 접촉각이 커지도록 개질하는 결과, 제1 막으로서 기능하게 되고, 제2 패턴(4)의 최표면의 접촉각은 실리콘 질화막 본래의 접촉각에 가까운 값으로 되어 제2 막으로서 기능하게 된다.
도 9a의 상태는 도 10에 나타내는 공정의 진행에 있어서의 반도체 기판의 도입(S201)에 대응한다. 우선, 상기의 막 구성에 포토리소그래피 기술 및 측벽 전사 기술 등을 이용하여 레지스트를 패터닝하고, RIE법 등의 건식 에칭에 의해 실리콘 질화막(31) 및 피가공막(7)을 가공하여 제1 패턴(2) 및 제2 패턴(4)을 형성한다. 이어서, 포토리소그래피 기술에 의해 레지스트막(32)을 도포하고, 제2 패턴(4)의 형성 영역(5)을 덮고, 제1 패턴(2)의 형성 영역(3)을 노출시키도록 노광을 행한다. 여기까지가 반도체 기판의 도입을 하기 전에 행해지는 가공 공정이다. 상기의 상태에서, 현상은 미실시인 채로 하여 표면 처리 장치의 스핀 베이스(103)에 적재하고, 척 핀(104)에 의해 고정한다.
그 후, 도 9b에 도시한 바와 같이, 현상 처리 및 린스 처리를 행하여 제1 패턴(2)측을 노출시켜 제2 패턴(4)측을 덮는 레지스트막(32)의 패턴을 형성한다(S202, S203). 이 상태에서는 현상액에 의해 제1 패턴 부분의 레지스트가 제거되고, 그 후 제1 패턴(2)측은 현상액이 린스액에 의해 치환되어 홈 내에 린스액이 채워진 상태로 되어 있다.
이어서, 실리콘 기판에 대한 약액 처리로서, 건조시키지 않고 세정 처리(S204) 및 산화 처리(S205)를 행한다. 세정 처리는 제3 실시 형태의 약액 처리와 마찬가지의 처리를 행하고, 이것에 계속해서 산화 처리를 행한다. 산화 처리에서는 전술한 산화제를 노즐로부터 공급한다. 제1 패턴(2)의 최표면에 실리콘 질화막(31)이나 혹은 실리콘 산화막 이외의 막인 다결정 실리콘막 등의 실리콘계막이 배치되어 있는 경우에는 산화제가 공급되어 개질된다. 이에 의해, RIE 가공 등에서 발생한 댕글링 본드 등이 OH기에 의해 수식되어 그 후의 발수화 처리에서 발수성 보호막이 형성되기 쉬워진다.
그 후, 제3 실시 형태와 마찬가지로 하여 순수 린스 처리 및 알코올 린스 처리(S206, S207)를 건조시키지 않고 연속해서 실행하고, 계속해서 발수화 처리(S208)를 실시한다. 발수화 처리에서는 전술한 산화 처리가 이루어져 있는 제1 패턴(2)측에 있어서 발수성 보호막의 형성이 촉진되므로, 제1 패턴(2)의 최표면의 접촉각은 제2 패턴(4)의 접촉각보다도 크게 할 수 있다.
이어서, 알코올 린스 처리(S209), 순수 린스 처리(S210)를 실시한다. 이에 의해, 실리콘 기판의 제1 패턴(2)의 형성 영역(3)을 선택적으로 발수화하여 접촉각을 크게 하고 있다. 이 상태에서 건조 처리(S211)를 실시함으로써 표면 장력에 기인한 패턴의 도괴를 방지하고 있다. 건조 처리 후에 엑시머 UV 처리(도시하지 않음)를 표면 처리 장치 내에서 실시함으로써, 제1 패턴(2)의 최표면의 실리콘 질화막(31)을 발수화하여 형성한 발수성 보호막을 제거(S212)하여 청정한 표면을 얻는 것이 가능하게 된다. 또한, 상기 공정 중, 레지스트막(32)의 제거는 예를 들어 발수화 처리 전에 비산화성의 습윤 처리에 의해 실시하면 된다.
이러한 제4 실시 형태에 따르면, 제1 패턴(2) 및 제2 패턴(4)의 최표면에 실리콘 질화막(31)을 형성하고, 제1 패턴(2)의 실리콘 질화막(31)의 표면을 선택적으로 산화 처리하여 발수화되기 쉬운 상태로 하였으므로, 동일한 실리콘 질화막(31)을 발수화 처리하여 다른 접촉각으로 설정할 수 있고, 이에 의해서도 제1 패턴(2)을 건조 공정에서 패턴의 도괴를 발생시키지 않고 가공할 수 있다. 이 결과, 제1 막 및 제2 막으로서 동일한 막 종류인 실리콘 질화막(31)을 사용하여, 선택적으로 산화 처리함으로써 발수화 처리 시에 다른 접촉각이 되도록 개질할 수 있으므로, 프로세스 상의 제약에 의해 다른 막 종류를 배치할 수 없는 경우 등에 있어서도 유효한 수단이 된다.
(제5 실시 형태)
도 11 및 도 12는 제5 실시 형태를 도시한 것이며, 이 실시 형태에서는 이온 주입을 행함으로써 표면을 개질시켜 접촉각을 변화시키는 것이다. 예를 들어, 실리콘의 표면에 붕소(B; 붕소) 이온을 주입하면, 도 12에 나타낸 바와 같이 이온 주입을 한 측의 표면의 물과의 접촉각이 12°정도로 되어, 주입을 하지 않은 실리콘의 표면의 접촉각이 78°정도인 것에 비하여 대폭 저하되는 것을 확인할 수 있다.
도 11은 이온 주입을 행할 때의 단면 구조를 도시한 것이며, 제1 실시 형태와 유사한 구성의 예이다. 이 실시 형태에 있어서는 실리콘 기판 등을 사용한 반도체 기판의 상면에, 실리콘 산화막 등의 절연막(6)이 형성되고 이 상면에 제1 패턴(2) 및 제2 패턴(4)을 구성하는 피가공물인 다결정 실리콘막 등의 피가공막(7)이 전술한 바와 마찬가지로 형성되어 있고, 그 상면에는 실리콘 산화막 혹은 실리콘 질화막을 사용한 절연막(33)이 형성되고, 또한 그 상면에 다결정 실리콘막(34)이 형성되어 있다.
제2 패턴(4)의 최표면의 다결정 실리콘막(34)에 선택적으로 이온 주입을 행하기 위하여, 레지스트막(35)을 도포하여 제1 패턴(2)측을 덮도록 패터닝한다. 이 상태에서 레지스트막(35)을 마스크로 하여 제2 패턴(4)측의 다결정 실리콘막(34)에 선택적으로 붕소 이온을 주입한다.
다결정 실리콘막(34)은 상기의 이온 주입 공정을 거침으로써 제2 패턴(4)의 최표면이 선택적으로 접촉각이 작아지도록 처리되어, 이 결과 제2 막으로서 기능하게 되고, 제1 패턴(2)의 최표면의 접촉각은 다결정 실리콘막(34) 본래의 접촉각인 채로 되어 제1 막으로서 기능하게 된다.
그 후, 레지스트를 박리하고 나서 연속적으로 가공 퇴적물 제거를 위한 DHF 등에 의한 세정을 행하는 경우에, 제1 패턴(2)의 최표면의 접촉각이 제2 패턴(4)의 최표면의 접촉각보다도 큰 상태로 되어 있으므로, 표면 장력에 기인한 패턴 도괴를 발생시키지 않고 건조 공정을 실시할 수 있다.
(다른 실시 형태)
상기 실시 형태에서 설명한 것 이외에 다음과 같은 변형을 할 수 있다.
제2 패턴(4)의 형성 영역(5)은, 제1 패턴(2)의 형성 영역(3)을 포위하는 상기 실시 형태에 나타낸 구성 이외에, 제1 패턴(2)의 형성 영역(3)의 하나 이상의 변부가 개방된 상태로 배치되는 구성으로 하여도 되고, 제1 패턴(2)의 형성 영역(3)에 인접하여 배치함으로써, 제1 패턴(2)의 최표면에 머물기 어렵게 하여 제2 패턴(4)측으로 약액이나 물을 끌어 당긴 상태로 할 수 있으면 된다.
제1 막, 제2 막이 어떤 막 종류로 되는지에 따라, 상기한 제1 실시 형태 내지 제5 실시 형태 중 어느 하나를 선택하여 적용함으로써, 미세한 제1 패턴(2)의 도괴를 발생시키지 않고 건조 공정을 행할 수 있다.
상기 각 실시 형태에 있어서, 발수화 처리에서 사용하는 약액이 물과 직접 치환 가능한 것인 경우에는, 발수화 처리의 전후에 행하는 알코올 린스 처리를 생략할 수 있다.
제5 실시 형태에 있어서, 이온 주입에 의한 표면의 개질에 의해 접촉각을 변화시키는 이온 종류는 붕소 이외의 것도 사용할 수 있다. 이 경우, 주입하는 이온 종류에 의해 원하는 접촉각을 설정할 수 있으므로, 제1 패턴(2) 혹은 제2 패턴(4)의 최표면에 배치되는 막의 종류나 채용 가능한 프로세스에 따라 이온 종류를 선택하여 적용함으로써 제1 패턴(2)의 도괴를 방지할 수 있다.
본 발명의 몇가지 실시 형태를 설명하였지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허청구범위에 기재된 발명과 그 균등한 범위에 포함된다.
Claims (20)
- 피가공물에 대하여, 제1 패턴의 형성 영역과, 상기 제1 패턴의 형성 영역에 인접하고 상기 제1 패턴에 비해 적어도 패턴 폭이 넓거나 종횡비가 작은 제2 패턴의 형성 영역을 형성하는 구성의 반도체 장치의 제조 방법으로서,
최표면에 제1 접촉각을 갖는 제1 막을 배치한 상기 제1 패턴과, 최표면에 상기 제1 접촉각보다 작은 제2 접촉각을 갖는 제2 막을 배치한 상기 제2 패턴을 형성하는 공정과,
형성한 상기 제1 패턴 및 제2 패턴의 형성 영역을 약액에 의해 세정하고, 린스액에 의해 린스하는 공정과,
린스한 상기 제1 패턴 및 제2 패턴을 건조시키는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법. - 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 형성하는 공정에서는,
상기 피가공물의 상면에 상기 제2 접촉각을 갖는 상기 제2 막을 형성하고, 또한 상기 제1 접촉각을 갖는 상기 제1 막을 형성하는 공정과,
상기 제1 패턴의 형성 영역 및 상기 제2 패턴의 형성 영역에서의 상기 제2 막, 상기 제1 막 및 상기 피가공물을 패턴 가공하는 공정과,
상기 패턴 가공 후, 상기 제1 패턴의 형성 영역을 덮도록 레지스트막을 패터닝하고, 상기 제2 패턴의 형성 영역에 노출되어 있는 상기 제1 막을 선택적으로 제거하여, 상기 제1 패턴의 최표면에 상기 제1 막, 상기 제2 패턴의 최표면에 상기 제2 막이 노출되도록 가공하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제2항에 있어서,
상기 제1 막은 다결정 실리콘막, 아몰퍼스 실리콘막, 단결정 실리콘막 중 어느 하나이고,
상기 제2 막은 실리콘 산화막 혹은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법. - 제2항에 있어서, 상기 제1 패턴은 측벽 전사 기술을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 형성하는 공정은,
상기 피가공물의 상면에 상기 제1 접촉각을 갖는 상기 제1 막을 형성하고, 또한 상기 제2 접촉각을 갖는 상기 제2 막을 상기 제1 패턴의 폭 치수의 절반보다 두꺼운 막 두께로 형성하는 공정과,
상기 제1 패턴의 형성 영역 및 상기 제2 패턴의 형성 영역에서의 상기 제2 막, 상기 제1 막 및 상기 피가공물을 패턴 가공하는 공정과,
상기 패턴 가공 후, 상기 제2 막을 등방적으로 에칭함으로써, 상기 제2 패턴의 형성 영역에서의 상기 제2 막을 남기면서 상기 제1 패턴의 형성 영역에서의 상기 제2 막을 제거하여 상기 제1 막을 노출시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제5항에 있어서,
상기 제1 막은 실리콘 질화막이고,
상기 제2 막은 실리콘 산화막인 것을 특징으로 하는 반도체 장치의 제조 방법. - 제5항에 있어서, 상기 패턴 가공 후, 상기 제2 막을 등방적으로 에칭하는 공정에서는 습식 에칭 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 형성하는 공정은,
상기 피가공물의 상면에 제1 층을 형성하고, 또한 제2 층을 상기 제1 패턴의 폭 치수의 절반보다 두꺼운 막 두께로 형성하는 공정과,
상기 제1 패턴의 형성 영역 및 상기 제2 패턴의 형성 영역에서의 상기 제2 층, 상기 제1 층 및 상기 피가공물을 패턴 가공하는 공정과,
상기 패턴 가공 후, 상기 제2 층을 등방적으로 에칭함으로써, 상기 제2 패턴의 형성 영역에서의 상기 제2 층을 남기면서 상기 제1 패턴의 형성 영역에서의 상기 제2 층을 제거하여 상기 제1 층을 노출시키는 공정과,
발수화제에 의해 상기 제1 패턴의 형성 영역에 노출되어 있는 상기 제1 층을 선택적으로 발수화 처리하여 상기 제1 접촉각을 갖는 상기 제1 막으로 하고, 상기 제2 패턴의 형성 영역의 최표면의 상기 제2 층을 상기 제2 접촉각을 갖는 상기 제2 막으로서 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제8항에 있어서,
상기 제1 층은 실리콘 산화막이고,
상기 제2 층은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법. - 제8항에 있어서, 상기 발수화 처리는, 실란 커플링제를 상기 제1 층의 표면에 공급함으로써 실란 커플링 반응을 일으켜 상기 제1 층의 접촉각을 크게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제10항에 있어서, 상기 실란 커플링 반응을 일으키는 처리는, 전후에 알코올 린스 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 형성하는 공정은,
최표면에 비산화막계의 막을 형성하는 공정과,
상기 제1 패턴의 형성 영역 및 상기 제2 패턴의 형성 영역에서의 상기 비산화막계의 막 및 상기 피가공물을 패턴 가공하는 공정과,
상기 패턴 가공 후, 상기 제2 패턴의 형성 영역을 덮도록 레지스트막을 패터닝하는 공정과,
상기 패터닝 후에 상기 레지스트막으로부터 노출된 상기 제1 패턴의 형성 영역의 표면을 건조시키지 않고 선택적으로 산화 처리하는 공정과,
상기 제1 패턴의 형성 영역에 노출되어 있는 산화 처리된 상기 비산화계의 막을 건조시키지 않고 발수화제에 의해 선택적으로 발수화 처리하여 상기 제1 막으로 하고, 상기 제2 패턴의 형성 영역의 최표면의 상기 비산화막계의 막을 상기 제2 막으로서 얻는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제12항에 있어서, 상기 비산화막계의 막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제12항에 있어서, 상기 발수화 처리는 실란 커플링제를 산화 처리된 상기 비산화막계의 막의 표면에 공급함으로써 실란 커플링 반응을 일으켜 상기 비산화막계의 막의 접촉각을 크게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제14항에 있어서, 상기 실란 커플링 반응을 일으키는 처리는, 전후에 알코올 린스 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,
상기 제1 패턴 및 상기 제2 패턴을 형성하는 공정은,
최표면에 개질용 막을 형성하는 공정과,
상기 제1 패턴의 형성 영역 및 상기 제2 패턴의 형성 영역에서의 상기 개질용 막 및 상기 피가공물을 패턴 가공하는 공정과,
상기 패턴 가공 후, 상기 제1 패턴의 형성 영역을 덮도록 레지스트막을 패터닝하고, 노출되어 있는 상기 제2 패턴의 형성 영역의 표면에 선택적으로 이온을 주입하여 표면의 접촉각이 다른 상태로 개질시키는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제16항에 있어서,
상기 개질용 막은 다결정 실리콘막을 사용하고,
상기 주입하는 이온 종류는 붕소(B) 이온을 사용하는 것을 특징으로 하는 반도체 장치의 제조 방법. - 제1항에 있어서, 상기 제1 패턴의 형성 영역은 불휘발성 메모리의 메모리 셀 영역으로서 형성되고, 상기 제1 패턴으로서 라인 앤 스페이스 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서, 상기 제2 패턴의 형성 영역은, 상기 불휘발성 메모리의 메모리 셀 영역의 주위에 형성되는 주변 회로 영역으로서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제18항에 있어서, 상기 제1 패턴은 측벽 전사 기술로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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|---|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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