JP5361790B2 - 半導体基板の表面処理方法 - Google Patents

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Description

本発明の実施形態は、半導体基板の表面処理方法に関するものである。
近年、半導体素子の微細化に伴い、リソグラフィの露光解像限界未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工膜のエッチングを行う方法が知られている。側壁パターン間のダミーパターンはウェット処理により除去される。このウェット処理後の乾燥処理の際に、側壁パターン間に入り込んだ薬液（又は純水）の表面張力により、側壁パターンが倒壊するという問題があった。ウェーハ上の純水を、純水より表面張力の小さいＩＰＡ（イソプロピルアルコール）に置換してから乾燥することで、パターンの倒壊を防止する手法が知られている。しかし、ＩＰＡを用いても、上述のような方法で形成された微細パターンの倒壊を防止することは困難であった。
また、通常、１つのチップには複数のパターンが存在しており、レジストパターニングと、ウェットエッチングやドライエッチング等のエッチング処理とを行って異種パターンが作り分けられる。レジストに覆われていない領域においてパターンのエッチングが行われた後、レジスト剥離のために、アッシング及び／又はＳＰＭ（Sulfuric acid Hydrogen Peroxide Mixture）処理が行われる。しかし、このような方法は工程数が多く、製造コストが増大するという問題があった。また、ウェット処理によりレジストを剥離してから基板を乾燥させる際に、微細パターンが倒壊するおそれがあった。
特開２００６−３０３０２２号公報 特許第３８６６１３０号明細書
本発明は、さほど製造工程数を多くすることなくパターン倒壊を防止できる半導体基板の表面処理方法を提供することを目的とする。
本実施形態によれば、半導体基板の表面処理方法は、レジストに覆われた第１パターンと、前記レジストに覆われていない第２パターンとを有する半導体基板にレジスト非溶解性の第１薬液を供給して前記第２パターンに対する薬液処理を行う工程と、前記第１薬液の供給後に、前記半導体基板に撥水化剤とレジスト溶解性の第２薬液との混合液を供給し、少なくとも前記第２パターンの表面に撥水性保護膜を形成すると共に、前記レジストを剥離する工程と、前記撥水性保護膜の形成後に水を用いて前記半導体基板をリンスする工程と、リンスした前記半導体基板を乾燥させる工程と、を備えるものである。
本発明の実施形態に係る半導体基板の表面処理装置の概略構成図である。 同実施形態に係る半導体基板の表面処理方法を説明するフローチャートである。 洗浄シーケンスとパターンに対する水の接触角との関係を示すグラフである。 パターンにかかる液体の表面張力を説明する図である。 側壁転写プロセスを説明する工程断面図である。 側壁転写プロセスを説明する工程断面図である。 芯材の寸法とパターン倒れとの関係を示すグラフである。 側壁転写プロセスにおける側壁パターンの断面を示す図である。 パターンにかかる液体の表面張力を説明する図である。
以下、本発明の実施の形態を図面に基づいて説明する。
図１に本発明の実施形態に係る半導体基板の表面処理装置の概略構成を示す。表面処理装置は、基板保持回転部１００及び薬液等供給部２００を備える。
基板保持回転部１００は、処理チャンバを構成するスピンカップ１０１、回転軸１０２、スピンベース１０３、及びチャックピン１０４を有する。回転軸１０２は略鉛直方向に延び、回転軸１０２の上端に円盤状のスピンベース１０３が取り付けられている。回転軸１０２及びスピンベース１０３は、図示しないモータにより回転させることができる。
チャックピン１０４はスピンベース１０３の周縁部に設けられている。チャックピン１０４が基板（ウェーハ）Ｗを狭持することで、基板保持回転部１００は基板Ｗをほぼ水平に保持して回転させることができる。
基板Ｗの表面の回転中心付近に、薬液等供給部２００から液体が供給されると、液体は基板Ｗの半径方向に広がる。また、基板保持回転部１００は、基板Ｗのスピン乾燥を行うことができる。基板Ｗの半径方向に飛散した余分な液体は、スピンカップ１０１に捕らえられ、廃液管１０５を介して排出される。
薬液等供給部２００は、基板Ｗ表面に、ＩＰＡ、純水、第１薬液、第２薬液と撥水化剤との混合液、第３薬液等を供給することができる。
ＩＰＡは、供給ライン２１０を介して供給され、ノズル２１１から吐出される。
同様に、純水は、供給ライン２２０を介して供給され、ノズル２２１から吐出される。
第１薬液は、供給ライン２３０を介して供給され、ノズル２３１から吐出される。第１薬液はレジスト非溶解性の薬液であり、例えば、ＢＨＦ（バッファードフッ酸）、ＨＦ（フッ酸）、Ｈ３ＰＯ４（リン酸）等である。さらに、第１薬液としては、レジストとパターンの界面に染み込みにくいものが望ましい。
第２薬液と撥水化剤との混合液は、供給ライン２４０を介して供給され、ノズル２４１から吐出される。第２薬液はレジスト溶解性の薬液（有機材料の親溶媒）であり、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）等のシンナーである。撥水化剤は、基板Ｗの表面に形成された凸形状パターンの表面に撥水性保護膜を形成し、パターン表面を撥水化する薬液であり、例えばシランカップリング剤である。シランカップリング剤は、分子中に無機材料と親和性、反応性を有する加水分解基と、有機材料と化学結合する有機官能基とを有するものであり、例えばヘキサメチルジシラザン（ＨＭＤＳ）、テトラメチルシリルジエチルアミン（ＴＭＳＤＥＡ）等を用いることができる。凸形状パターンの表面の撥水化については後述する。第２薬液と撥水化剤とは図示しない混合バルブにより、ノズル２４１近傍で混合されるようにしてもよい。
第３薬液は、供給ライン２５０を介して供給され、ノズル２５１から吐出される。第３薬液はレジスト非溶解性又はレジスト難溶性の薬液であり、例えば、ＳＣ１（アンモニア過水）、ＳＣ２（塩酸過水）、硫酸、Ｈ２Ｏ２（過酸化水素）水、Ｏ３（オゾン）ガス溶解水等の酸化剤である。基板Ｗの表面に形成された凸形状パターンがシリコン系膜であった場合、第３薬液は、凸形状パターン表面を酸化することができる。
なお、一般に、酸化力の強い薬液ほどレジストの溶解速度やレジストとパターン界面への染み込み量が大きくなる傾向にあるので、第３薬液によるレジストの侵蝕を抑制可能な例えば界面活性剤添加ＢＨＦに次いでＨ２Ｏ２やＯ３等の酸化剤を連続的に供給するようにしてもよい。
また、表面処理装置は、図示しないエキシマＵＶ（紫外線）照射部を備える。エキシマＵＶ照射部は、半導体基板ＷにＵＶ光を照射し、凸形状パターンを残存させて、撥水性保護膜を除去することができる。紫外線照射以外の方法で、凸形状パターンを残存させて、撥水性保護膜を除去する除去部を設けてもよい。
このような表面処理装置を用いて半導体基板の表面処理を行う方法について図２に示すフローチャートを用いて説明する。なお、基板保持回転部１００及び薬液等供給部２００の動作は図示しない制御部により制御することができる。
（ステップＳ１０１）表面の所定の領域に複数種類の凸形状パターンを有する処理対象の半導体基板Ｗが搬送部（図示せず）により搬入され、基板保持回転部１００に保持される。凸形状パターンは、例えば、ラインアンドスペースパターンである。凸形状パターンは、例えば、ＲＩＥ（Reactive Ion Etching）法により形成される。また、レジストパターニングにより、レジストに覆われている凸形状パターンと、レジストに覆われていない凸形状パターンとが混在している。凸形状パターンの少なくとも一部が、シリコンを含む膜で形成されていてもよい。
（ステップＳ１０２）半導体基板Ｗを所定の回転速度で回転させ、薬液等供給部２００から半導体基板Ｗの表面の回転中心付近に第１薬液を供給する。第１薬液が半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡り、半導体基板Ｗの薬液処理（例えば洗浄処理）が行われる。第１薬液はレジスト非溶解性の薬液であるため、レジストは除去されない。
（ステップＳ１０３）薬液等供給部２００から半導体基板Ｗの表面の回転中心付近に純水を供給する。純水が半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡る。これにより、半導体基板Ｗの表面に残留していた第１薬液を純水によって洗い流す純水リンス処理が行われる。
（ステップＳ１０４）薬液等供給部２００から半導体基板Ｗの表面の回転中心付近にＩＰＡ等のアルコールを供給する。ＩＰＡが半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡る。これにより、半導体基板Ｗの表面に残留していた純水をＩＰＡに置換するアルコールリンス処理が行われる。
（ステップＳ１０５）薬液等供給部２００から半導体基板Ｗの表面の回転中心付近に混合液（第２薬液＋撥水化剤）を供給する。混合液が半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡る。混合液中の第２薬液は、レジスト溶解性の薬液であるため、半導体基板Ｗ上のレジストが除去される。また、混合液中の撥水化剤により、凸形状パターンの表面に濡れ性が低い保護膜（撥水性保護膜）が形成される。
この撥水性保護膜は、シランカップリング剤のエステル反応が起きることで、形成される。従って、アニール処理を行って液温を上昇させたり、エキシマＵＶ照射部から紫外線を照射したりすることで、反応を促進させるようにしてもよい。
凸形状パターンがシリコン窒化膜やポリシリコン等のシリコン系膜の場合はシランカップリング剤を用いたシリル化処理を行ってもシリル化反応が不十分となり、十分な撥水性を得られない場合がある。その場合、ステップＳ１０２に、薬液等供給部２００から供給される第３薬液を用いた薬液処理を追加し、シリコン系材料の表面をシリコン酸化物系の化学酸化膜に変えることが好適である。その後に、シリル化処理を行うことで、シリル化処理後の撥水性を向上させることができる。
例えば、凸形状パターンがシリコン系膜の場合には、図３に示すように、ｄＨＦ（希フッ酸）処理のみを行って撥水性保護膜を形成すると、パターンに対する水の接触角は８９度である。これにＨ２Ｏ２処理を加えると、接触角は９５度まで向上する。これはシリコン系膜の表面に適度な酸化膜が形成され、撥水性保護膜が形成されやすくなったためと考えられる。
また、ＲＩＥ（Reactive Ion Etching）加工後には加工残渣が多く発生する。加工残渣が残った状態では撥水性保護膜は形成されにくい。従って、ステップＳ１０２において第１薬液を用いた薬液処理を行って残渣を除去することは、撥水性保護膜を形成する上でも有効である。さらに、ＲＩＥ加工によりパターン表面にプラズマダメージが蓄積され、ダングリングボンドができる。酸化効果のある薬液で改質処理すると、ダングリングボンドはＯＨ基で修飾される。ＯＨ基が多く存在すると、シリル化反応確率が高くなり、撥水性保護膜が形成されやすくなるため、より高い撥水度を得ることができる。この例では、微細パターンがシリコン酸化膜の場合でも効果が得られる。
なお、上記の説明では、半導体基板Ｗの洗浄後に、洗浄薬液（第１薬液）とは異なる処理薬液（第３薬液）により半導体基板Ｗの表面を改質する例を示したが、洗浄薬液が改質効果を兼ねる、すなわち酸化効果を持つものであれば別途改質処理を行わなくても構わない。
（ステップＳ１０６）薬液等供給部２００から半導体基板Ｗの表面の回転中心付近にＩＰＡを供給する。ＩＰＡが半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡る。これにより、半導体基板Ｗの表面に残留していた第２薬液や未反応のシランカップリング剤をＩＰＡに置換するアルコールリンス処理が行われる。
（ステップＳ１０７）薬液等供給部２００から半導体基板Ｗの表面の回転中心付近に純水を供給する。純水が半導体基板Ｗの回転による遠心力を受けて、半導体基板Ｗ表面全域に行き渡る。これにより、半導体基板Ｗの表面に残留していたＩＰＡを純水によって洗い流す純水リンス処理が行われる。
（ステップＳ１０８）半導体基板Ｗの乾燥処理を行う。例えば半導体基板Ｗの回転速度を所定のスピンドライ回転速度に上げて、半導体基板Ｗの表面に残っている純水を振り切って乾燥させるスピンドライ処理を行う。
半導体基板Ｗに形成されている凸形状パターンは撥水性保護膜に覆われているため、液体の接触角θが大きくなる。図４に半導体基板Ｗ上に形成されているパターン４の一部が液体５に濡れた状態を示す。ここで、パターン４間の距離をＳｐａｃｅ、パターン４の高さをＨ、液体５の表面張力をγとすると、パターン４にかかる力ＰはＰ＝２×γ×ｃｏｓθ・Ｈ／Ｓｐａｃｅ・・・（式１）となる。
θが９０°に近付くことで、ｃｏｓθが０に近づき、乾燥処理時にパターンに作用する力Ｐが小さくなることが分かる。これにより乾燥処理の際にパターンが倒壊することを防止できる。
（ステップＳ１０９）エキシマＵＶ照射部から紫外線を照射し、凸形状パターン表面に形成された撥水性保護膜を除去する。本実施形態は半導体基板Ｗの表面を洗浄・乾燥させるものであるので、撥水性保護膜の除去を行うことにより清浄化工程が終了となる。なお、この工程の後の工程で撥水性保護膜が除去される場合には乾燥後、すぐに撥水性保護膜を除去しなくても構わない。
このように、本実施形態では、レジストパターンが設けられた半導体基板Ｗ表面の洗浄を行う際に、基板表面に撥水性保護膜を形成することと、レジストを剥離することとを同時に（同一の工程で）行う。従って、乾燥処理時の凸形状の微細パターン倒壊を防止すると共に、レジスト剥離工程を別途追加する必要がないため、製造コストを削減できる。以上説明した実施形態によれば、さほど製造工程数を多くすることなくパターン倒壊を防止することが可能となる。
基板上に形成されたパターンの倒壊を防止するためには、パターンにかかる力（上記式１で表されるＰ）を低減する必要がある。上記式１のパラメータのうち、Ｓｐａｃｅはパターン寸法で決まる固定パラメータであり、濡れ性ｃｏｓθは微細パターン（の表面）を構成する物質と液体との関係で決まる固定パラメータであるため、従来の基板処理では表面張力γに着目し、γの小さい液体を用いることによりパターンにかかる力の低減を図っていた。しかし、γを下げるにも限界があり、パターン倒壊を防止できなくなっていた。
これに対し、上述したように、本実施形態による表面処理方法は、パターン表面に撥水性保護膜を形成し、濡れ性ｃｏｓθを制御することで乾燥処理時にパターンにかかる力を極めて小さくし、パターン倒壊を防止可能とした。
上記実施形態による表面処理方法は、アスペクト比が８以上の時のパターン倒壊防止に特に効果がある。
上記実施形態では撥水性保護膜の形成工程（ステップＳ１０５）の前後にアルコールリンス処理を行っていた（ステップＳ１０４、Ｓ１０６）。これは撥水性保護膜の形成時に使用するシランカップリング剤が種類によっては純水と置換可能ではない場合があるためである。従って、使用するシランカップリング剤が純水と置換可能である物質の場合は、このアルコールリンス処理を省略することができる。
上記実施形態において、撥水化剤として使用するシランカップリング剤がＩＰＡ中のヒドロキシル基により加水分解を起こし、撥水化能力が低下するおそれがある場合は、撥水化剤を供給する前に半導体基板上のＩＰＡをシンナーに置換してもよい。
上記実施形態に係る表面処理装置は、側壁転写プロセスで異種パターンを作り分ける際の芯材の除去、基板の洗浄、乾燥に適用することが好ましい。
側壁転写プロセスは、図５（ａ）に示すように、まず、半導体基板（図示せず）上に形成された第１膜５０１上に第２膜５０２を形成する。第１膜５０１はゲート材料膜や、加工対象上のハードマスクである。そして、第２膜５０２上に、ラインアンドスペースパターンを有するレジスト５０３を形成する。
第１膜５０１は、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロールゲート電極膜、電極間絶縁膜、電荷蓄積膜であってもよい。
第２膜５０２は、Ｃ、ＳｉＯ２、ＳｉＮ等からなり、その膜厚は、第１膜５０１と、後の工程で形成される第３膜５０５とのエッチング選択比等に基づいて決定される。
レジスト５０３は領域Ａ２よりも領域Ａ１の方がピッチの小さい微細パターンとなるように形成される。例えば、領域Ａ１はメモリセル部に対応し、領域Ａ２は周辺回路部に対応する。
次に、図５（ｂ）に示すように、レジスト５０３をマスクとして、第２膜５０２にエッチングを施し、パターンを転写する。
次に、図５（ｃ）に示すように、第２膜５０２にスリミング処理を施し、領域Ａ１における第２膜５０２の幅を１／２程度に細めて芯材５０４に加工する。この時、領域Ａ２における第２膜５０２の幅も多少細くなるが、領域Ａ２の芯材５０４の方が、領域Ａ１の芯材５０４より幅が大きい。レジスト５０３はスリミング処理の前又は後に除去される。スリミング処理は、ウェット処理、ドライ処理、又はウェット処理とドライ処理の組み合わせにより行われる。
次に、図５（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、芯材５０４の上面及び側面を一定の膜厚で覆うように第３膜５０５を形成する。第３膜５０５は、芯材５０４とのエッチング選択比を大きくとることのできる材料で形成される。例えば、芯材５０４がＳｉＯ２からなる場合は、第３膜５０５にＳｉ、ＳｉＮ等を用いる。
次に、図６（ａ）に示すように、芯材５０４の上面が露出するまで、第３膜５０５をドライエッチングする。ドライエッチングは、芯材５０４に対し選択性を有するエッチング条件で行われる。これにより、第３膜５０５は、芯材５０４の側面に沿ってスペーサ状に残留する。この時に残留する第３膜５０５は、芯材５０４側面上部に上端５０５ａが接触して位置すると共に、芯材５０４の外側に向けて上側部が凸湾曲した形状をなしている。
次に、ピッチの異なるパターンを作り分けるために、図６（ｂ）に示すように、レジスト５０６を形成し、領域Ａ２の芯材５０４及び第３膜５０５を覆い、領域Ａ１の芯材５０４及び第３膜５０５を露出するように、パターン加工する。この工程まで行われた半導体基板が上記実施形態に係る表面処理装置に搬入され、以降の工程は表面処理装置により行われる。
表面処理装置の薬液等供給部２００が第１薬液を供給し、図６（ｃ）に示すように、領域Ａ１の芯材５０４をウェットエッチング処理で除去する。第３膜５０５は、隣接する２個のパターンの上端部の距離（スペースパターンの開口幅寸法）が狭いものと、広いものとが交互に存在する非対称な形状になる。さらに、薬液等供給部２００が第３薬液を供給し、第３膜５０５の表面を酸化してもよい。
次に、薬液等供給部２００が第２薬液と撥水化剤との混合液を供給し、図６（ｄ）に示すように、レジスト５０６を除去すると共に、第３膜５０５の表面に撥水性保護膜（図示せず）を形成する。混合液の供給の前後に、薬液等供給部２００がＩＰＡを供給し、アルコールリンス処理を行ってもよい。
次に、薬液等供給部２００が純水を供給してパターンを洗浄した後、ドライ処理を行う。ここで、領域Ａ１における第３膜５０５のような非対称の形状のパターンを洗浄して乾燥させる場合、図６（ｅ）に示すように、スペース部分のリンス液の液面下降速度が大きく異なり、パターンに大きな力がかかりやすく、パターン倒壊の防止が困難であった。
さらに、パターン表面の撥水性保護膜を除去して得られた第３膜５０５のパターンをマスクとして、被加工体である第１膜５０１やその下方の半導体基板等をドライエッチングしてパターンを転写した後、ドライエッチングによる反応副生成物を洗浄し除去する。このとき、マスクとして用いた第３膜５０５の非対称で上側部が凸湾曲した形状の影響を受け、転写された被加工体においても、スペースパターンの開口幅寸法のばらつきが残存する。そのため、被加工体のパターンを洗浄して乾燥させる際、第３膜５０５のパターンの場合と同様に、スペース部分のリンス液の液面下降速度が大きく異なり、パターンに大きな力がかかりやすく、パターン倒壊の防止がやはり困難であった。
しかし、上記実施形態に係る表面処理装置を用いることで、側壁転写プロセスにより形成された非対称形状のパターンであっても、パターン表面の撥水化処理を行うことで、パターンの倒壊を防止しつつ基板を洗浄・乾燥させることができる。また、撥水性保護膜の形成と、異種パターンの作り分けのために形成したレジスト５０６の剥離とを同時に行うため、工程数を減らし、製造コストを削減できる。
図７に、側壁転写プロセスにより形成された側壁パターンの表面に対する撥水化処理を行った場合と行わなかった場合のそれぞれについて、寸法とパターン倒れの有無との関係の一例を示す。グラフの横軸は、スリミング処理後の芯材の寸法を示し、図５（ｃ）のＬ１に相当する。グラフの縦軸は、芯材除去後のスペース寸法（元々芯材があった部分の寸法）を示し、図６（ｃ）のＬ２に相当する。
図７（ａ）は撥水化処理を行わなかった場合の結果を示し、図７（ｂ）は撥水化処理を行った場合の結果を示す。図７（ａ）のグラフから、寸法Ｌ１が２０．９ｎｍ未満になると、寸法Ｌ２が０になる、すなわちパターン倒壊が発生していることが分かる。一方、図７（ｂ）のグラフから、寸法Ｌ１が１４．２ｎｍ以上の範囲では、パターン倒壊が発生しないことが分かる。従って、パターン表面の撥水化処理を行うことで、より微細なパターンにおいても、パターン倒壊を防止できることが分かる。
図８（ａ）は、芯材（芯材５０４）の材料をＴＥＯＳ、側壁（側壁パターン５０５）の材料をアモルファスシリコンとしたパターンの断面を示す。このパターンに対して、フッ酸処理を行って芯材を除去してから基板をリンス・乾燥した場合のパターン断面を図８（ｂ）に示す。また、フッ酸処理及びオゾン溶解水処理を行い、パターン表面を親水化して、基板をリンス・乾燥した場合のパターン断面を図８（ｃ）に示す。また、フッ酸処理、Ｈ２Ｏ２処理、及び撥水化処理を行い、パターン表面を撥水化して、基板をリンス・乾燥した場合のパターン断面を図８（ｄ）に示す。
図８（ｂ）、（ｃ）ではパターンが倒壊しているのに対し、図８（ｄ）ではパターン倒壊が発生していない。上述したように、Ｈ２Ｏ２処理により撥水性保護膜が形成されやすくなったことで、微細なパターンの倒壊を防止できることが分かる。
上記式１及び図４から分かるように、パターン４にかかる力Ｐは表面張力γの垂直成分に依存する。従って、図９（ａ）に示すように、パターンの上部が傾斜した構造とすることで、表面張力γの垂直成分を小さくし、パターンにかかる力を低減することができる。
このような構造は、パターンをＲＩＥ処理する際に、温度を低くしたり、マスク材料とパターン材料との選択比が小さい条件にしたりすることで、形成できる。
また、図９（ｂ）に示すように、パターン全体が傾斜した構造でも同様の効果が得られる。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００ 基板保持回転部
２００ 薬液等供給部

Claims (5)

  1. レジストに覆われた第１パターンと、前記レジストに覆われていない第２パターンとを有する半導体基板にレジスト非溶解性の第１薬液を供給して前記第２パターンに対する薬液処理を行う工程と、
    前記第１薬液の供給後に、前記半導体基板に撥水化剤とレジスト溶解性の第２薬液との混合液を供給し、少なくとも前記第２パターンの表面に撥水性保護膜を形成すると共に、前記レジストを剥離する工程と、
    前記撥水性保護膜の形成後に水を用いて前記半導体基板をリンスする工程と、
    リンスした前記半導体基板を乾燥させる工程と、
    を備える半導体基板の洗浄方法。
  2. 前記第２パターンは、芯材及び前記芯材の側面に形成された被覆膜を含み、前記第１薬液の供給に伴う薬液処理により、前記芯材が除去されることを特徴とする請求項１に記載の半導体基板の洗浄方法。
  3. 前記撥水化剤はシランカップリング剤であり、前記第２薬液はシンナーであることを特徴とする請求項１又は２に記載の半導体基板の洗浄方法。
  4. 前記第２パターンの少なくとも一部はシリコンを含む膜により形成されており、
    前記第１薬液の供給後かつ前記混合液の供給前に、レジスト非溶解性又はレジスト難溶性の第３薬液を用いて、前記第２パターンの表面を酸化する工程をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体基板の洗浄方法。
  5. 前記第１薬液の供給後かつ前記混合液の供給前と、前記混合液の供給後かつ前記水を用いたリンスの前とに、アルコールを用いて前記半導体基板をリンスする工程をさらに備えることを特徴とする請求項１乃至３のいずれかに記載の半導体基板の洗浄方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5690168B2 (ja) * 2011-02-25 2015-03-25 芝浦メカトロニクス株式会社 基板洗浄装置、基板洗浄方法、表示装置の製造装置及び表示装置の製造方法
JP5611884B2 (ja) * 2011-04-14 2014-10-22 東京エレクトロン株式会社 エッチング方法、エッチング装置および記憶媒体
KR101497288B1 (ko) * 2012-03-06 2015-02-27 도쿄엘렉트론가부시키가이샤 액처리 방법, 액처리 장치 및 기억 매체
JP6139890B2 (ja) 2013-01-18 2017-05-31 株式会社東芝 半導体装置の製造方法および半導体製造装置
US9847302B2 (en) * 2013-08-23 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer surface conditioning for stability in fab environment
JP6534263B2 (ja) * 2015-02-05 2019-06-26 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
EP3404700B1 (en) * 2016-01-13 2020-05-13 Mitsubishi Gas Chemical Company, Inc. Liquid composition for imparting alcohol-repellency to semiconductor substrate material, and method for treating surface of semiconductor substrate using said liquid composition
JP6770887B2 (ja) 2016-12-28 2020-10-21 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理システム
JP7094147B2 (ja) * 2018-05-30 2022-07-01 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02166459A (ja) * 1988-12-20 1990-06-27 Fuji Photo Film Co Ltd 光重合性フオトレジスト層の剥離液組成物
US6716768B2 (en) * 2000-02-15 2004-04-06 Matsushita Electric Industrial Co., Ltd. Method of manufacturing thin-film transistor, and liquid-crystal display
JP3866130B2 (ja) 2001-05-25 2007-01-10 大日本スクリーン製造株式会社 基板処理装置および基板処理方法
US6703312B2 (en) * 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
JP2005286314A (ja) * 2004-03-01 2005-10-13 Tokyo Electron Ltd レジスト膜の剥離方法およびリワーク方法、ならびにレジスト膜の剥離装置およびリワーク装置
JP4437068B2 (ja) 2004-11-19 2010-03-24 東京応化工業株式会社 リソグラフィー用リンス液
JP4921723B2 (ja) * 2005-04-18 2012-04-25 株式会社東芝 半導体装置の製造方法
US7488685B2 (en) * 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
JP4866165B2 (ja) * 2006-07-10 2012-02-01 大日本スクリーン製造株式会社 基板の現像処理方法および基板の現像処理装置
US20090305506A1 (en) * 2008-06-09 2009-12-10 Joerg Linz Self-aligned dual patterning integration scheme
US7838425B2 (en) * 2008-06-16 2010-11-23 Kabushiki Kaisha Toshiba Method of treating surface of semiconductor substrate
JP2010087301A (ja) * 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法

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