KR20100006012A - 스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴형성 방법 - Google Patents

스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴형성 방법 Download PDF

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Abstract

셀 영역의 셀(cell) 패턴들 및 주변 영역의 주변(peripheral) 패턴들의 목표 레이아웃(target layout)을 얻고, 반도체 기판의 하드 마스크층 상에 셀 패턴들을 위한 스페이서(spacer)가 부착될 제1파티션(partition)들 및, 주변 패턴들의 상호 이격 간격에 비해 넓은 이격 간격 및 주변 패턴에 비해 좁은 선폭 크기를 가지는 제2파티션들을 형성한다. 제1 및 제2파티션들을 덮는 스페이서층을 형성하고, 셀 영역을 덮는 상기 제1스페이서층 부분을 선택적으로 제1식각하여, 제2파티션을 덮는 스페이서층 부분을 잔류시키며 제1파티션의 측벽에 부착되는 제1스페이서들을 형성한다. 스페이서층의 잔류 부분을 선택적으로 식각하여 제2파티션의 측벽에 부착되어 제2파티션들 간의 이격 간격을 줄여주는 제2스페이서들을 형성한다. 제1스페이서, 제2스페이서 및 제2파티션에 의해 노출된 하드 마스크층 부분을 선택적으로 식각하여 하드 마스크 패턴을 형성하는 반도체 소자의 미세 패턴 형성 방법을 제시한다.
SPT, 하드 마스크, DRAM, 해상력, 이중 패터닝

Description

스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴 형성 방법{Method for forming fine patterns of semiconductor device by using spacer patterning process}
본 발명은 반도체 소자에 관한 것으로, 특히, 스페이서 패터닝 과정(SPT: Spacer Patterning Technology)을 이용하여 미세 패턴을 형성하는 방법에 관한 것이다.
반도체 소자를 구성하는 회로 패턴의 크기가 급격히 축소되고 있지만, 웨이퍼(wafer) 상에 패턴을 전사하는 노광 장비의 광학적 해상력 한계에 의해 미세 패턴 형성이 제한되고 있다. 노광 장비를 이용하는 단일 노광(single exposure) 과정을 통해 분해 가능한 최소 해상력이 45㎚ 정도일 때, 메모리(memory) 반도체 소자에서 요구되는 해상력은 40㎚ 보다 작은 분해능을 요구하고 있다. 이에 따라, 광학적 노광 해상력 한계를 극복하여 보다 미세한 패턴을 형성하는 방법의 개발에 많은 노력이 집중되고 있다.
예컨대 이중 패터닝(double patterning)을 이용하여, 단일 노광으로 분해할 수 없는 보다 작은 피치(pitch)를 가진 패턴을 형성하는 방법이 제시되고 있다. 즉, 미세 피치의 패턴들을 교번적으로 2 개의 그룹(group)으로 분류한 후, 각각 분류된 그룹에 해당되는 패턴을 위한 두개의 마스크(mask)들을 준비한다. 이후에, 각각의 마스크를 이용한 2번의 사진 노광 과정 및 후속되는 식각(etching) 과정을 각각 수행하여 최종적으로 형성하고자 하는 패턴을 구현하는 기술이 제시되고 있다.
이러한 이중 패터닝 기술은 단일 노광으로 분해가 불가능한 크기의 작은 스페이스(space)나 작은 피치의 패턴을 구현할 수 있을 것으로 기대되고 있다. 그런데, 이중 패터닝 기술은 목표 패턴(target pattern)들을 교번적으로 분리한 2개의 마스크를 이용하고 있으므로, 2 개의 마스크 간의 노광 장비에서의 오정렬(misalignment) 및 공정에 수반되는 미세한 패턴 형상의 변화에 의해, 최종적으로 구현되는 패턴들의 배열이 목표 패턴들과 다른 크기 또는 스페이스를 가지게 되는 취약점을 수반하게 된다. 즉, 노광 장비의 오정렬이 발생하지 않는 경우 설정된 스페이스(space)에 따라 패턴들은 대등한 크기 또는 설정된 크기의 스페이스를 가지게 배열되어야 하지만, 노광 장비의 오정렬 등에 의해서, 원하는 크기와는 다른 크기를 가지는 형태로 패턴들이 형성될 수 있다.
이에 따라, 기본적으로 단일 노광 과정을 따르면서도, 미세 선폭 크기 및 스페이스를 가지는 패턴을 형성하는 방법으로 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)이 고려되고 있다. 스페이서 패터닝 기술은 웨이퍼 상에 파티션(partition)을 형성하고, 파티션에 스페이서(spacer)를 부착한 후, 스페이서를 식각 마스크로 이용하여 하부의 식각 대상층을 선택적으로 패터닝하는 과정을 제시하고 있다. 그런데, 이러한 SPT 기술은 대등한 선폭 크기 및 스페이스 크기가 반복 되는 라인 및 스페이스(line & space) 패턴의 배열의 경우 적용되기가 상대적으로 용이하지만, 셀 패턴(cell pattern)과 주변 패턴(peripheral pattern)과 같이 상호 간에 선폭 크기 차이 및 스페이스 크기 차이가 존재하는 경우 SPT 기술을 단순 적용하기는 어렵다.
디램(DRAM)과 같은 메모리 반도체 소자의 선폭 축소가 극심해지면서, 코아 영역이나 주변 영역(core region or peripheral region)에 배치되는 패드(pad)와 같은 주변 패턴들에 요구되는 상호 이격 간격, 즉, 스페이스의 크기 또한 단일 노광 과정의 해상력 한계를 넘어서는 미세한 크기로 축소되고 있다. 따라서, 주변 패턴들의 상호 간의 미세한 크기의 스페이스를 단일 노광 과정으로 확보하기가 상당히 어려워지고 있다. 이에 따라, SPT 기술을 적용하여 미세 패턴을 형성하는 과정이 메모리 반도체 소자를 형성하는 과정에 도입되기가 더욱 어려워지고 있다.
본 발명은 셀(cell) 영역뿐만 아니라 코아 및 주변(core & peripheral) 영역에서 노광 장비의 해상력 이하 크기의 스페이스 선폭을 확보할 수 있는 스페이서 패터닝 과정(SPT)을 이용한 미세 패턴 형성 방법을 제시하고자 한다.
본 발명의 일 관점은, 셀 영역의 셀(cell) 패턴들 및 주변 영역의 주변(peripheral) 패턴들의 목표 레이아웃(target layout)을 얻는 단계; 반도체 기판의 하드 마스크층 상에 상기 셀 패턴들을 위한 스페이서가 부착될 제1파티션들 및, 상기 주변 패턴들의 상호 이격 간격에 비해 넓은 이격 간격 및 상기 주변 패턴에 비해 좁은 선폭 크기를 가지는 제2파티션들을 형성하는 단계; 상기 제1 및 제2파티션들을 덮는 스페이서층을 형성하는 단계; 상기 셀 영역을 덮는 상기 제1스페이서층 부분을 선택적으로 제1식각하여 상기 제2파티션을 덮는 상기 스페이서층 부분을 잔류시키며 상기 제1파티션의 측벽에 부착되는 제1스페이서들을 형성하는 단계; 상기 스페이서층의 잔류 부분을 선택적으로 식각하여 상기 제2파티션의 측벽에 부착되어 상기 제2파티션들 간의 이격 간격을 줄여주는 제2스페이서들을 형성하는 단계; 및 상기 제1스페이서, 상기 제2스페이서 및 상기 제2파티션에 의해 노출된 상기 하드 마스크층 부분을 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법을 제시한다.
상기 셀 패턴은 상기 셀 영역에 셀 활성 영역을 설정하는 패턴으로 설정되 고, 상기 주변 패턴은 상기 주변 영역이나 또는 상기 셀 영역에 인근하는 코아 영역(core region)에 주변 활성 영역을 설정하는 패턴으로 설정될 수 있다.
상기 제1스페이서들을 형성하는 단계는 상기 셀 영역을 노출하는 제1마스크를 상기 스페이서층 상에 형성하는 단계; 및 상기 제1마스크에 의해 노출된 스페이서층 부분에 이방성 식각을 수행하는 단계를 포함하여 수행될 수 있다.
상기 제2스페이서들을 형성하는 단계는 상기 주변 영역을 노출하고 상기 제1스페이서의 중간에 분리될 부분들을 노출하는 제2마스크를 형성하는 단계; 및 상기 제2마스크에 의해 노출된 제1스페이서 부분 및 상기 잔류하는 스페이서층 부분에 이방성 식각을 수행하여 상기 제1스페이서들을 다수 개의 부분으로 분리시키고 상기 제2스페이서를 형성하는 단계를 포함하여 수행될 수 있다.
본 발명의 실시예는 셀(cell) 영역뿐만 아니라 코아 및 주변(core & peripheral) 영역에서 노광 장비의 해상력 이하 크기의 스페이스 선폭을 확보할 수 있는 스페이서 패터닝 과정(SPT)을 이용한 미세 패턴 형성 방법을 제시할 수 있다.
본 발명의 실시예는 스페이서 패터닝 과정(SPT)을 이용하여 미세 패턴을 형성할 때, 주변 영역(또는 코아 영역)에 형성된 파티션(partition) 패턴을 잔류시키고, 파티션 패턴의 측벽에 스페이서(spacer)의 부착을 유도한다. 이에 따라, 부착되는 스페이서의 선폭만큼 주변 패턴(또는 코아 영역에 형성된 패턴)들 사이의 스페이스(space) 이격 간격을 줄일 수 있다. 따라서, 주변 패턴들 사이의 스페이스 이격 간격이 단일 노광 과정에서 확보할 수 있는 선폭 보다 작게 확보될 수 있다. 이와 같이, 주변 패턴들 사이의 스페이스 이격 간격이 보다 미세하게 확보될 수 있으므로, 메모리 반도체 소자를 구현하는 셀 패턴 및 주변 패턴(또는 코아 패턴)을 SPT 기술을 적용하여 구현하는 것이 가능하다.
도 1 내지 도 19는 본 발명의 실시예에 따른 스페이서 패터닝 과정을 이용한 반도체 소자의 미세 패턴 형성 방법을 보여주는 도면들이다.
도 1은 반도체 기판 상에 구현할 목표 패턴의 레이아웃(target pattern layout)을 보여준다. 반도체 기판의 셀 영역(cell region) 상에 셀 패턴(110)들이 배치되고, 주변 영역(peripheral region) 상에 주변 패턴(120)들이 배치된다. 주변 영역은 디램 소자의 경우 셀 영역에 인근하여 서브 워드 라인(sub word line)이나 센스 앰프(sense amplifier) 등이 배치되는 코아 영역(core region)을 포괄한다. 셀 패턴(110)과 주변 패턴(120)은 각각 셀 영역의 셀 활성 영역(active region)과 주변 영역의 주변 활성 영역을 설정하는 패턴으로 설정된다. 예컨대, 셀 패턴(110)과 주변 패턴(120)은 각각 활성 영역을 형성하기 위한 얕은 트렌치 소자 분리(STI: Shallow Trench Isolation)를 위한 트렌치가 형성될 소자 분리 영역을 노출하는 마스크 패턴(mask pattern)들로 설정된다.
셀 패턴(110)은 상대적으로 작은 피치(111)를 가지는 패턴으로 설정된다. 예컨대, 30㎚의 선폭과 30㎚의 이격 간격 스페이스를 가지는 패턴으로 설정될 수 있다. 이때, 주변 패턴(120)은 보다 더 큰 선폭 크기 및 이격 간격 스페이스(121)를 가지는 패턴으로 설정된다. 주변 패턴(120)의 이격 간격 스페이스(121)는 대략 60 ㎚일 수 있다. 이러한 이격 간격 스페이스(121)는 실질적으로 단일 노광 과정에서 확보할 수 있는 스페이스가 대략 100㎚ 정도일 경우, 단일 노광 과정에 의해 이러한 이격 간격 스페이스(121)를 확보하기는 어렵다. 따라서, 셀 패턴(110)만 SPT 과정을 적용하여 형성하고, 주변 패턴(120)을 별도의 단일 노광 과정으로 형성하려는 시도는, 이격 간격 스페이스(121)가 단일 노광 과정의 해상력 한계를 벗어나 더 작은 크기로 축소됨에 따라, 실제 적용되기 어렵다. 본 발명의 실시예에서는 이러한 이격 간격 스페이스(121)를 SPT 과정 중에 보다 미세하게 확보할 수 있는 방법을 제시한다.
도 2 및 도 11을 참조하면, 반도체 기판(210) 상에 패터닝 대상층으로 하드 마스크층(layer for hard mask: 220)을 형성한다. 하드 마스크층(220)은 활성 영역을 설정하는 트렌치를 형성하기 위한 하드 마스크를 위한 층으로, 예컨대 실리콘 산화물층 및 실리콘 질화물층을 포함하는 층으로 형성될 수 있다. 하드 마스크층(220) 상에 SPT 기술을 적용할 때 스페이서(spacer)가 측벽에 부착될 파티션(partition)을 위한 층(230)을 형성한다. 이러한 파티션층(230)은 하부의 하드 마스크층(220)과 식각 선택비를 가지는 물질, 예컨대, 실리콘 산화물층을 포함하여 형성될 수 있다. 파티션층(230) 상에 파티션 형성을 위한 패터닝 시 식각 마스크(etch mask)로 이용될 포토레지스트 패턴(photoresist pattern: 240)을 형성한다.
포토레지스트 패턴(240)은 도 1의 셀 패턴(110)이 스페이서로 형성되는 점을 고려하여, 셀 패턴(110)들의 배열을 라인 및 스페이스(line & space)의 배열로 분 해 추출(decomposition)하고, 이러한 라인들이 스페이서로 측벽에 부착될 형상으로 파티션이 패터닝되게 형성된 셀 영역의 포토레지스트 제1패턴(241)을 포함하여 형성된다. 이때, 포토레지스트 제1패턴(241)의 선폭은 셀 패턴(110)들 사이의 이격 간격에 대등한 크기로 설정되고, 포토레지스트 제1패턴(241)들 사이의 이격 간격은 셀 패턴(110)의 선폭의 3배에 대등한 크기로 설정될 수 있다. 예컨대 포토레지스트 제2패턴(241)은 30㎚의 선폭 및 90㎚의 이격 간격을 가지게 형성될 수 있다. 이에 따라 포토레지스트 제2패턴(241)의 피치는 셀 패턴(110)의 피치(111)에 2배 크기로 설정되므로, 단일 노광 과정에 의해서 패턴 형성이 가능하게 된다.
포토레지스트 제1패턴(241)이 셀 영역 상에 형성될 때, 주변 영역 상에 주변 패턴(도 1의 120)에 대응되는 형상을 가지는 포토레지스트 제2패턴(243)이 함께 형성된다. 이때, 포토레지스트 제2패턴(243)은 주변 패턴(120)의 형상과 대등한 형상을 가지지만, 그 선폭은 보다 작게 형성되어 이격 간격이 보다 넓게 설정되도록 유도한다. 포토레지스트 제2패턴(243)에 의해 패터닝되어 형성될 파티션의 측벽에도 스페이서가 부착될 것이므로, 이러한 스페이서의 선폭을 고려하여 스페이서가 부착될 때, 스페이서와 스페이서 사이의 이격 간격이 도 1의 목표 레이아웃에서 설정된 이격 간격 스페이스(120)에 부합되도록 유도한다. 이에 따라, 포토레지스트 제2패턴(243)은 목표 레이아웃에서 설정된 이격 간격 스페이스(120)가 60㎚일 때, 형성될 스페이서의 선폭, 즉, 셀 패턴(110)의 선폭인 30㎚의 2배를 더한 120㎚의 선폭을 가지게 형성된다. 포토레지스트 제2패턴(243)이 120㎚의 이격 간격을 가지게 형성될 경우, 이러한 이격 간격은 단일 노광 과정의 해상력 한계 범위 이내에 포함되 게 되므로, 포토레지스트 제2패턴(243)은 단일 노광 과정으로 구현될 수 있다.
이와 같이 포토레지스트 제1패턴(241) 및 제2패턴(243) 모두가 단일 노광 과정의 해상력 한계 이내의 이격 간격을 가지게 설정되므로, 포토레지스트 제1 및 제2패턴(241, 243) 모두는 단일 노광 과정에 의해 반도체 기판(210) 상에 함께 구현된다.
도 3 및 도 12를 참조하면, 포토레지스트 패턴(240)에 의핸 노출된 파티션층(230) 부분을 선택적으로 식각 제거하여 파티션(235)들을 형성한다. 파티션(235)들은 포토레지스트 패턴(240)의 형상에 따라 형성되므로, 셀 패턴에 대응될 제1스페이서가 측벽에 부착될 셀 영역의 제1파티션(231)들과, 측벽에 부착될 제2스페이서와 함께 주변 패턴에 대응될 주변 영역의 제2파티션(233)들을 포함하는 형상으로 형성된다.
도 4 및 도 13을 참조하면, 파티션(235)의 측벽에 부착될 스페이서를 위한 층(250)을 형성한다. 스페이서층(250)은 파티션(235)을 덮게 형성되며, 하부의 파티션(235)과 식각 선택비를 가지는 물질, 예컨대, 실리콘 질화물로 형성될 수 있다.
도 5 및 도 14를 참조하면, 스페이서층(250) 상에 셀 영역 상의 스페이서층(250) 부분을 선택적으로 노출하고, 주변 영역 상의 스페이서층(250) 부분을 선택적으로 덮는 제1마스크(260)를 형성한다. 이러한 제1마스크(260)는 포토레지스트 패턴으로 형성될 수 있다.
도 6 및 도 15를 참조하면, 제1마스크(260)를 식각 마스크로 이용하여 셀 영 역을 덮는 제1스페이서층(250) 부분을 선택적으로 제1식각한다. 이러한 제1식각은 이방성 식각과 같이 스페이서 형성을 위한 스페이서 식각으로 수행될 수 있다. 제1식각에 의해 셀 영역의 스페이서층(250) 부분에 식각이 수행되어, 제1파티션(231)의 측벽에 제1스페이서(251)가 형성된다. 이러한 제1스페이서(251)는 도 1의 셀 패턴(110)과 대등한 선폭을 가지게 유도된다. 이를 위해 스페이서층(250)의 증착 시 제1스페이서(251)의 선폭을 고려하여 그 두께를 조절한다. 제1마스크(260)에 덮인 스페이서층(250) 부분은 제1식각 시 잔류하여 스페이서층 패턴(253)으로 제2파티션(233)을 덮게 유지된다.
도 7 및 도 16을 참조하면, 제1파티션(도 6의 231)을 선택적으로 제거한다. 이러한 제거 과정은 습식 식각으로 수행될 수 있다. 이때, 제2파티션(233)은 스페이서층 패턴(253)에 의해 덮인 상태로 유지되고 있으므로, 제거되지 않고 잔류되게 된다.
도 8 및 도 17을 참조하면, 반도체 기판(210)의 주변 영역을 노출하여 스페이서층 패턴(253)을 노출하는 제2마스크(270)를 형성한다. 제2마스크(270)는 제1스페이서(251)의 중간에 분리될 부분(255)을 노출하는 오프닝부(opening portion: 271)를 가지고, 또한, 제1스페이서의 끝단 부분(257)을 노출하게 형성된다. 오프닝부(271)는 제1스페이서(251)를 보다 작은 길이의 셀 패턴(도 1의 110)의 대응되는 형상으로 분리시키기 위해 도입된다. 또한, 제1스페이서(251)의 끝단 부분(257)은, 제1파티션(도 6의 231)의 측벽에 제1스페이서(251)가 부착됨에 따라, 제1스페이서(251)가 환형(loop) 형태로 형성되므로, 이를 끊어 분리시키기 위해서, 제2마스 크(270)에 의해 노출되게 된다.
도 9 및 도 18을 참조하면, 제2마스크(도 8의 270)에 의해 노출된 제1스페이서(251)의 부분, 즉, 끝단 부분(257)과 분리될 부분(255)을 선택적으로 제2식각하여 제거한다. 이에 따라, 셀 영역에 분리된 제1스페이서(251)가 패터닝된다. 이와 함께, 제2마스크(270)에 의해 역시 노출된 스페이서층 패턴(253) 부분에도 제2식각을 함께 수행하여, 스페이서층 패턴(253)의 식각에 의해 제2파티션(233)의 측벽에 제2스페이서(254)가 형성되게 유도한다. 이때, 제2스페이서(254)는 역시 제1스페이서(251)와 마찬가지로 스페이서층(도 5의 250)으로부터 형성되므로, 제1스페이서(251)와 대등한 선폭을 가지게 형성된다. 이에 따라, 주변 영역 상에는 제2파티션(233)의 측벽에 제2스페이서(254)가 부착된 형상이 유도된다. 제2스페이서(254)는 제2파티션(233)들 간의 초기 이격 간격(D1)을 보다 좁은 최종 이격 간격(D2)로 줄여주는 역할을 한다. 제2스페이서(254)는 실질적으로 30㎚ 선폭을 가지게 형성되므로, 초기 이격 간격(D1)이 120㎚로 상대적으로 넓게 설정된 상태이더라도, 최종 이격 간격(D2)은 60㎚로 줄게 된다.
도 10 및 도 19를 참조하면, 제1스페이서(도 9의 251), 제2스페이서(도 9의 254) 및 제2파티션(도 9의 233)을 식각 마스크로 이용하여, 노출된 하부의 하드 마스크층(220) 부분을 선택적으로 식각한다. 이러한 식각 과정에 의해서 하부의 하드 마스크층(220)로부터, 제1스페이서(251)의 형상을 따르는 하드 마스크 제1패턴(221)이 형성되고, 제2스페이서(254) 및 제2파티션(233)의 전체 형상을 따르는 하드 마스크 제2패턴(223)이 형성된다. 하드 마스크 제1패턴(221)은 도 1의 셀 패 턴(110)에 대응되고, 하드 마스크 제2패턴(223)은 도 1의 주변 패턴(120)에 대응되는 형상으로 형성된다. 이러한 하드 마스크 제1 및 제2패턴(221, 223)은 활성 영역을 설정하는 패턴으로 형성되므로, 후속 과정에서 하드 마스크 제1 및 제2패턴(221, 223)을 식각 마스크로 노출된 반도체 기판(210)을 선택적으로 식각하여 STI 구조를 위한 트렌치를 형성할 수 있다.
이와 같이 본 발명의 실시예에서는 SPT 기술을 적용하여 미세한 크기의 셀 패턴을 형성할 수 있을 뿐만 아니라, 주변 영역에서의 패턴들 사이의 이격 간격을 노광 해상력 한계를 벗어난 작은 크기로 구현할 수 있다. 따라서, 셀 영역과 주변 영역의 패턴들을 함께 SPT 과정으로 형성할 수 있다.
도 1은 본 발명의 실시예에 따른 활성 영역(active region)을 위한 목표 패턴 레이아웃(target pattern layout)을 보여준다.
도 2 내지 도 10은 본 발명의 실시예에 따른 스페이서 패터닝 과정(SPT)을 이용한 반도체 소자의 미세 패턴 형성 방법을 보여주는 단면도들이다.
도 11 내지 도 19는 본 발명의 실시예에 따른 스페이서 패터닝 과정(SPT)을 이용한 반도체 소자의 미세 패턴 형성 방법을 보여주는 평면도들이다.

Claims (4)

  1. 셀 영역의 셀(cell) 패턴들 및 주변 영역의 주변(peripheral) 패턴들의 목표 레이아웃(target layout)을 얻는 단계;
    반도체 기판의 하드 마스크(hard mask)층 상에 상기 셀 패턴들을 위한 스페이서(spacer)가 부착될 제1파티션(partition)들 및, 상기 주변 패턴들의 상호 이격 간격에 비해 넓은 이격 간격 및 상기 주변 패턴에 비해 좁은 선폭 크기를 가지는 제2파티션들을 형성하는 단계;
    상기 제1 및 제2파티션들을 덮는 스페이서층을 형성하는 단계;
    상기 셀 영역을 덮는 상기 제1스페이서층 부분을 선택적으로 제1식각하여 상기 제2파티션을 덮는 상기 스페이서층 부분을 잔류시키며 상기 제1파티션의 측벽에 부착되는 제1스페이서들을 형성하는 단계;
    상기 스페이서층의 잔류 부분을 선택적으로 식각하여 상기 제2파티션의 측벽에 부착되어 상기 제2파티션들 간의 이격 간격을 줄여주는 제2스페이서들을 형성하는 단계; 및
    상기 제1스페이서, 상기 제2스페이서 및 상기 제2파티션에 의해 노출된 상기 하드 마스크층 부분을 선택적으로 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 제1항에 있어서,
    상기 셀 패턴은 상기 셀 영역에 셀 활성 영역을 설정하는 패턴으로 설정되고,
    상기 주변 패턴은 상기 주변 영역이나 또는 상기 셀 영역에 인근하는 코아 영역(core region)에 주변 활성 영역을 설정하는 패턴으로 설정되는 반도체 소자의 미세 패턴 형성 방법.
  3. 제1항에 있어서,
    상기 제1스페이서들을 형성하는 단계는
    상기 셀 영역을 노출하는 제1마스크를 상기 스페이서층 상에 형성하는 단계; 및
    상기 제1마스크에 의해 노출된 스페이서층 부분에 이방성 식각을 수행하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  4. 제1항에 있어서,
    상기 제2스페이서들을 형성하는 단계는
    상기 주변 영역을 노출하고 상기 제1스페이서의 중간에 분리될 부분들을 노출하는 제2마스크를 형성하는 단계; 및
    상기 제2마스크에 의해 노출된 제1스페이서 부분 및 상기 잔류하는 스페이서층 부분에 이방성 식각을 수행하여
    상기 제1스페이서들을 다수 개의 부분으로 분리시키고 상기 제2스페이서를 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
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