KR20110107870A - 전자 공학 분야에서 기판들을 제조하기 위한 마무리 방법 - Google Patents

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Abstract

본 발명은 반도체 기판(1)의 표면을 마무리하기 위한 방법에 관한 것으로서, 상기 기판은 상기 기판(1)의 면들 중 적어도 하나 위에 유용한 반도체 층(4)을 포함하는 층들의 세트를 포함하고, 상기 유용층(4)은 거친 자유 표면(7)을 포함하고, 상기 방법은 상기 자유 표면(7)을 평활화하는 데 적합하고, 상기 방법은 상기 유용층(4)의 상기 표면(7)의 피크 대 골 거리(peak-to-valley distance)보다 1 내지 3배 큰 두께를 갖는 상기 유용층(4)의 상기 표면(7)을 덮는 보호층(20)을 생성하는 단계, 적어도 하나의 폴리싱-산화 시퀀스를 연속하여 포함하고, 상기 시퀀스는 상기 보호층(20)의 상기 표면(21)을 폴리싱하는 단계로서, 상기 폴리싱은 상기 유용층(4)을 공격하지 않도록 조정되는, 상기 폴리싱하는 단계, 및 상기 유용층(4)의 상기 표면(7)의 상기 거칠기를 감소시키기 위해 산화물층(16)으로 상기 유용층(4)의 일부분을 변환하기 위해, 상기 기판(1)의 산소 가스의 공급을 받는 열산화를 수행하는 단계를 연속하여 포함하는 것을 특징으로 한다.

Description

전자 공학 분야에서 기판들을 제조하기 위한 마무리 방법{Finishing method for manufacturing substrates in the field of electronics}
본 발명은 마이크로 전자공학 및/또는 광전자공학에 응용하도록 의도된 반도체 기판들의 표면을 마무리하기 위한 방법에 관한 것이다. 본 발명은 특히 반도체 온 절연체(Semiconductor on Insulator; SeOI)형의 기판들의 제조에 관한 것이다.
SeOI 기판들은 현재 전자공학 산업(electronics industry)에서 사용된다. 이들은 예를 들어 실리콘 온 절연체(SOI) 또는 게르마늄 온 절연체(Germanium on Insulator; GeOI)를 포함한다.
SeOI 기판들의 제조는 다양한 방법들에 의존할 수 있고, 도너 기판을 수용 기판(receiving substrate)과 조립한 후, 특히 초기 기판, 소위 도너 기판의 두께에서 약화 영역(weakening area) 및 이 영역에서의 균열(fracture)의 생성을 포함하는 방법에 의존할 수 있다. 따라서 이러한 SeOI형은, 하나는 도너 기판으로부터, 다른 하나는 수용 기판으로부터의 적어도 2개의 층들을 포함한다.
Smart Cut™ 방법은 이와 방법의 알려진 예이다. 특히, 상세들은 이러한 유형의 방법에 대해 이미 공개된 많은 수의 문헌들, 예컨대 예를 들어 텍스트북 "크루어 아카데믹 출판사(Kluwer Academic Publishers)"의 장-피에르 콜린지(Jean-Pierre Colinge)의 "실리콘-온-절연체 기술: 재료 툴즈 VLSI, 2판(Silicon-on-Insulator technology: material tools VLSI, second edition)의 제50면 및 제51면으로부터의 초록에서 발견될 수 있다.
SeOI를 제조하기 위한 방법들은 특히 기판의 면들 중 하나 위에서 얻어질 유용층(예컨대 예를 들어 실리콘)을 허용하며, 상기 유용층은 자유 표면을 가진다. "자유 표면(free surface)"은 외부 환경에 노출되는 기판 층의 표면을 의미한다(다른 층 또는 다른 요소 표면과 접하는 경계 표면(interface surface)과 대조됨).
마무리 단계들 전에, 유용층의 자유 표면은 일반적으로 완전하게 매끄럽지 않고 약간의 거칠기를 가진다. 자유 표면의 이러한 거칠기는 특히 제조 방법의 특정 단계들 때문이다. 제조 단계들은 예를 들어 도너 기판의 균열 단계일 수 있다. 이것은 또한 수용 기판의 면(face) 위에서의 버퍼층(buffer layer)의 성장일 수 있고, 상기 버퍼층은 예를 들어 실리콘-게르마늄(SiGe) 층이다. 이후 그것은 상기 마무리 단계들에서 달성되는, 기판의 자유 표면을 평활화(smooth)할 필요가 있다.
거칠기는 일반적으로 평균 2차식 값(average quadratic value), 소위 RMS(Root Mean Square) 값에 의해, 또는 소위 PSD(Power Spectral Density)에 의해 표현된다. 예로서, RMS 값으로 5 옹스트롬을 초과하지 않아야 하는 거칠기 사양들(specifications)을 발견하는 것이 통용되고 있다.
거칠기 측정들은 원자간력 현미경(atomic force microscope; AFM)에 의해 실행될 수 있다. 이러한 유형의 장치로, 거칠기는 1x1 μm2 내지 10x10 μm2 및 더 간혹 50x50 μm2, 또는 심지어 100x100 μm2의 범위에 걸쳐, AFM 현미경의 첨단(tip)에 의해 주사되는 표면들에 대해 측정된다. 일반적으로, 거칠기는 "높은 빈도(high frequency)" 또는 "낮은 빈도(low frequency)" 거칠기인 것으로 말하여 진다. 소위 높은 빈도 거칠기는 작은 치수들(1x1 μm2 정도의)의 주사된 표면들에 대응한다. 소위 낮은 빈도 거칠기는 큰 치수들(10x10 μm2 이상 정도의)의 주사된 표면들에 대응한다.
초기에 규정된 거칠기들을 소거하기 위해 SeOI 기판들의 자유 표면의 평활화(smoothing)로 구성되는 SeOI들을 제조하기 위한 마무리 단계는 화학 기계적 폴리싱(chemical mechanical polishing CMP) 또는 고속 가열 어닐링(rapid thermal annealing; RTA)에 의한 평활화 공정과 같은 방법들에 특히 의존할 수 있다. CMP 및 RTA는 또한 결합될 수 있다.
CMP는 기계적 마찰(mechanical friction)과 화학적 작용(chemical action)을 결합하는 폴리싱 방법이다. 특히, CMP의 원리는 화학적 작용에 의해 폴리싱하고자 하는 표면을 변형한 다음 이렇게 변형된 표면을 기계적 마모에 의해 제거하는 것이다.
CMP의 문제점은 화학적 작용이 자유 표면에 직접 작용하는 것이고, 이것은 상기 자유 표면에 해로운 영향, 예를 들어 게르마늄 표면에의 구멍들의 생성과 같은 해로운 영향을 줄 수 있다.
CMP의 다른 문제점은 그것이 기판의 유용층의 두께 불균등성(thickness inhomogeneity)을 야기할 수 있다는 것이다.
문헌 KR 2000 0060787로부터, 예를 들어 및 도 6-8에 도식화되어 있는 것과 같이, 유용한 실리콘층(4)을 포함하는 기판(1)의 자유 표면을 평활화하기 위한 마무리 방법이 알려져 있고, 상기 방법은 실리콘층(4)을 덮은 산화물 층(32)을 생성하는 단계, 산화물층(32)을 CMP 폴리싱하는 단계 및 기판(1)의 제 2 산화 단계를 포함하고, 그 목표는 실리콘층(4)의 표면(34)의 평활화를 보장하는 것이다.
평활화될 실리콘층(4)의 표면(34)은 피크들(peaks)(높이 최대치) 및 골들(valleys)(높이 최소치)을 포함한다.
이러한 방법에 있어서, 산화물층(32)은 유용층(4)를 덮는, 1 μm와 5 μm 사이에 포함된, 두꺼운 두께로 생성된다.
CMP 폴리싱에 의해 유도되는 두께 불균등성이 폴리싱될 층의 두께에 따라 증가하면, 그것은 1 μm와 5 μm 사이에 포함된 두꺼운 두께를 가진 산화물층의 CMP 폴리싱의 완료시, 도 7에 도식화된 폴리싱된 산화물층(32)의 표면(33)은 중요한 불균등성, 즉 낮은 빈도 두께 변화를 가지는 것이 분명해 진다.
그러므로, 이 방법에서, 폴리싱 단계의 완료시 얻어진 폴리싱된 산화물층(32)은 CMP 폴리싱의 작용에 의해 야기되는 강한 불균일 두께를 특징으로 한다.
그러므로, 실리콘층(4)의 표면(34)의 어떤 피크들은 다른 것들보다 산화물층(32)의 표면(33)에 더 가깝다.
이것은 도 8에 도시된 것과 같이, 기판(1)의 제 2 산화의 후속 단계 중, 표면(21)에 가장 가까운 피크들이 다른 피크들보다 더 산화되는 것을 의미한다.
그러므로, 끝으로, 유용층(4)의 표면(34)의 평활화는 불완전하다. 그러므로, 이러한 방법에 의해, 유용층(4)의 전체 표면(34)에 걸쳐 낮은 거칠기를 얻는 것은 불가능하다.
게다가, RTA는 자유 표면을 평활화하기 위해 SeOI 기판을, 예를 들어 수소를 함유하는 환원 분위기 하에서의 어닐링으로 구성된다.
RTA의 문제점은 그것이 높은 공간 빈도, 특히 10x10 μm2보다 낮거나 같은 표면 거칠기들에 대해 필연적으로 작용한다는 것이다.
또 다른 문제점은 RTA가 고온에서, 즉 일반적으로 1000℃ 이상에서 실행된다는 것이다. 그러므로 RTA는 게르마늄(Ge)을 포함하는 유용층들에 사용될 수 없는 데, 그 이유는 이러한 원소가 930℃에서 액화되기 때문이다.
본 발명은 상기 문제점들 중 적어도 하나를 극복하기 위해, 상기 평활화 방법들에 대한 대안을 제안한다.
이를 위해, 반도체 기판의 표면을 마무리하기 위한 방법이 본 발명에 따라제안되고, 상기 기판은 상기 기판의 면들 중 적어도 하나 위에 유용한 반도체 층(이하 '유용층'이라 함)을 포함하는 층들의 세트를 포함하고, 상기 유용층은 거친 자유 표면을 포함하고, 상기 방법은 상기 자유 표면을 평활화하는 데 적합하고, 상기 방법은
상기 유용층의 상기 표면의 피크 대 골 거리(peak-to-valley distance)보다 1 내지 3배 큰 두께를 갖는, 상기 유용층의 상기 표면을 덮는, 보호층을 생성하는 단계,
적어도 하나의 폴리싱-산화 시퀀스를 연속하여 포함하고, 상기 시퀀스는
상기 보호층의 상기 표면을 폴리싱하는 단계로서, 상기 폴리싱은 상기 유용층을 공격하지 않도록 조정되는, 상기 폴리싱하는 단계, 및
상기 유용층의 상기 표면의 상기 거칠기를 감소시키기 위해 산화물층으로 상기 유용층의 일부분을 변환하기 위해, 상기 기판의 산소 가스의 공급을 받는 열산화를 수행하는 단계를 연속하여 포함하는 것을 특징으로 한다.
본 발명은 단독 또는 이들의 기술적으로 가능한 조합들 중 어느 하나로 취해지는 다음의 특징들에 의해 유리하게 완성된다:
- 상기 보호층은 산화물 또는 질화물 층이고,
- 상기 보호층의 상기 표면의 상기 폴리싱은 상기 유용층을 공격하지 않고 상기 보호층을 선택적으로 폴리싱할 수 있는 선택적 폴리싱이고,
- 상기 유용층의 상기 표면을 덮는 산화물 또는 질화물 층의 생성은 질화물 또는 산화물의 침착을 포함하고,
- 질화물 또는 산화물의 침착은 PECVD 또는 LPCVD에 의해 달성되고,
- 상기 유용층의 상기 표면을 덮는 산화물 또는 질화물 층의 생성은 산소 가스의 공급을 받는 건식 또는 습식 열산화 및 질소 가스의 공급을 받는 열질화를 포함하고,
- 상기 기판의 상기 열산화는 건식 또는 습식 산화이고,
- 상기 폴리싱 단계는 비선택적 폴리싱 단계이고,
- 상기 유용층의 상기 표면을 덮는 보호층의 생성은 상기 유용층의 상기 표면의 상기 피크 대 골 거리보다 1.8배 큰 두께를 갖고,
- 상기 유용층의 상기 표면을 덮는 산화물층의 생성은 상기 유용층의 상기 표면의 상기 피크 대 골 거리보다 1 내지 3배 또는 1.8배 큰 두께를 갖는 상기 산화물층을 형성하고,
- 상기 유용층은 게르마늄이고, 상기 유용층의 표면을 덮는 보호층으로서의 게르마늄 산화물층의 생성은 450와 55O℃ 사이에 포함되는 온도에서 산소의 공급을 받는 열산화에 의해 달성되고, 상기 폴리싱은 특히 CMP형 또는 건식 폴리싱의 비수성 폴리싱이고,
- 상기 유용층은 실리콘을 포함하고, 상기 유용층의 상기 표면을 덮는 보호층으로서의 실리콘 산화물층의 생성은 600℃에서 산소의 공급을 받는 열산화에 의해 달성된다.
본 발명의 이점은 기판의 유용층의 자유 표면을 손상시킬 위험을 회피하는 마무리 방법을 제안하는 것이다.
본 발명의 다른 이점은 저온에서 적용되는 마무리 방법을 제안하는 것이다.
본 발명의 또 다른 이점은 고 및 저 빈도들로 감소된 거칠기를 가져오는 마무리 방법을 기술하는 것이다.
끝으로, 본 발명의 다른 이점은 심지어 게르마늄의 유용층의 경우에도 사용될 수 있는 마무리 방법을 제안하는 것이다.
본 발명의 다른 특징들 및 이점들은 단지 예시적이고 비제한적이고 첨부된 도면들을 참조하여 읽어야 하는 다음의 설명으로부터 더 명백해질 것이다.
도 1은 본 발명에 따른 마무리 제품과 함께 처리될 반도체 기판의 개략도.
도 2는 산화물 또는 질화물층을 생성한 후의 반도체 기판의 개략도.
도 3은 선택적 폴리싱 단계 후의 반도체 기판의 개략도.
도 4는 비선택적 폴리싱 단계 후의 반도체 기판의 개략도.
도 5는 산화 단계 후의 반도체 기판의 개략도.
도 6 내지 도 8은 종래 기술에 따른 마무리 방법의 다양한 단계들의 설명.
도 1에 있어서, 반도체 기판(1)이 도시된다. 기판(1)은 그 면들 중 적어도 하나 위에 유용한 반도체층(4)을 포함한다. 이것은 예를 들어 실리콘(Si) 또는 게르마늄(Ge) 층이다.
반도체 기판(1)은 겹친 층들의 세트를 포함한다. 반도체-온-절연체(SeOI)형의 기판(1)의 경우에, 층(30)은 일반적으로 산화물층과 같은 전기 절연체층이고, 층(31)은 반도체 지지층이다.
이것은 도 1에 개략적으로 과장된 진폭으로 도시되어 있기 때문에, 유용층(4)은 거친 자유 표면(7)을 포함한다. 이전(transfer)에 의해 얻어지는 기판의 경우에, 거칠기는 대개 기판(1)을 얻는 것에 선행하는 균열(fracture) 단계에 의해 생긴다. 표시로서, 균열 후의 자유 표면(7)의 거칠기는 전형적으로 높은 빈도들(주사된 표면, 1x1 μm2)에서 RMS 값으로 50-100 옹스트롬이고, 낮은 빈도들(주사된 표면 10x10 μm2)에서 동일한 간격 내에 있다. 균열 후의 거칠기는 매우 높고 ATM 현미경에 의해 측정하는 것이 매우 곤란하다.
본 발명에 따른 방법은, 유용층(4)을 갖는 기판(1)을 얻기 위해, 특히 거친 자유 표면(7)의 평활화, 즉 그것의 거칠기를 최소화하는 것을 목표로 하고, 유용층의 품질은 마이크로 및/또는 광전자공학에서의 적용들에 이러한 유용층(4)의 사용에 호환성이 있고 충분하다.
상기 방법의 제 1 단계는, 도 2에서 알 수 있는 것과 같이, 유용층(4)의 거친 자유 표면(7)을 덮는 보호층(20)의 생성을 포함하고, 여기서 보호층(20)은 유용층(4)을 덮고 자유인 표면(21)을 구비한다.
보호층(20)이 기판(10)의 유용층(4)을 덮기 때문에, 상기 보호층(20)은 특히 상기 유용층(4)의 보호를 제공하고, 이어서 기술될 본 발명에 따른 방법의 후속 폴리싱 단계 동안 이것을 제공한다.
특히, 상기 폴리싱 단계 동안, 보호층(20)에 의해, 폴리싱 조직(polishing tissue)과 유용층(4) 사이에 존재할 수 있는 기계적 폴리싱 상호작용(mechanical polishing interaction)이 상기 유용층(4)을 손상시키는 것을 방지하는 것이 가능하다.
또, 폴리싱 조직이 유용층(4)에 대해 화학적 작용을 일으킬 수 있는 화학 약품(chemicals)을 포함하는 화학 물질("슬러리(slurry)"라고도 함)을 포함하는 경우에, 유용층(4)을 덮는 보호층(20)의 존재는 화학 약품이 상기 유용층(4)을 손상시키는 것을 방지한다.
게다가, 이하에서 알 수 있는 것과 같이, 보호층(20)은, 일단 그것이 폴리싱되면, 폴리싱 단계 후의 단계인, 기판(1)의 열 산화(thermal oxidation) 단계 중 추가 기능을 만족시킨다. 이러한 산화 단계에서, 보호층(20)이 유용층(4)을 덮는다는 사실은 높이 최대들("피크들")에 대응하는 유용층(4)의 표면(7)의 영역들이 높이 최소들("골들")에 대응하는 영역들보다 더 산화될 수 있게 할 것이고, 이것은 기판(1)의 표면, 즉 최종적으로 상기 표면(7)의 평활화를 허용하는 보호층(20)의 표면(21)이 근접하기 때문이다.
유리하게는, 보호층(20)은 산화물(16) 또는 질화물(17) 층이다.
유용층(4)의 거친 자유 표면(7)을 덮는 보호층(20)으로서 산화물(16) 또는 질화물(17) 층을 생성하는 기술들은 특히 산화물 또는 질화물의 침착, 열 산화 또는 질화(nitridation)를 포함한다.
산화물 또는 질화물 침착 기술은 유용층(4)의 거친 자유 표면(7) 위에 산화물 또는 질화물 필름을 침착하는 것으로 구성된다. PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법들이 특히 사용되지만 이들로 제한되는 것은 아니다.
PECVD 방법으로, 필름들을 상대적으로 낮은 온도에서 예를 들어 SiO2와 같은 산화 침착에 대해서는 250-350℃, 예를 들어 Si3N4와 같은 질화물 침착에 대해서는 380-400℃에서 침착하는 것이 가능하다.
낮은 온도 침착의 이점은 열평형을 유지하는 것, 즉 기판(1)의 층들의 재료들에 적용되는 처리의 지속기간 및 온도를 최소화하는 것이다. 낮은 온도 침착은 실질적으로 500℃ 이하의 온도에서 생성되는 침착을 의미한다. 게르마늄(Ge)을 포함하는 유용층(4)의 표면(7)을 덮는 질화물층(17)이 생성되는 경우에, 게르마늄이 고온에 민감하므로, 질화물을 침착하여 상기 질화물층(17)을 생성하는 것이 바람직하다.
기판(1)의 층들의 재료들의 열평형이 절대적으로 유지될 필요가 없다면, LPCVD 방법에 의한 침착을 이용하는 것이 가능하다. 이러한 기술은 저압 화학적 기상 증착을 생성하는 것으로 구성된다. 이러한 증착은 통상 500-600℃ 정도의 온도에서 고온 벽을 갖는 오븐에서 행해진다.
앞에서 언급한 바와 같이, 유용층(4)의 거친 자유 표면(7)을 덮는 산화물(16) 또는 질화물(17) 층의 생성은 또한 열 산화 또는 질화에 의해 행해질 수 있다.
열산화 또는 질화는 특히 산소 또는 질소 가스를 포함하는 분위기에 기판(1)을 배치하는 것 및 그것을 특히 유용층(4)의 재료에 따라 선택된 온도로 가열하는 것으로 구성된다.
기판(1)의 열산화는 건식 또는 습식 열산화일 수 있다. 건식 산화는 예를 들어 산소 가스 하에서 기판(1)을 가열하여 실행된다. 습식 산화는 예를 들어 혼합된 산소와 수소 가스의 분위기에서 기판(1)을 가열하여 행해지고, 산소는 과잉으로 존재하며, 이것은 분위기가 증기로 채워지도록 허용한다.
건식 또는 습식 산화에서, 이 기술 분야에서 숙련된 사람에게 알려진 표준 방법들에 따르면, 산화 분위기는 또한 염화수소산으로 채워질 수 있다.
실리콘을 포함하는 유용층(4)의 경우에, 습식 열산화로 이행하는 것이 유리하다. 산화는 600℃ 이하의 온도에서 실행될 수 있다.
게르마늄을 포함하는 유용층(4)의 경우에, 산소의 농도가 희석된 것으로부터 순수한 것까지인 산소 분위기에서 열산화를 진행하는 것이 유리하다. 게르마늄을 포함하는 유용층(4)의 산화는 열산화일 수 있고, 이것은 건식 또는 습식 산화 중 어느 하나일 수 있다.
희석된 산소 분위기는 다른 가스와 희석된 산소 가스를 포함하는 분위기를 의미한다. 건식 열산화의 경우에, 산소는 예를 들어 아르곤(Ar)으로 또는 이질소(N2)로 희석될 수 있다.
게르마늄의 경우에, 산화는 450와 55O℃ 사이에 포함된 온도에서 실행될 수 있다.
게다가, 유용층(4)이 SiGe를 포함하는 경우에, 기판(1)의 열산화는 - 이 기술 분야에서 숙련된 사람에게 알려진 것과 같이- 깊이에 있어서 게르마늄의 농축(condensation) 현상, 즉 준순수(quasi-pure) 게르마늄의 층으로의 유용층(4)의 변형이 수반되고 상기 유용한 게르마늄층(4)을 덮는 실리콘산화물(SiO2)의 층(16)의 생성이 수반된다.
질화는 질소 가스 분위기에서 예를 들어 600℃와 900℃ 사이에 포함된 온도에서 기판을 가열하여 행해질 수 있다.
따라서, 본 발명에 따른 방법은 산화 또는 질화를 900℃ 이하의 온도에서, 즉 종래 기술의 방법들에 비해 낮은 온도에서 적용한다. 이것은 특히 게르마늄이 약 930℃에서 액화하기 때문에, 게르마늄을 포함하는 유용층(4)의 산화가 진행되는 경우에 특히 유리하다.
상기 보호층(20)이 지형(topology) 및 초기 지형을 따르는 거칠기 및 그것이 덮는 유용층(4)의 거칠기를 가지도록 보호층(20)(및 그러므로 예를 들어 산화물(16) 또는 질화물(17) 층)을 생성하는 것이 가능하다. 이 경우에, 보호층(20)의 표면(21)은 유용층(4)의 표면(7)의 초기 거칠기와 실질적으로 일치하는 거칠기를 가진다.
본 발명에 따른 방법의 연속성은 폴리싱 단계 후 산화 단계를 포함하는 적어도 폴리싱 산화 시퀀스를 수행하는 것으로 구성된다. 이러한 시퀀스는 이하에서 설명되는 것과 같이, 되풀이하여 반복될 수 있다.
보호층(20)의 폴리싱은 상기 유용층(4)을 손상시키기 않기 위해 유용층(4)을 공격하지 않도록 조정되어야 한다.
폴리싱 방법에 의한 재료층의 공격은 적어도 50 옹스트롬만큼 상기 층으로부터의 재료의 제거를 의미한다. 이러한 임계치 이하에서는, 관련층은 공격받지 않는 것으로 간주될 것이다.
유리하게는, 유용층(4)을 공격하지 않고 보호층(20)을 선택적으로 폴리싱할 수 있는 선택적 폴리싱이 이용된다. 선택적 폴리싱으로, 유용층(4)에서 우선적으로 보호층(20)을 폴리싱하는 것이 가능하다. 이러한 유형의 폴리싱에서, 폴리싱되는 것은 보호층(20)이고, 유용층(4)은, 그것에 대해, 보존된다. 이와 같은 폴리싱의 이점은 폴리싱 조직과 유용층(4) 사이에 존재할 수 있는 상호작용이 무시될 수 있고 상기 유용층(4)의 공격으로 이어지지 않는다는 것이다. 예를 들어, 몇몇 선택적 폴리싱 방법들에 있어서, 유용층(4)으로부터의 재료 제거는 20 옹스트롬 이하이다.
선택적 폴리싱 기술은 이 기술분야에서 숙련된 사람에게 잘 알려져 있다. 폴리싱의 선택성(selectivity)은 동일한 폴리싱 조건들 하에서 2개 또는 수개의 상이한 재료들의 폴리싱 속도들의 비율(들)(R)로 정의된다. 선택적 폴리싱은 예를 들어 10과 200 사이에 포함되는, 높은 비율(R)(또는 몫(quotient)의 방향의 선택에 의존하는 낮은 비율)에 의해 특징지워 진다. 비선택적 폴리싱은 1의 값에 가까운 비율(R), 전형적으로 1 내지 6에 의해 특징지워 지고, 폴리싱 비율들은 대략 상이한 관련 재료들과 등가이다. 선택적 폴리싱은 기계적 또는 기계-화학적 형태, 예를 들어 CMP의 폴리싱일 수 있다.
선택적 폴리싱이 보호층(20)만을 공격할 것이면 유용층(4)의 손상 위험은 영(zero)이다. 비선택적 폴리싱들과는 달리, 유용층(4)의 표면의 피크들(29)이 노출되기 시작할 때까지 보호층(20)의 표면(21)을 폴리싱하는 것이 가능하다. 피크들은 높이 최대들에 대응하는 표면(7)의 영역들을 의미한다.
이 단계에서, 선택적 폴리싱은 유용층(4)의 재료를 공격하지 않으므로, 유리하게는 선택적 폴리싱의 적용과 함께 실행하는 것이 가능하다. 게다가, 이러한 폴리싱은 예를 들어 산화물 또는 질화물과 같은 유용층(4)의 표면(7)의 골들(28)에 존재하는 보호층(20)의 재료를 또한 공격하지 않는 데, 그 이유는 되풀이하는 피크들(29) 때문에 폴리싱 조직이 이들에 도달할 수 없기 때문이다. 골들(28)은 높이 최소에 대응하는 표면(7)의 영역을 의미한다. 선택적 폴리싱을 적용한 후의 기판(10)의 도면이 도 3에 도시되어 있다.
비선택적 폴리싱, 예를 들어 비선택적 CMP 폴리싱 또는 비선택적 건식 폴리싱이 사용되면, 보호층(20)의 표면(21)은 상기 유용층(4)을 공격하지 않도록 하기 위해, 유용층(4)을 노출시키지 않도록 폴리싱되어야 한다. 그러므로, 유리하게는 보호층(20)의 표면(21)은 유용층(4) 위에 보호층(20)의 재료의 미세층(fine layer)을 남기도록 폴리싱되어야 한다. 그러므로, 보호층(20)이 산화물(16) 또는 질화물(17) 층인 경우에, 문제는 유용층(4) 위에 산화물 또는 질화물의 미세 층을 남기는 것이다.
비선택적 폴리싱을 적용한 후의 기판(1)의 도면이 도 4에 도시된다.
선택적 폴리싱의 사용은 어떤 이점들을 가진다. 어떤 폴리싱은 특정 해상도(resolution)를 가지며, 즉 어떤 폴리싱은 최소 높이만큼 주어진 재료의 층의 높이를 감소시키는 것으로 알려져 있다. 그러므로, 주어진 재료에 대해 상대적으로 정의되는, 폴리싱의 해상도는 폴리싱이 주어진 재료의 층으로부터 제거하는 재료의 최소 높이가 될 것이다.
비선택적 폴리싱이 폴리싱-산화 시퀀스에 사용되면, 비선택적 폴리싱의 해상도보다 적어도 높거나 같은 높이를 갖는 보호층(20)을 가지는 것이 바람직하다. 반대의 경우에, 비선택적 폴리싱은 유용층(4)을 반드시 공격할 것인 데, 이것은 바람직하지 않다.
선택적 폴리싱의 이점은 그것이 사용되는 폴리싱 방법의 해상도에 의해 제한되지 않고 유용층(4)의 표면(7)의 피크들(29)에서 중단을 허용한다는 것이다. 실제로, 선택적 폴리싱은 유용층(4)을 공격하지 않는다.
또, 보호층(20)을 생성하기 위한 이전의 단계에서 생성된 보호층(20)에 대해 원하는 최대 높이가 존재하는 것이 명백하다. 실제로, 너무 두꺼운 보호층(20)을 생성할 필요는 없는 데 그 이유는 후자가 보호층(20)을 생성하기 위한 단계 후 수행되는 폴리싱 단계에서 폴리싱될 것이기 때문이다.
유리하게는, 유용층(4)의 표면(7)을 덮은 보호층(20)을 생성하기 위한 단계는 피크들(29)로부터 유용층(4)의 거친 자유 표면(7)의 골들(28)까지의 피크 대 골 거리보다 1-3배 큰 두께 또는 피크들(29)로부터 유용층(4)의 거친 자유 표면(7)의 골들(28)까지의 피크 대 골 거리보다 1.8배 큰 두께를 갖는 보호층(20)을 형성한다. 피크들(29)로부터 골들(28)까지의 피크 대 골 거리는 골들(28)로부터 피크들(29)을 분리하는 모든 높이들의 최대값으로서 정의된다는 것이 상기된다.
본 발명의 출원일에서 유용층(4)의 거친 자유 표면(7)의 피크 대 골 거리와 적어도 1배(또는 1.8배)의 두께는 CMP 폴리싱의 해상도에 대응한다. 이들 값들은 CMP형 폴리싱 기술들의 해상도의 발전에 따라 변할 수 있는 것이 가능하다.
보호층(20)의 이러한 작은 두께에 의해, 예를 들어 CMP형의 후속 단계에서 적용되는 폴리싱은 폴리싱된 보호층(20)의 두께에 불균일이 생기는 것이 방지된다.
유용층(4)이 게르마늄이고, 상기 방법의 이전 단계들에서 보호층이 유용층(4)을 덮는 게르마늄 산화물의 층(16)으로 생성되면, 비수성(non-aquous) 폴리싱이 이용되어야 하고, 이것은 이 기술분야에서 숙련된 사람이 유기 용제를 사용하여 폴리싱하는 것을 의미하고, 또는 건식 폴리싱이 즉 어떠한 용제의 사용도 없이 이용되어야 하고 그러므로 필연적으로 기계적 폴리싱 작용에 기초한다. 실제로, 게르마늄 산화물은 수성 매질에서 용해 가능하고 물을 포함하는 용액을 이용하는 폴리싱이 이용되면 용해를 감수하고 이것은 비수성 폴리싱 또는 건식 폴리싱이 이러한 예시적인 실시예에 적응되는 폴리싱 방법들이기 때문이다.
비수성 폴리싱, 유지 용제를 이용하는 폴리싱의 경우에, 폴리싱될 층을 변환하기 위해 화학적 작용을 일으킬 수 있는 화학약품들을 포함하는 화학 물질("슬러리"라고도 불림)을 유기 용제 이외에 사용하는 CMP와 같은 기계 화학적 폴리싱이 유리하게는 적용될 수 있고, 상기 화학 약품들을 이 기술 분야에서 숙련된 사람에게 잘 알려져 있다.
폴리싱에 이은 폴리싱-산화 시퀀스 단계는 산소의 공급을 받는 기판(1)의 열산화 단계이다. 열산화는 특히 산소 가스를 포함하는 분위기에 기판(1)을 배치하고, 그것을 유용층(4)의 재료에 따라 선택되는 온도까지 가열하는 것으로 구성된다. 이러한 산화는 건식 또는 습식 열산화일 수 있다. 이러한 열산화의 동작 조건들은 유용층(4)의 거친 자유 표면(7)을 덮는 보호층(20)으로서 산화물층(16)을 생성하기 위한 기판(1)의 열산화 동안 앞에 기재된 것과 같은 종류이다.
기판(1)의 열산화의 목표는 유용층(4)의 표면(7)의 거칠기를 감소시키기 위해, 산화물층(16)으로 유용층(4)의 일부분을 변환하는 것이다. 이러한 산화에서, 유용층(4)의 표면(7)의 피크들(29)의 재료는 표면(7)의 골들(28)의 것보다 산화에 의해 더 많이 소비될 것인 데, 그 이유는 피크들(29)이 깊이에 있어서 훨씬 더 멀리 위치되는 골들(28)보다 기판(1)의 표면, 즉 보호층(20)의 표면(21)에 훨씬 더 가깝기 때문이다. 기판(1)에 대한 열산화의 효과는 도 5에 도시되어 있다.
보호층(20)으로서 질화물층(17)의 생성이 상기 방법의 시작 무렵에 적용되는 경우에, 열산화의 효과, 즉 피크들(29)의 강한 산화 및 골들(28)의 약한 산화의 효과는 더 현저하다. 실제로, 상기 방법의 시작 무렵에서의 질화물층(17)의 생성은 특히 산화물층(16)에 의해 달성되는 것보다, 열산화 동안 골들(28)을 향한 산소의 확산을 더 차단하는 이점을 가진다.
상기 방법의 이러한 단계에서, 기판(1)의 활성층(4)의 표면(7)의 거칠기는 그것의 초기 거칠기에 비해, 즉 본 발명에 따른 방법을 적용하기 전의 그것의 거칠기에 비해 고 및 저 빈도들로 감소된다.
활성층(4)의 표면(7)을 더 평활화할 수 있도록 하기 위해, 폴리싱-산화 시퀀스가 필요한 횟수만큼 반복될 수 있다. 폴리싱-산화 시퀀스의 점진적인 반복들 동안, 유용층(4)의 표면(7)의 피크들(29) 및 골들(28)은 완전히 평활화될 것이며, 그에 의해 거칠기가 크게 감소된 유용층(4)이 얻어질 수 있다.
상기 방법의 종료 무렵에, 이 기술 분야에서 숙련된 사람에게 알려진 어떠한 유형의 방법으로 보호층(20)을 세정하는 것이 가능하다.
본 발명에 따른 방법으로, 고 및 저 빈도 거칠기들에 대해 작용하는 것이 가능하고 상기 거칠기들을 감소시키는 것이 가능하다.
본 발명에 따른 방법은 유리하게는 예를 들어 완화된 SiGe의 유용층(4) 위에서 발생하는 결함이고, 이 기술 분야에서 숙련된 사람에게 잘 알려진, "크로스-해치(cross-hatch)"를 제거하기 위해 사용될 수 있다. 이러한 결함은 유용층의 표면에 형성하고 이 기술 분야에서 "크로스-해치"라고 불리는 장기판(checkerboard) 모양을 표면에 주는 미세홈들(microgrooves)의 잘 정렬된 망(network)을 형성한다.
게다가, 본 발명에 따른 방법은 유리하게는 Smart Cut™ 방법과 같은 SeOI들의 제조 방법들에서 사용되는 실리콘의 플레이트들("웨이퍼들(wafers)"로서도 불림)의 재사용("리플레시(refresh)"로서도 불림)에 적용한다. 실제로, 이들 방법들에 있어서, 도너 반도체 기판 및 수용 반도체 기판은 강하게 접합되고, 상기 수용 반도체 기판은 절연체층을 포함한다. 약화 영역 및 이 영역 주위에 균열을 발생하는 이온들을 주입한 후, SeOI가 한쪽에서 얻어지고 다른 쪽에서 재사용될 수 있는 반도체 기판이 얻어진다. 균열로부터 생기는 반도체 기판을 재사용할 수 있도록 하기 위해, 마무리 동작들이 이행되어야 한다. 본 발명에 따른 방법이 유리하게 적용되고 반도체 기판을 평활화하게 하여, 이후 Smart Cut™형의 후속 방법에서 재사용될 수 있다.
끝으로, 본 발명에 따른 방법은 유리하게는, 기판(10)의 유용층(4)이 III-V형의 반도체 재료, 즉 원소들의 주기율표의 컬럼 III으로부터의 하나 이상의 원소들 또는 컬럼 V의 하나 이상의 원소들로부터 만들어진 복합 반도체를 포함할 경우 사용될 수 있다.

Claims (12)

  1. 반도체 기판(1)의 표면을 마무리(finishing)하기 위한 방법으로서, 상기 기판은 상기 기판(1)의 면들 중 적어도 하나 위에 유용한 반도체 층(4)을 포함하는 층들의 세트를 포함하고, 상기 유용층(4)은 거친 자유 표면(rough free surface; 7)을 포함하고, 상기 방법은 상기 자유 표면(7)을 평활화하는 데 적합하고, 상기 방법은
    상기 유용층(4)의 상기 표면(7)의 피크 대 골 거리(peak-to-valley distance)보다 1 내지 3배 큰 두께를 갖는 상기 유용층(4)의 상기 표면(7)을 덮는 보호층(20)을 생성하는 단계,
    적어도 하나의 폴리싱-산화 시퀀스를 연속하여 포함하고, 상기 시퀀스는
    상기 보호층(20)의 상기 표면(21)을 폴리싱하는 단계로서, 상기 폴리싱은 상기 유용층(4)을 공격하지 않도록 조정되는, 상기 폴리싱하는 단계, 및
    상기 유용층(4)의 상기 표면(7)의 상기 거칠기를 감소시키기 위해 산화물층(16)으로 상기 유용층(4)의 일부분을 변환하기 위해, 상기 기판(1)의 산소 가스의 공급을 받는 열산화를 수행하는 단계를 연속하여 포함하는 것을 특징으로 하는, 반도체 기판 표면의 마무리 방법.
  2. 제 1 항에 있어서,
    상기 보호층(20)은 산화물(16) 또는 질화물(17) 층인, 반도체 기판 표면의 마무리 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보호층(20)의 상기 표면(21)의 상기 폴리싱은 상기 유용층(4)을 공격하지 않고 상기 보호층(20)을 선택적으로 폴리싱할 수 있는 선택적 폴리싱인, 반도체 기판 표면의 마무리 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 유용층(4)의 상기 표면(7)을 덮는 산화물(16) 또는 질화물(17) 층의 생성은 질화물 또는 산화물의 침착을 포함하는, 반도체 기판 표면의 마무리 방법.
  5. 제 4 항에 있어서,
    질화물 또는 산화물의 침착은 PECVD 또는 LPCVD에 의해 달성되는, 반도체 기판 표면의 마무리 방법.
  6. 제 2 항 또는 제 3 항에 있어서,
    상기 유용층(4)의 상기 표면(7)을 덮는 산화물(16) 또는 질화물(17) 층의 생성은 산소 가스의 공급을 받는 건식 또는 습식 열산화 및 질소 가스의 공급을 받는 열질화(thermal nitridation)를 포함하는, 반도체 기판 표면의 마무리 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 기판(1)의 상기 열산화는 건식 또는 습식 산화인, 반도체 기판 표면의 마무리 방법.
  8. 제 1 항, 제 2 항, 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 폴리싱 단계는 비선택적 폴리싱 단계인, 반도체 기판 표면의 마무리 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 유용층(4)의 상기 표면(7)을 덮는 보호층(20)의 생성은 상기 유용층(4)의 상기 표면(7)의 상기 피크 대 골 거리보다 1.8배 큰 두께를 갖는 상기 보호층(20)을 형성하는, 반도체 기판 표면의 마무리 방법.
  10. 제 2 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 유용층(4)의 상기 표면(7)을 덮는 산화물층(16)의 생성은 상기 유용층(4)의 상기 표면(7)의 상기 피크 대 골 거리보다 1 내지 3배 또는 1.8배 큰 두께를 갖는 상기 산화물층(16)을 형성하는, 반도체 기판 표면의 마무리 방법.
  11. 제 2 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 유용층(4)은 게르마늄이고, 상기 유용층(4)의 상기 표면(7)을 덮는 보호층(20)으로서의 게르마늄 산화물층(16)의 생성은 450와 55O℃ 사이에 포함되는 온도에서 산소의 공급을 받는 열산화에 의해 달성되고, 상기 폴리싱은 특히 CMP형 또는 건식 폴리싱의 비수성 폴리싱인, 반도체 기판 표면의 마무리 방법.
  12. 제 2 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 유용층(4)은 실리콘을 포함하고, 상기 유용층(4)의 상기 표면(7)을 덮는 보호층(20)으로서의 실리콘 산화물층(16)의 생성은 600℃에서 산소의 공급을 받는 열산화에 의해 달성되는, 반도체 기판 표면의 마무리 방법.
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* Cited by examiner, † Cited by third party
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US20120252225A1 (en) * 2011-03-29 2012-10-04 Chunlong Li Semiconductor fabrication method
US9722026B2 (en) * 2013-08-30 2017-08-01 Japan Science And Technology Agency Semiconductor structure in which film including germanium oxide is provided on germanium layer, and method for manufacturing semiconductor structure
DE102015106441B4 (de) * 2015-04-27 2022-01-27 Infineon Technologies Ag Verfahren zum Planarisieren eines Halbleiterwafers

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3080843B2 (ja) * 1994-08-24 2000-08-28 松下電器産業株式会社 薄膜形成方法及び装置
KR100286776B1 (ko) * 1999-03-19 2001-04-16 박종섭 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6872610B1 (en) * 2003-11-18 2005-03-29 Texas Instruments Incorporated Method for preventing polysilicon mushrooming during selective epitaxial processing
US7763502B2 (en) * 2007-06-22 2010-07-27 Semiconductor Energy Laboratory Co., Ltd Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and electronic device

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