KR20110083934A - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 Download PDFInfo
- Publication number
- KR20110083934A KR20110083934A KR1020100003927A KR20100003927A KR20110083934A KR 20110083934 A KR20110083934 A KR 20110083934A KR 1020100003927 A KR1020100003927 A KR 1020100003927A KR 20100003927 A KR20100003927 A KR 20100003927A KR 20110083934 A KR20110083934 A KR 20110083934A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- oxide
- gate
- passivation layer
- silicon nitride
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000002161 passivation Methods 0.000 claims abstract description 82
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 13
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000011737 fluorine Substances 0.000 claims abstract description 7
- 239000007789 gas Substances 0.000 claims description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 42
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 42
- 238000000034 method Methods 0.000 claims description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 28
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 28
- 239000010409 thin film Substances 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000012495 reaction gas Substances 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 10
- 229910052804 chromium Inorganic materials 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- 239000003989 dielectric material Substances 0.000 claims description 8
- 229910052733 gallium Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 229910052715 tantalum Inorganic materials 0.000 claims description 6
- 229910052718 tin Inorganic materials 0.000 claims description 6
- 229910052727 yttrium Inorganic materials 0.000 claims description 6
- 229910052726 zirconium Inorganic materials 0.000 claims description 6
- 239000011368 organic material Substances 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 234
- 239000000758 substrate Substances 0.000 description 29
- 239000000463 material Substances 0.000 description 19
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 11
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 11
- 229910004444 SUB1 Inorganic materials 0.000 description 11
- 239000002356 single layer Substances 0.000 description 9
- 229910004438 SUB2 Inorganic materials 0.000 description 7
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 7
- 101150018444 sub2 gene Proteins 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 238000005275 alloying Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- PBZHKWVYRQRZQC-UHFFFAOYSA-N [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O Chemical compound [Si+4].[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O.[O-][N+]([O-])=O PBZHKWVYRQRZQC-UHFFFAOYSA-N 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 제1 페시베이션층 및 제2 페시베이션층으로 보호될 수 있다. 상기 트랜지스터 상에 상기 제1 페시베이션층과 상기 제2 페시베이션층이 순차로 구비될 수 있다. 상기 제2 페시베이션층은 불소(F)를 포함하도록 형성될 수 있다. 상기 F를 포함하는 제2 페시베이션층에 의해 광 및 수분 등 외부 환경에 의한 트랜지스터의 특성 변화가 억제될 수 있다. 상기 제1 페시베이션층은 F를 포함하지 않을 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광 및 수분 등 외부 환경에 민감하기 때문에, 트랜지스터의 특성이 쉽게 변화되는 문제가 있다.
광 및 수분 등 외부 환경에 의한 특성 변화가 억제된 트랜지스터 및 그 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층; 상기 소오스, 드레인, 게이트, 게이트절연층 및 채널층을 덮도록 형성된 제1 페시베이션층; 및 상기 제1 페시베이션층 상에 형성되고, 불소(F)를 포함하는 제2 페시베이션층;을 구비하는 산화물 박막 트랜지스터가 제공된다.
상기 제1 페시베이션층은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 유기물층 중 적어도 하나를 포함할 수 있다.
상기 제2 페시베이션층은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층 및 F-도핑된 실리콘 질산화물층 중 적어도 하나를 포함할 수 있다.
상기 제1 페시베이션층의 두께는 1000∼3000Å 정도일 수 있다.
상기 제2 페시베이션층의 두께는 100∼3000Å 정도일 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Al, Ga, Ti, Sn, Zr, Hf, Y, Ta 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물일 수 있다.
상기 게이트절연층은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 고유전물질층 중 적어도 하나를 포함할 수 있다.
상기 게이트절연층은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층, F-도핑된 실리콘 질산화물층 및 F-도핑된 고유전물질층 중 적어도 하나를 포함할 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 산화물 박막 트랜지스터를 포함하는 평판표시장치가 제공된다.
본 발명의 다른 실시예에 따르면, 산화물 반도체로 이루어지는 채널층, 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인, 상기 채널층에 대응하는 게이트, 상기 채널층과 게이트 사이에 구비된 게이트절연층을 포함하는 산화물 박막 트랜지스터를 형성하는 단계; 상기 소오스, 드레인, 게이트, 게이트절연층 및 채널층을 덮는 제1 페시베이션층을 형성하는 단계; 및 상기 제1 페시베이션층 상에 불소(F)를 포함하는 제2 페시베이션층을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터의 제조방법이 제공된다.
상기 제2 페시베이션층은 F가 함유된 제1 가스를 포함하는 반응 가스를 사용하여 CVD(chemical vapor deposition) 방법으로 형성할 수 있다.
상기 제1 가스는 CF4, SF6, CHF3, F2, C2F6 및 NF3 로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 반응 가스는 Si가 함유된 제2 가스 및 N이 함유된 제3 가스 중 적어도 하나를 더 포함할 수 있다.
상기 제2 가스는 SiF4, SiH4 및 SiH2 로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 제3 가스는 NH3, N2O, N2 및 NO 로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 가스는 F와 더불어 Si 및 N 중 적어도 하나를 더 포함할 수 있다.
상기 산화물 반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 In, Al, Ga, Ti, Sn, Zr, Hf, Y, Ta 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물일 수 있다.
광/수분 등 외부 환경에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.
도 1은 실시예에 따른 트랜지스터의 단면도이다.
도 2a 내지 2g는 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 3은 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 4는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔVg_1nA")를 보여주는 그래프이다.
도 5는 다른 실시예에 따른 트랜지스터의 단면도이다.
도 6a 내지 6e는 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
S1, S2 : 소오스전극 P11, P12 : 제1 페시베이션층
P21, P22 : 제2 페시베이션층 SUB1, SUB2 : 기판
도 2a 내지 2g는 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 3은 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 4는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화("ΔVg_1nA")를 보여주는 그래프이다.
도 5는 다른 실시예에 따른 트랜지스터의 단면도이다.
도 6a 내지 6e는 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
S1, S2 : 소오스전극 P11, P12 : 제1 페시베이션층
P21, P22 : 제2 페시베이션층 SUB1, SUB2 : 기판
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질 및 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 서로 다른 물질층을 복수 개 포함하는 다층 구조로 형성하거나, 두 종류 이상의 금속을 합금한 물질로 형성하는 것도 가능하다. 도시하지는 않았지만, 기판(SUB1)과 게이트(G1) 사이에 절연층을 더 구비시킬 수 있다. 즉, 기판(SUB1)에 절연층을 형성한 후, 그 위에 게이트(G1)를 형성할 수 있다. 상기 절연층은, 예컨대, 열산화물층(thermal oxide layer)일 수 있다.
기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질화물층 또는 실리콘 질산화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 또한 한 종류 이상의 물질층을 복수 개 포함하는 다층 구조를 가질 수 있다. 일례로, 게이트절연층(GI1)은 실리콘 질화물층과 실리콘 산화물층이 순차로 적층된 다층 구조를 가질 수 있다. 또는 게이트절연층(GI1)은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층, F-도핑된 실리콘 질산화물층 및 F-도핑된 고유전물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.
상기 게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체로 형성될 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 In, Al 및 Ga 과 같은 3족 원소, Ti, Sn, Zr 및 Hf 과 같은 4족 원소, 그 이외 Y, Ta, Cr 등의 원소로 이루어진 군에서 선택된 일종 이상의 원소를 더 포함하는 복합 산화물일 수 있다. 또한 상기 산화물 반도체는 비정질 또는 결정질이거나, 비정질과 결정질이 혼합된 결정구조를 가질 수 있다.
채널층(C1) 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질 및 IZO, ITO 등의 전도성 산화물 등으로 형성될 수 있으며, 서로 다른 물질층을 복수 개 포함하는 다층 구조로 형성하거나, 두 종류 이상의 금속을 합금한 물질로 형성하는 것도 가능하다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)와 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다.
게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 제1 페시베이션층(passivation layer)(P11)이 형성될 수 있다. 제1 페시베이션층(P11)은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 또는 유기물층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 제1 페시베이션층(P11)은, 예컨대, 1000∼3000Å 정도의 두께로 형성될 수 있다.
제1 페시베이션층(P11) 상에 제2 페시베이션층(P12)이 구비될 수 있다. 제2 페시베이션층(P12)은 불소(F)를 포함하는 층일 수 있다. 예컨대, 제2 페시베이션층(P12)은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층 및 F-도핑된 실리콘 질산화물층 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 제2 페시베이션층(P12)은, 예컨대, 100∼3000Å 정도의 두께로 형성될 수 있다. F를 포함하는 제2 페시베이션층(P12)에 의해 외부 환경에 의한 채널층(C1)의 특성 변화가 억제 또는 최소화될 수 있고, 결과적으로 트랜지스터의 신뢰성이 개선될 수 있다. 보다 구체적으로 설명하면 F를 포함하는 실리콘 산화물층, 실리콘 질화물층 및 실리콘 질산화물층 등은 외기로부터의 수분, 수소(hydrogen), 수산화 라디칼(OH radical) 등이 하부 구조(채널층(C1) 등)로 침투하는 것을 효과적으로 차단하기 때문에 트랜지스터의 신뢰성을 개선할 수 있다.
한편, 제1 페시베이션층(P11)은 제2 페시베이션층(P12) 형성시 사용되는 F 함유 기체에 의한 소오스전극(S1) 및 드레인전극(D1) 등의 손상을 방지하는 역할을 할 수 있다. 제1 페시베이션층(P11)을 형성하지 않는 경우, 소오스전극(S1) 및 드레인전극(D1) 등이 손상(예컨대, 식각)되어 그로 인한 문제가 야기될 수 있다. 또한 F가 함유되지 않은 제1 페시베이션층(P11)의 증착 속도는 F가 함유된 제2 페시베이션층(P12)의 증착 속도보다 빠르기 때문에, 제1 페시베이션층(P11)의 형성은 공정 속도 향상에도 도움이 될 수 있다.
이하에서는, 도 2a 내지 도 2g를 참조하여 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다. 도 1과 도 2a 내지 2g에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 2a를 참조하면, 기판(SUB1) 상에 전극 물질층을 형성한 후 이를 패터닝하여 게이트(G1)를 형성할 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질 및 IZO, ITO 등의 전도성 산화물 등으로 형성할 수 있으며, 서로 다른 물질층을 복수 개 포함하는 다층 구조로 형성하거나, 두 종류 이상의 금속을 합금한 물질로 형성하는 것도 가능하다. 기판(SUB1) 상에 절연층(미도시)을 형성한 후, 그 위에 게이트(G1)를 형성할 수도 있다. 상기 절연층은, 예컨대, 열산화물층(thermal oxide layer)일 수 있다. 다음으로 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 또한 게이트절연층(GI1)은 적어도 두 개의 서로 다른 물질을 사용하여 다층 구조로 형성할 수 있다. 일례로, 게이트절연층(GI1)은 실리콘 질화물층과 실리콘 산화물층이 순차로 적층된 다층 구조로 형성할 수 있다. 또한 게이트절연층(GI1)은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층, F-도핑된 실리콘 질산화물층 및 F-도핑된 고유전물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수도 있다.
도 2b를 참조하면, 게이트절연층(GI1) 상에 채널용 산화물층(C10)을 형성할 수 있다. 산화물층(C10)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 PVD(physical vapor deposition) 방법, 또는 CVD(chemical vapor deposition) 방법 등으로 증착할 수 있다. 산화물층(C10)은, 예컨대, ZnO 계열의 산화물 반도체를 포함할 수 있다. 이 경우, 상기 ZnO 계열의 산화물 반도체는 In, Al 및 Ga 과 같은 3족 원소, Ti, Sn, Zr 및 Hf 과 같은 4족 원소, 그 이외 Y, Ta, Cr 등의 원소로 이루어진 군에서 선택된 하나 이상의 원소를 더 포함하는 복합 산화물일 수 있다.
산화물층(C10)을 패터닝하여, 도 2c에 도시된 바와 같은 채널층(C1)을 형성할 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다.
도 2d를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)을 덮는 소오스/드레인전극 물질층(SD10)을 형성할 수 있다. 소오스/드레인전극 물질층(SD10)은 Cu, Ti, Mo, Al, Ni, W, Pt, Cr 등의 금속 물질, IZO, ITO 등의 전도성 산화물 및 이들의 합금 등으로 구성된 도전 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 소오스/드레인전극 물질층(SD10)은 게이트(G1)와 동일한 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다.
소오스/드레인전극 물질층(SD10)을 패터닝하여, 도 2e에 도시된 바와 같이 채널층(C1) 양단에 각각 접촉된 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 이때, 소오스전극(S1) 및 드레인전극(D1) 사이의 채널층(C1)이 노출될 수 있다.
도 2f를 참조하면, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 제1 페시베이션층(P11)을 형성할 수 있다. 상기 제1 페시베이션층(P11)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물 및 유기물 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 제1 페시베이션층(P11)은, 예컨대, 1000∼3000Å 정도의 두께로 형성할 수 있다.
도 2g를 참조하면, 제1 페시베이션층(P11) 상에 제2 페시베이션층(P12)을 형성할 수 있다. 제2 페시베이션층(P12)은 F를 포함할 수 있다. 예컨대, 제2 페시베이션층(P12)은 F-도핑된 실리콘 산화물, F-도핑된 실리콘 질화물 또는 F-도핑된 실리콘 질산화물 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 이러한 제2 페시베이션층(P12)은 F가 함유된 제1 가스를 포함하는 반응 가스를 사용하여 CVD 방법으로 형성할 수 있다. 상기 반응 가스는 Si가 함유된 제2 가스 및 N이 함유된 제3 가스 중 적어도 하나를 더 포함할 수 있다. 혹은, 상기 반응 가스의 제1 가스는 F와 더불어 Si 및 N 중 적어도 하나를 더 함유할 수 있다. 혹은, 상기 반응 가스는 F를 함유하는 상기 제1 가스와 Si 및 N을 함께 함유하는 별도의 가스를 포함할 수도 있다. 다시 말해, 제2 페시베이션층(P12)은 F를 포함하는 제1 가스, Si를 포함하는 제2 가스, N을 포함하는 제3 가스, 또는 F, Si, N 중 적어도 2종을 동시를 포함하는 가스를 사용하여 형성할 수 있다. F가 함유된 상기 제1 가스로는 CF4, SF6, CHF3, F2, C2F6, NF3 등이 예시될 수 있고, Si을 함유하는 상기 제2 가스로는 SiF4, SiH4, SiH2 등이 예시될 수 있으며, N을 함유하는 상기 제3 가스로는 NH3, N2O, N2, NO 등이 예시될 수 있다. 이 중에서 SiF4 등은 Si 과 F 를 동시에 포함하는 가스의 일례이다. 상기 반응 가스는 전술한 F, Si, N 등의 소오스 가스들 이외에 캐리어 가스 및 그 밖의 다른 가스(예컨대, 산소 등)를 더 포함할 수 있다. 제2 페시베이션층(P12)은, 예컨대, 100∼3000Å 정도의 두께로 형성할 수 있다.
F가 포함된 페시베이션 물질은 F가 포함되지 않은 페시베이션 물질과 비교할 때 수분, 수소, 수산화 라디칼 등의 침투를 효과적으로 차단하는 특성을 갖는다. 따라서 F를 포함하는 제2 페시베이션층(P12)에 의해 외부의 수분, 수소, 수산화 라디칼 등이 채널층(C1)으로 침투하는 것이 방지 또는 최소화될 수 있고, 결과적으로, 트랜지스터의 신뢰성이 향상될 수 있다. 한편, 제1 페시베이션층(P11)은 제2 페시베이션층(P21) 형성시 사용되는 F 함유 기체에 의한 소오스전극(S1) 및 드레인전극(D1)의 손상(예컨대, 식각)을 방지할 수 있다.
이와 같은 방법으로 형성된 트랜지스터는 200∼400℃ 정도의 온도로 어닐링할 수 있다. 상기 어닐링에 의해 채널층(C1) 내부의 캐리어 농도가 조절될 수 있고, 채널층(C1) 내부나 채널층(C1)과 게이트절연층(GI1) 사이에 존재하는 결함(defect)이 제거될 수 있다.
이하, 구체적인 실험예를 예시적으로 간략히 설명한다.
도 1과 같은 구조를 가지는 산화물 박막 트랜지스터를 제조하였다. 여기서 제1 페시베이션층(P11)으로는 실리콘 산화물층(두께 : 약 2000Å)을 사용하였고, 제2 페시베이션층(P12)으로는 F-도핑된 실리콘 산화물층(두께 : 약 300Å)을 사용하였다. 이때, 상기 제2 페시베이션층(P12)은 SiF4와 O2 의 혼합 가스를 반응 가스로 이용하여 CVD 방법으로 형성하였다. 한편, 채널층(C1)으로는 Hf이 도핑된 InZnO층(이하, HIZO층)을 사용하였다.
도 3 및 도 4는 전술한 구체적인 실험예에 따른 트랜지스터의 광에 대한 신뢰성을 평가한 결과이다.
도 3은 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 커브를 보여주는 그래프이다. 도 3에서 'Dark'는 광조사를 하지 않은 경우이고, 'Photo'는 20000 nit 정도의 광을 조사한 경우이다.
도 3을 참조하면, 광이 조사된 경우와 그렇지 않은 경우의 그래프가 거의 동일한 것을 알 수 있다. 이는 트랜지스터의 특성이 광에 의해 거의 변화되지 않았음을 의미한다.
도 4는 전술한 구체적인 실험예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화 ("ΔVg_1nA")를 보여주는 그래프이다. 도 4는 비교예에 따른 트랜지스터에 대한 결과도 포함한다. 상기 비교예에 따른 트랜지스터는 실리콘 산화물로 형성된 단일 페시베이션층을 갖는다. 이를 제외한 나머지 구성은 전술한 구체적인 실험예에 따른 트랜지스터와 동일하였다. 도 4의 광전기 신뢰성은 트랜지스터에 20000 nit 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 각 트랜지스터의 특성 변화("ΔVg_1nA")를 측정함으로써 평가하였다. "ΔVg_1nA"는 광 및 전압 스트레스 인가 전후의 'Vg_1nA'의 차이, 즉, [Vg_1nA(후)-Vg_1nA(전)]를 나타낸다. 여기서, 'Vg_1nA'는 소오스/드레인전극간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. 그래프에서 시간(sec)은 광 및 전압 스트레스의 인가시간을 나타낸다. 시간이 0 인 경우는, 광 및 전압 스트레스를 인가하기 전의 트랜지스터에 대한 결과이다. 상기 광전기 신뢰성 평가는 상온에서 수행하였다. "Vg_1nA" 의 변화량이 클수록 광에 의한 트랜지스터의 특성 변화가 크다는 것이다.
도 4를 참조하면, 실리콘 산화물로 형성된 단일층을 페시베이션층으로 적용한 비교예의 경우에 대비해서, 실리콘 산화물층과 F-도핑된 실리콘 산화물층의 이중층을 페시베이션층으로 적용한 구체적인 실험예에 따른 트랜지스터의 경우 'Vg_1nA'의 변동 폭이 작은 것을 알 수 있다. 이는 본 발명의 실시예에 따른 트랜지스터의 경우, 전압 스트레스 하에서도 광에 의한 특성 변화(예컨대, 문턱 전압의 변화)가 적은 것을 의미한다. 따라서 본 발명의 실시예에 따르면, 광전기 신뢰성이 우수한 산화물 트랜지스터를 구현할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 5를 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 제1 페시베이션층(P21) 및 제2 페시베이션층(P22)이 순차로 구비될 수 있다. 도 5의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2), 게이트(G2), 제1 페시베이션층(P21) 및 제2 페시베이션층(P22) 각각의 물질 및 두께는 도 1의 기판(SUB1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1), 게이트(G1), 제1 페시베이션층(P11) 및 제2 페시베이션층(P12) 각각의 그것들과 동일(혹은 유사)할 수 있다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 도 5와 도 6a 내지 도 6e에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 6a를 참조하면, 기판(SUB2) 상에 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 2c의 채널층(C1)과 동일한 물질 및 공정으로 형성할 수 있다. 다음, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다.
도 6b를 참조하면, 기판(SUB2) 상에 채널층(C2)의 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 고유전물질층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 또한 게이트절연층(GI2)은 F-도핑된 실리콘 산화물, F-도핑된 실리콘 질화물, F-도핑된 실리콘 질산화물 및 F-도핑된 고유전물질 중 적어도 하나를 포함하도록 형성할 수도 있다.
도 6c를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 형성할 수 있다.
도 6d를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 덮는 제1 페시베이션층(P21)을 형성할 수 있다. 제1 페시베이션층(P21)은 도 2f의 제1 페이베이션층(P11)과 동일한 물질로 형성할 수 있다. 제1 페시베이션층(P21)은, 예컨대, 1000∼3000Å 정도의 두께로 형성할 수 있다.
도 6e를 참조하면, 제1 페시베이션층(P21) 상에 F를 포함하는 제2 페시베이션층(P22)을 형성할 수 있다. 제2 페시베이션층(P22)의 형성방법은 도 2g를 참조하여 설명한 제2 페시베이션층(P12)의 형성방법과 동일(혹은 유사)할 수 있다. 예컨대, 제2 페시베이션층(P22)은 F-도핑된 실리콘 산화물, F-도핑된 실리콘 질화물 또는 F-도핑된 실리콘 질산화물 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 이러한 제2 페시베이션층(P22)은 F가 함유된 제1 가스를 포함하는 반응 가스를 사용하여 CVD 방법으로 형성할 수 있다. 상기 반응 가스는 Si가 함유된 제2 가스 및 N이 함유된 제3 가스 중 적어도 하나를 더 포함할 수 있다. 혹은, 상기 반응 가스의 제1 가스는 F와 더불어 Si 및 N 중 적어도 하나를 더 함유할 수 있다. 혹은, 상기 반응 가스는 F를 함유하는 상기 제1 가스와 Si 및 N을 함께 함유하는 별도의 가스를 포함할 수도 있다. 다시 말해, 제2 페시베이션층(P22)은 F를 포함하는 제1 가스, Si를 포함하는 제2 가스, N을 포함하는 제3 가스, 또는 F, Si, N 중 적어도 2종을 동시를 포함하는 가스를 사용하여 형성할 수 있다. F가 함유된 상기 제1 가스로는 CF4, SF6, CHF3, F2, C2F6, NF3 등이 예시될 수 있고, Si을 함유하는 상기 제2 가스로는 SiF4, SiH4, SiH2 등이 예시될 수 있으며, N을 함유하는 상기 제3 가스로는 NH3, N2O, N2, NO 등이 예시될 수 있다. 이 중에서 SiF4 등은 Si 과 F 를 동시에 포함하는 가스의 일례이다. 상기 반응 가스는 전술한 F, Si, N 등의 소오스 가스들 이외에 캐리어 가스 및 그 밖의 다른 가스(예컨대, 산소 등)를 더 포함할 수 있다. 제2 페시베이션층(P22)은, 예컨대, 100∼3000Å 정도의 두께로 형성할 수 있다.
이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다. 상기 어닐링 조건은 도 2g를 참조하여 설명한 바와 동일할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 5의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 채널층은 2층 이상의 다층 구조를 가질 수 있다. 소오스/드레인전극은 채널층의 상면이 아닌 하면의 양단에 접촉될 수도 있다. 그리고 도 2a 내지 도 2g 및 도 6a 내지 도 6e의 제조방법도 다양하게 변화될 수 있다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
Claims (21)
- 산화물 반도체를 포함하는 채널층;
상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
상기 채널층에 대응하는 게이트;
상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;
상기 소오스, 드레인, 게이트, 게이트절연층 및 채널층을 덮도록 형성된 제1 페시베이션층; 및
상기 제1 페시베이션층 상에 형성되고, 불소(F)를 포함하는 제2 페시베이션층;을 구비하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제1 페시베이션층은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 유기물층 중 적어도 하나를 포함하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제2 페시베이션층은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층 및 F-도핑된 실리콘 질산화물층 중 적어도 하나를 포함하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 제1 페시베이션층의 두께는 1000∼3000Å 인 산화물 박막 트랜지스터. - 제 1 항 또는 제 4 항에 있어서,
상기 제2 페시베이션층의 두께는 100∼3000Å 인 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 산화물 반도체는 ZnO 계열 산화물을 포함하는 산화물 박막 트랜지스터. - 제 6 항에 있어서,
상기 ZnO 계열 산화물은 In, Al, Ga, Ti, Sn, Zr, Hf, Y, Ta 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물인 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트절연층은 실리콘 산화물층, 실리콘 질화물층, 실리콘 질산화물층 및 고유전물질층 중 적어도 하나를 포함하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트절연층은 F-도핑된 실리콘 산화물층, F-도핑된 실리콘 질화물층, F-도핑된 실리콘 질산화물층 및 F-도핑된 고유전물질층 중 적어도 하나를 포함하는 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트는 상기 채널층 위에 구비된 산화물 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트는 상기 채널층 아래에 구비된 산화물 박막 트랜지스터. - 청구항 1에 기재된 산화물 박막 트랜지스터를 포함하는 평판표시장치.
- 산화물 반도체로 이루어지는 채널층, 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인, 상기 채널층에 대응하는 게이트, 상기 채널층과 게이트 사이에 구비된 게이트절연층을 포함하는 산화물 박막 트랜지스터를 형성하는 단계;
상기 소오스, 드레인, 게이트, 게이트절연층 및 채널층을 덮는 제1 페시베이션층을 형성하는 단계; 및
상기 제1 페시베이션층 상에 불소(F)를 포함하는 제2 페시베이션층을 형성하는 단계;를 포함하는 산화물 박막 트랜지스터 제조방법. - 제 13 항에 있어서,
상기 제2 페시베이션층은 F가 함유된 제1 가스를 포함하는 반응 가스를 사용하여 CVD(chemical vapor deposition) 방법으로 형성하는 산화물 박막 트랜지스터 제조방법. - 제 14 항에 있어서,
상기 제1 가스는 CF4, SF6, CHF3, F2, C2F6 및 NF3 로 이루어진 군에서 선택된 적어도 하나를 포함하는 산화물 박막 트랜지스터 제조방법. - 제 14 항에 있어서,
상기 반응 가스는 Si가 함유된 제2 가스 및 N이 함유된 제3 가스 중 적어도 하나를 더 포함하는 산화물 박막 트랜지스터 제조방법. - 제 16 항에 있어서,
상기 제2 가스는 SiF4, SiH4 및 SiH2 로 이루어진 군에서 선택된 적어도 하나를 포함하는 산화물 박막 트랜지스터 제조방법. - 제 16 항에 있어서,
상기 제3 가스는 NH3, N2O, N2 및 NO 로 이루어진 군에서 선택된 적어도 하나를 포함하는 산화물 박막 트랜지스터 제조방법. - 제 14 항에 있어서,
상기 제1 가스는 F와 더불어 Si 및 N 중 적어도 하나를 더 포함하는 산화물 박막 트랜지스터 제조방법. - 제 13 항에 있어서,
상기 산화물 반도체는 ZnO 계열 산화물을 포함하는 산화물 박막 트랜지스터 제조방법. - 제 20 항에 있어서,
상기 ZnO 계열 산화물은 In, Al, Ga, Ti, Sn, Zr, Hf, Y, Ta 및 Cr 으로 이루어진 군에서 선택된 적어도 하나의 원소를 더 포함하는 복합 산화물인 산화물 박막 트랜지스터 제조방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100003927A KR101623956B1 (ko) | 2010-01-15 | 2010-01-15 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| US12/805,648 US8461597B2 (en) | 2010-01-15 | 2010-08-11 | Transistors, methods of manufacturing a transistor, and electronic devices including a transistor |
| EP10192961.0A EP2346082B1 (en) | 2010-01-15 | 2010-11-29 | Transistors, Methods of Manufacturing a Transistor, and Electronic Devices Including a Transistor |
| CN201010569845.4A CN102130177B (zh) | 2010-01-15 | 2010-11-30 | 晶体管、制造该晶体管的方法及包括该晶体管的电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100003927A KR101623956B1 (ko) | 2010-01-15 | 2010-01-15 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110083934A true KR20110083934A (ko) | 2011-07-21 |
| KR101623956B1 KR101623956B1 (ko) | 2016-05-24 |
Family
ID=43431798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100003927A KR101623956B1 (ko) | 2010-01-15 | 2010-01-15 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8461597B2 (ko) |
| EP (1) | EP2346082B1 (ko) |
| KR (1) | KR101623956B1 (ko) |
| CN (1) | CN102130177B (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220070601A (ko) * | 2020-11-23 | 2022-05-31 | 김성진 | 패시베이션막을 구비하는 박막 트랜지스터 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011062029A1 (en) * | 2009-11-18 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| KR101396015B1 (ko) | 2009-11-28 | 2014-05-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP5679143B2 (ja) * | 2009-12-01 | 2015-03-04 | ソニー株式会社 | 薄膜トランジスタならびに表示装置および電子機器 |
| KR101603768B1 (ko) * | 2009-12-22 | 2016-03-15 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 평판표시장치 |
| JP5780902B2 (ja) * | 2010-10-12 | 2015-09-16 | 出光興産株式会社 | 半導体薄膜、薄膜トランジスタ及びその製造方法 |
| US9219159B2 (en) | 2011-03-25 | 2015-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming oxide semiconductor film and method for manufacturing semiconductor device |
| TWI545652B (zh) | 2011-03-25 | 2016-08-11 | 半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| US9012904B2 (en) * | 2011-03-25 | 2015-04-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN103094276B (zh) * | 2011-10-27 | 2016-03-02 | 元太科技工业股份有限公司 | 薄膜晶体管基板及其制造方法 |
| KR102029286B1 (ko) | 2012-03-09 | 2019-10-07 | 버슘머트리얼즈 유에스, 엘엘씨 | 디스플레이 디바이스를 위한 배리어 물질 |
| JP6059566B2 (ja) * | 2012-04-13 | 2017-01-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US20150171220A1 (en) * | 2012-05-28 | 2015-06-18 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
| WO2014017406A1 (ja) * | 2012-07-27 | 2014-01-30 | シャープ株式会社 | 半導体装置およびその製造方法 |
| US9391096B2 (en) * | 2013-01-18 | 2016-07-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| CN103117285B (zh) * | 2013-02-04 | 2015-12-02 | 京东方科技集团股份有限公司 | 一种阵列基板、显示装置及阵列基板的制造方法 |
| KR102027361B1 (ko) * | 2013-02-13 | 2019-10-01 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법과 상기 박막 트랜지스터 표시판을 포함하는 전자 소자 |
| US8975625B2 (en) * | 2013-05-14 | 2015-03-10 | Applied Materials, Inc. | TFT with insert in passivation layer or etch stop layer |
| JP5454727B1 (ja) * | 2013-07-10 | 2014-03-26 | 日新電機株式会社 | 薄膜トランジスタの作製方法 |
| KR102112283B1 (ko) * | 2013-08-20 | 2020-05-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 |
| JP6135427B2 (ja) * | 2013-09-27 | 2017-05-31 | 凸版印刷株式会社 | 薄膜トランジスタアレイおよびその製造方法 |
| JP2016225615A (ja) * | 2015-05-26 | 2016-12-28 | 株式会社半導体エネルギー研究所 | 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置 |
| KR20180124874A (ko) * | 2016-03-04 | 2018-11-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 그 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치 |
| CN108417481B (zh) * | 2018-03-22 | 2021-02-23 | 京东方科技集团股份有限公司 | 氮化硅介电层的处理方法、薄膜晶体管和显示装置 |
| CN109860107B (zh) * | 2019-01-31 | 2021-03-16 | 武汉华星光电半导体显示技术有限公司 | 阵列基板及其制作方法 |
| US11374038B2 (en) | 2019-01-31 | 2022-06-28 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Array substrate having protection region on same layer as gate insulating layer and manufacturing method thereof |
| CN115020482A (zh) * | 2022-05-26 | 2022-09-06 | 长鑫存储技术有限公司 | 晶体管及其制备方法、以及存储器 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051262B2 (ja) | 1977-02-17 | 1985-11-13 | 富士通株式会社 | 半導体装置 |
| JP3270485B2 (ja) | 1990-12-10 | 2002-04-02 | 株式会社半導体エネルギー研究所 | 表示装置の駆動方法 |
| JP3145373B2 (ja) | 1991-03-25 | 2001-03-12 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2987043B2 (ja) | 1993-11-24 | 1999-12-06 | 松下電器産業株式会社 | 薄膜トランジスタ素子およびその製造方法 |
| KR19980065168A (ko) | 1997-01-03 | 1998-10-15 | 장진 | 불소가 함유된 산화막을 게이트 절연막으로 이용한 박막 트랜지스터 및 그 제조 방법 |
| KR19980074495A (ko) | 1997-03-25 | 1998-11-05 | 윤종용 | 불소가 함유된 산화막(SiOF)을 이용한 박막 트랜지스터 및 그 제조 방법 |
| US6461899B1 (en) * | 1999-04-30 | 2002-10-08 | Semiconductor Energy Laboratory, Co., Ltd. | Oxynitride laminate “blocking layer” for thin film semiconductor devices |
| KR100825102B1 (ko) * | 2002-01-08 | 2008-04-25 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101061850B1 (ko) * | 2004-09-08 | 2011-09-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조방법 |
| KR20060028072A (ko) * | 2004-09-24 | 2006-03-29 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| KR20060035164A (ko) * | 2004-10-21 | 2006-04-26 | 삼성전자주식회사 | 금속 배선과 이의 제조 방법과, 이를 구비한 어레이 기판및 이의 제조 방법과, 이를 구비한 표시 패널 |
| KR20060042303A (ko) * | 2004-11-09 | 2006-05-12 | 삼성전자주식회사 | 가요성 액정 표시 장치의 제조 방법 |
| JP2007073705A (ja) | 2005-09-06 | 2007-03-22 | Canon Inc | 酸化物半導体チャネル薄膜トランジスタおよびその製造方法 |
| KR20070053060A (ko) * | 2005-11-19 | 2007-05-23 | 삼성전자주식회사 | 표시장치와 이의 제조방법 |
| KR101224377B1 (ko) * | 2006-02-17 | 2013-01-21 | 삼성디스플레이 주식회사 | 실리콘층의 형성방법 및 이를 이용한 표시기판의 제조방법 |
| KR101240654B1 (ko) * | 2006-05-09 | 2013-03-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR20080070327A (ko) | 2007-01-26 | 2008-07-30 | 삼성전자주식회사 | 박막 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및그 제조 방법 |
| KR20080073937A (ko) | 2007-02-07 | 2008-08-12 | 엘지전자 주식회사 | 박막 트랜지스터, 이를 포함하는 평판표시장치 및 그의제조방법 |
| JP4727684B2 (ja) | 2007-03-27 | 2011-07-20 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
| JP5286826B2 (ja) | 2007-03-28 | 2013-09-11 | 凸版印刷株式会社 | 薄膜トランジスタアレイ、薄膜トランジスタアレイの製造方法、およびアクティブマトリスクディスプレイ |
| KR101412761B1 (ko) * | 2008-01-18 | 2014-07-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP5264197B2 (ja) | 2008-01-23 | 2013-08-14 | キヤノン株式会社 | 薄膜トランジスタ |
| US9082857B2 (en) | 2008-09-01 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising an oxide semiconductor layer |
| US8013339B2 (en) * | 2009-06-01 | 2011-09-06 | Ishiang Shih | Thin film transistors and arrays with controllable threshold voltages and off state leakage current |
-
2010
- 2010-01-15 KR KR1020100003927A patent/KR101623956B1/ko active IP Right Grant
- 2010-08-11 US US12/805,648 patent/US8461597B2/en active Active
- 2010-11-29 EP EP10192961.0A patent/EP2346082B1/en active Active
- 2010-11-30 CN CN201010569845.4A patent/CN102130177B/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220070601A (ko) * | 2020-11-23 | 2022-05-31 | 김성진 | 패시베이션막을 구비하는 박막 트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2346082A1 (en) | 2011-07-20 |
| KR101623956B1 (ko) | 2016-05-24 |
| US20110175080A1 (en) | 2011-07-21 |
| CN102130177A (zh) | 2011-07-20 |
| US8461597B2 (en) | 2013-06-11 |
| EP2346082B1 (en) | 2017-08-16 |
| CN102130177B (zh) | 2016-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20110083934A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR102379268B1 (ko) | 표시 장치 | |
| JP5137146B2 (ja) | 半導体素子及びその製造方法 | |
| US8143678B2 (en) | Thin film transistors having multi-layer channel | |
| EP2339633B1 (en) | Method of manufacturing transistor, and of electronic device including transistor | |
| US8643006B2 (en) | Thin film transistor having a patterned passivation layer | |
| US20110095288A1 (en) | Thin film transistor and display device | |
| KR20110050926A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR20080094300A (ko) | 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이 | |
| US8803150B2 (en) | Display device and manufacturing process of display device | |
| US9076721B2 (en) | Oxynitride channel layer, transistor including the same and method of manufacturing the same | |
| US8785243B2 (en) | Method for manufacturing a thin film transistor array panel | |
| JP2010123913A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR20110052939A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR20100135544A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| US20090127622A1 (en) | Transparent thin-film transistor and manufacturing method of the transistor | |
| KR101148829B1 (ko) | 박막 트랜지스터 | |
| US10012883B2 (en) | Semiconductor device including a silicon nitride dielectric layer and method for producing same | |
| JP5636304B2 (ja) | 薄膜トランジスタ回路基板及びその製造方法 | |
| KR102099860B1 (ko) | 박막 트랜지스터의 제작 방법 | |
| KR20110080118A (ko) | 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법 | |
| KR20160137129A (ko) | 박막트랜지스터, 그를 포함하는 표시 장치 및 그 박막트랜지스터의 제조 방법 | |
| KR20100010888A (ko) | Ｚｔｏ 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법 | |
| KR101694876B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR20180061751A (ko) | 표시 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20190418 Year of fee payment: 4 |